JPH11330379A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPH11330379A JPH11330379A JP10155351A JP15535198A JPH11330379A JP H11330379 A JPH11330379 A JP H11330379A JP 10155351 A JP10155351 A JP 10155351A JP 15535198 A JP15535198 A JP 15535198A JP H11330379 A JPH11330379 A JP H11330379A
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- wiring layer
- semiconductor device
- constant voltage
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Abstract
(57)【要約】
【課題】 例えば３段ＣＭＯＳインバータを包含した反
転増幅回路を構成する配線層を半導体基板上に多層にわ
たって形成した半導体デバイスにおいて、初段のＣＭＯ
Ｓインバータの入力端に接続されたフローティングノー
ドが受ける寄生容量やカップリングノイズを低減させ
る。 【解決手段】 例えば半導体基板上に導体層Ｈ１、ＡＧ
１、Ｐ１〜Ｐ３と絶縁層Ｑ１〜Ｑ４とが交互に重ねられ
ており、上方から３つの導体層Ｐ１〜Ｐ３が配線層とし
て用いられている。反転増幅回路の入力端Ｔ１や出力端
Ｔ２は第１配線層Ｐ１に、フローティングノードＦ１は
最上の第３配線層Ｐ３に、各コンデンサ１１、１２、１
３はゲート層ＡＧ１とＦＨＧ層Ｈ１との間に形成されて
いる。また、第２配線層Ｐ２には、フローティングノー
ドＦ１と対応した位置に定電圧源に接続された定電圧部
Ｓ１が形成されている。なお、図中では３段ＣＭＯＳイ
ンバータ部Ｉ１の構成については簡略的に示してある。
転増幅回路を構成する配線層を半導体基板上に多層にわ
たって形成した半導体デバイスにおいて、初段のＣＭＯ
Ｓインバータの入力端に接続されたフローティングノー
ドが受ける寄生容量やカップリングノイズを低減させ
る。 【解決手段】 例えば半導体基板上に導体層Ｈ１、ＡＧ
１、Ｐ１〜Ｐ３と絶縁層Ｑ１〜Ｑ４とが交互に重ねられ
ており、上方から３つの導体層Ｐ１〜Ｐ３が配線層とし
て用いられている。反転増幅回路の入力端Ｔ１や出力端
Ｔ２は第１配線層Ｐ１に、フローティングノードＦ１は
最上の第３配線層Ｐ３に、各コンデンサ１１、１２、１
３はゲート層ＡＧ１とＦＨＧ層Ｈ１との間に形成されて
いる。また、第２配線層Ｐ２には、フローティングノー
ドＦ１と対応した位置に定電圧源に接続された定電圧部
Ｓ１が形成されている。なお、図中では３段ＣＭＯＳイ
ンバータ部Ｉ１の構成については簡略的に示してある。
Description
【０００１】
【発明の属する技術分野】本発明は、配線層を半導体基
板上に多層にわたって形成した半導体デバイスに関し、
特に、半導体デバイスを構成する入力配線に生じる寄生
容量を低減させる技術や、半導体デバイスを構成する入
力配線が寄生容量を介して受けるカップリングノイズを
低減させる技術に関する。
板上に多層にわたって形成した半導体デバイスに関し、
特に、半導体デバイスを構成する入力配線に生じる寄生
容量を低減させる技術や、半導体デバイスを構成する入
力配線が寄生容量を介して受けるカップリングノイズを
低減させる技術に関する。
【０００２】
【従来の技術】半導体デバイスでは、例えば半導体基板
上に形成される配線層の面積を小さくするため、半導体
基板上に多層にわたって配線層を形成することが行われ
ている。このような多層配線を用いて構成された半導体
基板上の回路の一例として、直列に接続された３段のＣ
ＭＯＳインバータを用いて信号電圧を反転して増幅する
反転増幅回路を３層の配線層で構成した場合を示す。
上に形成される配線層の面積を小さくするため、半導体
基板上に多層にわたって配線層を形成することが行われ
ている。このような多層配線を用いて構成された半導体
基板上の回路の一例として、直列に接続された３段のＣ
ＭＯＳインバータを用いて信号電圧を反転して増幅する
反転増幅回路を３層の配線層で構成した場合を示す。
【０００３】図５には、反転増幅回路の回路構成例を示
してあり、この反転増幅回路では、入力端Ｔ３から信号
電圧Ｖinが入力されると、当該信号電圧Ｖinが入力用コ
ンデンサ３１（容量Ｃin2）を介して初段のＣＭＯＳイ
ンバータ２１に入力され、当該初段のＣＭＯＳインバー
タ２１及び第２、第３段目のＣＭＯＳインバータ２２、
２３により反転増幅された信号電圧Ｖoutが出力端Ｔ４
から出力される。ここで、各ＣＭＯＳインバータ２１〜
２３は、ソース側が高電圧源（電圧Ｖdd）に接続された
ｐＭＯＳと、ソース側が低電圧源（例えば接地された０
Ｖの電圧源）に接続されたｎＭＯＳとから構成されてい
る。
してあり、この反転増幅回路では、入力端Ｔ３から信号
電圧Ｖinが入力されると、当該信号電圧Ｖinが入力用コ
ンデンサ３１（容量Ｃin2）を介して初段のＣＭＯＳイ
ンバータ２１に入力され、当該初段のＣＭＯＳインバー
タ２１及び第２、第３段目のＣＭＯＳインバータ２２、
２３により反転増幅された信号電圧Ｖoutが出力端Ｔ４
から出力される。ここで、各ＣＭＯＳインバータ２１〜
２３は、ソース側が高電圧源（電圧Ｖdd）に接続された
ｐＭＯＳと、ソース側が低電圧源（例えば接地された０
Ｖの電圧源）に接続されたｎＭＯＳとから構成されてい
る。
【０００４】また、３段目のＣＭＯＳインバータ２３の
出力端と初段のＣＭＯＳインバータ２１の入力端とはフ
ィードバック用コンデンサ３２（容量Ｃf2）を介して接
続されており、これにより信号のフィードバックが行わ
れている。また、３段目のＣＭＯＳインバータ２３の出
力端と定電圧源（例えば接地された０Ｖの電圧源）との
間には負荷用コンデンサ３３（容量ＣL2）が接続されて
おり、これにより回路の発振が防止されている。なお、
上記図５中に示したフローティングノード（floating n
ode）Ｆ２は、入力用コンデンサ３１と初段のＣＭＯＳ
インバータ２１とフィードバック用コンデンサ３２との
間に設けられた配線から構成されており、例えばフロー
ティングノードＦ２は他のノードと容量のみで接続され
ている。
出力端と初段のＣＭＯＳインバータ２１の入力端とはフ
ィードバック用コンデンサ３２（容量Ｃf2）を介して接
続されており、これにより信号のフィードバックが行わ
れている。また、３段目のＣＭＯＳインバータ２３の出
力端と定電圧源（例えば接地された０Ｖの電圧源）との
間には負荷用コンデンサ３３（容量ＣL2）が接続されて
おり、これにより回路の発振が防止されている。なお、
上記図５中に示したフローティングノード（floating n
ode）Ｆ２は、入力用コンデンサ３１と初段のＣＭＯＳ
インバータ２１とフィードバック用コンデンサ３２との
間に設けられた配線から構成されており、例えばフロー
ティングノードＦ２は他のノードと容量のみで接続され
ている。
【０００５】図６には、上記した反転増幅回路を半導体
基板上に３層の配線層を用いて形成した場合において各
層に形成される配線等を、基板の側面からの視点で概略
的に示してある。ここで、層の構造は導体層の薄膜と絶
縁層の薄膜とを半導体基板上に交互に重ねて形成した多
層構造となっており、また、同図には、説明の便宜上か
ら３層の配線層Ｐ４〜Ｐ６より下方に形成された幾つか
の層の構造をも示してある。具体的には、第３配線層Ｐ
６を最上の配線層として、第４絶縁層Ｑ８、第２配線層
Ｐ５、第３絶縁層Ｑ７、第１配線層Ｐ４、第２絶縁層Ｑ
６、ゲート層ＡＧ２、第１絶縁層Ｑ５、ＦＨＧ層Ｈ２が
記載の順序で上方から下方へと重なっている。
基板上に３層の配線層を用いて形成した場合において各
層に形成される配線等を、基板の側面からの視点で概略
的に示してある。ここで、層の構造は導体層の薄膜と絶
縁層の薄膜とを半導体基板上に交互に重ねて形成した多
層構造となっており、また、同図には、説明の便宜上か
ら３層の配線層Ｐ４〜Ｐ６より下方に形成された幾つか
の層の構造をも示してある。具体的には、第３配線層Ｐ
６を最上の配線層として、第４絶縁層Ｑ８、第２配線層
Ｐ５、第３絶縁層Ｑ７、第１配線層Ｐ４、第２絶縁層Ｑ
６、ゲート層ＡＧ２、第１絶縁層Ｑ５、ＦＨＧ層Ｈ２が
記載の順序で上方から下方へと重なっている。
【０００６】同図に示されるように、反転増幅回路の入
力端Ｔ３や出力端Ｔ４は第１配線層Ｐ４に形成されてお
り、フローティングノードＦ２は第２配線層Ｐ５に形成
されており、また、各コンデンサ３１〜３３はそれぞれ
ゲート層ＡＧ２の導体部分Ｂ６、Ｂ８、Ｂ９とＦＨＧ層
Ｈ２の導体部分Ｂ７、Ｂ７、Ｂ１０との間に形成されて
いる。ここで、入力用コンデンサ３１を構成するフロー
ティングノードＦ２側の極板とフィードバック用コンデ
ンサ３２を構成するフローティングノードＦ２側の極板
とは、ＦＨＧ層Ｈ２の１つの導体部分Ｂ７により共用さ
れている。また、負荷用コンデンサ３３を構成する一方
の極板として用いられるＦＨＧ層Ｈ２の導体部分Ｂ１０
は定電圧源に接続されている。また、同図では、３段の
ＣＭＯＳインバータ２１〜２３から成る３段ＣＭＯＳイ
ンバータ部Ｉ２の構成については簡略的に示してあり、
また、第２配線層Ｐ５に形成された高電圧源や低電圧源
の構成については図示を省略してある。
力端Ｔ３や出力端Ｔ４は第１配線層Ｐ４に形成されてお
り、フローティングノードＦ２は第２配線層Ｐ５に形成
されており、また、各コンデンサ３１〜３３はそれぞれ
ゲート層ＡＧ２の導体部分Ｂ６、Ｂ８、Ｂ９とＦＨＧ層
Ｈ２の導体部分Ｂ７、Ｂ７、Ｂ１０との間に形成されて
いる。ここで、入力用コンデンサ３１を構成するフロー
ティングノードＦ２側の極板とフィードバック用コンデ
ンサ３２を構成するフローティングノードＦ２側の極板
とは、ＦＨＧ層Ｈ２の１つの導体部分Ｂ７により共用さ
れている。また、負荷用コンデンサ３３を構成する一方
の極板として用いられるＦＨＧ層Ｈ２の導体部分Ｂ１０
は定電圧源に接続されている。また、同図では、３段の
ＣＭＯＳインバータ２１〜２３から成る３段ＣＭＯＳイ
ンバータ部Ｉ２の構成については簡略的に示してあり、
また、第２配線層Ｐ５に形成された高電圧源や低電圧源
の構成については図示を省略してある。
【０００７】上記したフローティングノードＦ２等とい
った各導体部分Ｔ３、Ｔ４、Ｆ２、Ｂ６〜Ｂ１０や３段
ＣＭＯＳインバータ部Ｉ２は上記図５に示した回路構成
に従って接続されており、この場合、例えば異なる導体
層に形成された導体部分の間の接続は、これらの導体部
分の間に存在する絶縁層Ｑ５〜Ｑ８にスルーホールやコ
ンタクトホールを設けて当該絶縁層Ｑ５〜Ｑ８に導体部
分を形成すること等により行われている。
った各導体部分Ｔ３、Ｔ４、Ｆ２、Ｂ６〜Ｂ１０や３段
ＣＭＯＳインバータ部Ｉ２は上記図５に示した回路構成
に従って接続されており、この場合、例えば異なる導体
層に形成された導体部分の間の接続は、これらの導体部
分の間に存在する絶縁層Ｑ５〜Ｑ８にスルーホールやコ
ンタクトホールを設けて当該絶縁層Ｑ５〜Ｑ８に導体部
分を形成すること等により行われている。
【０００８】また、図７には、上記図６に示した半導体
基板上に形成された反転増幅回路の配線等を、基板の上
面からの視点で概略的に示してある。なお、図７では、
異なる層に形成された導体部分間で信号電圧が伝達可能
な位置を”×”印を用いて示してある。また、同図で
は、説明の便宜上からフローティングノードＦ２付近の
構造を見易くするために第２配線層Ｐ５以下の層の構造
を示してある。
基板上に形成された反転増幅回路の配線等を、基板の上
面からの視点で概略的に示してある。なお、図７では、
異なる層に形成された導体部分間で信号電圧が伝達可能
な位置を”×”印を用いて示してある。また、同図で
は、説明の便宜上からフローティングノードＦ２付近の
構造を見易くするために第２配線層Ｐ５以下の層の構造
を示してある。
【０００９】同図に示されるように、３段ＣＭＯＳイン
バータ部Ｉ２では、初段のＣＭＯＳインバータ２１を構
成するｐＭＯＳとｎＭＯＳのゲート側同士（入力側）が
配線Ｗ３ａ、Ｗ３ｂを介して接続されており、また、３
段目のＣＭＯＳインバータ２３を構成するｐＭＯＳとｎ
ＭＯＳのドレイン側同士（出力側）が配線Ｗ４ａ、Ｗ４
ｂを介して接続されている。また、同図には、上記した
高電圧源に接続された定電圧部Ｓ２を示してあり、この
定電圧部Ｓ２は、上記したようにフローティングノード
Ｆ２と同様に第２配線層Ｐ５に形成されている。なお、
低電圧源側の構成については図示を省略してある。
バータ部Ｉ２では、初段のＣＭＯＳインバータ２１を構
成するｐＭＯＳとｎＭＯＳのゲート側同士（入力側）が
配線Ｗ３ａ、Ｗ３ｂを介して接続されており、また、３
段目のＣＭＯＳインバータ２３を構成するｐＭＯＳとｎ
ＭＯＳのドレイン側同士（出力側）が配線Ｗ４ａ、Ｗ４
ｂを介して接続されている。また、同図には、上記した
高電圧源に接続された定電圧部Ｓ２を示してあり、この
定電圧部Ｓ２は、上記したようにフローティングノード
Ｆ２と同様に第２配線層Ｐ５に形成されている。なお、
低電圧源側の構成については図示を省略してある。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
ような半導体基板上における反転増幅回路の構造では、
第２配線層Ｐ５に形成されたフローティングノードＦ２
に対して例えば第１配線層Ｐ４や第３配線層Ｐ６に形成
された多くの配線が絶縁層Ｑ７、Ｑ８を挟んで交差等し
ているため、フローティングノードＦ２と第１及び第３
配線層Ｐ４、Ｐ６に形成された配線との間に生じる寄生
容量が全体として大きくなってしまうといった不具合が
あった。例えばＣＭＯＳインバータ等といった半導体素
子の入力側近辺の配線に生じる寄生容量が大きいと、こ
の寄生容量を充放電するために時間がかかり、動作速度
が低下してしまう等といった不具合が生じていた。
ような半導体基板上における反転増幅回路の構造では、
第２配線層Ｐ５に形成されたフローティングノードＦ２
に対して例えば第１配線層Ｐ４や第３配線層Ｐ６に形成
された多くの配線が絶縁層Ｑ７、Ｑ８を挟んで交差等し
ているため、フローティングノードＦ２と第１及び第３
配線層Ｐ４、Ｐ６に形成された配線との間に生じる寄生
容量が全体として大きくなってしまうといった不具合が
あった。例えばＣＭＯＳインバータ等といった半導体素
子の入力側近辺の配線に生じる寄生容量が大きいと、こ
の寄生容量を充放電するために時間がかかり、動作速度
が低下してしまう等といった不具合が生じていた。
【００１１】ここで、図８には、フローティングノード
Ｆ２に生じる寄生容量を概念的に示してあり、同図に示
されるように、第２配線層Ｐ５に形成されたフローティ
ングノードＦ２には、第３配線層Ｐ６に形成された配線
（例えばノード”Ａ”）Ｎ１との間での寄生容量Ｃm2
や、第１配線層Ｐ４に形成された配線（例えばノード”
Ｂ”）Ｎ２との間での寄生容量Ｃm3が生じてしまう。な
お、同図には、３層の配線層Ｐ４〜Ｐ６と共に拡散層Ｄ
２を示してある。また、図９には、上記図５に示した反
転増幅回路の回路構成においてフローティングノードＦ
２に生じる寄生容量Ｃm2、Ｃm3を概念的に示してあり、
図中の”Ａ”及び”Ｂ”はそれぞれ上記したノード”
Ａ”及びノード”Ｂ”を示している。
Ｆ２に生じる寄生容量を概念的に示してあり、同図に示
されるように、第２配線層Ｐ５に形成されたフローティ
ングノードＦ２には、第３配線層Ｐ６に形成された配線
（例えばノード”Ａ”）Ｎ１との間での寄生容量Ｃm2
や、第１配線層Ｐ４に形成された配線（例えばノード”
Ｂ”）Ｎ２との間での寄生容量Ｃm3が生じてしまう。な
お、同図には、３層の配線層Ｐ４〜Ｐ６と共に拡散層Ｄ
２を示してある。また、図９には、上記図５に示した反
転増幅回路の回路構成においてフローティングノードＦ
２に生じる寄生容量Ｃm2、Ｃm3を概念的に示してあり、
図中の”Ａ”及び”Ｂ”はそれぞれ上記したノード”
Ａ”及びノード”Ｂ”を示している。
【００１２】また、上記のようにフローティングノード
Ｆ２と他の配線層Ｐ４、Ｐ６の配線との間に寄生容量が
生じると、当該配線に信号電圧が流れること等に起因し
て、フローティングノードＦ２が当該配線との間の寄生
容量を介して大きなカップリングノイズを受けてしまう
といった不具合があった。例えば反転増幅回路において
はフローティングノードＦ２から初段のＣＭＯＳインバ
ータ２１に入力される信号電圧は増幅後の信号電圧に比
べて非常に小さいため、このようなカップリングノイズ
により当該信号電圧のレベルが大きく揺らされてしま
い、誤動作等を招いてしまうといった不具合が生じてい
た。
Ｆ２と他の配線層Ｐ４、Ｐ６の配線との間に寄生容量が
生じると、当該配線に信号電圧が流れること等に起因し
て、フローティングノードＦ２が当該配線との間の寄生
容量を介して大きなカップリングノイズを受けてしまう
といった不具合があった。例えば反転増幅回路において
はフローティングノードＦ２から初段のＣＭＯＳインバ
ータ２１に入力される信号電圧は増幅後の信号電圧に比
べて非常に小さいため、このようなカップリングノイズ
により当該信号電圧のレベルが大きく揺らされてしま
い、誤動作等を招いてしまうといった不具合が生じてい
た。
【００１３】また、上記した反転増幅回路の場合に限ら
れず、半導体デバイスでは一般に、当該半導体デバイス
を構成する入力側の近辺の配線（入力配線）を伝達する
信号のレベルが大きく揺らされてしまうと回路全体での
動作に誤りが生じてしまうため、こうした入力配線に生
じるカップリングノイズを低減させることが望まれてい
た。
れず、半導体デバイスでは一般に、当該半導体デバイス
を構成する入力側の近辺の配線（入力配線）を伝達する
信号のレベルが大きく揺らされてしまうと回路全体での
動作に誤りが生じてしまうため、こうした入力配線に生
じるカップリングノイズを低減させることが望まれてい
た。
【００１４】本発明は、このような従来の課題を解決す
るためになされたもので、配線層を半導体基板上に多層
にわたって形成するに際して、半導体デバイスを構成す
る入力配線に生じる寄生容量を低減させることができる
半導体デバイスを提供することを目的とする。また、本
発明は、配線層を半導体基板上に多層にわたって形成す
るに際して、半導体デバイスを構成する入力配線が寄生
容量を介して受けるカップリングノイズを低減させるこ
とができる半導体デバイスを提供することを目的とす
る。
るためになされたもので、配線層を半導体基板上に多層
にわたって形成するに際して、半導体デバイスを構成す
る入力配線に生じる寄生容量を低減させることができる
半導体デバイスを提供することを目的とする。また、本
発明は、配線層を半導体基板上に多層にわたって形成す
るに際して、半導体デバイスを構成する入力配線が寄生
容量を介して受けるカップリングノイズを低減させるこ
とができる半導体デバイスを提供することを目的とす
る。
【００１５】また、本発明は、特に、上記した寄生容量
やカップリングノイズを低減させる技術を反転増幅回路
のフローティングノードに適用して大きな効果を奏する
半導体デバイスを提供することを目的とする。更に具体
的には、配線層のスペースを有効に利用しつつ、例えば
反転増幅回路のフローティングノードに影響する寄生容
量やカップリングノイズを低減させることを実現する。
やカップリングノイズを低減させる技術を反転増幅回路
のフローティングノードに適用して大きな効果を奏する
半導体デバイスを提供することを目的とする。更に具体
的には、配線層のスペースを有効に利用しつつ、例えば
反転増幅回路のフローティングノードに影響する寄生容
量やカップリングノイズを低減させることを実現する。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体デバイスでは、半導体デバイス
を構成する配線層を半導体基板上に多層にわたって形成
するに際して、前記半導体デバイスを構成する入力配線
を最上の配線層に形成した。このような構成では、入力
配線が形成された配線層と隣り合う配線層が１つしかな
いため、例えば入力配線が形成された配線層が２つの配
線層と隣り合っている場合に比べて、入力配線と当該入
力配線が形成された配線層と隣り合う配線層に形成され
た配線との間に生じる寄生容量を比較的小さくすること
ができ、これにより、入力配線の寄生容量に起因して生
じる半導体デバイスの動作遅延を防止すること等ができ
る。
め、本発明に係る半導体デバイスでは、半導体デバイス
を構成する配線層を半導体基板上に多層にわたって形成
するに際して、前記半導体デバイスを構成する入力配線
を最上の配線層に形成した。このような構成では、入力
配線が形成された配線層と隣り合う配線層が１つしかな
いため、例えば入力配線が形成された配線層が２つの配
線層と隣り合っている場合に比べて、入力配線と当該入
力配線が形成された配線層と隣り合う配線層に形成され
た配線との間に生じる寄生容量を比較的小さくすること
ができ、これにより、入力配線の寄生容量に起因して生
じる半導体デバイスの動作遅延を防止すること等ができ
る。
【００１７】また、本発明に係る半導体デバイスでは、
半導体デバイスを構成する配線層を半導体基板上に多層
にわたって形成するに際して、前記半導体デバイスを構
成する入力配線が形成された配線層と隣り合う配線層の
当該入力配線と対応した位置に定電圧源に接続された定
電圧部を形成した。このような構成では、入力配線との
間に寄生容量を生じる定電圧部が一定の電位に保たれて
いるため、例えば信号電圧が流れる配線と入力配線との
間で寄生容量が生じてしまった場合に比べて、入力配線
が寄生容量を介して受けるカップリングノイズを小さく
することができ、これにより、入力配線を伝達する信号
のレベルの揺れを小さくして正常な動作を確保すること
ができる。
半導体デバイスを構成する配線層を半導体基板上に多層
にわたって形成するに際して、前記半導体デバイスを構
成する入力配線が形成された配線層と隣り合う配線層の
当該入力配線と対応した位置に定電圧源に接続された定
電圧部を形成した。このような構成では、入力配線との
間に寄生容量を生じる定電圧部が一定の電位に保たれて
いるため、例えば信号電圧が流れる配線と入力配線との
間で寄生容量が生じてしまった場合に比べて、入力配線
が寄生容量を介して受けるカップリングノイズを小さく
することができ、これにより、入力配線を伝達する信号
のレベルの揺れを小さくして正常な動作を確保すること
ができる。
【００１８】なお、定電圧部は入力配線の全体をカバー
するように形成されるのが好ましいが、本発明では、例
えば定電圧部が入力配線のほぼ全体や一部分のみをカバ
ーしている態様をも包含しており、要は、実用上で有効
な程度で入力配線が受けるノイズを低減させることがで
きる構成であれば、定電圧部の構成については特に限定
はない。また、例えば入力配線が形成された配線層と隣
り合う配線層が２つ存在する場合には、両方の配線層に
定電圧部を形成することが好ましいが、本発明では、例
えば一方の配線層のみに定電圧部が形成された態様をも
包含しており、このような態様においても、例えばいず
れの配線層にも定電圧部が形成されない場合に比べて入
力配線が受けるノイズを低減させることができる。
するように形成されるのが好ましいが、本発明では、例
えば定電圧部が入力配線のほぼ全体や一部分のみをカバ
ーしている態様をも包含しており、要は、実用上で有効
な程度で入力配線が受けるノイズを低減させることがで
きる構成であれば、定電圧部の構成については特に限定
はない。また、例えば入力配線が形成された配線層と隣
り合う配線層が２つ存在する場合には、両方の配線層に
定電圧部を形成することが好ましいが、本発明では、例
えば一方の配線層のみに定電圧部が形成された態様をも
包含しており、このような態様においても、例えばいず
れの配線層にも定電圧部が形成されない場合に比べて入
力配線が受けるノイズを低減させることができる。
【００１９】また、本発明に係る半導体デバイスでは、
直列に接続された複数段のＣＭＯＳインバータを包含し
たＣＭＯＳ増幅回路を構成する配線層を半導体基板上に
多層にわたって形成するに際して、前記複数段のＣＭＯ
Ｓインバータの内の初段のＣＭＯＳインバータの入力端
に接続された入力配線を最上の配線層に形成した。従っ
て、上記と同様に、ＣＭＯＳ増幅回路において入力配線
が形成された配線層と隣り合う配線層が１つしかないた
め、入力配線に生じる寄生容量を低減させることができ
る。なお、上記図５等に示したフローティングノード
は、入力配線という概念に包含された配線の一具体例で
ある。
直列に接続された複数段のＣＭＯＳインバータを包含し
たＣＭＯＳ増幅回路を構成する配線層を半導体基板上に
多層にわたって形成するに際して、前記複数段のＣＭＯ
Ｓインバータの内の初段のＣＭＯＳインバータの入力端
に接続された入力配線を最上の配線層に形成した。従っ
て、上記と同様に、ＣＭＯＳ増幅回路において入力配線
が形成された配線層と隣り合う配線層が１つしかないた
め、入力配線に生じる寄生容量を低減させることができ
る。なお、上記図５等に示したフローティングノード
は、入力配線という概念に包含された配線の一具体例で
ある。
【００２０】また、本発明に係る半導体デバイスでは、
直列に接続された複数段のＣＭＯＳインバータを包含し
たＣＭＯＳ増幅回路を構成する配線層を半導体基板上に
多層にわたって形成するに際して、前記複数段のＣＭＯ
Ｓインバータの内の初段のＣＭＯＳインバータの入力端
に接続された入力配線が形成された配線層と隣り合う配
線層の当該入力配線と対応した位置に定電圧源に接続さ
れた定電圧部を形成した。従って、上記と同様に、ＣＭ
ＯＳ増幅回路において入力配線との間に寄生容量を生じ
る定電圧部が一定の電位に保たれているため、入力配線
が受けるカップリングノイズを低減させることができ
る。
直列に接続された複数段のＣＭＯＳインバータを包含し
たＣＭＯＳ増幅回路を構成する配線層を半導体基板上に
多層にわたって形成するに際して、前記複数段のＣＭＯ
Ｓインバータの内の初段のＣＭＯＳインバータの入力端
に接続された入力配線が形成された配線層と隣り合う配
線層の当該入力配線と対応した位置に定電圧源に接続さ
れた定電圧部を形成した。従って、上記と同様に、ＣＭ
ＯＳ増幅回路において入力配線との間に寄生容量を生じ
る定電圧部が一定の電位に保たれているため、入力配線
が受けるカップリングノイズを低減させることができ
る。
【００２１】また、本発明に係る半導体デバイスでは、
上記した入力配線の寄生容量を低減させる構成と、上記
した入力配線が寄生容量を介して受けるノイズを低減さ
せる構成とを組み合わせて、入力配線を最上の配線層に
形成するとともに、当該最上の配線層と隣り合う配線層
の当該入力配線と対応した位置に定電圧源に接続された
定電圧部を形成した。
上記した入力配線の寄生容量を低減させる構成と、上記
した入力配線が寄生容量を介して受けるノイズを低減さ
せる構成とを組み合わせて、入力配線を最上の配線層に
形成するとともに、当該最上の配線層と隣り合う配線層
の当該入力配線と対応した位置に定電圧源に接続された
定電圧部を形成した。
【００２２】このような構成では、上記した寄生容量の
低減やカップリングノイズの低減が実現されるばかりで
なく、例えば最上の配線層より１つ下層の配線層のみに
定電圧部を形成すればよいため、１つの定電圧部を形成
するだけでカップリングノイズの低減の効果を大きく得
ることができる。また、例えば従来において３層の配線
層の内の２層目に形成されていたフローティングノード
が、本発明では３層目の配線層の導体部分を加工するこ
とにより形成されるため、当該フローティングノードが
元々形成されていた２層目のスペースが空くことから、
例えば当該２層目のスペースに定電圧部を形成すること
もでき、これにより、配線層のスペースを有効に利用す
ることもできる。
低減やカップリングノイズの低減が実現されるばかりで
なく、例えば最上の配線層より１つ下層の配線層のみに
定電圧部を形成すればよいため、１つの定電圧部を形成
するだけでカップリングノイズの低減の効果を大きく得
ることができる。また、例えば従来において３層の配線
層の内の２層目に形成されていたフローティングノード
が、本発明では３層目の配線層の導体部分を加工するこ
とにより形成されるため、当該フローティングノードが
元々形成されていた２層目のスペースが空くことから、
例えば当該２層目のスペースに定電圧部を形成すること
もでき、これにより、配線層のスペースを有効に利用す
ることもできる。
【００２３】ここで、以上に示した本発明の半導体デバ
イスでは、半導体基板上に形成される配線層の層数とし
ては、多層（２層以上）であれば特に限定はない。ま
た、本発明が適用される回路としては、必ずしも上記し
た反転増幅回路等といったＣＭＯＳ増幅回路に限られ
ず、本発明は、例えば入力配線に影響する寄生容量やカ
ップリングノイズを低減させることが要求される種々な
回路に適用されてもよい。
イスでは、半導体基板上に形成される配線層の層数とし
ては、多層（２層以上）であれば特に限定はない。ま
た、本発明が適用される回路としては、必ずしも上記し
た反転増幅回路等といったＣＭＯＳ増幅回路に限られ
ず、本発明は、例えば入力配線に影響する寄生容量やカ
ップリングノイズを低減させることが要求される種々な
回路に適用されてもよい。
【００２４】
【発明の実施の形態】本発明に係る一実施例を図面を参
照して説明する。本例では、上記図５に示した回路と同
様な回路構成から成る反転増幅回路を設けた半導体デバ
イスに本発明を適用した場合を示し、当該反転増幅回路
を構成する配線層を半導体基板上に３層にわたって形成
した場合を示す。なお、後述する図４には本例の反転増
幅回路の具体的な回路構成例が示されており、同図に示
されるように、本例の反転増幅回路には、入力端Ｔ１及
び出力端Ｔ２や、直列に接続された３段のＣＭＯＳイン
バータ１〜３や、高電圧源（電圧Ｖdd）及び低電圧源
（例えば接地された０Ｖの電圧源）や、入力用コンデン
サ１１（容量Ｃin1）や、フィードバック用コンデンサ
１２（容量Ｃf1）や、負荷用コンデンサ１３（容量ＣL
1）が備えられている。なお、本例では、高電圧源の電
圧Ｖddの符号として、上記図５に示した回路の場合と同
一の符号を用いて示してある。
照して説明する。本例では、上記図５に示した回路と同
様な回路構成から成る反転増幅回路を設けた半導体デバ
イスに本発明を適用した場合を示し、当該反転増幅回路
を構成する配線層を半導体基板上に３層にわたって形成
した場合を示す。なお、後述する図４には本例の反転増
幅回路の具体的な回路構成例が示されており、同図に示
されるように、本例の反転増幅回路には、入力端Ｔ１及
び出力端Ｔ２や、直列に接続された３段のＣＭＯＳイン
バータ１〜３や、高電圧源（電圧Ｖdd）及び低電圧源
（例えば接地された０Ｖの電圧源）や、入力用コンデン
サ１１（容量Ｃin1）や、フィードバック用コンデンサ
１２（容量Ｃf1）や、負荷用コンデンサ１３（容量ＣL
1）が備えられている。なお、本例では、高電圧源の電
圧Ｖddの符号として、上記図５に示した回路の場合と同
一の符号を用いて示してある。
【００２５】また、本例の反転増幅回路の動作としても
上記図５に示した回路の場合と同様であり、例えば入力
端Ｔ１から入力用コンデンサ１１を介して入力された信
号電圧Ｖinが３段のＣＭＯＳインバータ１〜３を用いて
反転増幅され、反転増幅された信号電圧Ｖoutが出力端
Ｔ２から出力される。また、フィードバック用コンデン
サ１２では信号のフィードバックが行われ、負荷用コン
デンサ１３では回路の発振の防止が行われる。
上記図５に示した回路の場合と同様であり、例えば入力
端Ｔ１から入力用コンデンサ１１を介して入力された信
号電圧Ｖinが３段のＣＭＯＳインバータ１〜３を用いて
反転増幅され、反転増幅された信号電圧Ｖoutが出力端
Ｔ２から出力される。また、フィードバック用コンデン
サ１２では信号のフィードバックが行われ、負荷用コン
デンサ１３では回路の発振の防止が行われる。
【００２６】また、後述する図４中に示されるフローテ
ィングノードＦ１は、入力用コンデンサ１１と初段のＣ
ＭＯＳインバータ１とフィードバック用コンデンサ１２
との間に設けられた配線から構成されており、本例で
は、当該フローティングノードＦ１により、直列に接続
された複数段のＣＭＯＳインバータの内の初段のＣＭＯ
Ｓインバータの入力端に接続された入力配線が構成され
ている。なお、例えばフローティングノードＦ１は他の
ノードと容量のみで接続されている。
ィングノードＦ１は、入力用コンデンサ１１と初段のＣ
ＭＯＳインバータ１とフィードバック用コンデンサ１２
との間に設けられた配線から構成されており、本例で
は、当該フローティングノードＦ１により、直列に接続
された複数段のＣＭＯＳインバータの内の初段のＣＭＯ
Ｓインバータの入力端に接続された入力配線が構成され
ている。なお、例えばフローティングノードＦ１は他の
ノードと容量のみで接続されている。
【００２７】図１には、上記した本例の反転増幅回路を
半導体基板上に３層の配線層を用いて形成した場合にお
いて各層に形成される配線等を、基板の側面からの視点
で概略的に示してある。ここで、層の構造は例えば導体
層の薄膜と絶縁層の薄膜とを半導体基板上に交互に重ね
て形成した多層構造となっており、また、同図には、説
明の便宜上から３層の配線層Ｐ１〜Ｐ３より下方に形成
された幾つかの層の構造をも示してある。具体的には、
第３配線層Ｐ３を最上の配線層として、第４絶縁層Ｑ
４、第２配線層Ｐ２、第３絶縁層Ｑ３、第１配線層Ｐ
１、第２絶縁層Ｑ２、ゲート層ＡＧ１、第１絶縁層Ｑ
１、ＦＨＧ層Ｈ１が記載の順序で上方から下方へと重な
っている。
半導体基板上に３層の配線層を用いて形成した場合にお
いて各層に形成される配線等を、基板の側面からの視点
で概略的に示してある。ここで、層の構造は例えば導体
層の薄膜と絶縁層の薄膜とを半導体基板上に交互に重ね
て形成した多層構造となっており、また、同図には、説
明の便宜上から３層の配線層Ｐ１〜Ｐ３より下方に形成
された幾つかの層の構造をも示してある。具体的には、
第３配線層Ｐ３を最上の配線層として、第４絶縁層Ｑ
４、第２配線層Ｐ２、第３絶縁層Ｑ３、第１配線層Ｐ
１、第２絶縁層Ｑ２、ゲート層ＡＧ１、第１絶縁層Ｑ
１、ＦＨＧ層Ｈ１が記載の順序で上方から下方へと重な
っている。
【００２８】同図に示されるように、反転増幅回路の入
力端Ｔ１や出力端Ｔ２は第１配線層Ｐ１に形成されてお
り、フローティングノードＦ１は第３配線層Ｐ３に形成
されており、また、各コンデンサ１１〜１３はそれぞれ
ゲート層ＡＧ１の導体部分Ｂ１、Ｂ３、Ｂ４とＦＨＧ層
Ｈ１の導体部分Ｂ２、Ｂ２、Ｂ５との間に形成されてい
る。ここで、入力用コンデンサ１１を構成するフローテ
ィングノードＦ１側の極板とフィードバック用コンデン
サ１２を構成するフローティングノードＦ１側の極板と
は、ＦＨＧ層Ｈ１の１つの導体部分Ｂ２により共用され
ている。また、負荷用コンデンサ１３を構成する一方の
極板として用いられるＦＨＧ層Ｈ１の導体部分Ｂ５は定
電圧源に接続されている。また、同図では、３段のＣＭ
ＯＳインバータ１〜３から成る３段ＣＭＯＳインバータ
部Ｉ１の構成については簡略的に示してある。
力端Ｔ１や出力端Ｔ２は第１配線層Ｐ１に形成されてお
り、フローティングノードＦ１は第３配線層Ｐ３に形成
されており、また、各コンデンサ１１〜１３はそれぞれ
ゲート層ＡＧ１の導体部分Ｂ１、Ｂ３、Ｂ４とＦＨＧ層
Ｈ１の導体部分Ｂ２、Ｂ２、Ｂ５との間に形成されてい
る。ここで、入力用コンデンサ１１を構成するフローテ
ィングノードＦ１側の極板とフィードバック用コンデン
サ１２を構成するフローティングノードＦ１側の極板と
は、ＦＨＧ層Ｈ１の１つの導体部分Ｂ２により共用され
ている。また、負荷用コンデンサ１３を構成する一方の
極板として用いられるＦＨＧ層Ｈ１の導体部分Ｂ５は定
電圧源に接続されている。また、同図では、３段のＣＭ
ＯＳインバータ１〜３から成る３段ＣＭＯＳインバータ
部Ｉ１の構成については簡略的に示してある。
【００２９】また、第２配線層Ｐ２には、第３配線層Ｐ
３に形成されたフローティングノードＦ１と対応した位
置に定電圧源に接続された定電圧部Ｓ１が形成されてお
り、この定電圧部Ｓ１は、好ましい態様として、例えば
フローティングノードＦ１を形成する導体部分のほぼ全
てをカバーする形状で形成されている。本例では、この
定電圧部Ｓ１により、入力配線が形成された配線層と隣
り合う配線層の当該入力配線と対応した位置に形成され
て定電圧源に接続された定電圧部が構成されている。な
お、本例では、定電圧部Ｓ１に接続される定電圧源とし
て上記した高電圧源（電圧Ｖdd）が用いられており、ま
た、上記図１では、例えば第２配線層Ｐ２に形成された
低電圧源側の構成については図示を省略してある。
３に形成されたフローティングノードＦ１と対応した位
置に定電圧源に接続された定電圧部Ｓ１が形成されてお
り、この定電圧部Ｓ１は、好ましい態様として、例えば
フローティングノードＦ１を形成する導体部分のほぼ全
てをカバーする形状で形成されている。本例では、この
定電圧部Ｓ１により、入力配線が形成された配線層と隣
り合う配線層の当該入力配線と対応した位置に形成され
て定電圧源に接続された定電圧部が構成されている。な
お、本例では、定電圧部Ｓ１に接続される定電圧源とし
て上記した高電圧源（電圧Ｖdd）が用いられており、ま
た、上記図１では、例えば第２配線層Ｐ２に形成された
低電圧源側の構成については図示を省略してある。
【００３０】上記したフローティングノードＦ１等とい
った各導体部分Ｔ１、Ｔ２、Ｆ１、Ｂ１〜Ｂ５や３段Ｃ
ＭＯＳインバータ部Ｉ１は、上記した本例の反転増幅回
路の回路構成に従って接続されており、この場合、例え
ば異なる導体層に形成された導体部分の間の接続は、こ
れらの導体部分の間に存在する絶縁層Ｑ１〜Ｑ４にスル
ーホールやコンタクトホールを設けて当該絶縁層Ｑ１〜
Ｑ４に導体部分を形成すること等により行われる。
った各導体部分Ｔ１、Ｔ２、Ｆ１、Ｂ１〜Ｂ５や３段Ｃ
ＭＯＳインバータ部Ｉ１は、上記した本例の反転増幅回
路の回路構成に従って接続されており、この場合、例え
ば異なる導体層に形成された導体部分の間の接続は、こ
れらの導体部分の間に存在する絶縁層Ｑ１〜Ｑ４にスル
ーホールやコンタクトホールを設けて当該絶縁層Ｑ１〜
Ｑ４に導体部分を形成すること等により行われる。
【００３１】また、図２には、上記図１に示した半導体
基板上に形成された反転増幅回路の配線等を、基板の上
面からの視点で概略的に示してある。なお、図２では、
異なる層に形成された導体部分間で信号電圧が伝達可能
な位置を”×”印を用いて示してある。上記したよう
に、第２配線層Ｐ２の定電圧部Ｓ１は、第３配線層Ｐ３
に形成されたフローティングノードＦ１の位置に対応し
て当該フローティングノードＦ１の下方に形成されてい
る。
基板上に形成された反転増幅回路の配線等を、基板の上
面からの視点で概略的に示してある。なお、図２では、
異なる層に形成された導体部分間で信号電圧が伝達可能
な位置を”×”印を用いて示してある。上記したよう
に、第２配線層Ｐ２の定電圧部Ｓ１は、第３配線層Ｐ３
に形成されたフローティングノードＦ１の位置に対応し
て当該フローティングノードＦ１の下方に形成されてい
る。
【００３２】なお、上記図２に示されるように、３段Ｃ
ＭＯＳインバータ部Ｉ１では、初段のＣＭＯＳインバー
タ１を構成するｐＭＯＳとｎＭＯＳのゲート側同士（入
力側）が配線Ｗ１ａ、Ｗ１ｂを介して接続されており、
また、３段目のＣＭＯＳインバータ３を構成するｐＭＯ
ＳとｎＭＯＳのドレイン側同士（出力側）が配線Ｗ２
ａ、Ｗ２ｂを介して接続されている。また、同図では、
低電圧源側の構成については図示を省略してある。
ＭＯＳインバータ部Ｉ１では、初段のＣＭＯＳインバー
タ１を構成するｐＭＯＳとｎＭＯＳのゲート側同士（入
力側）が配線Ｗ１ａ、Ｗ１ｂを介して接続されており、
また、３段目のＣＭＯＳインバータ３を構成するｐＭＯ
ＳとｎＭＯＳのドレイン側同士（出力側）が配線Ｗ２
ａ、Ｗ２ｂを介して接続されている。また、同図では、
低電圧源側の構成については図示を省略してある。
【００３３】以上に示したように、本例の半導体デバイ
スでは、反転増幅回路を構成するフローティングノード
Ｆ１が半導体基板上で最上の配線層Ｐ３に形成されてい
るため、当該フローティングノードＦ１が形成された配
線層Ｐ３と隣り合う配線層の数が１つとなることから、
当該フローティングノードＦ１に生じる寄生容量を低減
させることができ、これにより、動作遅延の防止等を実
現することができる。
スでは、反転増幅回路を構成するフローティングノード
Ｆ１が半導体基板上で最上の配線層Ｐ３に形成されてい
るため、当該フローティングノードＦ１が形成された配
線層Ｐ３と隣り合う配線層の数が１つとなることから、
当該フローティングノードＦ１に生じる寄生容量を低減
させることができ、これにより、動作遅延の防止等を実
現することができる。
【００３４】例えば図３には、本例のフローティングノ
ードＦ１に生じる寄生容量を概念的に示してあり、同図
に示されるように、最上の配線層Ｐ３に形成されたフロ
ーティングノードＦ１には、隣り合う第２配線層Ｐ２に
形成された定電圧部Ｓ１との間での寄生容量Ｃm１しか
生じないため、例えば隣り合う配線層が２つ存在する場
合と比べて寄生容量を全体として小さくすることができ
る。なお、同図には、３層の配線層Ｐ１〜Ｐ３と共に拡
散層Ｄ１を示してある。また、図４には、上記図５に示
した回路と同様な反転増幅回路の回路構成においてフロ
ーティングノードＦ１に生じる寄生容量Ｃm1を概念的に
示してあり、上記したようにフローティングノードＦ１
には定電圧部Ｓ１との間での寄生容量Ｃm1のみが生じ
る。
ードＦ１に生じる寄生容量を概念的に示してあり、同図
に示されるように、最上の配線層Ｐ３に形成されたフロ
ーティングノードＦ１には、隣り合う第２配線層Ｐ２に
形成された定電圧部Ｓ１との間での寄生容量Ｃm１しか
生じないため、例えば隣り合う配線層が２つ存在する場
合と比べて寄生容量を全体として小さくすることができ
る。なお、同図には、３層の配線層Ｐ１〜Ｐ３と共に拡
散層Ｄ１を示してある。また、図４には、上記図５に示
した回路と同様な反転増幅回路の回路構成においてフロ
ーティングノードＦ１に生じる寄生容量Ｃm1を概念的に
示してあり、上記したようにフローティングノードＦ１
には定電圧部Ｓ１との間での寄生容量Ｃm1のみが生じ
る。
【００３５】また、本例の半導体デバイスでは、反転増
幅回路を構成するフローティングノードＦ１との間で寄
生容量Ｃm1を生じさせる定電圧部Ｓ１が一定の電位に保
たれているため、フローティングノードＦ１が寄生容量
Ｃm1を介して受けてしまうカップリングノイズを低減さ
せることができ、これにより、フローティングノードＦ
１を伝達する信号のレベルの揺れを小さく抑えることが
できる。なお、本例では、高電圧源を定電圧部Ｓ１に接
続した構成を用いたが、定電圧部Ｓ１に接続される定電
圧源としてはその電圧が常にほぼ一定の電圧に保たれた
ものであれば特に限定はなく、例えば反転増幅回路中の
低電圧源（例えば接地された０Ｖの電源）を定電圧部Ｓ
１に接続した構成が用いられてもよい。
幅回路を構成するフローティングノードＦ１との間で寄
生容量Ｃm1を生じさせる定電圧部Ｓ１が一定の電位に保
たれているため、フローティングノードＦ１が寄生容量
Ｃm1を介して受けてしまうカップリングノイズを低減さ
せることができ、これにより、フローティングノードＦ
１を伝達する信号のレベルの揺れを小さく抑えることが
できる。なお、本例では、高電圧源を定電圧部Ｓ１に接
続した構成を用いたが、定電圧部Ｓ１に接続される定電
圧源としてはその電圧が常にほぼ一定の電圧に保たれた
ものであれば特に限定はなく、例えば反転増幅回路中の
低電圧源（例えば接地された０Ｖの電源）を定電圧部Ｓ
１に接続した構成が用いられてもよい。
【００３６】また、本例では、フローティングノードＦ
１を最上の配線層Ｐ３に形成する構成と、当該配線層Ｐ
３と隣り合う配線層Ｐ２の当該フローティングノードＦ
１と対応した位置に定電圧部Ｓ１を形成する構成とが併
用されているため、例えば１つの配線層Ｐ２に定電圧部
Ｓ１を形成するだけでカップリングノイズの低減の効果
を大きく得ることができるといった大きな利点がある。
また、本例では、例えば従来において２層目の配線層に
形成されていたフローティングノードを３層目の配線層
に形成するようにしたため、当該フローティングノード
が元々形成されていた２層目のスペースが空くことか
ら、当該２層目のスペースに定電圧部Ｓ１を形成するこ
ともでき、このように、本例では配線層のスペースを有
効に利用することもできる。半導体デバイスでは一般に
高密度化が要求され、デバイスのサイズを小さくするこ
とが望まれるため、このようなスペースの有効利用は半
導体デバイスにとって非常に大きな効果を奏する。
１を最上の配線層Ｐ３に形成する構成と、当該配線層Ｐ
３と隣り合う配線層Ｐ２の当該フローティングノードＦ
１と対応した位置に定電圧部Ｓ１を形成する構成とが併
用されているため、例えば１つの配線層Ｐ２に定電圧部
Ｓ１を形成するだけでカップリングノイズの低減の効果
を大きく得ることができるといった大きな利点がある。
また、本例では、例えば従来において２層目の配線層に
形成されていたフローティングノードを３層目の配線層
に形成するようにしたため、当該フローティングノード
が元々形成されていた２層目のスペースが空くことか
ら、当該２層目のスペースに定電圧部Ｓ１を形成するこ
ともでき、このように、本例では配線層のスペースを有
効に利用することもできる。半導体デバイスでは一般に
高密度化が要求され、デバイスのサイズを小さくするこ
とが望まれるため、このようなスペースの有効利用は半
導体デバイスにとって非常に大きな効果を奏する。
【００３７】また、本例の反転増幅回路のように、例え
ばＣＭＯＳインバータ１〜３に定電圧を供給する目的等
で高電圧源や低電圧源が回路に包含されている場合に
は、こうした電圧源を上記した定電圧部Ｓ１に接続する
定電圧源として利用することもできるため、必ずしも新
たに定電圧源を設ける必要がないといった利点がある。
ばＣＭＯＳインバータ１〜３に定電圧を供給する目的等
で高電圧源や低電圧源が回路に包含されている場合に
は、こうした電圧源を上記した定電圧部Ｓ１に接続する
定電圧源として利用することもできるため、必ずしも新
たに定電圧源を設ける必要がないといった利点がある。
【００３８】ここで、上記実施例では、半導体基板上に
形成された３層の配線層により半導体デバイスを構成し
た例を示したが、配線層の数としては多層であれば特に
限定はない。また、本発明では、配線層における入力配
線の形成の仕方や、当該入力配線と対応した定電圧部の
形成の仕方が要部であるため、上記実施例で示したゲー
ト層ＡＧ１やＦＨＧ層Ｈ１等といった層の構造としては
どのような構造が用いられてもよい。
形成された３層の配線層により半導体デバイスを構成し
た例を示したが、配線層の数としては多層であれば特に
限定はない。また、本発明では、配線層における入力配
線の形成の仕方や、当該入力配線と対応した定電圧部の
形成の仕方が要部であるため、上記実施例で示したゲー
ト層ＡＧ１やＦＨＧ層Ｈ１等といった層の構造としては
どのような構造が用いられてもよい。
【００３９】また、フローティングノード等といった入
力配線と対応して形成される定電圧部の形状としては特
に限定はなく、例えば上記実施例のように定電圧部が入
力配線の形状のほぼ全て或いは全てをカバーするのが好
ましいが、実用上で有効な程度で入力配線が受けるノイ
ズを低減させることができる構成であれば、例えば定電
圧部が入力配線の一部分のみをカバーする構成が用いら
れてもよい。また、例えば入力配線が最上の配線層に形
成されておらず、当該入力配線が形成された配線層と隣
り合う配線層が２つ存在する場合には、これら２つの配
線層の両方に定電圧部を形成するのが好ましいが、例え
ば一方の配線層のみに定電圧部が形成される構成であっ
てもよく、この場合であっても、当該一方の配線層から
入力配線が受けるノイズを低減させることができる。
力配線と対応して形成される定電圧部の形状としては特
に限定はなく、例えば上記実施例のように定電圧部が入
力配線の形状のほぼ全て或いは全てをカバーするのが好
ましいが、実用上で有効な程度で入力配線が受けるノイ
ズを低減させることができる構成であれば、例えば定電
圧部が入力配線の一部分のみをカバーする構成が用いら
れてもよい。また、例えば入力配線が最上の配線層に形
成されておらず、当該入力配線が形成された配線層と隣
り合う配線層が２つ存在する場合には、これら２つの配
線層の両方に定電圧部を形成するのが好ましいが、例え
ば一方の配線層のみに定電圧部が形成される構成であっ
てもよく、この場合であっても、当該一方の配線層から
入力配線が受けるノイズを低減させることができる。
【００４０】また、上記実施例では、半導体デバイスに
設けられたＣＭＯＳ増幅回路の一例として３段のＣＭＯ
Ｓインバータを包含した反転増幅回路に本発明を適用し
た場合を示したが、ＣＭＯＳ増幅回路としては例えば非
反転増幅回路が用いられてもよく、また、ＣＭＯＳイン
バータの段数としても任意であってもよい。また、本発
明の適用分野としては、必ずしもＣＭＯＳ増幅回路を設
けた半導体デバイスに限られることはなく、要は、配線
層を半導体基板上に多層にわたって形成した半導体デバ
イスであれば、どのような回路を設けた半導体デバイス
に本発明が適用されてもよく、例えば半導体基板の種類
としても種々なものが用いられてもよい。
設けられたＣＭＯＳ増幅回路の一例として３段のＣＭＯ
Ｓインバータを包含した反転増幅回路に本発明を適用し
た場合を示したが、ＣＭＯＳ増幅回路としては例えば非
反転増幅回路が用いられてもよく、また、ＣＭＯＳイン
バータの段数としても任意であってもよい。また、本発
明の適用分野としては、必ずしもＣＭＯＳ増幅回路を設
けた半導体デバイスに限られることはなく、要は、配線
層を半導体基板上に多層にわたって形成した半導体デバ
イスであれば、どのような回路を設けた半導体デバイス
に本発明が適用されてもよく、例えば半導体基板の種類
としても種々なものが用いられてもよい。
【００４１】
【発明の効果】以上説明したように、本発明に係る半導
体デバイスによると、配線層を半導体基板上に多層にわ
たって形成するに際して、入力配線を最上の配線層に形
成するようにしたため、入力配線に生じる寄生容量を低
減させることができる。また、本発明に係る半導体デバ
イスによると、配線層を半導体基板上に多層にわたって
形成するに際して、入力配線が形成された配線層と隣り
合う配線層の当該入力配線と対応した位置に定電圧源に
接続された定電圧部を形成するようにしたため、入力配
線が受けるノイズの影響を低減させることができる。
体デバイスによると、配線層を半導体基板上に多層にわ
たって形成するに際して、入力配線を最上の配線層に形
成するようにしたため、入力配線に生じる寄生容量を低
減させることができる。また、本発明に係る半導体デバ
イスによると、配線層を半導体基板上に多層にわたって
形成するに際して、入力配線が形成された配線層と隣り
合う配線層の当該入力配線と対応した位置に定電圧源に
接続された定電圧部を形成するようにしたため、入力配
線が受けるノイズの影響を低減させることができる。
【００４２】また、本発明に係る半導体デバイスによる
と、上記のように入力配線を最上の配線層に形成すると
ともに、上記のように当該入力配線と対応した定電圧部
を形成するようにしたため、入力配線に生じる寄生容量
の低減及び入力配線が受けるノイズの低減の効果が得ら
れるとともに、更に、例えば１つの配線層に定電圧部を
形成するだけでノイズ低減の効果を大きく得ることがで
きる等といった効果を奏することができる。なお、本発
明は、特に、ＣＭＯＳインバータを包含したＣＭＯＳ増
幅回路を構成する配線層を半導体基板上に多層にわたっ
て形成した半導体デバイスにおいて当該ＣＭＯＳ増幅回
路のフローティングノード（入力配線）に適用して大き
な効果を奏するものである。
と、上記のように入力配線を最上の配線層に形成すると
ともに、上記のように当該入力配線と対応した定電圧部
を形成するようにしたため、入力配線に生じる寄生容量
の低減及び入力配線が受けるノイズの低減の効果が得ら
れるとともに、更に、例えば１つの配線層に定電圧部を
形成するだけでノイズ低減の効果を大きく得ることがで
きる等といった効果を奏することができる。なお、本発
明は、特に、ＣＭＯＳインバータを包含したＣＭＯＳ増
幅回路を構成する配線層を半導体基板上に多層にわたっ
て形成した半導体デバイスにおいて当該ＣＭＯＳ増幅回
路のフローティングノード（入力配線）に適用して大き
な効果を奏するものである。
【図１】本発明の一実施例に係る半導体デバイスの構成
例を示す図である。
例を示す図である。
【図２】本発明の一実施例に係る半導体デバイスの構成
例を示す図である。
例を示す図である。
【図３】フローティングノードに生じる寄生容量を示す
図である。
図である。
【図４】フローティングノードに生じる寄生容量を示す
図である。
図である。
【図５】反転増幅回路の回路構成例を示す図である。
【図６】従来例に係る半導体デバイスの構成例を示す図
である。
である。
【図７】従来例に係る半導体デバイスの構成例を示す図
である。
である。
【図８】フローティングノードに生じる寄生容量を示す
図である。
図である。
【図９】フローティングノードに生じる寄生容量を示す
図である。
図である。
１〜３・・ＣＭＯＳインバータ、 １１・・入力用コン
デンサ、１２・・フィードバック用コンデンサ、 １３
・・負荷用コンデンサ、Ｔ１・・入力端、 Ｔ２・・出
力端、 Ｃm1・・寄生容量、Ｆ１・・フローティングノ
ード、 Ｐ１〜Ｐ３・・配線層、Ｑ１〜Ｑ４・・絶縁
層、 Ｓ１・・定電圧部、Ｉ１・・３段ＣＭＯＳインバ
ータ部、
デンサ、１２・・フィードバック用コンデンサ、 １３
・・負荷用コンデンサ、Ｔ１・・入力端、 Ｔ２・・出
力端、 Ｃm1・・寄生容量、Ｆ１・・フローティングノ
ード、 Ｐ１〜Ｐ３・・配線層、Ｑ１〜Ｑ４・・絶縁
層、 Ｓ１・・定電圧部、Ｉ１・・３段ＣＭＯＳインバ
ータ部、
Claims (5)
- 【請求項１】 半導体デバイスを構成する配線層を半導
体基板上に多層にわたって形成した半導体デバイスにお
いて、 前記半導体デバイスを構成する入力配線を最上の配線層
に形成したことを特徴とする半導体デバイス。 - 【請求項２】 半導体デバイスを構成する配線層を半導
体基板上に多層にわたって形成した半導体デバイスにお
いて、 前記半導体デバイスを構成する入力配線が形成された配
線層と隣り合う配線層の当該入力配線と対応した位置に
定電圧源に接続された定電圧部を形成したことを特徴と
する半導体デバイス。 - 【請求項３】 直列に接続された複数段のＣＭＯＳイン
バータを包含したＣＭＯＳ増幅回路を構成する配線層を
半導体基板上に多層にわたって形成した半導体デバイス
において、 前記複数段のＣＭＯＳインバータの内の初段のＣＭＯＳ
インバータの入力端に接続された入力配線を最上の配線
層に形成したことを特徴とする半導体デバイス。 - 【請求項４】 直列に接続された複数段のＣＭＯＳイン
バータを包含したＣＭＯＳ増幅回路を構成する配線層を
半導体基板上に多層にわたって形成した半導体デバイス
において、 前記複数段のＣＭＯＳインバータの内の初段のＣＭＯＳ
インバータの入力端に接続された入力配線が形成された
配線層と隣り合う配線層の当該入力配線と対応した位置
に定電圧源に接続された定電圧部を形成したことを特徴
とする半導体デバイス。 - 【請求項５】 請求項３に記載の半導体デバイスにおい
て、 更に、前記最上の配線層と隣り合う配線層の前記入力配
線と対応した位置に定電圧源に接続された定電圧部を形
成したことを特徴とする半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10155351A JPH11330379A (ja) | 1998-05-20 | 1998-05-20 | 半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10155351A JPH11330379A (ja) | 1998-05-20 | 1998-05-20 | 半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330379A true JPH11330379A (ja) | 1999-11-30 |
Family
ID=15604007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10155351A Pending JPH11330379A (ja) | 1998-05-20 | 1998-05-20 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330379A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38494E1 (en) | 1998-07-13 | 2004-04-13 | Phase Inc. | Method of construction for density screening outer transport walls |
| US6755969B2 (en) | 2001-04-25 | 2004-06-29 | Phase Inc. | Centrifuge |
| US6932913B2 (en) | 2001-08-13 | 2005-08-23 | Phase Inc. | Method for vibration in a centrifuge |
| US6971525B2 (en) | 2003-06-25 | 2005-12-06 | Phase Inc. | Centrifuge with combinations of multiple features |
| US7282147B2 (en) | 2003-10-07 | 2007-10-16 | Phase Inc. | Cleaning hollow core membrane fibers using vibration |
| US7294274B2 (en) | 2003-07-30 | 2007-11-13 | Phase Inc. | Filtration system with enhanced cleaning and dynamic fluid separation |
| US7320750B2 (en) | 2003-03-11 | 2008-01-22 | Phase Inc. | Centrifuge with controlled discharge of dense material |
| US7371322B2 (en) | 2003-07-30 | 2008-05-13 | Phase Inc. | Filtration system and dynamic fluid separation method |
| WO2023032859A1 (ja) * | 2021-08-30 | 2023-03-09 | 株式会社デンソー | 信号伝送デバイス |
-
1998
- 1998-05-20 JP JP10155351A patent/JPH11330379A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38494E1 (en) | 1998-07-13 | 2004-04-13 | Phase Inc. | Method of construction for density screening outer transport walls |
| US6755969B2 (en) | 2001-04-25 | 2004-06-29 | Phase Inc. | Centrifuge |
| US6932913B2 (en) | 2001-08-13 | 2005-08-23 | Phase Inc. | Method for vibration in a centrifuge |
| US7320750B2 (en) | 2003-03-11 | 2008-01-22 | Phase Inc. | Centrifuge with controlled discharge of dense material |
| US6971525B2 (en) | 2003-06-25 | 2005-12-06 | Phase Inc. | Centrifuge with combinations of multiple features |
| US7335312B2 (en) | 2003-06-25 | 2008-02-26 | Phase Inc. | Centrifuge with combinations of multiple features |
| US7294274B2 (en) | 2003-07-30 | 2007-11-13 | Phase Inc. | Filtration system with enhanced cleaning and dynamic fluid separation |
| US7371322B2 (en) | 2003-07-30 | 2008-05-13 | Phase Inc. | Filtration system and dynamic fluid separation method |
| US7282147B2 (en) | 2003-10-07 | 2007-10-16 | Phase Inc. | Cleaning hollow core membrane fibers using vibration |
| WO2023032859A1 (ja) * | 2021-08-30 | 2023-03-09 | 株式会社デンソー | 信号伝送デバイス |
| JP2023033947A (ja) * | 2021-08-30 | 2023-03-13 | 株式会社デンソー | 信号伝送デバイス |
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