JPH11330402A - トレンチコンデンサの埋め込まれたストラップにおける分散を制御する方法 - Google Patents
トレンチコンデンサの埋め込まれたストラップにおける分散を制御する方法Info
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- JPH11330402A JPH11330402A JP11092468A JP9246899A JPH11330402A JP H11330402 A JPH11330402 A JP H11330402A JP 11092468 A JP11092468 A JP 11092468A JP 9246899 A JP9246899 A JP 9246899A JP H11330402 A JPH11330402 A JP H11330402A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 トレンチコンデンサの埋め込まれたストラッ
プの厚さ及び高さの分散を減少する。 【解決手段】 頂面に形成されたパッドスタック及び部
分的に形成されたトレンチコンデンサを有する基板を準
備し、基板の表面の下まで充填材料に凹所を設け、その
際、充填材料の頂面が、ほぼ埋め込まれた層の頂面を事
実上規定し、充填材料の回りの凹んだ領域を形成するた
めに、充填材料の頂面の下におけるカラーに凹所を設
け、基板上の層を被着し、該層はトレンチの側壁、充填
材料の頂面を覆いかつ凹所領域を充填し、トレンチの側
壁及び充填材料の頂面から層を除去し、凹所領域を充填
する層から材料を残し、その際、層の除去が、同等の速
度で垂直及び水平方向にエッチングするエッチングより
なる。
プの厚さ及び高さの分散を減少する。 【解決手段】 頂面に形成されたパッドスタック及び部
分的に形成されたトレンチコンデンサを有する基板を準
備し、基板の表面の下まで充填材料に凹所を設け、その
際、充填材料の頂面が、ほぼ埋め込まれた層の頂面を事
実上規定し、充填材料の回りの凹んだ領域を形成するた
めに、充填材料の頂面の下におけるカラーに凹所を設
け、基板上の層を被着し、該層はトレンチの側壁、充填
材料の頂面を覆いかつ凹所領域を充填し、トレンチの側
壁及び充填材料の頂面から層を除去し、凹所領域を充填
する層から材料を残し、その際、層の除去が、同等の速
度で垂直及び水平方向にエッチングするエッチングより
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
に関し、かつさらに特定すれば、トレンチコンデンサの
ための埋め込まれたストラップ高さの制御を改善する方
法に関する。
に関し、かつさらに特定すれば、トレンチコンデンサの
ための埋め込まれたストラップ高さの制御を改善する方
法に関する。
【０００２】
【従来の技術】トレンチコンデンサを有する半導体装置
の製造は、典型的にはカラー及び浅いトレンチアイソレ
ーション（ＳＴＩ）によって絶縁されたノードを含む。
埋め込まれたストラップは、トレンチ内に配置され、か
つトレンチコンデンサのノードとの電気的接続を提供す
るためにドーピングされる。
の製造は、典型的にはカラー及び浅いトレンチアイソレ
ーション（ＳＴＩ）によって絶縁されたノードを含む。
埋め込まれたストラップは、トレンチ内に配置され、か
つトレンチコンデンサのノードとの電気的接続を提供す
るためにドーピングされる。
【０００３】埋め込まれたストラップは、半導体装置の
動作の間に適当に動作するために、所定の高さ範囲内に
形成されねばならない。図１〜６には、半導体装置１０
上に埋め込まれたストラップ１２（図６）を形成する通
常のプロセスが図示されている。とくに図１によれば、
基板１４は内部に形成されたトレンチ１６を有する。ト
レンチ１６は、その上側部分においてカラー１８によっ
てライニングされている。典型的にカラーは、二酸化シ
リコンのような酸化物から形成され、かつ多結晶シリコ
ン２０（ポリシリコン又はポリ）によって満たされる。
トレンチ１６を形成する前に、基板１４の表面にパッド
スタックが形成される。典型的にはパッドスタックは、
例えばパッド酸化物２２、及び研磨ストッパとして使わ
れるパッド窒化物層２４のような種々の装置層を含んで
いる。追加的にＴＥＯＳ又はその他の適当な材料からな
るハードマスク層（図示せず）が、パッドスタック上に
形成される。例示的にハードマスク層は、トレンチの形
成の後に除去される。ある種の用途において、ハードマ
スク層は、後でプロセス中に除去される。図１における
構造は、頂面の平面化のために研磨されている。
動作の間に適当に動作するために、所定の高さ範囲内に
形成されねばならない。図１〜６には、半導体装置１０
上に埋め込まれたストラップ１２（図６）を形成する通
常のプロセスが図示されている。とくに図１によれば、
基板１４は内部に形成されたトレンチ１６を有する。ト
レンチ１６は、その上側部分においてカラー１８によっ
てライニングされている。典型的にカラーは、二酸化シ
リコンのような酸化物から形成され、かつ多結晶シリコ
ン２０（ポリシリコン又はポリ）によって満たされる。
トレンチ１６を形成する前に、基板１４の表面にパッド
スタックが形成される。典型的にはパッドスタックは、
例えばパッド酸化物２２、及び研磨ストッパとして使わ
れるパッド窒化物層２４のような種々の装置層を含んで
いる。追加的にＴＥＯＳ又はその他の適当な材料からな
るハードマスク層（図示せず）が、パッドスタック上に
形成される。例示的にハードマスク層は、トレンチの形
成の後に除去される。ある種の用途において、ハードマ
スク層は、後でプロセス中に除去される。図１における
構造は、頂面の平面化のために研磨されている。
【０００４】図２によれば、ポリシリコン２０は、凹所
２６を形成するために、所定の深さまでエッチングされ
る。この凹所は、しばしば当該技術分野において“凹所
２（recess 2）”と称する。図３は、トレンチ１６の側
壁からカラー１８を除去するカラー１８のウエットエッ
チングを示している。図４によれば、トレンチ１６は、
追加的なポリシリコン２８によって満たされ、このポリ
シリコンは、なおその上に半導体装置１０の表面上、す
なわち窒化物層２４上に被着される。窒化物層２４の頂
部に被着されたポリシリコン２８を除去するために、化
学的／機械的研磨（ＣＭＰ）プロセスが行なわれ、その
結果、図５に示された構造が生じる。図６によれば、ポ
リシリコン２８の別の部分を除去し、かつ凹所３０を形
成するために、追加的なエッチングステップが行なわれ
る。凹所３０は、当該技術分野において“凹所３（rece
ss 3）”と称する。ポリシリコン２８の残りの部分は、
埋め込まれたストラップ１２になる。
２６を形成するために、所定の深さまでエッチングされ
る。この凹所は、しばしば当該技術分野において“凹所
２（recess 2）”と称する。図３は、トレンチ１６の側
壁からカラー１８を除去するカラー１８のウエットエッ
チングを示している。図４によれば、トレンチ１６は、
追加的なポリシリコン２８によって満たされ、このポリ
シリコンは、なおその上に半導体装置１０の表面上、す
なわち窒化物層２４上に被着される。窒化物層２４の頂
部に被着されたポリシリコン２８を除去するために、化
学的／機械的研磨（ＣＭＰ）プロセスが行なわれ、その
結果、図５に示された構造が生じる。図６によれば、ポ
リシリコン２８の別の部分を除去し、かつ凹所３０を形
成するために、追加的なエッチングステップが行なわれ
る。凹所３０は、当該技術分野において“凹所３（rece
ss 3）”と称する。ポリシリコン２８の残りの部分は、
埋め込まれたストラップ１２になる。
【０００５】埋め込まれたストラップ１２は、埋め込ま
れたストラップ１２の頂面３２とカラー１８の頂面３４
との間の距離の差として定義された高さを有する。前記
のプロセスは、多くのステップを有する。とくに凹所２
の形成、カラーウエットエッチング及び凹所３の形成を
含む。それぞれのプロセスは、そのステップにおいて形
成される形状の所望の深さ及び所望の分散（variatio
n）範囲を提供する。このことを説明するために、以下
に表１のデータに基づいて埋め込まれたストラップの所
望の深さ及び分散の範囲を計算する例を示す。
れたストラップ１２の頂面３２とカラー１８の頂面３４
との間の距離の差として定義された高さを有する。前記
のプロセスは、多くのステップを有する。とくに凹所２
の形成、カラーウエットエッチング及び凹所３の形成を
含む。それぞれのプロセスは、そのステップにおいて形
成される形状の所望の深さ及び所望の分散（variatio
n）範囲を提供する。このことを説明するために、以下
に表１のデータに基づいて埋め込まれたストラップの所
望の深さ及び分散の範囲を計算する例を示す。
【０００６】
【表１】
【０００７】前記のデータに基づいて、公称の埋め込ま
れたストラップ高さは、次のように見積もることができ
る： ＢＳ＝１０００＋５００−５００＝１０００Å 分散は、次の計算によって見積もることができる：
れたストラップ高さは、次のように見積もることができ
る： ＢＳ＝１０００＋５００−５００＝１０００Å 分散は、次の計算によって見積もることができる：
【０００８】
【数１】
【０００９】それ故にＢＳ高さは、この例において１０
００±６４０Åと表現することができる。
００±６４０Åと表現することができる。
【００１０】
【発明が解決しようとする課題】前記の例に例示したよ
うに埋め込まれたストラップの高さの大きな分散のた
め、埋め込まれたストラップの高さの製造の間に埋め込
まれたストラップの高さの分散を減少する方法に関する
必要性が存在する。従って、本発明の課題は、このよな
埋め込まれたストラップの高さの分散を減少する改良さ
れた方法を提供することである。
うに埋め込まれたストラップの高さの大きな分散のた
め、埋め込まれたストラップの高さの製造の間に埋め込
まれたストラップの高さの分散を減少する方法に関する
必要性が存在する。従って、本発明の課題は、このよな
埋め込まれたストラップの高さの分散を減少する改良さ
れた方法を提供することである。
【００１１】
【課題を解決するための手段】前記課題は、本発明によ
り、特許請求の範囲に記載したトレンチコンデンサの埋
め込まれたストラップにおける分散を減少させる方法に
より解決される。
り、特許請求の範囲に記載したトレンチコンデンサの埋
め込まれたストラップにおける分散を減少させる方法に
より解決される。
【００１２】本発明の構成によれば、高さと厚さにおけ
る減少した分散を有する埋め込まれたストラップが提供
される。本発明による方法によれば、埋め込まれたスト
ラップを、その頂面を規定するために基板の表面の下ま
で充填材料に凹所を設けることによって形成する。それ
からカラーに、下側表面を規定するために埋め込まれた
ストラップの頂面の下まで凹所を設ける。その結果、凹
所領域が形成される。基板上に層を被着する。この層
は、トレンチの側壁、充填材料の頂面をライニングし、
かつ凹所領域を満たす。層からの過剰の材料を、層から
の材料によって満たされた凹所領域を残して、除去す
る。層からの過剰の材料は、ほぼ同じ速度で水平及び垂
直にエッチングするエッチングによって除去する。
る減少した分散を有する埋め込まれたストラップが提供
される。本発明による方法によれば、埋め込まれたスト
ラップを、その頂面を規定するために基板の表面の下ま
で充填材料に凹所を設けることによって形成する。それ
からカラーに、下側表面を規定するために埋め込まれた
ストラップの頂面の下まで凹所を設ける。その結果、凹
所領域が形成される。基板上に層を被着する。この層
は、トレンチの側壁、充填材料の頂面をライニングし、
かつ凹所領域を満たす。層からの過剰の材料を、層から
の材料によって満たされた凹所領域を残して、除去す
る。層からの過剰の材料は、ほぼ同じ速度で水平及び垂
直にエッチングするエッチングによって除去する。
【００１３】
【実施例】本発明を図面を引用して例示した実施例の次
の説明により詳細に説明する。
の説明により詳細に説明する。
【００１４】本発明は、半導体装置に関し、かつさらに
特定すれば、トレンチコンデンサに利用されるような埋
め込まれたストラップの高さをさらに正確に制御するこ
とに関する。埋め込まれたストラップを形成する通常の
プロセスは、装置にわたって、埋め込まれたストラップ
の高さにおける大きな分散を生じる。埋め込まれたスト
ラップの高さにおける大きな分散は、ストラップ拡散流
出（strap outdiffusion）を制御する能力を減少する。
例えば一層厚い埋め込まれたストラップは、埋め込まれ
たストラップの高さの大きな分散のため、最小の設計の
要求を満たすために必要である。その結果、大きな拡散
流出及び拡散流出の分散を生じ、これらは、トランジス
タの特性を低下する。埋め込まれたストラップの高さを
さらに正確に制御できることにより、本発明は、ストラ
ップ拡散流出の一層良好な制御を可能にし、その結果、
トランジスタの特性を改善する。
特定すれば、トレンチコンデンサに利用されるような埋
め込まれたストラップの高さをさらに正確に制御するこ
とに関する。埋め込まれたストラップを形成する通常の
プロセスは、装置にわたって、埋め込まれたストラップ
の高さにおける大きな分散を生じる。埋め込まれたスト
ラップの高さにおける大きな分散は、ストラップ拡散流
出（strap outdiffusion）を制御する能力を減少する。
例えば一層厚い埋め込まれたストラップは、埋め込まれ
たストラップの高さの大きな分散のため、最小の設計の
要求を満たすために必要である。その結果、大きな拡散
流出及び拡散流出の分散を生じ、これらは、トランジス
タの特性を低下する。埋め込まれたストラップの高さを
さらに正確に制御できることにより、本発明は、ストラ
ップ拡散流出の一層良好な制御を可能にし、その結果、
トランジスタの特性を改善する。
【００１５】議論を容易にするため、本発明は、トレン
チコンデンサに関連して説明する。しかしながら本発明
は、それより広く、かつ半導体装置の埋め込まれた層に
適用することができる。装置は、例えばランダムアクセ
スメモリ（ＲＡＭ）、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）又は高
速タイプＤＲＡＭのようなメモリ集積回路（ＩＣ）を含
む。アプリケーション固有のＩＣ（ＡＳＩＣ）、組合わ
せＤＲＡＭ論理回路（埋め込まれたＤＲＡＭ）、又はそ
の他の何らかの論理回路のような装置も適用可能であ
る。典型的に装置は、例えばコンピュータシステム、セ
ルラフォン、個人用ディジタルアシスタント（ＰＤ
Ａ）、及びその他の電子製品のような消費者製品に利用
される。
チコンデンサに関連して説明する。しかしながら本発明
は、それより広く、かつ半導体装置の埋め込まれた層に
適用することができる。装置は、例えばランダムアクセ
スメモリ（ＲＡＭ）、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）又は高
速タイプＤＲＡＭのようなメモリ集積回路（ＩＣ）を含
む。アプリケーション固有のＩＣ（ＡＳＩＣ）、組合わ
せＤＲＡＭ論理回路（埋め込まれたＤＲＡＭ）、又はそ
の他の何らかの論理回路のような装置も適用可能であ
る。典型的に装置は、例えばコンピュータシステム、セ
ルラフォン、個人用ディジタルアシスタント（ＰＤ
Ａ）、及びその他の電子製品のような消費者製品に利用
される。
【００１６】いくつかの図を通して類似の参照符号が類
似又は同一の要素を特定する図面をとくに詳細に参照し
て、図１は、頂面を平面化するために研磨された充填さ
れたトレンチの従来の技術の構造を示している。その
後、この構造は、図１に示すように、以下に説明するよ
うな本発明にしたがって処理される。
似又は同一の要素を特定する図面をとくに詳細に参照し
て、図１は、頂面を平面化するために研磨された充填さ
れたトレンチの従来の技術の構造を示している。その
後、この構造は、図１に示すように、以下に説明するよ
うな本発明にしたがって処理される。
【００１７】図７によれば、シリコンから形成された基
板１０２を有する半導体チップ１００が示されている。
その他のタイプの半導体基板も有用である。基板１０２
は、その上に形成されたパッドスタック１０１を有す
る。パッドスタックは、半導体チップの処理を容易にす
るために使われる種々の層を含む。典型的にはパッドス
タックは、例えば高めた温度条件において基板１０２を
酸素にさらすことによって形成されるパッド酸化物層１
０４を含む。パッドエッチングストッパ層１０６は、パ
ッド酸化物層の上に形成される。１つの実施例におい
て、パッドエッチングストッパ層は、化学的蒸着（ＣＶ
Ｄ）プロセス、例えば低圧化学的蒸着（ＬＰＣＶＤ）又
はプラズマ増強化学的蒸着（ＰＥＣＶＤ）を利用するこ
とによって形成されるシリコン窒化物からなる。その他
のタイプのエッチングストッパ層も有用である。パッド
スタックは、ハードマスク層（図示せず）のような追加
的な１つ又は複数の層を含んでいてもよい。典型的に
は、ハードマスク層は、トレンチを形成した後に除去さ
れる。
板１０２を有する半導体チップ１００が示されている。
その他のタイプの半導体基板も有用である。基板１０２
は、その上に形成されたパッドスタック１０１を有す
る。パッドスタックは、半導体チップの処理を容易にす
るために使われる種々の層を含む。典型的にはパッドス
タックは、例えば高めた温度条件において基板１０２を
酸素にさらすことによって形成されるパッド酸化物層１
０４を含む。パッドエッチングストッパ層１０６は、パ
ッド酸化物層の上に形成される。１つの実施例におい
て、パッドエッチングストッパ層は、化学的蒸着（ＣＶ
Ｄ）プロセス、例えば低圧化学的蒸着（ＬＰＣＶＤ）又
はプラズマ増強化学的蒸着（ＰＥＣＶＤ）を利用するこ
とによって形成されるシリコン窒化物からなる。その他
のタイプのエッチングストッパ層も有用である。パッド
スタックは、ハードマスク層（図示せず）のような追加
的な１つ又は複数の層を含んでいてもよい。典型的に
は、ハードマスク層は、トレンチを形成した後に除去さ
れる。
【００１８】基板は、部分的に完成したトレンチコンデ
ンサを含んでいる。カラー１１０は、トレンチコンデン
サの上側部分に設けられている。カラーは、例えばテト
ラエチルオキソシラン（ＴＥＯＳ）から形成される酸化
物のような誘電体材料からなる。窒化物層は、カラー絶
縁特性を改善するために、酸化物カラーの上に設けるこ
とができる。充填材料１１２は、トレンチ１０８を満た
し、カラーの内側側壁をライニングしている。充填材料
は、例えばポリシリコンからなる。アモルファスシリコ
ンの利用も有用である。１つの実施例において、充填材
料は、例えばひ素又はりんのようなｎタイプのドーパン
トによってドーピングされる。この点までトレンチコン
デンサの形成は、通常の技術を利用して達成される。こ
のような技術は、例えばネスビット（Nesbit）他、“A
0.6μm2 256 Mb Trench DRAM Cell with Self-Aligned
Buried Strap(BEST)"、IEDM Technical Digest(1993)に
記載されている。
ンサを含んでいる。カラー１１０は、トレンチコンデン
サの上側部分に設けられている。カラーは、例えばテト
ラエチルオキソシラン（ＴＥＯＳ）から形成される酸化
物のような誘電体材料からなる。窒化物層は、カラー絶
縁特性を改善するために、酸化物カラーの上に設けるこ
とができる。充填材料１１２は、トレンチ１０８を満た
し、カラーの内側側壁をライニングしている。充填材料
は、例えばポリシリコンからなる。アモルファスシリコ
ンの利用も有用である。１つの実施例において、充填材
料は、例えばひ素又はりんのようなｎタイプのドーパン
トによってドーピングされる。この点までトレンチコン
デンサの形成は、通常の技術を利用して達成される。こ
のような技術は、例えばネスビット（Nesbit）他、“A
0.6μm2 256 Mb Trench DRAM Cell with Self-Aligned
Buried Strap(BEST)"、IEDM Technical Digest(1993)に
記載されている。
【００１９】図８によれば、充填物１１２に、所定の深
さにまで凹所が設けられる。本発明によれば、この凹所
の深さは、埋め込まれたストラップの頂部を事実上規定
する。さらに後続のプロセスの結果、充填材料のさらな
る凹所が生じてもよい。しかしながら後続のプロセスに
よる追加的な凹所は、むしろささいなことである。典型
的には凹所の深さは、ほぼ５０ｎｍである。もちろん実
際の深さは、設計パラメータに依存し、かつそれにした
がって変更することができる。凹所は、例えばドライエ
ッチング又はその他のエッチングプロセスによって達成
される。
さにまで凹所が設けられる。本発明によれば、この凹所
の深さは、埋め込まれたストラップの頂部を事実上規定
する。さらに後続のプロセスの結果、充填材料のさらな
る凹所が生じてもよい。しかしながら後続のプロセスに
よる追加的な凹所は、むしろささいなことである。典型
的には凹所の深さは、ほぼ５０ｎｍである。もちろん実
際の深さは、設計パラメータに依存し、かつそれにした
がって変更することができる。凹所は、例えばドライエ
ッチング又はその他のエッチングプロセスによって達成
される。
【００２０】図９によれば、カラー１１０の露出した部
分は、例えばＨＦ化学を利用してウエットエッチングプ
ロセスによって除去される。カラーは、深さ１２０ま
で、充填材料１１２の頂面１１８の下まで穿かれる。深
さ１２０は、埋め込まれたストラップの底部を規定す
る。このようにして１２０と１１８との間の距離は、埋
め込まれたストラップの厚さを決定する。本発明の１つ
の実施例によれば、深さ１２０は、ほぼ５０〜６０ｎｍ
である。このことは、ほぼ５０〜６０ｎｍの埋め込まれ
たストラップの深さを構成する。
分は、例えばＨＦ化学を利用してウエットエッチングプ
ロセスによって除去される。カラーは、深さ１２０ま
で、充填材料１１２の頂面１１８の下まで穿かれる。深
さ１２０は、埋め込まれたストラップの底部を規定す
る。このようにして１２０と１１８との間の距離は、埋
め込まれたストラップの厚さを決定する。本発明の１つ
の実施例によれば、深さ１２０は、ほぼ５０〜６０ｎｍ
である。このことは、ほぼ５０〜６０ｎｍの埋め込まれ
たストラップの深さを構成する。
【００２１】図１０によれば、半導体装置１００上に層
１２２が被着される。層１２２は、例えばシリコンから
なる。例えばシリコン層は、例えば化学的蒸着（ＣＶ
Ｄ）プロセスのような通常の技術によって被着される。
１つの実施例において被着されたシリコン層は、ポリシ
リコンである。アモルファスでシリコンを被着すること
も有用である。ある種の用途において、層１２２は、充
填材料と同じタイプのドーパントによってドーピングす
ることができる。１つの実施例において、ドーパント
は、ひ素又はりんのようなｎタイプのものである。
１２２が被着される。層１２２は、例えばシリコンから
なる。例えばシリコン層は、例えば化学的蒸着（ＣＶ
Ｄ）プロセスのような通常の技術によって被着される。
１つの実施例において被着されたシリコン層は、ポリシ
リコンである。アモルファスでシリコンを被着すること
も有用である。ある種の用途において、層１２２は、充
填材料と同じタイプのドーパントによってドーピングす
ることができる。１つの実施例において、ドーパント
は、ひ素又はりんのようなｎタイプのものである。
【００２２】シリコン層１２２は、カラーの凹所部分１
２４を満たす。層の厚さは、シリコン層がカラーの凹所
部分を十分に満たすことを保証するために、少なくとも
カラーの厚さの半分である。有利にはカラーの厚さは、
トレンチの凹所部分１１３を満たさずに、凹所部分を満
たす。１つの実施例において、シリコン層の厚さは、カ
ラーの厚さの半分より厚いが、トレンチの幅又は直径の
半分より薄く、有利にはカラーの厚さの半分より厚い
が、トレンチの幅の１／４より薄いか又はこれに等し
い。典型的にトレンチの形は、円形である。しかしなが
らその他のトレンチの形も有用である。円形以外のトレ
ンチの形に対して、幅及び直径は、可能なトレンチのも
っとも狭い部分又はいちばん小さな直径であるものとす
る。このことは、トレンチが完全に充填されないことを
確実にする。ほぼ１５０〜３５０Åのカラー厚さを有す
る典型的な用途に対して、シリコン層の厚さは、７５〜
３００Å、有利には２００〜２７５Å、かつさらに有利
にはほぼ２２５〜２５０Åである。
２４を満たす。層の厚さは、シリコン層がカラーの凹所
部分を十分に満たすことを保証するために、少なくとも
カラーの厚さの半分である。有利にはカラーの厚さは、
トレンチの凹所部分１１３を満たさずに、凹所部分を満
たす。１つの実施例において、シリコン層の厚さは、カ
ラーの厚さの半分より厚いが、トレンチの幅又は直径の
半分より薄く、有利にはカラーの厚さの半分より厚い
が、トレンチの幅の１／４より薄いか又はこれに等し
い。典型的にトレンチの形は、円形である。しかしなが
らその他のトレンチの形も有用である。円形以外のトレ
ンチの形に対して、幅及び直径は、可能なトレンチのも
っとも狭い部分又はいちばん小さな直径であるものとす
る。このことは、トレンチが完全に充填されないことを
確実にする。ほぼ１５０〜３５０Åのカラー厚さを有す
る典型的な用途に対して、シリコン層の厚さは、７５〜
３００Å、有利には２００〜２７５Å、かつさらに有利
にはほぼ２２５〜２５０Åである。
【００２３】さらに基板の表面、カラーの側壁及び充填
材料１１２の表面上から過剰のシリコン層を除去するた
めに必要なエッチング時間を減少する場合、ちょうど凹
所部分を満たすために十分な厚さのシリコン層を有する
ことが望ましい。追加的にシリコン層がさらに薄くなる
と、トレンチ側壁をライニングする層及び充填材料の頂
面の一部の酸化が可能である。それ故に層の厚さは、カ
ラーの厚さの半分より大きく、かつ層の酸化を可能にす
るために十分に薄いことが望ましい。１つの実施例にお
いて、シリコン層の厚さは、凹所領域を満たすことを確
実にするために、カラーの厚さ＋２０％のほぼ半分であ
る。有利にはシリコン層の厚さは、カラーの厚さ＋１０
％の半分である。
材料１１２の表面上から過剰のシリコン層を除去するた
めに必要なエッチング時間を減少する場合、ちょうど凹
所部分を満たすために十分な厚さのシリコン層を有する
ことが望ましい。追加的にシリコン層がさらに薄くなる
と、トレンチ側壁をライニングする層及び充填材料の頂
面の一部の酸化が可能である。それ故に層の厚さは、カ
ラーの厚さの半分より大きく、かつ層の酸化を可能にす
るために十分に薄いことが望ましい。１つの実施例にお
いて、シリコン層の厚さは、凹所領域を満たすことを確
実にするために、カラーの厚さ＋２０％のほぼ半分であ
る。有利にはシリコン層の厚さは、カラーの厚さ＋１０
％の半分である。
【００２４】図１１によれば、層１２２は、層１２２の
材料によって満たされた凹所領域１２４を残して、トレ
ンチ１０８の横側からかつ半導体装置１００の頂面１２
３から除去される。１つの実施例において、層１２２
は、垂直及び水平両方の方向に対比可能な速度で層１２
２の部分を除去するエッチングプロセスによって、除去
される。エッチングプロセスは、例えばＣＦ4化学を利
用する化学的ドライエッチング（ＣＤＥ）を含む。ＣＦ
4ＣＤＥのための典型的な反応剤及びプロセス条件は、
例えばほぼ３５ミリトル〜４５ミリトルの圧力でほぼ２
５秒〜３５秒にわたって、ほぼ１００〜ほぼ１２０ｓｃ
ｃｍのＯ2及びほぼ５０〜６０のＣＦ4を反応室内に導入
することを含む。その他のＣＤＥ化学も有用である。エ
ッチングプロセスは、Ｎ2のような化合物又はＨｅ又は
Ａｒのような不活性化合物の導入を含んでいてもよい。
それぞれのプロセスに利用される無線周波数電力は、有
利にはほぼ４５０と５５０ワットの間にある。当該技術
分野の専門家は、エッチング速度を増加又は低下するた
めに、電力条件を変えることができる。層１２２の適当
な除去を確実にするように、エッチング速度を低下する
ことは有利なことがある。このことは、層１２２の部分
によって満たされた凹所領域１２４を残して、パッドス
タックの表面、カラーの側壁及び充填物１１２の表面か
ら層１２２を除去することを含む。埋め込まれたストラ
ップ１２６は、エッチングプロセスの後に形成される。
埋め込まれたストラップ１２６は、層１２２の部分及び
充填物１１２の部分からなる。埋め込まれたストラップ
は、導電材料から形成され、又は別のプロセスによって
導電にされる。
材料によって満たされた凹所領域１２４を残して、トレ
ンチ１０８の横側からかつ半導体装置１００の頂面１２
３から除去される。１つの実施例において、層１２２
は、垂直及び水平両方の方向に対比可能な速度で層１２
２の部分を除去するエッチングプロセスによって、除去
される。エッチングプロセスは、例えばＣＦ4化学を利
用する化学的ドライエッチング（ＣＤＥ）を含む。ＣＦ
4ＣＤＥのための典型的な反応剤及びプロセス条件は、
例えばほぼ３５ミリトル〜４５ミリトルの圧力でほぼ２
５秒〜３５秒にわたって、ほぼ１００〜ほぼ１２０ｓｃ
ｃｍのＯ2及びほぼ５０〜６０のＣＦ4を反応室内に導入
することを含む。その他のＣＤＥ化学も有用である。エ
ッチングプロセスは、Ｎ2のような化合物又はＨｅ又は
Ａｒのような不活性化合物の導入を含んでいてもよい。
それぞれのプロセスに利用される無線周波数電力は、有
利にはほぼ４５０と５５０ワットの間にある。当該技術
分野の専門家は、エッチング速度を増加又は低下するた
めに、電力条件を変えることができる。層１２２の適当
な除去を確実にするように、エッチング速度を低下する
ことは有利なことがある。このことは、層１２２の部分
によって満たされた凹所領域１２４を残して、パッドス
タックの表面、カラーの側壁及び充填物１１２の表面か
ら層１２２を除去することを含む。埋め込まれたストラ
ップ１２６は、エッチングプロセスの後に形成される。
埋め込まれたストラップ１２６は、層１２２の部分及び
充填物１１２の部分からなる。埋め込まれたストラップ
は、導電材料から形成され、又は別のプロセスによって
導電にされる。
【００２５】ここまでに述べた本発明の結果、ウエーハ
にわたる高さ又は深さの分散を減少した埋め込まれたス
トラップの形成が行なわれる。深さの改善された制御
は、さらに薄いかつさらに浅い埋め込まれたストラップ
を有するコンデンサの形成を可能にする。さらに浅いか
つさらに薄いストラップの結果、さらに小さな接合部が
生じ、有利に漏れ電流を減少し、かつ保持時間を増加す
る。
にわたる高さ又は深さの分散を減少した埋め込まれたス
トラップの形成が行なわれる。深さの改善された制御
は、さらに薄いかつさらに浅い埋め込まれたストラップ
を有するコンデンサの形成を可能にする。さらに浅いか
つさらに薄いストラップの結果、さらに小さな接合部が
生じ、有利に漏れ電流を減少し、かつ保持時間を増加す
る。
【００２６】本発明は、埋め込まれた層の高さの分散を
ほぼ４０〜５０Åに改善することを可能にした。このこ
とは、従来のプロセスがほぼ６００Åの高さの分散を有
することよりもほとんど１桁程度良好である。したがっ
て本発明は、さらに薄い埋め込まれたストラップの利用
を可能にする。例えばほぼ４００〜５００Åの厚さの埋
め込まれたストラップが利用できるが、一方従来のプロ
セスは、埋め込まれたストラップの厚さがほぼ１０００
Åであることを必要とする。前記のように、本発明は、
従来のプロセスのほぼ５０％の埋め込まれたストラップ
の厚さの減少を達成することができる。もちろん実際の
埋め込まれたストラップの厚さは、抵抗のような設計パ
ラメータに依存する。
ほぼ４０〜５０Åに改善することを可能にした。このこ
とは、従来のプロセスがほぼ６００Åの高さの分散を有
することよりもほとんど１桁程度良好である。したがっ
て本発明は、さらに薄い埋め込まれたストラップの利用
を可能にする。例えばほぼ４００〜５００Åの厚さの埋
め込まれたストラップが利用できるが、一方従来のプロ
セスは、埋め込まれたストラップの厚さがほぼ１０００
Åであることを必要とする。前記のように、本発明は、
従来のプロセスのほぼ５０％の埋め込まれたストラップ
の厚さの減少を達成することができる。もちろん実際の
埋め込まれたストラップの厚さは、抵抗のような設計パ
ラメータに依存する。
【００２７】図１２によれば、図１１の構造は、さらに
処理されている。このようなプロセスは、例えば半導体
装置の活性範囲（ＡＡ）の規定を含んでいる。ＡＡの規
定は、通常のリソグラフ技術を利用して達成される。エ
ッチングマスクとし作用するレジストは、これを露光源
及びＡＡ領域を規定するマスクによって選択的に露光す
ることによってパターニングされる。ポジティブレジス
トを利用するか又はネガティブレジストを利用するかに
依存して、レジスト層の露光された又は露光されなかっ
た部分が、現像の間に除去される。レジスト層の除去さ
れた部分は、不活性領域を露出し、かつ残ったレジスト
の部分は、ＡＡを保護する。
処理されている。このようなプロセスは、例えば半導体
装置の活性範囲（ＡＡ）の規定を含んでいる。ＡＡの規
定は、通常のリソグラフ技術を利用して達成される。エ
ッチングマスクとし作用するレジストは、これを露光源
及びＡＡ領域を規定するマスクによって選択的に露光す
ることによってパターニングされる。ポジティブレジス
トを利用するか又はネガティブレジストを利用するかに
依存して、レジスト層の露光された又は露光されなかっ
た部分が、現像の間に除去される。レジスト層の除去さ
れた部分は、不活性領域を露出し、かつ残ったレジスト
の部分は、ＡＡを保護する。
【００２８】反射防止コーティング（ＡＲＣ）層は、レ
ジスト層の被着の前に、基板表面に被着することができ
る。ＡＲＣ層は、例えばスピンオン技術によって被着さ
れ、トレンチを満たし、かつ平らな表面を提供する。
ジスト層の被着の前に、基板表面に被着することができ
る。ＡＲＣ層は、例えばスピンオン技術によって被着さ
れ、トレンチを満たし、かつ平らな表面を提供する。
【００２９】不活性領域は、浅いトレンチ１２８を形成
するために、例えばＲＩＥによって異方性にエッチング
される。図１３によれば、ＴＥＯＳのような誘電体材料
１４３が被着され、浅いトレンチを満たしている。過剰
のＴＥＯＳ材料は、平面化され、その結果、浅いトレン
チ絶縁（ＳＴＩ）が生じる。図示したように、ＳＴＩ
は、トレンチの一部に重なっている。ＳＴＩの底部は、
酸化物カラーの頂部より下にある。底部は、隣接するコ
ンデンサ又は回路要素から埋め込まれたストラップを絶
縁するために十分に深い。
するために、例えばＲＩＥによって異方性にエッチング
される。図１３によれば、ＴＥＯＳのような誘電体材料
１４３が被着され、浅いトレンチを満たしている。過剰
のＴＥＯＳ材料は、平面化され、その結果、浅いトレン
チ絶縁（ＳＴＩ）が生じる。図示したように、ＳＴＩ
は、トレンチの一部に重なっている。ＳＴＩの底部は、
酸化物カラーの頂部より下にある。底部は、隣接するコ
ンデンサ又は回路要素から埋め込まれたストラップを絶
縁するために十分に深い。
【００３０】図１４及び１５によれば、ＳＴＩを形成す
る代わりの方法が提供されている。この方法は、有利に
活性領域のマスク及びエッチングの前にエッチング層１
２２を必要としない。図１０に示した構造によって始ま
り、埋め込まれたストラップ１２６、カラー１１０及び
誘電体層１０６がマスクされ、かつ露出した残りの部分
が、エッチングプロセス、例えば反応イオンエッチング
（ＲＩＥ）によって除去され、その結果、図１４の構造
が生じる。露出したポリシリコン１３８は、図１５に示
すように、露出した表面に誘電体１３９を形成するため
に酸化される。誘電体材料１４３、例えば酸化物は、図
１６に示すように、ＳＴＩを形成するために利用され
る。
る代わりの方法が提供されている。この方法は、有利に
活性領域のマスク及びエッチングの前にエッチング層１
２２を必要としない。図１０に示した構造によって始ま
り、埋め込まれたストラップ１２６、カラー１１０及び
誘電体層１０６がマスクされ、かつ露出した残りの部分
が、エッチングプロセス、例えば反応イオンエッチング
（ＲＩＥ）によって除去され、その結果、図１４の構造
が生じる。露出したポリシリコン１３８は、図１５に示
すように、露出した表面に誘電体１３９を形成するため
に酸化される。誘電体材料１４３、例えば酸化物は、図
１６に示すように、ＳＴＩを形成するために利用され
る。
【００３１】選択的実施例において、当該技術分野の専
門家に周知のように上昇した浅いトレンチ絶縁（ＲＳＴ
Ｉ）が利用される。図１７及び１８によれば、トレンチ
頂部絶縁１３４は、図１１に示す構造を材料１３１、有
利には酸化物によって満たすことによって、トレンチ１
０８内に形成される。材料１３１は、トレンチ１０８内
及び半導体装置１００の表面における層１２２に接触す
る。過剰の材料１３６は、エッチング又はＣＭＰによっ
て半導体装置１００の表面から除去される。ＲＳＴＩを
形成するプロセスは、例えばアルスマイヤー（Alsmeie
r）他、“A Novel 16b Trench DRAM Cell with Raised
Shallow Trench Isolation(RSTI) ”,Symposium VLSI T
echnical Digest (1977) に記載されたように継続し、
これは、あらゆる目的のために引用によってここに組込
まれる。誘電体層１０６及びパッド層１０４は、除去し
てもよく、かつトランジスタのためのゲートの形成は、
当該技術分野において周知のように始めることができ
る。
門家に周知のように上昇した浅いトレンチ絶縁（ＲＳＴ
Ｉ）が利用される。図１７及び１８によれば、トレンチ
頂部絶縁１３４は、図１１に示す構造を材料１３１、有
利には酸化物によって満たすことによって、トレンチ１
０８内に形成される。材料１３１は、トレンチ１０８内
及び半導体装置１００の表面における層１２２に接触す
る。過剰の材料１３６は、エッチング又はＣＭＰによっ
て半導体装置１００の表面から除去される。ＲＳＴＩを
形成するプロセスは、例えばアルスマイヤー（Alsmeie
r）他、“A Novel 16b Trench DRAM Cell with Raised
Shallow Trench Isolation(RSTI) ”,Symposium VLSI T
echnical Digest (1977) に記載されたように継続し、
これは、あらゆる目的のために引用によってここに組込
まれる。誘電体層１０６及びパッド層１０４は、除去し
てもよく、かつトランジスタのためのゲートの形成は、
当該技術分野において周知のように始めることができ
る。
【００３２】図１９及び２０によれば、上昇した浅いト
レンチ絶縁（ＲＳＴＩ）のためのトレンチ頂部絶縁体１
３０を形成する選択的方法は、材料１３１を被着する前
に、エッチング層１２２を必要としない。図１０の構造
から始めて、トレンチ頂部絶縁体は、トレンチ１０８内
に材料１３１、有利には酸化物を被着することによって
形成される。材料１３１は、トレンチ１０８内及び半導
体チップ１００の表面における層１２２に接触する。過
剰の材料１３２は、エッチング又はＣＭＰによって半導
体装置１００の表面から除去される。充填物１１２の頂
部表面上にある層１２２の部分は、図１５における層１
３９と同様な誘電体材料を形成するために酸化される。
酸化されない部分１２３は、埋め込まれたストラップ１
２６の一部として残る。この方法は、エッチングプロセ
スによって層１２２をエッチングする必要性を除去し、
それによりプロセス時間をさらに減少する。ＲＳＴＩを
形成するプロセスは、例えばアルスマイヤー（Alsmeie
r）他、“A Novel 16b Trendh DRAM Cell with Raised
Shallow Trench Isolation(RSTI) ”,Symposium VLSI T
echnical Digest (1977) に記載されたように継続す
る。誘電体層１０６及びパッド層１０４は、除去しても
よく、かつトランジスタのためのゲートの形成は、当該
技術分野において周知のように始めることができる。
レンチ絶縁（ＲＳＴＩ）のためのトレンチ頂部絶縁体１
３０を形成する選択的方法は、材料１３１を被着する前
に、エッチング層１２２を必要としない。図１０の構造
から始めて、トレンチ頂部絶縁体は、トレンチ１０８内
に材料１３１、有利には酸化物を被着することによって
形成される。材料１３１は、トレンチ１０８内及び半導
体チップ１００の表面における層１２２に接触する。過
剰の材料１３２は、エッチング又はＣＭＰによって半導
体装置１００の表面から除去される。充填物１１２の頂
部表面上にある層１２２の部分は、図１５における層１
３９と同様な誘電体材料を形成するために酸化される。
酸化されない部分１２３は、埋め込まれたストラップ１
２６の一部として残る。この方法は、エッチングプロセ
スによって層１２２をエッチングする必要性を除去し、
それによりプロセス時間をさらに減少する。ＲＳＴＩを
形成するプロセスは、例えばアルスマイヤー（Alsmeie
r）他、“A Novel 16b Trendh DRAM Cell with Raised
Shallow Trench Isolation(RSTI) ”,Symposium VLSI T
echnical Digest (1977) に記載されたように継続す
る。誘電体層１０６及びパッド層１０４は、除去しても
よく、かつトランジスタのためのゲートの形成は、当該
技術分野において周知のように始めることができる。
【００３３】埋め込まれたストラップの高さを制御する
例示的な方法を説明したが（これは例示のためであり、
かつ限定しようとするものではない）、前記の教えに照
らして、当該技術分野の専門家によって変形及び変更を
行なうことができることに注意されたい。それ故に添付
の特許請求の範囲によって輪郭を示したような本発明の
権利範囲及び精神内にある開示された本発明の特定の構
成において変更を行なうことができることは明らかであ
る。したがって特許法によって要求される詳細と特殊性
によって本発明を説明したが、本特許によって請求しか
つ保護されることを望むものは、添付の特許請求の範囲
に記載されている。
例示的な方法を説明したが（これは例示のためであり、
かつ限定しようとするものではない）、前記の教えに照
らして、当該技術分野の専門家によって変形及び変更を
行なうことができることに注意されたい。それ故に添付
の特許請求の範囲によって輪郭を示したような本発明の
権利範囲及び精神内にある開示された本発明の特定の構
成において変更を行なうことができることは明らかであ
る。したがって特許法によって要求される詳細と特殊性
によって本発明を説明したが、本特許によって請求しか
つ保護されることを望むものは、添付の特許請求の範囲
に記載されている。
【図面の簡単な説明】
【図１】埋め込まれたストラップを形成する従来の方法
を示す図である。
を示す図である。
【図２】埋め込まれたストラップを形成する従来の方法
を示す図である。
を示す図である。
【図３】埋め込まれたストラップを形成する従来の方法
を示す図である。
を示す図である。
【図４】埋め込まれたストラップを形成する従来の方法
を示す図である。
を示す図である。
【図５】埋め込まれたストラップを形成する従来の方法
を示す図である。
を示す図である。
【図６】埋め込まれたストラップを形成する従来の方法
を示す図である。
を示す図である。
【図７】埋め込まれたストラップと絶縁領域を形成する
本発明の実施例を示す図である。
本発明の実施例を示す図である。
【図８】埋め込まれたストラップと絶縁領域を形成する
本発明の実施例を示す図である。
本発明の実施例を示す図である。
【図９】埋め込まれたストラップと絶縁領域を形成する
本発明の実施例を示す図である。
本発明の実施例を示す図である。
【図１０】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
【図１１】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
【図１２】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
【図１３】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
【図１４】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
【図１５】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
【図１６】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
【図１７】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
【図１８】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
【図１９】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
【図２０】埋め込まれたストラップと絶縁領域を形成す
る本発明の実施例を示す図である。
る本発明の実施例を示す図である。
１００ 半導体装置、 １０１ パッドスタック、 １
０２ 基板、 １０８トレンチ、 １１０ カラー、
１１２ 充填材料、 １２２ 層、 １２６埋め込まれ
たストラップ、 １２８ 浅いトレンチ、 １３８ ポ
リシリコン、 １３９ 誘電体
０２ 基板、 １０８トレンチ、 １１０ カラー、
１１２ 充填材料、 １２２ 層、 １２６埋め込まれ
たストラップ、 １２８ 浅いトレンチ、 １３８ ポ
リシリコン、 １３９ 誘電体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウルリケ グリューニング アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 38 (72)発明者 ヴェンカタチャラム シー ジャイプラカ シ アメリカ合衆国 ニューヨーク ビーコン ハドソン ヴュー ドライヴ 39 シー (72)発明者 ギャリー ブロナー アメリカ合衆国 ニューヨーク ストーム ヴィル ウッドクリフ ドライヴ 35 (72)発明者 カール レイデンス アメリカ合衆国 ニューヨーク ポウキー プシー パインウッド ロード ７ (72)発明者 ヨッヘン バイントナー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ クラップ アヴェニ ュー 27
Claims (1)
- 【請求項１】 頂面に形成されたパッドスタック及び部
分的に形成されたトレンチコンデンサを有する基板を準
備し、その際、部分的に形成されたトレンチコンデンサ
は、基板からトレンチコンデンサの上側部分における充
填材料を絶縁するために、コンデンサのトレンチを満た
す充填材料、及びトレンチコンデンサの上側部分におけ
る基板の側壁を覆うカラーからなり、基板の表面の下ま
で充填材料に凹所を設け、その際、充填材料の頂面が、
ほぼ埋め込まれた層の頂面を事実上規定し、充填材料の
回りの凹所領域を形成するために、充填材料の頂面の下
におけるカラーに凹所を設け、基板上の層を被着し、該
層はトレンチの側壁、充填材料の頂面を覆いかつ凹所領
域を充填し、トレンチの側壁及び充填材料の頂面から層
を除去し、凹所領域を充填する層からの材料を残し、そ
の際、層の除去が、同等の速度で垂直及び水平方向にエ
ッチングするエッチングよりなることを特徴とする、ト
レンチコンデンサの埋め込まれたストラップにおける分
散を制御する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5228398A | 1998-03-31 | 1998-03-31 | |
| US09/052283 | 1998-03-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330402A true JPH11330402A (ja) | 1999-11-30 |
Family
ID=21976590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11092468A Pending JPH11330402A (ja) | 1998-03-31 | 1999-03-31 | トレンチコンデンサの埋め込まれたストラップにおける分散を制御する方法 |
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|---|---|
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| JP (1) | JPH11330402A (ja) |
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-
1999
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- 1999-03-31 JP JP11092468A patent/JPH11330402A/ja active Pending
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| EP0949674A2 (en) | 1999-10-13 |
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| KR19990078383A (ko) | 1999-10-25 |
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