JPH11330868A - フィ―ドフォワ―ド線形化装置 - Google Patents
フィ―ドフォワ―ド線形化装置Info
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- JPH11330868A JPH11330868A JP11064125A JP6412599A JPH11330868A JP H11330868 A JPH11330868 A JP H11330868A JP 11064125 A JP11064125 A JP 11064125A JP 6412599 A JP6412599 A JP 6412599A JP H11330868 A JPH11330868 A JP H11330868A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3223—Modifications of amplifiers to reduce non-linear distortion using feed-forward
- H03F1/3229—Modifications of amplifiers to reduce non-linear distortion using feed-forward using a loop for error extraction and another loop for error subtraction
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- Amplifiers (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】 相互変調成分を抑圧するために遅延整合およ
び等化を行う効果的なディジタル信号処理技術を用いた
フィードフォワード線形化器を実現する。 【解決手段】 フィードフォワード線形化器６０は、信
号キャンセル回路８６およびエラーキャンセル回路８８
を有する。信号キャンセル回路８６は、タップ遅延線に
より所定の時間遅延だけ入力信号を遅延させて入力信号
を何通りかに遅延した遅延バージョンを生成し、タップ
係数で重みづけした後、足し合わせてパワー増幅器６２
に供給する。タップ係数は、信号キャンセルループの上
側と下側のブランチを通る信号が整合するとともにパワ
ー増幅器６２の出力信号が等化されるように導出され
る。一方、エラーキャンセル回路８８もタップ遅延線を
有するが、タップ係数は、エラーキャンセル回路８８の
上側と下側のブランチを通る信号が整合するように導出
される。
び等化を行う効果的なディジタル信号処理技術を用いた
フィードフォワード線形化器を実現する。 【解決手段】 フィードフォワード線形化器６０は、信
号キャンセル回路８６およびエラーキャンセル回路８８
を有する。信号キャンセル回路８６は、タップ遅延線に
より所定の時間遅延だけ入力信号を遅延させて入力信号
を何通りかに遅延した遅延バージョンを生成し、タップ
係数で重みづけした後、足し合わせてパワー増幅器６２
に供給する。タップ係数は、信号キャンセルループの上
側と下側のブランチを通る信号が整合するとともにパワ
ー増幅器６２の出力信号が等化されるように導出され
る。一方、エラーキャンセル回路８８もタップ遅延線を
有するが、タップ係数は、エラーキャンセル回路８８の
上側と下側のブランチを通る信号が整合するように導出
される。
Description
【０００１】
【発明の属する技術分野】本発明は、広帯域パワー増幅
器に関し、特に、同時線形化、等化および遅延整合を実
行するためにディジタル信号処理技術を用いたフィード
フォワード線形化器を有する増幅器に関する。
器に関し、特に、同時線形化、等化および遅延整合を実
行するためにディジタル信号処理技術を用いたフィード
フォワード線形化器を有する増幅器に関する。
【０００２】
【従来の技術】多くの無線周波数（ＲＦ）アプリケーシ
ョンでは、パワー増幅器が、高周波信号を増幅するため
に用いられる。ＲＦ増幅器は、かなり高い出力パワーを
提供するようにバイアスされるため、ある程度の非線形
応答を示す。その結果、出力信号パワーの増大に応じ
て、このようなＲＦ増幅器は相互変調（ＩＭ(intermodu
lation)）成分を生成し、この成分は、所望の周波数帯
域外の周波数を有することがある。
ョンでは、パワー増幅器が、高周波信号を増幅するため
に用いられる。ＲＦ増幅器は、かなり高い出力パワーを
提供するようにバイアスされるため、ある程度の非線形
応答を示す。その結果、出力信号パワーの増大に応じ
て、このようなＲＦ増幅器は相互変調（ＩＭ(intermodu
lation)）成分を生成し、この成分は、所望の周波数帯
域外の周波数を有することがある。
【０００３】増幅器の非線形応答の効果を除去する１つ
の解決法は、それぞれ所定のキャリア信号を増幅するよ
うに設定された複数の増幅器を使用することである。例
えば、移動通信環境では、基地局は、時分割多元接続
（ＴＤＭＡ）方式に従って、あるいは、符号分割多元接
続（ＣＤＭＡ）方式に従って、複数のキャリア信号を送
信する。ＴＤＭＡ方式における各キャリア周波数は、指
定可能なセル内のユーザのうちの１つに対応する。ま
た、ＣＤＭＡ方式における各擬似コードは、指定可能な
セル内のユーザのうちの１つに対応する。基地局は、対
応するセル内の多くのユーザと通信しなければならない
ため、相互変調（ＩＭ）成分は、ユーザ数とともに増大
する。従って、各キャリア信号に対して別々の増幅器を
使用することにより、相互変調（ＩＭ）成分の発生はか
なり除去される。しかし、このアプローチはコストがか
かり、多くのアプリケーションで商用可能でない。
の解決法は、それぞれ所定のキャリア信号を増幅するよ
うに設定された複数の増幅器を使用することである。例
えば、移動通信環境では、基地局は、時分割多元接続
（ＴＤＭＡ）方式に従って、あるいは、符号分割多元接
続（ＣＤＭＡ）方式に従って、複数のキャリア信号を送
信する。ＴＤＭＡ方式における各キャリア周波数は、指
定可能なセル内のユーザのうちの１つに対応する。ま
た、ＣＤＭＡ方式における各擬似コードは、指定可能な
セル内のユーザのうちの１つに対応する。基地局は、対
応するセル内の多くのユーザと通信しなければならない
ため、相互変調（ＩＭ）成分は、ユーザ数とともに増大
する。従って、各キャリア信号に対して別々の増幅器を
使用することにより、相互変調（ＩＭ）成分の発生はか
なり除去される。しかし、このアプローチはコストがか
かり、多くのアプリケーションで商用可能でない。
【０００４】もう１つのアプローチは、図１の１０のよ
うなアナログ線形化器を使用することである。線形化器
１０の動作を説明するため、２トーン信号が線形化器に
入力されると仮定する。基本的には、周波数成分２２に
よって表される無線周波数信号が、パワー増幅器１２に
供給される。増幅器１２は、その非線形応答特性によ
り、追加の相互変調（ＩＭ）周波数成分２４を生成す
る。信号成分２２′は、信号成分２２を増幅したものに
対応する。線形化器１０の機能は、以下でさらに詳細に
説明するように、周波数成分２４をほぼ除去することで
ある。
うなアナログ線形化器を使用することである。線形化器
１０の動作を説明するため、２トーン信号が線形化器に
入力されると仮定する。基本的には、周波数成分２２に
よって表される無線周波数信号が、パワー増幅器１２に
供給される。増幅器１２は、その非線形応答特性によ
り、追加の相互変調（ＩＭ）周波数成分２４を生成す
る。信号成分２２′は、信号成分２２を増幅したものに
対応する。線形化器１０の機能は、以下でさらに詳細に
説明するように、周波数成分２４をほぼ除去することで
ある。
【０００５】線形化器１０は、信号キャンセル回路２６
と、それに接続されたエラーキャンセル回路２８を含
む。信号キャンセル回路２６は、パワー増幅器１２を含
む上側ブランチと、線形化器の入力信号を遅延素子１５
を通じて加算器１６の入力ポートに供給する下側ブラン
チを有する。加算器１６のもう一方の入力ポートは、減
衰器１４を通じて、パワー増幅器１２によって生成され
た出力信号を受け取るように構成される。その結果、加
算器１６の出力ポートは、相互変調（ＩＭ）周波数成分
２４を減衰させたものに相当する信号成分２４′を出力
する。遅延素子１５の目的は、下側ブランチを通じて加
算器１６に供給される入力信号が上側ブランチを通じて
供給される入力信号と整合することを保証することであ
る。
と、それに接続されたエラーキャンセル回路２８を含
む。信号キャンセル回路２６は、パワー増幅器１２を含
む上側ブランチと、線形化器の入力信号を遅延素子１５
を通じて加算器１６の入力ポートに供給する下側ブラン
チを有する。加算器１６のもう一方の入力ポートは、減
衰器１４を通じて、パワー増幅器１２によって生成され
た出力信号を受け取るように構成される。その結果、加
算器１６の出力ポートは、相互変調（ＩＭ）周波数成分
２４を減衰させたものに相当する信号成分２４′を出力
する。遅延素子１５の目的は、下側ブランチを通じて加
算器１６に供給される入力信号が上側ブランチを通じて
供給される入力信号と整合することを保証することであ
る。
【０００６】エラーキャンセル回路２８もまた上側ブラ
ンチを有し、この上側ブランチは、増幅器１２によって
生成された出力信号を遅延素子１７を通じて加算器２０
に供給するように構成される。エラーキャンセル回路２
８の下側ブランチは、増幅器１８を有し、この増幅器１
８は、減衰させた相互変調成分２４′を受け取るように
構成される。増幅器１８は、信号２４′の増幅したもの
を生成し、これは相互変調成分２４にほぼ等しい。その
結果、加算器２０の出力ポートは、増幅器によって引き
起こされる歪みのない信号成分２２を出力する。遅延素
子１７の目的は、下側ブランチを通じて供給される信号
が上側ブランチで供給される直接の信号と整合すること
を保証することである。
ンチを有し、この上側ブランチは、増幅器１２によって
生成された出力信号を遅延素子１７を通じて加算器２０
に供給するように構成される。エラーキャンセル回路２
８の下側ブランチは、増幅器１８を有し、この増幅器１
８は、減衰させた相互変調成分２４′を受け取るように
構成される。増幅器１８は、信号２４′の増幅したもの
を生成し、これは相互変調成分２４にほぼ等しい。その
結果、加算器２０の出力ポートは、増幅器によって引き
起こされる歪みのない信号成分２２を出力する。遅延素
子１７の目的は、下側ブランチを通じて供給される信号
が上側ブランチで供給される直接の信号と整合すること
を保証することである。
【０００７】
【発明が解決しようとする課題】図１のフィードフォワ
ード線形化器はいくつかの欠点を有する。例えば、これ
は、信号変化に適応することができない。さらに、マイ
クロ波周波数レンジにおける広帯域入力信号の場合、遅
延素子１５および１７の遅延を調整することは困難であ
る。小さい遅延不整合でも重大な信号歪みを生じること
がある。２つのキャンセル回路の上側と下側のブランチ
の間の遅延整合を行うために、動作中に試行錯誤により
信号を整合させようとするいくつかの線形化器が提案さ
れている。これらの線形化器は、目的とする遅延整合を
達成するために遅延調整器を使用する。しかし、試行錯
誤アプローチでは、制限された精度しか得られず、許容
できない出力信号応答を生じることもある。
ード線形化器はいくつかの欠点を有する。例えば、これ
は、信号変化に適応することができない。さらに、マイ
クロ波周波数レンジにおける広帯域入力信号の場合、遅
延素子１５および１７の遅延を調整することは困難であ
る。小さい遅延不整合でも重大な信号歪みを生じること
がある。２つのキャンセル回路の上側と下側のブランチ
の間の遅延整合を行うために、動作中に試行錯誤により
信号を整合させようとするいくつかの線形化器が提案さ
れている。これらの線形化器は、目的とする遅延整合を
達成するために遅延調整器を使用する。しかし、試行錯
誤アプローチでは、制限された精度しか得られず、許容
できない出力信号応答を生じることもある。
【０００８】マイクロ波周波数レンジの信号の場合、パ
ワー増幅器１２の帯域幅は比較的小さい。広い帯域幅に
対応する増幅器は高価である。従って、動作周波数を増
大させるには、パワー増幅器の周波数応答がほぼ平坦に
なるように、パワー増幅器の等化が必要となる。従来の
フィードフォワード線形化器は、遅延不整合によって引
き起こされる線形歪みおよびパワー増幅器によって引き
起こされる非線形歪みをすべてエラーキャンセルループ
の補助増幅器へ送っている。補助増幅器は、Ａ級増幅器
として設計される。補助増幅器自体によって生成される
歪みは回復不可能である。従って、高いパワー入力を扱
う高精度のＡ級増幅器がエラーキャンセルループに必要
とされるが、これは高価であり、設計が困難である。
ワー増幅器１２の帯域幅は比較的小さい。広い帯域幅に
対応する増幅器は高価である。従って、動作周波数を増
大させるには、パワー増幅器の周波数応答がほぼ平坦に
なるように、パワー増幅器の等化が必要となる。従来の
フィードフォワード線形化器は、遅延不整合によって引
き起こされる線形歪みおよびパワー増幅器によって引き
起こされる非線形歪みをすべてエラーキャンセルループ
の補助増幅器へ送っている。補助増幅器は、Ａ級増幅器
として設計される。補助増幅器自体によって生成される
歪みは回復不可能である。従って、高いパワー入力を扱
う高精度のＡ級増幅器がエラーキャンセルループに必要
とされるが、これは高価であり、設計が困難である。
【０００９】このように、有効かつ経済的な構成によ
り、相互変調成分を抑圧するために遅延整合および等化
を行う効果的なディジタル信号処理技術を用いたフィー
ドフォワード線形化器が必要とされている。
り、相互変調成分を抑圧するために遅延整合および等化
を行う効果的なディジタル信号処理技術を用いたフィー
ドフォワード線形化器が必要とされている。
【００１０】
【課題を解決するための手段】本発明の一実施例によれ
ば、フィードフォワード線形化器は、信号キャンセル回
路およびエラーキャンセル回路を有する。信号キャンセ
ル回路は、タップ付き遅延線（タップ遅延線）を有す
る。タップ遅延線は、入力信号を何通りかに遅延したも
の（遅延バージョン）を生成するように所定の時間遅延
だけ入力信号を遅延させる。入力信号の各遅延バージョ
ンは、タップ係数で重みづけされる。重みづけされた信
号は、次に、足し合わされてパワー増幅器に供給され
る。タップ係数は、信号キャンセルループの上側と下側
のブランチを通る信号が整合するとともにパワー増幅器
の出力信号が等化されるように、導出される。
ば、フィードフォワード線形化器は、信号キャンセル回
路およびエラーキャンセル回路を有する。信号キャンセ
ル回路は、タップ付き遅延線（タップ遅延線）を有す
る。タップ遅延線は、入力信号を何通りかに遅延したも
の（遅延バージョン）を生成するように所定の時間遅延
だけ入力信号を遅延させる。入力信号の各遅延バージョ
ンは、タップ係数で重みづけされる。重みづけされた信
号は、次に、足し合わされてパワー増幅器に供給され
る。タップ係数は、信号キャンセルループの上側と下側
のブランチを通る信号が整合するとともにパワー増幅器
の出力信号が等化されるように、導出される。
【００１１】エラーキャンセル回路もまたタップ遅延線
を有する。このタップ遅延線は、エラーキャンセル入力
信号（エラーキャンセル回路へのエラー信号）を何通り
かに遅延したもの（遅延バージョン）を生成するように
所定の時間遅延だけエラーキャンセル回路へのエラー信
号を遅延させる。エラーキャンセル入力信号の各遅延バ
ージョンは、タップ係数で重みづけされる。重みづけさ
れた信号は、次に、足し合わされて補助増幅器に供給さ
れる。エラーキャンセル回路におけるタップ係数は、エ
ラーキャンセル回路の上側と下側のブランチを通る信号
が整合するように、導出される。
を有する。このタップ遅延線は、エラーキャンセル入力
信号（エラーキャンセル回路へのエラー信号）を何通り
かに遅延したもの（遅延バージョン）を生成するように
所定の時間遅延だけエラーキャンセル回路へのエラー信
号を遅延させる。エラーキャンセル入力信号の各遅延バ
ージョンは、タップ係数で重みづけされる。重みづけさ
れた信号は、次に、足し合わされて補助増幅器に供給さ
れる。エラーキャンセル回路におけるタップ係数は、エ
ラーキャンセル回路の上側と下側のブランチを通る信号
が整合するように、導出される。
【００１２】本発明の一実施例によれば、タップ係数
は、補助増幅器に対する等化がほとんど行われないよう
に導出される。
は、補助増幅器に対する等化がほとんど行われないよう
に導出される。
【００１３】
【発明の実施の形態】図２に、本発明の一実施例による
広帯域パワー増幅器フィードフォワード線形化器６０を
示す。ただし、本発明の技術的範囲はこれに限定される
ものではない。
広帯域パワー増幅器フィードフォワード線形化器６０を
示す。ただし、本発明の技術的範囲はこれに限定される
ものではない。
【００１４】線形化器６０は、信号キャンセル回路（ル
ープ）８６およびエラーキャンセルループ（回路）８８
を有する。キャンセル回路８６および８８はそれぞれ、
２個のブランチを有する。すなわち、まず、信号キャン
セル回路８６は増幅器６２を含む第１信号キャンセルブ
ランチを有し、増幅器６２は、タップ遅延回路１２０を
通じて、入力信号Ｖmを受け取るように構成される。入
力信号Ｖmは、信号スプリッタ１２２および遅延素子１
２４を通じて第２信号キャンセルブランチへも送られ
る。
ープ）８６およびエラーキャンセルループ（回路）８８
を有する。キャンセル回路８６および８８はそれぞれ、
２個のブランチを有する。すなわち、まず、信号キャン
セル回路８６は増幅器６２を含む第１信号キャンセルブ
ランチを有し、増幅器６２は、タップ遅延回路１２０を
通じて、入力信号Ｖmを受け取るように構成される。入
力信号Ｖmは、信号スプリッタ１２２および遅延素子１
２４を通じて第２信号キャンセルブランチへも送られ
る。
【００１５】パワー増幅器６２の出力ポートは、出力信
号Ｖaを生成し、スプリッタ９０を通じて、減衰率ｒの
減衰器６４に接続される。減衰器６４の出力ポートは加
算器６８に接続される。加算器６８のもう１つの入力ポ
ートは、第２信号キャンセルブランチの遅延素子１２４
を通じて入力信号Ｖmを受け取るように構成される。加
算器６８の出力ポートは、エラー信号Ｖdをエラーキャ
ンセル回路８８に出力する。
号Ｖaを生成し、スプリッタ９０を通じて、減衰率ｒの
減衰器６４に接続される。減衰器６４の出力ポートは加
算器６８に接続される。加算器６８のもう１つの入力ポ
ートは、第２信号キャンセルブランチの遅延素子１２４
を通じて入力信号Ｖmを受け取るように構成される。加
算器６８の出力ポートは、エラー信号Ｖdをエラーキャ
ンセル回路８８に出力する。
【００１６】既に従来の技術の項で述べたように、信号
Ｖmが信号キャンセルループの第１および第２のブラン
チを通じて加算器６８に入力される時刻の間の小さい遅
延不整合でも、線形化器の性能における大きな劣化を引
き起こすことがある。このために、タップ遅延回路１２
０を用いて、本発明の一実施例による遅延整合および等
化を行う。
Ｖmが信号キャンセルループの第１および第２のブラン
チを通じて加算器６８に入力される時刻の間の小さい遅
延不整合でも、線形化器の性能における大きな劣化を引
き起こすことがある。このために、タップ遅延回路１２
０を用いて、本発明の一実施例による遅延整合および等
化を行う。
【００１７】遅延回路１２０は、複数のタップ遅延素子
１１２を有する。これらは、信号Ｖ mに所定の遅延τを
与えるように構成される。すなわち、まず、タップ遅延
素子１１２ａの入力ポートは、入力信号Ｖmを受け取る
ように構成される。タップ遅延素子１１２ａの出力ポー
トは、後続のタップ遅延素子１１２ｂの入力ポートに接
続される、などとなる。以下でさらに詳細に説明するよ
うに、タップ遅延素子の数は、とりわけ、遅延不整合τ
（α）に依存する。（なお、本明細書中では、電子化の
都合により、τに下付き添字としてαを付けた記号と、
τ（α）とは同じものを指す。）τ（α）は、信号キャ
ンセル回路の上側と下側のブランチ間の遅延差である。
１１２を有する。これらは、信号Ｖ mに所定の遅延τを
与えるように構成される。すなわち、まず、タップ遅延
素子１１２ａの入力ポートは、入力信号Ｖmを受け取る
ように構成される。タップ遅延素子１１２ａの出力ポー
トは、後続のタップ遅延素子１１２ｂの入力ポートに接
続される、などとなる。以下でさらに詳細に説明するよ
うに、タップ遅延素子の数は、とりわけ、遅延不整合τ
（α）に依存する。（なお、本明細書中では、電子化の
都合により、τに下付き添字としてαを付けた記号と、
τ（α）とは同じものを指す。）τ（α）は、信号キャ
ンセル回路の上側と下側のブランチ間の遅延差である。
【００１８】また、遅延回路１２０は、９２、９４およ
び９６のような複数の乗算器を有する。これらは、信号
Ｖm、入力信号Ｖmが遅延素子１１２ａによって遅延され
た後の入力信号Ｖmの第１遅延バージョン、および、入
力信号Ｖmが遅延素子１１２ｂによって遅延された後の
入力信号Ｖmの第２遅延バージョン、などを受け取るよ
うに構成される。各乗算器は、タップ係数αiを受け取
るように構成される。ただし、ｉは、Ｖmの遅延バージ
ョンを乗算器に供給するタップ遅延素子の番号に関連す
るインデックスである。乗算器９２、９４および９６の
出力ポートは加算器１３０に接続される。加算器１３０
の出力ポートは、パワー増幅器６２の入力ポートに接続
される。
び９６のような複数の乗算器を有する。これらは、信号
Ｖm、入力信号Ｖmが遅延素子１１２ａによって遅延され
た後の入力信号Ｖmの第１遅延バージョン、および、入
力信号Ｖmが遅延素子１１２ｂによって遅延された後の
入力信号Ｖmの第２遅延バージョン、などを受け取るよ
うに構成される。各乗算器は、タップ係数αiを受け取
るように構成される。ただし、ｉは、Ｖmの遅延バージ
ョンを乗算器に供給するタップ遅延素子の番号に関連す
るインデックスである。乗算器９２、９４および９６の
出力ポートは加算器１３０に接続される。加算器１３０
の出力ポートは、パワー増幅器６２の入力ポートに接続
される。
【００１９】パワー増幅器６２の出力ポートは、信号ス
プリッタ９０を通じて、線形化器６０の第１エラーキャ
ンセルブランチにも接続される。第１エラーキャンセル
ブランチは、遅延素子１３２およびエラーキャンセル加
算器７４を有する。エラーキャンセル加算器７４は、一
方の入力ポートで、信号Ｖaの遅延バージョンを受け取
るように構成される。線形化器６０の第２エラーキャン
セルブランチは、タップ遅延回路１３４を有する。これ
は、その入力ポートで、エラー信号Ｖdを受け取るよう
に構成される。タップ遅延回路１３４の出力ポートは、
補助増幅器７２の入力ポートに接続される。補助増幅器
７２の出力ポートは、加算器７４のもう一方の入力ポー
トに接続される。本発明の一実施例によれば、加算器７
４の出力ポートは、線形化器６０の出力信号を出力す
る。
プリッタ９０を通じて、線形化器６０の第１エラーキャ
ンセルブランチにも接続される。第１エラーキャンセル
ブランチは、遅延素子１３２およびエラーキャンセル加
算器７４を有する。エラーキャンセル加算器７４は、一
方の入力ポートで、信号Ｖaの遅延バージョンを受け取
るように構成される。線形化器６０の第２エラーキャン
セルブランチは、タップ遅延回路１３４を有する。これ
は、その入力ポートで、エラー信号Ｖdを受け取るよう
に構成される。タップ遅延回路１３４の出力ポートは、
補助増幅器７２の入力ポートに接続される。補助増幅器
７２の出力ポートは、加算器７４のもう一方の入力ポー
トに接続される。本発明の一実施例によれば、加算器７
４の出力ポートは、線形化器６０の出力信号を出力す
る。
【００２０】また、遅延回路１３４は、９８、１０２お
よび１０４のような複数の乗算器を有する。これらは、
エラー信号Ｖd、入力信号Ｖdが遅延素子１０８ａによっ
て遅延された後の入力信号Ｖdの第１遅延バージョン、
および、入力信号Ｖdが遅延素子１０８ｂによって遅延
された後の入力信号Ｖdの第２遅延バージョンを受け取
るように構成される。各乗算器は、タップ係数βiを受
け取るように構成される。ただし、ｉは、Ｖdの遅延バ
ージョンを乗算器に供給するタップ遅延素子の番号に関
連するインデックスである。乗算器９８、１０２および
１０４の出力ポートは加算器７０に接続される。加算器
７０の出力ポートは、補助増幅器７２の入力ポートに接
続される。
よび１０４のような複数の乗算器を有する。これらは、
エラー信号Ｖd、入力信号Ｖdが遅延素子１０８ａによっ
て遅延された後の入力信号Ｖdの第１遅延バージョン、
および、入力信号Ｖdが遅延素子１０８ｂによって遅延
された後の入力信号Ｖdの第２遅延バージョンを受け取
るように構成される。各乗算器は、タップ係数βiを受
け取るように構成される。ただし、ｉは、Ｖdの遅延バ
ージョンを乗算器に供給するタップ遅延素子の番号に関
連するインデックスである。乗算器９８、１０２および
１０４の出力ポートは加算器７０に接続される。加算器
７０の出力ポートは、補助増幅器７２の入力ポートに接
続される。
【００２１】ディジタル信号プロセッサ（ＤＳＰ）７６
は、入力信号Ｖm、エラー信号Ｖd、および出力信号Ｖo
を受け取るように構成される。本発明の一実施例によれ
ば、図２のＢに示したディジタル信号プロセッサはダウ
ンコンバータ回路８４を有し、これは、信号Ｖm、Ｖd、
およびＶoの周波数レンジをベースバンド周波数レンジ
へシフトするように構成されるが、本発明の技術的範囲
はこれに限定されるものではない。例えば、本発明の別
の実施例によれば、別のダウンコンバータ回路がまず周
波数をベースバンドレンジへシフトした後、そのダウン
コンバートされた信号をディジタル信号プロセッサ７６
に供給する。
は、入力信号Ｖm、エラー信号Ｖd、および出力信号Ｖo
を受け取るように構成される。本発明の一実施例によれ
ば、図２のＢに示したディジタル信号プロセッサはダウ
ンコンバータ回路８４を有し、これは、信号Ｖm、Ｖd、
およびＶoの周波数レンジをベースバンド周波数レンジ
へシフトするように構成されるが、本発明の技術的範囲
はこれに限定されるものではない。例えば、本発明の別
の実施例によれば、別のダウンコンバータ回路がまず周
波数をベースバンドレンジへシフトした後、そのダウン
コンバートされた信号をディジタル信号プロセッサ７６
に供給する。
【００２２】ダウンコンバータ回路８４の出力ポート
は、アナログ−ディジタルコンバータ（Ａ／Ｄ）１９２
を通じて、ディジタル信号処理回路（ＤＳＰ）８０に接
続される。信号処理回路８０は、タップ係数αiおよび
βiを生成するのに必要な計算を実行し、それらをそれ
ぞれマルチプレクサ（ＭＵＸ）１４０および１４２を通
じてタップ遅延回路１２０および１３４に供給するよう
に構成される。
は、アナログ−ディジタルコンバータ（Ａ／Ｄ）１９２
を通じて、ディジタル信号処理回路（ＤＳＰ）８０に接
続される。信号処理回路８０は、タップ係数αiおよび
βiを生成するのに必要な計算を実行し、それらをそれ
ぞれマルチプレクサ（ＭＵＸ）１４０および１４２を通
じてタップ遅延回路１２０および１３４に供給するよう
に構成される。
【００２３】以下でさらに詳細に説明するように、タッ
プ遅延回路１２０の構成は、信号キャンセル回路におい
て遅延整合および等化を同時に行う。また、タップ遅延
回路１３４の構成は、エラーキャンセル回路における遅
延整合を行う。
プ遅延回路１２０の構成は、信号キャンセル回路におい
て遅延整合および等化を同時に行う。また、タップ遅延
回路１３４の構成は、エラーキャンセル回路における遅
延整合を行う。
【００２４】加算器１３０の出力信号は次のように書く
ことができる。
ことができる。
【数１】 ただし、Ｌはタップ遅延素子１１２の数であり、αiは
タップ係数であり、１／Ｔはディジタル信号プロセッサ
７６の能力によって決定されるサンプリングレートであ
り、τは各タップ遅延素子１１２のタップ遅延である。
本発明の一実施例によれば、タップ遅延は、等化を実現
するように、入力信号帯域幅に反比例するように選択さ
れる。注意すべき点であるが、広帯域入力信号Ｖmの場
合、Ｔはτよりもずっと大きい。本発明の一実施例によ
れば、ディジタル信号プロセッサ７６は、時刻ｔ＝ｋＴ
−ｉτにおいてＬ＋１個のＶmのサンプルを受け取る。
ただし、各サンプリングにおいてｉ＝０，１，...，Ｌ
である。ディジタル信号処理回路８０は、最小平均２乗
（ＬＭＳ）アルゴリズムを用いて、次の漸化式に基づい
てタップ係数αiを計算する。
タップ係数であり、１／Ｔはディジタル信号プロセッサ
７６の能力によって決定されるサンプリングレートであ
り、τは各タップ遅延素子１１２のタップ遅延である。
本発明の一実施例によれば、タップ遅延は、等化を実現
するように、入力信号帯域幅に反比例するように選択さ
れる。注意すべき点であるが、広帯域入力信号Ｖmの場
合、Ｔはτよりもずっと大きい。本発明の一実施例によ
れば、ディジタル信号プロセッサ７６は、時刻ｔ＝ｋＴ
−ｉτにおいてＬ＋１個のＶmのサンプルを受け取る。
ただし、各サンプリングにおいてｉ＝０，１，...，Ｌ
である。ディジタル信号処理回路８０は、最小平均２乗
（ＬＭＳ）アルゴリズムを用いて、次の漸化式に基づい
てタップ係数αiを計算する。
【数２】 ただし、μ（α）はアルゴリズムのステップサイズであ
り、Ｖm *は入力信号Ｖmの複素共役である。（なお、本
明細書中では、電子化の都合により、μに下付き添字と
してαを付けた記号と、μ（α）とは同じものを指
す。）注意すべき点であるが、係数αiは、エラー信号
Ｖd（ｋＴ）が、入力信号およびその遅延バージョンＶm
（ｋＴ−ｉτ）（ｉ＝０，１．...，Ｌ）とほとんど相
関がなくなるように導出される。以下でさらに詳細に説
明するように、最小平均２乗アルゴリズムによる方程式
（２）の解は、遅延整合および等化の両方を同時に与え
る。
り、Ｖm *は入力信号Ｖmの複素共役である。（なお、本
明細書中では、電子化の都合により、μに下付き添字と
してαを付けた記号と、μ（α）とは同じものを指
す。）注意すべき点であるが、係数αiは、エラー信号
Ｖd（ｋＴ）が、入力信号およびその遅延バージョンＶm
（ｋＴ−ｉτ）（ｉ＝０，１．...，Ｌ）とほとんど相
関がなくなるように導出される。以下でさらに詳細に説
明するように、最小平均２乗アルゴリズムによる方程式
（２）の解は、遅延整合および等化の両方を同時に与え
る。
【００２５】方程式（２）に対する収束解αiは２つの
成分に逆畳込み(deconvolve)することが可能である。第
１の成分α{d,i}は、パワー増幅器６２が等化を必要と
しないときの所望のタップ係数であり、第２の成分α
{e,i}は、信号キャンセル回路８６の２つのブランチ間
に遅延不整合がないときの所望のタップ係数である。ま
た、遅延整合が必要な場合、２つのブランチ間の遅延差
はτ（α）であると仮定する。
成分に逆畳込み(deconvolve)することが可能である。第
１の成分α{d,i}は、パワー増幅器６２が等化を必要と
しないときの所望のタップ係数であり、第２の成分α
{e,i}は、信号キャンセル回路８６の２つのブランチ間
に遅延不整合がないときの所望のタップ係数である。ま
た、遅延整合が必要な場合、２つのブランチ間の遅延差
はτ（α）であると仮定する。
【００２６】従って、目的は、タップ係数α{d,i}を調
整して、余分の遅延τ（α）を生じているブランチでな
いほうのブランチに遅延τ（α）を導入して、２つのブ
ランチ間に存在する遅延を補償することである。そのた
め、遅延タップ素子のインパルス応答はδ（ｔ＋τ
（α））であることが望ましい。ただし、δ（・）はイ
ンパルス関数である。δ（ｔ＋τ（α））の周波数応答
はｅｘｐ（−ｊ２πｆτ（α））である。ただし、ｆは
周波数を表す。考慮対象のすべての信号は帯域制限され
た信号であるため、周波数応答は、タップ遅延線の性能
に影響を及ぼすことなく、ウィンドウ（窓関数）によっ
て打ち切る(truncate)ことが可能である。打ち切られた
周波数応答は、ｅｘｐ（−ｊ２πｆτ（α））Π（ｆ／
ｆc）と書くことができる。ただし、ｆcは信号の帯域幅
であり、Π（・）は、｜ｘ｜＜１／２の場合にΠ（ｘ）
＝１で、その他の場合にΠ（ｘ）＝０として定義される
方形関数である。Π（ｆ／ｆc）のフーリエ逆変換は
（１／τ）ｓｉｎｃ（ｔ／τ）に等しい。ただし、τは
１／ｆcとして定義され、各タップ遅延素子１１２にお
けるタップ遅延量であり、ｓｉｎｃ（ｘ）＝（ｓｉｎ
πｘ）／πｘである。従って、ｅｘｐ（−ｊ２πｆτ
（α））Π（ｆ／ｆc）のフーリエ逆変換は（１／τ）
ｓｉｎｃ（（ｔ＋τ（α））／τ）に等しく、これは、
サンプリング後は、ｓｉｎｃ（ｉ＋τ（α）／τ）に比
例する。従って、パワー増幅器６２が等化を必要としな
いと仮定すると、遅延整合に対する最適なタップ係数は
次式で与えられる。
整して、余分の遅延τ（α）を生じているブランチでな
いほうのブランチに遅延τ（α）を導入して、２つのブ
ランチ間に存在する遅延を補償することである。そのた
め、遅延タップ素子のインパルス応答はδ（ｔ＋τ
（α））であることが望ましい。ただし、δ（・）はイ
ンパルス関数である。δ（ｔ＋τ（α））の周波数応答
はｅｘｐ（−ｊ２πｆτ（α））である。ただし、ｆは
周波数を表す。考慮対象のすべての信号は帯域制限され
た信号であるため、周波数応答は、タップ遅延線の性能
に影響を及ぼすことなく、ウィンドウ（窓関数）によっ
て打ち切る(truncate)ことが可能である。打ち切られた
周波数応答は、ｅｘｐ（−ｊ２πｆτ（α））Π（ｆ／
ｆc）と書くことができる。ただし、ｆcは信号の帯域幅
であり、Π（・）は、｜ｘ｜＜１／２の場合にΠ（ｘ）
＝１で、その他の場合にΠ（ｘ）＝０として定義される
方形関数である。Π（ｆ／ｆc）のフーリエ逆変換は
（１／τ）ｓｉｎｃ（ｔ／τ）に等しい。ただし、τは
１／ｆcとして定義され、各タップ遅延素子１１２にお
けるタップ遅延量であり、ｓｉｎｃ（ｘ）＝（ｓｉｎ
πｘ）／πｘである。従って、ｅｘｐ（−ｊ２πｆτ
（α））Π（ｆ／ｆc）のフーリエ逆変換は（１／τ）
ｓｉｎｃ（（ｔ＋τ（α））／τ）に等しく、これは、
サンプリング後は、ｓｉｎｃ（ｉ＋τ（α）／τ）に比
例する。従って、パワー増幅器６２が等化を必要としな
いと仮定すると、遅延整合に対する最適なタップ係数は
次式で与えられる。
【数３】 ただし、τ（α）は、信号キャンセル回路の上側と下側
のブランチ間の遅延差である。遅延不整合がない場合の
等化に対する最適タップ係数αe,iは、パワー増幅器６
２の特性および動作レンジによって決定される。遅延回
路１２０の前タップ係数は、αd,iとαe,iの畳込みとし
て得られる。
のブランチ間の遅延差である。遅延不整合がない場合の
等化に対する最適タップ係数αe,iは、パワー増幅器６
２の特性および動作レンジによって決定される。遅延回
路１２０の前タップ係数は、αd,iとαe,iの畳込みとし
て得られる。
【００２７】タップ遅延素子１１２の数は、とりわけ、
τ（α）／τの比に依存する。すなわち、この比が整数
に近い場合、αd,iは、｜ｉ｜の増大とともに急速に０
に収束する。その場合、αiは、小さいウィンドウで打
ち切ることが可能となり、少ない数のタップのみを使用
すればよい。
τ（α）／τの比に依存する。すなわち、この比が整数
に近い場合、αd,iは、｜ｉ｜の増大とともに急速に０
に収束する。その場合、αiは、小さいウィンドウで打
ち切ることが可能となり、少ない数のタップのみを使用
すればよい。
【００２８】エラーキャンセル回路８８に対する解につ
いて以下で説明する。エラーキャンセル回路８８内のタ
ップ遅延回路１３４によって生成される信号Ｖdは次の
ように書くことができる。
いて以下で説明する。エラーキャンセル回路８８内のタ
ップ遅延回路１３４によって生成される信号Ｖdは次の
ように書くことができる。
【数４】 ただし、Ｍ個の遅延素子１０８がタップ遅延回路で用い
られ、βiはそれぞれの遅延素子１０８に対応するタッ
プ係数である。各サンプリングにおいて、ＶdのＭ＋１
個のサンプルがｔ＝ｋＴ−ｉτ（ｉ＝０，１，...，
Ｍ）でとられる。
られ、βiはそれぞれの遅延素子１０８に対応するタッ
プ係数である。各サンプリングにおいて、ＶdのＭ＋１
個のサンプルがｔ＝ｋＴ−ｉτ（ｉ＝０，１，...，
Ｍ）でとられる。
【００２９】本発明の一実施例によれば、信号キャンセ
ルループに関して既に説明したように、ディジタル信号
プロセッサは、エラー信号Ｖd（ｋＴ）が入力信号Ｖ
m（ｋＴ）と無相関にとどまるようにタップ係数βiを導
出する。線形化器６０の出力信号Ｖo（ｋＴ）が入力信
号Ｖm（ｋＴ）と完全に相関するようにするために、デ
ィジタル信号プロセッサ７６は、出力信号Ｖo（ｋＴ）
がエラー信号Ｖd（ｋＴ）とほとんど無相関であるよう
に、エラーキャンセル回路８８内のタップ係数βiを制
御する。この目的を達成するため、エラーキャンセル回
路８８に対して従来の最小平均２乗アルゴリズムを適用
すると、出力信号Ｖo（ｋＴ）は、Ｖd（ｋＴ）とだけで
なく、各エラーサンプルＶd（ｋＴ），Ｖd（ｋＴ＋
τ），...，Ｖd（ｋＴ＋Ｍτ）とも無相関になる。しか
し、この解法は、いくつかの設計仕様では受け入れられ
ないことがある。その理由は、エラー信号がほぼキャン
セルだけでなく、歪みのない信号の一部もキャンセルさ
れてしまうからである。注意すべき点であるが、信号キ
ャンセルループに対して最小平均２乗アルゴリズムを用
いると、エラー信号Ｖd（ｋＴ）は、Ｖm（ｋＴ−ｉτ）
（ｉ＝０，１，...，Ｌ）とも無相関になる。しかし、
この解法は、線形化器６０の性能を劣化させない。
ルループに関して既に説明したように、ディジタル信号
プロセッサは、エラー信号Ｖd（ｋＴ）が入力信号Ｖ
m（ｋＴ）と無相関にとどまるようにタップ係数βiを導
出する。線形化器６０の出力信号Ｖo（ｋＴ）が入力信
号Ｖm（ｋＴ）と完全に相関するようにするために、デ
ィジタル信号プロセッサ７６は、出力信号Ｖo（ｋＴ）
がエラー信号Ｖd（ｋＴ）とほとんど無相関であるよう
に、エラーキャンセル回路８８内のタップ係数βiを制
御する。この目的を達成するため、エラーキャンセル回
路８８に対して従来の最小平均２乗アルゴリズムを適用
すると、出力信号Ｖo（ｋＴ）は、Ｖd（ｋＴ）とだけで
なく、各エラーサンプルＶd（ｋＴ），Ｖd（ｋＴ＋
τ），...，Ｖd（ｋＴ＋Ｍτ）とも無相関になる。しか
し、この解法は、いくつかの設計仕様では受け入れられ
ないことがある。その理由は、エラー信号がほぼキャン
セルだけでなく、歪みのない信号の一部もキャンセルさ
れてしまうからである。注意すべき点であるが、信号キ
ャンセルループに対して最小平均２乗アルゴリズムを用
いると、エラー信号Ｖd（ｋＴ）は、Ｖm（ｋＴ−ｉτ）
（ｉ＝０，１，...，Ｌ）とも無相関になる。しかし、
この解法は、線形化器６０の性能を劣化させない。
【００３０】Ｖo（ｋＴ）をＶd（ｋＴ）とのみ無相関に
し、しかもエラーキャンセル回路の上側と下側のブラン
チ間の遅延不整合を整合させるために、ディジタル信号
プロセッサ７６は、本発明の一実施例によれば、最小平
均２乗アルゴリズムを制約したものを使用するが、本発
明の技術的範囲はこれに限定されるものではない。この
最小平均２乗アルゴリズムは、タップ係数βiが次式の
形をとるようなサブセット内でのみ更新されることを許
すような制約を使用する。
し、しかもエラーキャンセル回路の上側と下側のブラン
チ間の遅延不整合を整合させるために、ディジタル信号
プロセッサ７６は、本発明の一実施例によれば、最小平
均２乗アルゴリズムを制約したものを使用するが、本発
明の技術的範囲はこれに限定されるものではない。この
最小平均２乗アルゴリズムは、タップ係数βiが次式の
形をとるようなサブセット内でのみ更新されることを許
すような制約を使用する。
【数５】 ただし、変数ｔは遅延補正を表し、ｃは複素変数であ
る。すなわち、本発明の一実施例によれば、式（５）に
より、歪みのない信号をキャンセルせずにエラーキャン
セル回路の２つのブランチ間の遅延整合を行う。注意す
べき点であるが、式（５）で指定されるような制約を用
いた最小平均２乗アルゴリズムは等化は行わない。しか
し、パワー増幅器６２とは異なり、補助増幅器７２は、
Ｖdが比較的低パワーであるため、等化を必要とせずに
許容可能な動作をするように設計される。
る。すなわち、本発明の一実施例によれば、式（５）に
より、歪みのない信号をキャンセルせずにエラーキャン
セル回路の２つのブランチ間の遅延整合を行う。注意す
べき点であるが、式（５）で指定されるような制約を用
いた最小平均２乗アルゴリズムは等化は行わない。しか
し、パワー増幅器６２とは異なり、補助増幅器７２は、
Ｖdが比較的低パワーであるため、等化を必要とせずに
許容可能な動作をするように設計される。
【００３１】また、注意すべき点であるが、式（５）
は、係数βiを更新するのに用いられる可能性のある変
数ｃr、ｃi、ｔに関する３個の自由度があることを示唆
する。ただし、ｃr，ｃiはそれぞれ、式（５）における
複素変数ｃの実部および虚部である。最小平均２乗アル
ゴリズムによって計算される係数更新値は次の通りであ
る。
は、係数βiを更新するのに用いられる可能性のある変
数ｃr、ｃi、ｔに関する３個の自由度があることを示唆
する。ただし、ｃr，ｃiはそれぞれ、式（５）における
複素変数ｃの実部および虚部である。最小平均２乗アル
ゴリズムによって計算される係数更新値は次の通りであ
る。
【数６】 ただし、ｐ（ｋ）はベクトル更新値であり、μ（β）は
最小平均２乗アルゴリズムによって使用されるステップ
サイズである。本発明の一実施例によれば、式（５）で
指定される制約に基づく解を決定するために、式（６）
における最小平均２乗係数更新値を、タップ係数βiを
更新する前に、式（５）で定義されるサブセット上に射
影する。制約された解は次のように表すことができる。
最小平均２乗アルゴリズムによって使用されるステップ
サイズである。本発明の一実施例によれば、式（５）で
指定される制約に基づく解を決定するために、式（６）
における最小平均２乗係数更新値を、タップ係数βiを
更新する前に、式（５）で定義されるサブセット上に射
影する。制約された解は次のように表すことができる。
【数７】 変数ｗに対するΔｗ（ｋ）が［Δｃr（ｋ），Δｃ
i（ｋ），Δｔ（ｋ）］Tで定義され、次式で与えられる
と仮定する。
i（ｋ），Δｔ（ｋ）］Tで定義され、次式で与えられる
と仮定する。
【数８】 ただし、（・）+は一般逆行列を表し、
【数９】 である。従って、式（９）で一般逆行列をとられる行列
（∂β（ｋ）／∂ｗ）は（２Ｍ＋２）×３行列であり、
次のように展開することができる。
（∂β（ｋ）／∂ｗ）は（２Ｍ＋２）×３行列であり、
次のように展開することができる。
【数１０】
【００３２】図３は、本発明の一実施例によるディジタ
ル信号処理回路８０によって実行されるステップの流れ
図であるが、本発明の技術的範囲はこれに限定されるも
のではない。ステップ２００で、処理回路８０は、αi
（０）、βi（０）、ｃ（０）およびｔ（０）の値を初
期化する。ステップ２１０で、処理回路８０は、次に利
用可能なベースバンド入力信号Ｖm、およびエラー信号
Ｖdを取得する。
ル信号処理回路８０によって実行されるステップの流れ
図であるが、本発明の技術的範囲はこれに限定されるも
のではない。ステップ２００で、処理回路８０は、αi
（０）、βi（０）、ｃ（０）およびｔ（０）の値を初
期化する。ステップ２１０で、処理回路８０は、次に利
用可能なベースバンド入力信号Ｖm、およびエラー信号
Ｖdを取得する。
【００３３】ステップ２１２で、処理回路８０は、最小
平均２乗アルゴリズムを用いて、式（２）に関して説明
したようにタップ係数αiを追跡する。ステップ２１４
で、タップ係数αiの更新値を遅延回路１２０に送る。
最小平均２乗アルゴリズムは、ステップ２１０、２１２
および２１４の無限ループを通じて評価を継続し、入力
信号統計およびその他の環境因子の変動に追従する。
平均２乗アルゴリズムを用いて、式（２）に関して説明
したようにタップ係数αiを追跡する。ステップ２１４
で、タップ係数αiの更新値を遅延回路１２０に送る。
最小平均２乗アルゴリズムは、ステップ２１０、２１２
および２１４の無限ループを通じて評価を継続し、入力
信号統計およびその他の環境因子の変動に追従する。
【００３４】同時に、処理回路８０は、ステップ２１６
で、タップ係数αの値が安定化したかどうかを判断す
る。ステップ２１８で、処理回路８０は、次に利用可能
なＶdおよびＶoのそれぞれのベースバンド値を取得する
ことによって、遅延回路１３４に対するタップ係数βi
の取得に進む。ステップ２２０で、処理回路８０は、式
（６）に従って更新値ｐ（ｋ）を計算する。ステップ２
２２で、処理回路は、エラーキャンセル回路８８の上側
と下側のブランチ間の遅延差を表す遅延補正変数が安定
化したかどうかを判断する。安定化していない場合、デ
ィジタル信号処理回路８０はステップ２２４に進み、式
（９）でΔｗを計算する。その後、処理回路８０はステ
ップ２２８に進み、式（８）でβを更新し、更新された
タップ係数を遅延回路１３４に送る。一方、ステップ２
２２で、処理回路８０が、パラメータｔが安定化したと
判断した場合、処理回路８０はステップ２２６に進み、
式（９）でΔｔ＝０の条件下でΔｗを計算する。注意す
べき点であるが、行列（１０）の第３列は０となり、計
算が簡単になる。その後、処理回路は、既に述べたステ
ップ２２８に進む。ステップ２１８〜２２８も無限ルー
プを形成し、入力信号統計やその他の環境因子の変動に
追従する。
で、タップ係数αの値が安定化したかどうかを判断す
る。ステップ２１８で、処理回路８０は、次に利用可能
なＶdおよびＶoのそれぞれのベースバンド値を取得する
ことによって、遅延回路１３４に対するタップ係数βi
の取得に進む。ステップ２２０で、処理回路８０は、式
（６）に従って更新値ｐ（ｋ）を計算する。ステップ２
２２で、処理回路は、エラーキャンセル回路８８の上側
と下側のブランチ間の遅延差を表す遅延補正変数が安定
化したかどうかを判断する。安定化していない場合、デ
ィジタル信号処理回路８０はステップ２２４に進み、式
（９）でΔｗを計算する。その後、処理回路８０はステ
ップ２２８に進み、式（８）でβを更新し、更新された
タップ係数を遅延回路１３４に送る。一方、ステップ２
２２で、処理回路８０が、パラメータｔが安定化したと
判断した場合、処理回路８０はステップ２２６に進み、
式（９）でΔｔ＝０の条件下でΔｗを計算する。注意す
べき点であるが、行列（１０）の第３列は０となり、計
算が簡単になる。その後、処理回路は、既に述べたステ
ップ２２８に進む。ステップ２１８〜２２８も無限ルー
プを形成し、入力信号統計やその他の環境因子の変動に
追従する。
【００３５】このように、本発明の一実施例によれば、
処理回路８０は、信号キャンセル回路における等化およ
び遅延調整の両方を行うとともに、エラーキャンセル回
路における遅延調整を行う。図４〜図６のシミュレーシ
ョン結果を参照して説明するように、線形化器６０はす
ぐれた応答を示す。
処理回路８０は、信号キャンセル回路における等化およ
び遅延調整の両方を行うとともに、エラーキャンセル回
路における遅延調整を行う。図４〜図６のシミュレーシ
ョン結果を参照して説明するように、線形化器６０はす
ぐれた応答を示す。
【００３６】図４のＡ〜Ｄに、上記の本発明の一実施例
による線形化器６０のシミュレーション結果を示す。こ
のシミュレーションでは、入力信号は、互いに３００ｋ
Ｈｚ離れた、単位振幅を有する８個のトーンからなる。
中心周波数は９００ＭＨｚである。温度およびその他の
環境因子は一定であると仮定する。このシミュレーショ
ンで用いられるパワー増幅器モデルは、線形および非線
形の両方の歪みを含み、次の多項式で記述することがで
きる。
による線形化器６０のシミュレーション結果を示す。こ
のシミュレーションでは、入力信号は、互いに３００ｋ
Ｈｚ離れた、単位振幅を有する８個のトーンからなる。
中心周波数は９００ＭＨｚである。温度およびその他の
環境因子は一定であると仮定する。このシミュレーショ
ンで用いられるパワー増幅器モデルは、線形および非線
形の両方の歪みを含み、次の多項式で記述することがで
きる。
【数１１】 ただし、τは信号帯域幅の逆数とする。両方のキャンセ
ル回路に対して、遅延不整合はτ／３と仮定する。さら
に、各遅延回路１２０および１３４は７個のタップ遅延
素子を使用する。
ル回路に対して、遅延不整合はτ／３と仮定する。さら
に、各遅延回路１２０および１３４は７個のタップ遅延
素子を使用する。
【００３７】図４のＡ〜Ｄは、本発明の一実施例による
システムの性能を示す。図５のＡ〜Ｂは、タップ遅延回
路を単一タップベクトル変調器で置換し、両方のキャン
セル回路の上側と下側のブランチ間に遅延不整合がない
と仮定した場合の、同等のアルゴリズムの性能を示す。
図６のＡおよびＢは、タップ遅延回路を単一タップベク
トル変調器で置換し、歪みはないが、両方のキャンセル
回路の上側と下側のブランチ間に遅延不整合があると仮
定した場合の、同等のアルゴリズムの性能を示す。
システムの性能を示す。図５のＡ〜Ｂは、タップ遅延回
路を単一タップベクトル変調器で置換し、両方のキャン
セル回路の上側と下側のブランチ間に遅延不整合がない
と仮定した場合の、同等のアルゴリズムの性能を示す。
図６のＡおよびＢは、タップ遅延回路を単一タップベク
トル変調器で置換し、歪みはないが、両方のキャンセル
回路の上側と下側のブランチ間に遅延不整合があると仮
定した場合の、同等のアルゴリズムの性能を示す。
【００３８】注意すべき点であるが、本発明の原理によ
れば、補助増幅器を通る歪み信号のパワーを低減させ
て、遅延不整合を補正することが可能である。
れば、補助増幅器を通る歪み信号のパワーを低減させ
て、遅延不整合を補正することが可能である。
【００３９】
【発明の効果】以上述べたごとく、本発明によれば、有
効かつ経済的な構成により、相互変調成分を抑圧するた
めに遅延整合および等化を行う効果的なディジタル信号
処理技術を用いたフィードフォワード線形化器が実現さ
れる。
効かつ経済的な構成により、相互変調成分を抑圧するた
めに遅延整合および等化を行う効果的なディジタル信号
処理技術を用いたフィードフォワード線形化器が実現さ
れる。
【図１】従来のアナログフィードフォワード線形化器の
図である。
図である。
【図２】本発明の一実施例によるフィードフォワード線
形化器の図である。
形化器の図である。
【図３】本発明の一実施例に従って、図２のフィードフ
ォワード線形化器によって用いられるディジタル信号プ
ロセッサによって実行されるステップの流れ図である。
ォワード線形化器によって用いられるディジタル信号プ
ロセッサによって実行されるステップの流れ図である。
【図４】本発明による信号プロセッサによって行われる
計算のシミュレーション結果の図である。
計算のシミュレーション結果の図である。
【図５】線形歪みはあるが遅延不整合のないシミュレー
ション結果の図である。
ション結果の図である。
【図６】線形歪みはないが遅延不整合があるシミュレー
ション結果の図である。
ション結果の図である。
１０ 線形化器 １２ パワー増幅器 １４ 減衰器 １５ 遅延素子 １６ 加算器 １７ 遅延素子 １８ 増幅器 ２０ 加算器 ２２ 周波数成分 ２４ 相互変調周波数成分 ２６ 信号キャンセル回路 ２８ エラーキャンセル回路 ６０ 線形化器 ６２ パワー増幅器 ６４ 減衰器 ６８ 加算器 ７２ 補助増幅器 ７４ エラーキャンセル加算器 ７６ ディジタル信号プロセッサ ８０ ディジタル信号処理回路 ８４ ダウンコンバータ回路 ８６ 信号キャンセル回路 ８８ エラーキャンセル回路 ９０ スプリッタ ９２ 乗算器 ９４ 乗算器 ９６ 乗算器 ９８ 乗算器 １０２ 乗算器 １０４ 乗算器 １０８ 遅延素子 １１２ タップ遅延素子 １２０ タップ遅延回路 １２２ 信号スプリッタ １２４ 遅延素子 １３０ 加算器 １３２ 遅延素子 １３４ タップ遅延回路 １４０ マルチプレクサ １４２ マルチプレクサ １９２ アナログ−ディジタルコンバータ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ヤン−カイ チェン アメリカ合衆国，07922 ニュージャージ ー，バークレイ ハイツ，ヒルクレスト アヴェニュー 54 (72)発明者 ヒュアン−シャン ツァイ アメリカ合衆国，07054 ニュージャージ ー，パーシッパニー，ニュー ロード 130，アパートメント シー１
Claims (24)
- 【請求項１】 第１信号キャンセルブランチおよび第２
信号キャンセルブランチを有する信号キャンセル回路
（８６）と、 各タップ遅延素子が入力信号の遅延バージョンを出力す
る直列接続された複数のタップ遅延素子（１１２）と、
前記入力信号のそれぞれの遅延バージョンにタップ係数
を乗じるようにそれぞれ対応する信号タップ遅延素子に
接続された複数のタップ係数乗算器（９２，９４，９
６）と、それぞれの該乗算器の出力ポートに接続された
第１遅延回路加算器（１３０）とを有する信号キャンセ
ル遅延回路（１２０）と、 前記第１信号キャンセルブランチ内に設けられ、増幅さ
れるべき前記第１遅延回路加算器の出力信号を受け取る
第１増幅器（６２）と、 前記第１増幅器の出力ポートに接続されるとともに、前
記第２信号キャンセルブランチを介して前記入力信号を
受け取りエラー信号を出力する信号キャンセル加算器
（６８）と、 第１エラーキャンセルブランチおよび第２エラーキャン
セルブランチを有するエラーキャンセル回路（８８）
と、 各タップ遅延素子が前記エラー信号の遅延バージョンを
出力する直列接続された複数のタップ遅延素子（１０
８）と、前記エラー信号のそれぞれの遅延バージョンに
タップ係数を乗じるようにそれぞれ対応するタップ遅延
素子に接続された複数のタップ係数乗算器（９８，１０
２，１０４）と、それぞれの該乗算器の出力ポートに接
続された第２遅延回路加算器（７０）とを有するエラー
キャンセル遅延回路（１３４）と、 前記第１エラーキャンセルブランチ内に設けられ、前記
第２遅延回路加算器の出力信号を受け取る第２増幅器
（７２）と、 前記第２増幅器によって出力される出力信号を受け取る
とともに、前記第１増幅器によって出力される出力信号
を受け取り、最終的な線形化出力を生成するエラーキャ
ンセル加算器（７４）と、 前記信号キャンセル回路の第１信号キャンセルブランチ
と第２信号キャンセルブランチにおける遅延が整合し、
前記エラーキャンセル回路の第１エラーキャンセルブラ
ンチと第２エラーキャンセルブランチにおける遅延が整
合し、前記第１増幅器の出力信号が等化されるように、
信号キャンセル遅延補正係数αiを前記信号キャンセル
遅延回路のタップ係数乗算器に供給し、エラーキャンセ
ル遅延補正係数βiを前記エラーキャンセル遅延回路の
タップ係数乗算器に供給するディジタル信号プロセッサ
（７６）とからなることを特徴とする、入力信号を増幅
するフィードフォワード線形化装置。 - 【請求項２】 前記ディジタル信号プロセッサ（７６）
は、最小平均２乗アルゴリズムを用いることによって、
前記信号キャンセル遅延補正係数αiを計算する最小平
均２乗計算器（８０）を有することを特徴とする請求項
１に記載の装置。 - 【請求項３】 前記信号キャンセル遅延回路（１２０）
の遅延素子（１１２）は、前記入力信号の帯域幅の逆数
に等しい遅延を有することを特徴とする請求項２に記載
の装置。 - 【請求項４】 前記第１増幅器（６２）に接続され、前
記第１増幅器から出力される増幅信号を受け取り、該増
幅信号を減衰させたものを前記信号キャンセル加算器
（６８）に供給する減衰器（６４）をさらに有すること
を特徴とする請求項３に記載の装置。 - 【請求項５】 前記ディジタル信号プロセッサ（７６）
は、制約された最小平均２乗アルゴリズムを用いること
によって、前記エラーキャンセル遅延補正係数βiを計
算する最小平均２乗計算器（８０）を有することを特徴
とする請求項１に記載の装置。 - 【請求項６】 μ（β）（ただし、μに下付き添字とし
てβを付けた記号と、μ（β）とは同じものを指す。）
を、前記最小平均２乗計算器（８０）によって用いられ
るステップサイズとし、Ｖoを、前記線形化装置の出力
信号を表す信号サンプルとし、Ｖdを、前記エラー信号
を表す信号サンプルとし、Ｍを、前記エラーキャンセル
遅延回路（１３４）内のタップ遅延素子（１０８）の数
とし、τを、前記エラーキャンセル遅延回路内の各タッ
プ遅延素子の遅延とし、１／Ｔを、信号のサンプリング
レートとし、変数ｔは前記エラーキャンセル回路におけ
る遅延補正を表し、ｃは複素スケール変数であるとし
て、前記最小平均２乗計算器は、最小平均２乗係数更新
ベクトル 【数１２】 を、次の形のｓｉｎｃ関数 【数１３】 として定義されるβiのサブセット上に射影することに
よって、制約された最小平均２乗アルゴリズムを使用す
ることを特徴とする請求項５に記載の方法。 - 【請求項７】 請求項１に記載のフィードフォワード線
形化装置を有することを特徴とする集積回路。 - 【請求項８】 パワー増幅器（６２）によって入力信号
を増幅するフィードフォワード線形化器（６０）で用い
られる信号キャンセル遅延回路（１２０）において、 前記線形化器は、信号キャンセル回路（８６）およびエ
ラーキャンセル回路（８８）を有し、前記信号キャンセ
ル遅延回路は、該信号キャンセル回路に含まれ、 前記入力信号を受け取り、各タップ遅延素子が前記入力
信号の遅延バージョンを出力する直列接続された複数の
タップ遅延素子（１１２）と、 前記入力信号のそれぞれの遅延バージョンにタップ係数
を乗じるようにそれぞれ対応する信号タップ遅延素子に
接続された複数のタップ係数乗算器（９２，９４，９
６）と、 それぞれの前記乗算器の出力ポートに接続され、足し合
わされた信号を前記パワー増幅器に出力する遅延回路加
算器（１３０）とからなることを特徴とする信号キャン
セル遅延回路。 - 【請求項９】 前記タップ遅延素子（１１２）の遅延は
前記入力信号の帯域幅に反比例することを特徴とする請
求項８に記載の信号キャンセル遅延回路。 - 【請求項１０】 前記信号キャンセル回路（８６）は、 前記信号キャンセル遅延回路（１２０）および前記パワ
ー増幅器（６２）を介して信号キャンセル加算器（６
８）へ前記入力信号を伝送する上側ブランチと、前記信
号キャンセル加算器へ前記入力信号を伝送する下側ブラ
ンチとを有することを特徴とする請求項８に記載の信号
キャンセル遅延回路。 - 【請求項１１】 前記タップ係数はディジタル信号プロ
セッサ（７６）によって生成されることを特徴とする請
求項１０に記載の信号キャンセル遅延回路。 - 【請求項１２】 前記ディジタル信号プロセッサ（７
６）は、最小平均２乗アルゴリズムに従って前記タップ
係数を計算することを特徴とする請求項１１に記載の信
号キャンセル遅延回路。 - 【請求項１３】 パワー増幅器（６２）によって入力信
号を増幅するフィードフォワード線形化器（６０）で用
いられるエラーキャンセル遅延回路（１３４）におい
て、 前記線形化器は、エラー信号を生成する信号キャンセル
回路（８６）と、該エラー信号に応じて動作する補助増
幅器（７２）を有するエラーキャンセル回路（８８）と
を有し、前記エラーキャンセル遅延回路は、該エラーキ
ャンセル回路に含まれ、 前記エラー信号を受け取り、各タップ遅延素子が前記エ
ラー信号の遅延バージョンを出力する直列接続された複
数のタップ遅延素子（１０８）と、 前記エラー信号のそれぞれの遅延バージョンにタップ係
数βiを乗じるようにそれぞれ対応するタップ遅延素子
に接続された複数のタップ係数乗算器（９８，１０２，
１０４）と、 それぞれの前記乗算器の出力ポートに接続され、足し合
わされた信号を前記補助増幅器に出力する遅延回路加算
器（７４）とからなることを特徴とするエラーキャンセ
ル遅延回路。 - 【請求項１４】 前記エラーキャンセル回路（８８）
は、 前記エラーキャンセル遅延回路（１３４）および前記補
助増幅器（７２）を介してエラーキャンセル加算器（７
４）へ前記エラー信号を伝送する下側ブランチと、 前記エラーキャンセル加算器へ前記パワー増幅器（６
２）の出力信号を伝送する上側ブランチとを有すること
を特徴とする請求項１３に記載のエラーキャンセル遅延
回路。 - 【請求項１５】 前記タップ係数はディジタル信号プロ
セッサ（７６）によって生成されることを特徴とする請
求項１４に記載のエラーキャンセル遅延回路。 - 【請求項１６】 μ（β）（ただし、μに下付き添字と
してβを付けた記号と、μ（β）とは同じものを指
す。）を、前記最小平均２乗計算器（８０）によって用
いられるステップサイズとし、Ｖoを、前記線形化装置
の出力信号を表す信号サンプルとし、Ｖdを、前記エラ
ー信号を表す信号サンプルとし、Ｍを、前記エラーキャ
ンセル遅延回路（１３４）内のタップ遅延素子（１０
８）の数とし、τを、前記エラーキャンセル遅延回路内
の各タップ遅延素子の遅延とし、１／Ｔを、信号のサン
プリングレートとし、変数ｔは前記エラーキャンセル回
路における遅延補正を表し、ｃは複素スケール変数であ
るとして、前記ディジタル信号プロセッサ（７６）は、
最小平均２乗係数更新ベクトル 【数１４】 を、次の形のｓｉｎｃ関数 【数１５】 として定義されるβiのサブセット上に射影することに
よって、制約された最小平均２乗アルゴリズムに従って
前記タップ係数βiを計算することを特徴とする請求項
１５に記載のエラーキャンセル遅延回路。 - 【請求項１７】 エラー信号を生成する信号キャンセル
回路（８６）と、該エラー信号に応じて動作する補助増
幅器（７２）を有するエラーキャンセル回路（８８）と
を有し、パワー増幅器（６２）によって入力信号を増幅
するフィードフォワード線形化器（６０）による線形化
方法において、 前記入力信号の複数の遅延バージョンを生成する遅延ス
テップと、 前記入力信号の各遅延バージョンに信号キャンセルタッ
プ係数を乗じる乗算ステップと、 前記乗算ステップの結果の信号を足し合わせた信号を前
記パワー増幅器に供給するステップとからなることを特
徴とする線形化方法。 - 【請求項１８】 前記遅延ステップは、前記入力信号の
帯域幅に反比例する遅延だけ前記入力信号を遅延させる
ステップを含むことを特徴とする請求項１７に記載の方
法。 - 【請求項１９】 上側ブランチを介して前記入力信号を
信号キャンセル加算器（６８）へ伝送するステップと、 下側ブランチを介して前記入力信号を前記信号キャンセ
ル加算器へ伝送するステップとをさらに有することを特
徴とする請求項１８に記載の方法。 - 【請求項２０】 ディジタル信号プロセッサ（７６）に
よって前記タップ係数を生成するステップをさらに有す
ることを特徴とする請求項１９に記載の方法。 - 【請求項２１】 最小平均２乗アルゴリズムに従って前
記タップ係数を計算するステップをさらに有することを
特徴とする請求項１９に記載の方法。 - 【請求項２２】 前記エラー信号の複数の遅延バージョ
ンを生成するステップと、 前記エラー信号の各遅延バージョンにタップ係数を乗算
するステップと、 乗算後のエラー信号を足し合わせた信号を前記補助増幅
器（７２）に供給するステップとをさらに有することを
特徴とする請求項１７に記載の方法。 - 【請求項２３】 前記エラーキャンセル回路（８８）の
下側ブランチを介して前記エラー信号をエラーキャンセ
ル加算器（７４）へ伝送するステップと、 前記エラーキャンセル回路の上側ブランチを介して前記
パワー増幅器（６２）の出力信号を前記エラーキャンセ
ル加算器へ伝送するステップとをさらに有することを特
徴とする請求項２２に記載の方法。 - 【請求項２４】 μ（β）（ただし、μに下付き添字と
してβを付けた記号と、μ（β）とは同じものを指
す。）を、前記最小平均２乗計算器（８０）によって用
いられるステップサイズとし、Ｖoを、前記線形化装置
の出力信号を表す信号サンプルとし、Ｖdを、前記エラ
ー信号を表す信号サンプルとし、Ｍを、前記エラーキャ
ンセル遅延回路（１３４）内のタップ遅延素子（１０
８）の数とし、τを、前記エラーキャンセル遅延回路内
の各タップ遅延素子の遅延とし、１／Ｔを、信号のサン
プリングレートとし、変数ｔは前記エラーキャンセル回
路における遅延補正を表し、ｃは複素スケール変数であ
るとして、前記ディジタル信号プロセッサ（７６）は、
最小平均２乗係数更新ベクトル 【数１６】 を、次の形のｓｉｎｃ関数 【数１７】 として定義されるβiのサブセット上に射影することに
よって、制約された最小平均２乗アルゴリズムに従って
前記タップ係数βiを計算するステップをさらに有する
ことを特徴とする請求項２３に記載の方法。
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