JPH11337972A - アクティブマトリックス型液晶表示パネル及びその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力を可及的に低減するようにしたアク
ティブマトリックス型液晶パネル及びその駆動方法の提
供を目的とする。 【構成】 基板１１上に、走査信号を伝達する複数の走
査線Ｙと、画像信号を伝達する複数のデータ線Ｘとがそ
れぞれ直交するように設けらる。走査線Ｙと複数のデー
タ線Ｘとの各交差点に対応して、画素スイッチング素子
１６と、画素スイッチング素子１６を介して前記データ
線に接続された画素電極１５とが設けられる。画素スイ
ッチング素子１６は、多結晶シリコンを主成分とする半
導体層より構成される薄膜トランジスタであり、液晶パ
ネルの垂直方向のドット数をＭとし、水平方向のドット
数をＮとした場合に、ｎを自然数とすると、前記走査線
数はｎ・Ｍからなり、且つ、前記データ線数はＮ／ｎか
らなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＡＶ（Au
dio Vidual) 機器や、ＯＡ(Office Automation)機器な
どに適用されるアクティブマトリックス方式の駆動回路
を備えた液晶表示パネル及びその駆動方法に関する。

【０００２】

【従来の技術】従来より、アクティブマトリクス型の液
晶表示装置には、各画素電極に印加される電圧を断接す
る画素スイッチング素子として、ガラス基板上に形成さ
れたアモルファスシリコンから構成される薄膜トランジ
スタ（ａ−Ｓｉ−ＴＦＴ）が用いられている。一方、画
素電極に印加される画像信号電圧等を出力する駆動回路
（ドライバ回路）は、上記スイッチング素子よりも高速
な動作等が必要とされ、上記のようなａ−Ｓｉ−ＴＦＴ
では、十分な特性が得られないため、単結晶シリコンを
用いて構成されるドライバＩＣチップを基板に実装し
た、いわゆる外付けの駆動回路により液晶表示パネルを
駆動している。

【０００３】しかしながら、ａ−Ｓｉの移動度は０．５
〜１ｃｍ² ／Ｖ・ｓｅｃであり、今後液晶表示パネルの
画素数が増大した場合、画素ＴＦＴをＯＮする時間が極
めて短くなり、画素への書き込み能力が不足する。そこ
で、近年、ａ−Ｓｉに代えて、ポリシリコンから構成さ
れる薄膜トランジスタ（ｐ−Ｓｉ−ＴＦＴ）を用いる技
術が開発されている。このようなｐ−Ｓｉ−ＴＦＴの移
動度はａ−Ｓｉ−ＴＦＴに比較して１桁から２桁以上高
いため、画素への充電能力が高くなる。従って、液晶表
示パネルの高精細化が進むにつれて、画素ＴＦＴをｐ−
Ｓｉで形成することは、有利である（FPD Expo Forum 9
7 、2-14）。さらにｐ−Ｓｉ−ＴＦＴは、この高移動度
により、画素スイッチング素子としてのｐ−Ｓｉ−ＴＦ
Ｔと同一のプロセスでガラス基板に形成されたｐ−Ｓｉ
−ＴＦＴによって駆動回路を構成することができる。

【０００４】このような回路を内蔵したｐ−Ｓｉのアク
ティブマトリクス型液晶表示装置の駆動は、一般に、特
公平４−３５５２号公報に開示されているように、時間
的に連続して送られてくる映像信号をアナログスイッチ
を順次スイッチングして、各画素列の信号線に取り込む
点順次駆動で行われる。このような点順次駆動方式の液
晶表示パネルの駆動回路は、各ソースラインに接続する
アナログスイッチと、このアナログスイッチをオンにす
るパルスをドットタイミング信号で順番に送るシフトレ
ジスタとにより構成されており、回路構成が簡単であ
る。しかしながら、画面の解像度が上がりサイズが大き
くなると、アナログスイッチのＯＮ期間内にデータ線へ
の書き込みが不十分になるという問題が生じる。なぜな
ら、１フレーム周期は一定であるため、画面の解像度が
上がりサイズが大きくなると、ドットタイミング信号の
周波数が上がる。一方、各信号線の時定数は長くなる。
よって、アナログスイッチをオンにする時間が時定数に
対して短くなるからである。

【０００５】そこで、このような高い駆動周波数を必要
とするパネルに対しては、映像信号を液晶表示パネルに
入力する前に分割することによって信号線に対する書き
込み時間を長くする方法がとられている。しかしなが
ら、大画面化、高精細化に伴ってビデオ信号の分割数が
増えた場合、外部回路の負担が大きくなり、パネルモジ
ュール全体として考えた場合に回路規模においてもコス
トにおいても不利になる。例えば、解像度が１０２４×
７６８×３（ＸＧＡ）の１２．１型パネルにおける信号
線の分割数と書き込み時間の関係を図１３に示す。映像
信号を伝達するソース信号線に対し９９％の充電率を想
定すると、ソースラインの時定数の４．６倍の時間が必
要となり、この場合は７００ｎｓｅｃ以上の書き込み時
間が必要となる。従って、ＸＧＡ仕様の液晶表示パネル
のドットクロック（１５．７６ｎｓｅｃ）を考慮する
と、ＲＧＢそれぞれに対してデータを４５分割以上行う
必要がある。

【０００６】このように、データの分割による方法で
は、外部回路の負担が大きくなる等の問題が生じる。そ
こで、ｐ−Ｓｉ液晶表示パネルでは、点順次駆動に代わ
り線順次駆動が採用されている。このような線順次駆動
方式の駆動回路は、具体的には、例えば図１４に示すよ
うにｐチャネルＴＦＴ５０と、ｎチャネルＴＦＴ５１と
から成る多数のＣＭＯＳ（Complimentary Metal Oxside
Silicon）インバータ５２などによってシフトレジスタ
やラッチ素子等が形成されて構成されている。

【０００７】

【発明が解決しようとする課題】上記の如く、ｐ−Ｓｉ
−ＴＦＴを用いて、且つ線順次駆動を行う液晶表示パネ
ルは、画素への充電能力が高く、しかも映像信号の分割
を必要としない。しかしながら、ｐ−Ｓｉ−ＴＦＴの特
性及び電源配線の配線抵抗に起因して、各シフトレジス
タ等に供給される電源電圧の電圧降下が生じるため、駆
動回路の占める消費電力の増加が問題となる。特に、近
年の画素数の増大に伴って、消費電力の低減は、液晶表
示パネルの重要課題となっている。尚、駆動回路は、デ
ータ線駆動回路と、走査線駆動回路とがあるが、走査線
駆動回路は、走査線に走査パルスを順次出力すればよい
ので、ラッチ素子やデジタル／アナログ変換回路等が不
要であり、データ線駆動回路に比べて回路構成が簡単で
あり、そのため、電力消費の観点からは、データ線駆動
回路における電力消費に比べて、走査線駆動回路での電
力消費は殆ど問題とならない程度である。参考までにａ
−Ｓｉを使い、周辺駆動回路を外付けの駆動回路で構成
した場合の、一般的な１２．１型ＸＧＡパネルの消費電
力の内訳を図１５に示す。この図１５より明らかなよう
に、バックライトを除く液晶表示パネルの消費電力の内
訳のほぼ６０％がデータ線駆動回路の消費電力で占めら
れている。今後、液晶表示パネルの高精細化が進に従
い、データ線駆動回路の本数はますます増加する。従っ
て、今後低消費電力の液晶表示パネル実現のためには、
このデータ線駆動回路における消費電力の課題を解決す
る必要がある。

【０００８】上記課題は、周辺駆動回路をポリシリコン
で一体化して形成する液晶表示パネルにおいては、その
課題はさらに大きくなる。この理由を以下に詳述する。
一般的にｐ−Ｓｉ−ＴＦＴは、上記のようにａ−Ｓｉ−
ＴＦＴよりも高速な移動速度が得られるものの、図１６
に示すように、ＩＣチップなどを構成する単結晶シリコ
ンを用いたトランジスタに比較して、ＯＦＦ時電流及び
サブスレッシュホールド領域で流れる電流値が大きい
（Integrated driver curcuits for active matrix Liq
uid crystal displays 104 Displays volume 14 Numbe
r 2 1993）。この原因としてはポリシリコン中でのグレ
インバウンダリ準位を介したキャリヤのホッピング（Me
morandum No. UCB/ERL M93/82 ）、あるいはゲート絶縁
層中に存在するイオンによる固定電荷の影響（Memorand
um No. UCB/ERL M93/82 ）によるものと推測されてい
る。このため、ＣＭＯＳインバータのスイッチングの際
に、サブスレッシュホールド領域におけるドレイン電流
の増加に伴って、大きな貫通電流が流れる。

【０００９】より詳しくは、図１７及び以下に示すよう
な動作によって貫通電流が流れる。 （１）入力電圧（ゲート電圧）Ｖｉｎが０Ｖの場合に
は、ｐチャネルＴＦＴは導通状態、ｎチャネルＴＦＴは
非導通状態になり、出力電圧Ｖｏｕｔはハイレベル（５
Ｖ＝Ｖｄｄ）になる。この状態では、ｐチャネルＴＦＴ
のソースからｎチャネルＴＦＴのドレインにかけての貫
通電流（直流パス電流）はほとんど流れない。 （２）入力電圧Ｖｉｎが上昇して、ｎチャネルＴＦＴの
しきい値電圧Ｖｔｈ（ｎ）（電圧Ａ）を越え、電圧Ｂに
なるまでは、ｐチャネルＴＦＴは飽和動作領域でほぼ導
通状態が維持されるとともに、ｎチャネルＴＦＴは非飽
和動作領域で、入力電圧Ｖｉｎに応じたドレイン電流が
流れ始めるため、貫通電流が徐々に増大するとともに、
出力電圧Ｖｏｕｔが徐々に低下する。 （３）入力電圧Ｖｉｎがさらに上昇して、電圧Ｂから電
圧Ｄになるまでの間は、ｐ，ｎチャネルＴＦＴが共に非
飽和動作領域で入力電圧Ｖｉｎに応じたドレイン電流が
流れるため、電圧Ｃのときに貫通電流が最大になるとと
もに、出力電圧Ｖｏｕｔが急激に低下する。 （４）入力電圧Ｖｉｎが電圧Ｄを越えると、ｐチャネル
ＴＦＴは、やはり非飽和動作領域で、入力電圧Ｖｉｎに
応じたドレイン電流が流れるとともに、ｎチャネルＴＦ
Ｔは飽和動作領域になってほぼ導通状態になり、貫通電
流が減少するとともに、出力電圧Ｖｏｕｔが漸近的にロ
ーレベル（０Ｖ）に近づく。 （５）入力電圧ＶｉｎがｐチャネルＴＦＴのしきい値電
圧Ｖｔｈ（ｐ）（電圧Ｅ）を越えると、ｐチャネルＴＦ
Ｔは非導通状態、ｎチャネルＴＦＴは導通状態になり、
出力電圧Ｖｏｕｔはローレベル（０Ｖ）になるととも
に、貫通電流はほとんど流れなくなる。

【００１０】このようにして、サブスレッシュホールド
領域におけるドレイン電流の増加は飽和動作状態におけ
る電流値を増加させる。ポリシリコンＴＦＴにおける前
記サブスレシュホールド特性の悪さは、インバータスイ
ッチング時での電源間に流れる電流を増加させる。

【００１１】このインバータのスイッチング時に発生す
る貫通電流が増加した場合、電源ライン等の配線抵抗に
よる電圧降下が大きくなる。電源電圧の電圧降下が増加
した場合、シフトレジスタあるいはラッチの駆動電圧の
マージンが小さくなり結果的に液晶表示パネルの駆動電
圧が高くなる。この影響はパネルの駆動法として前述の
デジタルデータによる線順次駆動を採用した場合、より
この問題は大きくなる。この理由としては、信号線の配
線数が各ビット毎に必要であるため、アナログの点順次
駆動に比較して多いため、それぞれのビットにおけるデ
ータ信号のラッチ回路の電源ラインの数もこれに従って
増加するためである。加えてポリシリコンのしきい値電
圧が高いため、ドライバの駆動電圧は結晶シリコンの駆
動電圧に比較して高くなる。消費電力増加の課題は、今
後の携帯用端末機器、モバイル用コンピュータ、ＰＣ用
液晶表示パネル並びに家庭用のＴＶ表示用に至るまで極
めて大きな課題となる。一例を挙げると、ＰＣ用１２．
１型ＸＧＡ液晶表示パネルは現行ａ−ＳｉＴＦＴを画素
スイッチング素子として、駆動回路を外付けにした場合
では、パネル消費電力は約２Ｗ、ｐ−Ｓｉを用いた駆動
回路一体型で作製した場合の消費電力は２．５Ｗとなっ
ている。

【００１２】本発明は、上記課題に鑑みてなされたもの
であって、消費電力を可及的に低減するようにしたアク
ティブマトリックス型液晶表示パネル及びその駆動方法
の提供を目的とする。

【００１３】

【発明を解決するための手段】上記目的を達成するため
に、本発明のうちで請求項１記載の発明は、基板上に、
走査信号を伝達する複数の走査線と、画像信号を伝達す
る複数のデータ線とがそれぞれ直交するように設けら
れ、且つ、前記複数の走査線と複数のデータ線との各交
差点に対応して、走査線及びデータ線に接続された画素
スイッチング素子と、画素スイッチング素子を介して前
記データ線に接続された画素電極とが設けられた白黒表
示のアクティブマトリックス型液晶表示パネルであっ
て、前記画素スイッチング素子は、多結晶シリコンを主
成分とする半導体層より構成される薄膜トランジスタで
あり、液晶表示パネルの垂直方向の画素数をＭとし、水
平方向の画素数をＮとした場合に、ｎを自然数とする
と、前記走査線数はｎ・Ｍからなり、且つ、前記データ
線数はＮ／ｎからなることをことを特徴とする。

【００１４】上記構成により、データ線の数が１／ｎ倍
となり、データ線駆動回路の数を低減することができ
る。これにより、データ線駆動回路における消費電力を
低減でき、この結果、液晶表示パネル全体として、大幅
な消費電力の低減を実現できる。尚、走査線の数は、ｎ
・Ｍとなり、走査線駆動回路の数は増大することにな
る。しかしながら、データ線駆動回路における消費電力
に比べて、走査線駆動回路における消費電力は、格段に
小さいので、走査線駆動回路が増大しても、消費電力の
増大に殆ど影響しない。それよりも、データ線駆動回路
の数の低減に起因して、大幅な消費電力の低減となる。
よって、液晶表示パネル全体として、大幅な消費電力の
低減が可能となる。

【００１５】また、請求項２記載の発明は、基板上に、
走査信号を伝達する複数の走査線と、画像信号を伝達す
る複数のデータ線とがそれぞれ直交するように設けら
れ、且つ、前記複数の走査線と複数のデータ線との各交
差点に対応して、走査線及びデータ線に接続された画素
スイッチング素子と、画素スイッチング素子を介して前
記データ線に接続された画素電極とが設けられたカラー
表示のアクティブマトリックス型液晶表示パネルであっ
て、前記画素スイッチング素子は、多結晶シリコンを主
成分とする半導体層より構成される薄膜トランジスタで
あり、液晶表示パネルの垂直方向のドット数をＭとし、
水平方向のドット数をＮとした場合に、ｎを自然数とす
ると、前記走査線数はｎ・Ｍからなり、且つ、前記デー
タ線数はＮ／ｎからなることを特徴とする。

【００１６】上記構成により、カラー液晶表示パネルに
おいても、請求項１記載の発明と同様に、データ線数の
低減により、大幅な消費電力の低減となる。

【００１７】また、請求項３記載の発明は、請求項１又
は請求項２記載のアクティブマトリックス型液晶表示パ
ネルにおいて、前記自然数ｎの値が２又は３で有ること
を特徴とする。

【００１８】一般的には、ｎの数が大きいほど効果消費
電力低減の効果は大きくなるが、実際のアクティブマト
リックス基板のレイアウトに従えば、前記自然数ｎの値
が２又は３をとることが現実的である。

【００１９】また、請求項４記載の発明は、請求項３記
載のアクティブマトリックス型液晶表示パネルにおい
て、前記液晶表示パネルを駆動するための走査信号ある
いは映像信号を制御する周辺駆動回路が、前記薄膜トラ
ンジスタ及び画素電極を形成するプロセスと同時に作り
込まれていることを特徴とする。

【００２０】上記構成により、基板上に画素スイッチン
グ素子を形成する際に、同時に駆動回路を形成すること
により、駆動ＩＣチップが不要となり、その分だけコト
スの低減及び製造工程の簡略化を図ることができる。ま
た、駆動回路を基板に一体的に形成した駆動回路内蔵型
の液晶表示パネルにより、薄型化及び狭額縁化の液晶表
示表示装置が可能となる。

【００２１】また、請求項５記載の発明は、請求項１乃
至請求項４のいずれかに記載のアクティブマトリックス
型液晶表示パネルの駆動方法であって、前記薄膜トラン
ジスタをＯＮ状態とする時間Ｔｈが、以下の第１式を満
たすことを特徴とするアクティブマトリックス型液晶表
示パネルの駆動方法。 Ｔｈ≧｛（１／ｆ）−α−β｝／ｎ・Ｍ … （１） 但し、αを垂直ブランキングに相当する時間、βを垂直
同期パルス幅、ｆをフィールド周波数とする。

【００２２】上記構成により、データ線駆動回路の数は
低減されるが、走査線駆動回路はｎ倍となる。従って、
水平駆動周波数は同様にｎ倍で増加し、画素スイッチン
グ素子をＯＮ状態にする時間（アクセス時間）は１／ｎ
となる。しかしながら、画素スイッチング素子が、ポリ
シリコンで形成されるため、その移動度は１０〜１００
ｃｍ² ／Ｖ・ｓｅｃ程度であり、現在使用されている中
大型のアクティブマトリックス液晶表示パネルの画素ス
イッチング素子に使われる材料である非晶質シリコンに
比較して２０〜２００倍程度高い。従って、画素スイッ
チング素子のアクセス時間が短くても十分に書き込み可
能である。尚、時間Ｔｈは、必要とするアクセス時間の
最小値を決めるものであり、これより長くなることは可
能である。

【００２３】

【発明の実施の形態】（実施の形態１）図１は実施の形
態１に係るアクティブマトリクス型液晶表示パネルの斜
視図である。この実施の形態１では、１２．１型ＸＧＡ
のカラー液晶表示パネルの例が示されている。従って、
解像度は、水平方向の画素数が１０２４、垂直方向の画
素数が７６８である。

【００２４】この液晶表示パネルは、第１基板１１と、
第１基板１１に対向する第２基板１２と、第１基板１１
と第２基板１２間に挟持された液晶層（図示せず）とを
有する。第１基板１１及び第２基板１２は、共に、透明
なガラス基板である。第１基板１１の表面には、複数の
走査線Ｙと、各走査線Ｙに直交する複数のデータ線Ｘ
と、各Ｒ（赤色）Ｇ（緑色）Ｂ（青色）ドット毎に設け
られる複数の画素電極１５…と、画素スイッチング素子
１６…とが形成されている。この画素スイッチング素子
１６は、前記走査線Ｙに接続されたゲート電極１６ａ
と、前記データ線Ｘに接続されたソース電極１６ｂと、
前記画素電極１５に接続されたドレイン電極１６ｃとを
有し、前記走査線Ｙの電位により前記データ線Ｘと前記
画素電極１５との導通を制御するポリシリコンにより構
成される薄膜トランジスタ（ＴＦＴ）である。

【００２５】更に、データ線Ｘ及び走査線Ｙの形成領域
の外縁に、駆動電圧をデータ線Ｘを介して導出するデー
タ線駆動回路部１７（図２参照）と、走査線Ｙを介して
画素トランジスタ１６のゲート電極に走査信号を導出す
る走査線駆動回路部１８（図２参照）とが設けられてい
る。また、第２基板１２の内側表面には、カラーフィル
タ１９が形成されており、更にカラーフィルタ１９の内
側表面には、透明導電膜から成る対向電極２０が形成さ
れている。また、前記第２基板１２の外側表面には、偏
光板２１が形成されており、前記第１基板１１の外側表
面には、偏光板２２が形成されている。尚、前記データ
線駆動回路部１７及び走査線駆動回路部１８は、本実施
の形態１では、ＩＣチップ化された個別部品であり、い
わゆる外付け回路であり、この駆動回路部１７，１８
は、コネクタ（図示せず）を介して第１基板１１上の各
走査線Ｙ及びデータ線Ｘに接続されている。

【００２６】図２は実施の形態１に係る液晶表示パネル
の全体構成図である。前述したように、本実施の形態１
の液晶表示パネルの解像度は、水平方向の画素数が１０
２４、垂直方向の画素数が７６８である。そして、水平
方向にＲ（赤色）Ｇ（緑色）Ｂ（青色）が配列され、Ｒ
ＧＢの３ドットで１画素を構成している。よって、液晶
表示パネルの解像度をドット数で表すと、水平方向のド
ット数は１０２４×３＝３０７２であり、垂直方向のド
ット数は７６８となっている。このような水平方向のド
ット数と垂直方向のドット数に応じて、前記画素電極１
５は、第１基板１１上にマトリックス状に配置されてい
る。尚、画素電極を総称するときは、参照符号１５で示
し、画素電極をＲＧＢ毎に個別に示すときは、Ｒ用画素
電極についてはＲ（ｉ，ｊ）、Ｇ用画素電極については
Ｇ（ｉ，ｊ）、Ｂ用画素電極についてはＢ（ｉ，ｊ）で
示すことにする。ここで、Ｒ（ｉ，ｊ）は、ｉ行目で、
且つそのｉ行目に含まれるＲ用画素電極のうちのｊ列目
に位置する画素電極を意味する。また、同様に、Ｇ
（ｉ，ｊ）は、ｉ行目で、且つそのｉ行目に含まれるＧ
用画素電極のうちのｊ列目に位置する画素電極を意味す
る。また、同様に、Ｂ（ｉ，ｊ）は、ｉ行目で、且つそ
のｉ行目に含まれるＢ用画素電極のうちのｊ列目に位置
する画素電極を意味する。例えば、Ｒ（１，２）は、１
行目で、且つその１行目に含まれるＢ用画素電極のうち
の２列目に位置する画素電極を意味する。

【００２７】本実施の形態１では、水平方向のドット数
は１０２４×３＝３０７２であり、垂直方向のドット数
は７６８であるので、画素電極の配置状態は、第１行目
では、Ｒ（１，１），Ｇ（１，１），Ｂ（１，１）；Ｒ
（１，２），Ｇ（１，２），Ｂ（１，２）；…；Ｒ
（１，１０２４），Ｇ（１，１０２４），Ｂ（１，１０
２４）であり、第２行目では、Ｒ（２，１），Ｇ（２，
１），Ｂ（２，１）；Ｒ（２，２），Ｇ（２，２），Ｂ
（２，２）；…；Ｒ（２，１０２４），Ｇ（２，１０２
４），Ｂ（２，１０２４）である。また、最終行である
第７６８行目における画素電極の配置状態は、Ｒ（７６
８，１），Ｇ（７６８，１），Ｂ（７６８，１）；Ｒ
（７６８，２），Ｇ（７６８，２），Ｂ（７６８，
２）；…；Ｒ（７６８，１０２４），Ｇ（７６８，１０
２４），Ｂ（７６８，１０２４）である。ここで、本実
施の形態１においては、従来例と異なり、データ線Ｘ及
び走査線Ｙの本数が以下の条件に基づいて決定されてい
る。即ち、本発明の液晶表示パネルでは、水平方向のド
ット数がＮ個で、垂直方向のドット数がＭ個であると
き、ｎを自然数として、データ線Ｘの本数はＮ／ｎ、走
査線Ｙの本数はｎ・Ｍに構成する。よって、本実施の形
態１では、ｎ＝２とし、且つ、Ｎ＝３０７２、Ｍ＝７６
８であるので、データ線Ｘの本数は、３０７２／２＝１
５３６とされ、走査線Ｙの本数は、２×７６８＝１５３
６とされている。尚、データ線を総称するときは、参照
符号Ｘで示し、データ線を個別に示すときは参照符号Ｘ
に数字を添えて示すことにする。例えば、第１列のデー
タ線の場合には、Ｘ１で示す。同様に、走査線を総称す
るときは、参照符号Ｙで示し、走査線を個別に示すとき
は参照符号Ｙに数字を添えて示すことにする。例えば、
第１列のデータ線の場合には、Ｙ１で示す。

【００２８】また、本実施の形態１におけるデータ線駆
動回路部１７は、データ線Ｘの本数に応じて１５３６個
のデータ線駆動回路Ａ１，Ａ２，…，Ａ１５３６（総称
するときは参照符号Ａで示す）から構成されており、ま
た、走査線駆動回路１８は、走査線Ｙの本数に応じて１
５３６個の走査線駆動回路Ｂ１，Ｂ２，…，Ｂ１５３６
（総称するときは参照符号Ｂで示す）から構成されてい
る。このように、データ線Ｘの本数を低減し、従ってデ
ータ線駆動回路Ａの個数を低減することにより、消費電
力の大部分を占めるデータ線駆動回路Ａに関する電力を
大幅に低減することができる。

【００２９】本実施の形態１においては、上記のように
データ線Ｘ及び走査線Ｙの個数が、従来例とは異なり、
データ線ＸはＮ／２とされ、走査線Ｙは２・Ｍとされて
いる。従って、このデータ線Ｘ及び走査線Ｙの個数に応
じて、画素電極との接続構造が、従来例と異なる。即
ち、データ線Ｘは、各画素電極１５毎に設けられている
のではなく、左右両端のデータ線Ｘ１とデータ線Ｘ１５
３６を除いて、各行毎に隣接するデータ線Ｘ間に２つの
画素電極１５が配置されており、１のデータ線は両側の
画素電極１５に接続されている。尚、データ線Ｘ１とデ
ータ線Ｘ１５３６は、従来例と同様に各行毎に１つの画
素電極１５に接続されている。

【００３０】例えば、データ線Ｘ３とデータ線４につい
て説明すると、データ線Ｘ３とデータ線４との間には、
第５列目の画素電極と第６列目の画素電極とが配置され
ている。そして、データ線Ｘ３は、第１行目においては
Ｒ（１，２），Ｇ（１，２）に、第２行目においてはＲ
（２，２），Ｇ（２，２）に接続され、以下同様に両側
の画素電極にそれぞれ接続されている。データ線Ｘ４
も、データ線Ｘ３と同様に、第１行目においてはＢ
（１，２），Ｒ（１，３）に、第２行目においてはＢ
（２，２），Ｒ（２，３）に接続され、以下同様に両側
の画素電極にそれぞれ接続されている。

【００３１】また、各走査線Ｙは、上下両端の走査線Ｙ
１と走査線Ｙ１５３６を除いて、上下画素電極間に、２
つの走査線ＹＲが配置されており、この２つの走査線Ｙ
のうちの上側走査線Ｙは上側の画素電極行のうちの１個
おきの画素電極毎に接続されている。２つの走査線Ｙの
うちの下側走査線Ｙは下側の画素電極行のうちの１個お
きの画素電極毎に接続されている。尚、第１列目及び最
終列である第１５３６行目は除く。例えば、走査線Ｙ２
と走査線Ｙ３について説明すると、走査線Ｙ２と走査線
Ｙ３は、第１行目の画素電極と第２行目の画素電極間に
配置されている。そして、走査線Ｙ２は、第２行目に配
置されている画素電極のうちの１個おきの画素電極、即
ち、Ｂ（１，１），Ｇ（１，２），Ｒ（１，３），…に
接続されている。また、走査線Ｙ３は、第３行目に配置
されている画素電極のうちの１個おきの画素電極、即
ち、Ｂ（２，１），Ｇ（２，２），Ｒ（２，３），…に
接続されている。

【００３２】図３は液晶表示パネルに与えられる映像信
号の波形図であり、図４は本実施の形態１に係る液晶表
示パネルの駆動動作のタイミングチャートである。先
ず、本実施の形態１において、ＴＦＴ１６のＯＮ時間
（アクセス時間）Ｔｈは、以下の第１式により、Ｔｈ＝
１０．４４μｓｅｃに設定されている。 Ｔｈ＝｛（１／ｆ）−α−β｝／（ｎ・Ｍ）…（１）

【００３３】ここで、ｆはフィールド周波数、Ｍは垂直
方向の画素数、Ｎは水平方向の画素数、走査線数はｎを
自然数、αを垂直ブランキングに相当する期間（図３の
期間α１にα２を加算した期間）、βを垂直同期パルス
幅（図３参照）とする。尚、図３において、参照符号Ｐ
は水平同期パルスを示す。ここで本実施の形態１では、
α＝５６０μｓｅｃ、β＝８０μｓｅｃとして、Ｔｈを
算出した。

【００３４】このようなアクセス時間Ｔｈによっても、
画素電極への書き込みが十分に得られる。この理由を図
５を参照して説明する。但し、この図５は、ｎ＝１の場
合の液晶表示パネルについての解像度とアクセス時間に
おける充電率との関係を示したものである。図５におい
て、実線は従来例を、破線は本発明を示す。横軸に液晶
表示パネルの画素数（解像度）、縦軸にアクセス期間終
了時における画素の充電率を示している。パラメータと
しては、画素スイッチング素子（画素ＴＦＴ）の移動度
をとっている。アクセス期間終了時における充電率は基
本的に１００％必要である。ここで、非晶質シリコンの
移動度は最大０．５ｃｍ² ／Ｖ・ｓｅｃであるので、画
素ＴＦＴとして非晶質シリコンを用いた場合は、ライン
Ｍ１から判断すると、ＵＸＧＡ（１６００＊ＲＧＢ＊１
２００）が限界であり、従って、仮に画素ＴＦＴとして
非晶質シリコンを用いて本発明に係る液晶表示パネルを
構成した場合には、ラインＭ２から判断すると、ＶＧＡ
（６４０×ＲＧＢ×４８０）からＳＶＧＡ（８００×Ｒ
ＧＢ×６００）が限界である。しかしながら、ラインＭ
３から判断すれば、従来例の構成で且つ画素をポリシリ
コンで構成した場合、移動度が高いため、例えば、移動
度が１０ｃｍ² ／Ｖ・ｓｅｃ以上であれば、アクセス時
間が１μｓｅｃでも十分に画素への書き込みが可能であ
る。従って、画素をポリシリコンで構成した本発明に係
る液晶表示パネルにおいても、ラインＭ４から判断すれ
ば、ＵＸＧＡ〜ＱＸＧＡ（２０４８×ＲＧＢ×１５３
６）においても十分対応可能であることが理解される。
よって、上記第１式により算出されたアクセス時間で十
分に画素電極を充電することができる。

【００３５】以下、Ｔｈ＝１０．４４μｓｅｃの条件下
での液晶表示パネルの駆動動作について、データ線Ｘ２
〜Ｘ５を例にして説明する。先ず、データ線駆動回路Ａ
２は、図４（ｆ）に示すように、時刻ｔ１から時刻ｔ２
の期間において、データ線Ｘ２にＧ（１，１）に関する
駆動電圧を出力する。データ線駆動回路Ａ３は、図４
（ｇ）に示すように、時刻ｔ１から時刻ｔ２の期間にお
いて、データ線Ｘ３にＲ（１，２）に関する駆動電圧を
出力する。同様に、図４（ｈ）及び図４（ｉ）にそれぞ
れ示すように、データ線駆動回路Ａ４は、データ線Ｘ４
にＢ（１，２）に関する駆動電圧を、データ線駆動回路
Ａ５はデータ線Ｘ５にＧ（１，３）に関する駆動電圧
を、それぞれ出力する。一方、データ線駆動回路Ａの電
圧印加に同期して、走査線駆動回路Ｂは、走査パルスを
図４（ａ）〜（ｅ）に示すよう、各走査線Ｙに順次出力
する。尚、この走査パルスの間隔Ｔｈは、ＴＦＴのＯＮ
時間に相当する。

【００３６】具体的には、図４（ａ）に示すように、時
刻ｔ１から時刻ｔ２までの期間、走査線駆動回路Ｂ１
は、走査線Ｙ１に走査パルスを出力する。これにより、
走査線Ｙ１に接続されている画素スイッチング素子１６
がＯＮとなり、データ線Ｘを介して駆動電圧が書き込ま
れる。次の、時刻ｔ２から時刻ｔ３までの期間において
は、図４（ｆ）〜図４（ｉ）に示すＢ（１，１），Ｇ
（１，２），Ｒ（１，３），Ｂ（１，３）に関する駆動
電圧が出力され、図４（ｂ）に示すように、走査線Ｙ２
に走査パルスが出力されることにより、対応する画素電
極に上記の駆動電圧が書き込まれる。このように動作
が、各行毎に行われ、１フィールド期間に１画像が表示
画面に表示される。

【００３７】上記実施の形態１の液晶表示パネルについ
て、本発明者が消費電力を測定したので、その結果を図
６に示す。この図６より明らかなように、データ線駆動
回路が、従来例と比べて約１／２になることに伴い、ほ
ぼこの部分（従来例では１．２Ｗ）での消費電力が約
０．６Ｗに削減できた。また、トータルの消費電力は、
１．４Ｗであり、大幅に消費電力が削減されていること
が認められる。

【００３８】（実施の形態２）図７は実施の形態２に係
る液晶表示パネルの全体構成図である。この実施の形態
２は、実施の形態１と類似対応する部分には同一の参照
符号を付して、説明は省略する。この実施の形態２で
は、実施の形態１と異なる点は、ＲＧＢが垂直方向に配
列されて１画素を構成している点が、実施の形態１と異
なる。即ち、ｎ＝３の場合である。よって、水平方向の
ドット数は１０２４であり、垂直方向のドット数は７６
８×３＝２３０４であり、従って、データ線Ｘは１０２
４本、データ線駆動回路Ａは１０２４個、走査線Ｙは２
３０４本、走査線駆動回路Ｂは２３０４個である。ま
た、画素スイッチング素子１６のアクセス時間Ｔｈは、
上記（１）式より６．９６μｓｅｃとなる。

【００３９】図８は実施の形態２に係る液晶表示パネル
のタイミングチャートである。先ず、時刻ｔ１から時刻
ｔ２の期間において、図８（ｆ）に示すようにデータ線
Ｘ１にＲ（１，１）に関する駆動電圧、図８（ｇ）に示
すようにデータ線Ｘ２にＲ（１，２）に関する駆動電
圧、図８（ｈ）に示すようにデータ線Ｘ３にＲ（１，
３）に関する駆動電圧、図８（ｉ）に示すようにデータ
線Ｘ４にＲ（１，４）に関する駆動電圧が、出力され
る。一方、データ線駆動回路Ａの電圧印加に同期して、
図８（ａ）に示すように、時刻ｔ１から時刻ｔ２までの
期間、走査線駆動回路Ｂ１は、走査線Ｙ１に走査パルス
を出力する。これにより、第１行目の画素電極に接続さ
れている画素スイッチング素子１６がＯＮとなり、各画
素電極に駆動電圧が書き込まれる。

【００４０】次の、時刻ｔ２から時刻ｔ３までの期間に
おいては、図８（ｆ）〜図８（ｉ）に示すＧ（１，
１），Ｇ（１，２），Ｇ（１，３），Ｇ（１，４）に関
する駆動電圧が出力され、更に、図８（ｂ）に示すよう
に、走査線Ｙ２に走査パルスが出力される。これによ
り、上記駆動電圧が対応する画素電極に書き込まれる。
このように動作が、各行毎に行われ、１フィールド期間
に１画像が表示画面に表示される。

【００４１】本実施の形態２についても、実施の形態１
と同様に消費電力を測定した。その結果、従来例に比べ
て、データ線駆動回路において消費される電力が約０．
４Ｗに削減できた。また、液晶表示パネルトータルの消
費電力は、１．２Ｗとなり、さらに消費電力の削減効果
が大きくなった。

【００４２】また、本実施の形態２では、ＲＧＢが垂直
方向に配列されて１画素を構成しているので、例えば図
８（ｆ）〜（ｉ）に明らかに示すように、データ線Ｘに
ＲＧＢの順序に駆動電圧を印加していけばよいので，実
施の形態１に比べて、データ線駆動回路Ａのデータ処理
が容易であるという利点を有する。

【００４３】（実施の形態３）図９は実施の形態３に係
る液晶表示パネルの全体構成図であり、図１０はデータ
線駆動回路部の具体的な構成を示すブロック図である。
この実施の形態３では、データ線駆動回路部１７及び走
査線駆動回路部１８は、基板１１上に画素スイッチング
素子１６と同一プロセスで作り込まれた、いわゆる内蔵
駆動回路である。このように、駆動回路を基板に一体化
することにより、ＩＣチップ化された外付け駆動回路の
場合に比べて、駆動回路の材料費を低減することができ
るとともに、ＩＣチップを基板に実装する必要がなくな
り、実装コストの低減を図ることができる。尚、スイッ
チング素子として基板に形成されるｐ−Ｓｉ−ＴＦＴ
は、その移動度が５０ｃｍ² ／Ｖ・ｓｅｃ程度の特性の
ものが使用される。前記データ線駆動回路部１７は、図
１０に示すように、シフトレジスタ３０と、デジタルデ
ータＤ０〜Ｄ５をラッチする１０２４個の第１ラッチ回
路３１…と、第１ラッチ回路３１…の出力をラッチする
１０２４個の第２ラッチ回路３２…と、１０２４個のデ
ジタル／アナログ変換回路３３…とから構成されてい
る。

【００４４】図１１及び図１２は実施の形態３の駆動回
路のタイミングチャートである。先ず、図１１（ｃ）に
示すスタートパルスＳＴがシフトレジスタ３０に入力さ
れると、図１１（ａ）に示すドットクロックＣＬ１と反
転ドットクロックＣＬ２のタイミングに応じて、シフト
レジスタ３０は、図１１（ｄ）に示すように、各出力ラ
インＳ１〜Ｓ１０２４に順次ラッチパルスを出力する。
これにより、図１１（ｅ）に示すデジタルデータＤ０〜
Ｄ５が、図１２（ａ）に示すように、各第１ラッチ回路
３１…に順次ラッチされる。こうして、１行分のデジタ
ルデータが第１ラッチ回路３１…にラッチされると、図
１２（ｇ）に示すように、ラッチパルスＬＰが各第２ラ
ッチ回路３２…に同時に出力され、図１２（ｈ）に示す
ように、第２ラッチ回路３２…に１行分のデジタルデー
タがラッチされる。これにより、各第２ラッチ回路３２
…毎にラッチされたデジタルデータは、図１２（ｉ）に
示すように、デジタル／アナログ変換回路３３…に与え
られて、デジタル／アナログ変換回路３３…から、入力
デジタルデータに対応する駆動電圧が各データ線Ｘ１〜
Ｘ１０２４に出力される。一方、このような駆動電圧が
データ線Ｘ１〜Ｘ１０２４へ出力されるのに同期して、
走査線駆動回路Ｂ１から走査パルスが走査線Ｙ１に出力
され、画素スイッチング素子１６がＯＮとなって、画素
電極に駆動電圧が書き込まれる。その後、上記の第１行
に関する動作と同様な動作が第２３０４行まで行われ、
１フィールドの走査が終了し、映像信号の１フィールド
分の画像が表示される。

【００４５】本実施の形態３についても、実施の形態２
と同様に消費電力を測定した。その結果、ｎ＝１即ち現
行の場合の内蔵データ線駆動回路の消費電力は１．７Ｗ
であり、この部分が０．６３Ｗにまで減少した。従っ
て、液晶表示パネルトータルの消費電力は、１．８３Ｗ
となり、画素スイッチング素子がａ−ＳｉＴＦＴで駆動
回路が外付けの場合よりも消費電力を大幅に削減するこ
とができた。尚、本実施の形態３では、ｎ＝３の場合の
例を示したが、ｎ＝２、即ち実施の形態１においてデー
タ線駆動回路部１７及び走査線駆動回路部１８を実施の
形態３と同様に基板１１に一体的に形成した内蔵駆動回
路としてもよい。

【００４６】（実施の形態４）上記実施の形態１〜実施
の形態３では、カラー液晶表示パネルについて説明した
けれども、本発明は、これに限定されるものではなく、
白黒表示の液晶表示パネルについても好適に実施するこ
とができる。尚、データ線Ｘ及び走査線Ｙの本数は、上
記のカラー表示の場合にはドット数に基づいたけれど
も、白黒表示の液晶表示パネルの場合には、画素数に基
づいて、データ線Ｘ及び走査線Ｙの本数を決定する。即
ち、垂直方向の画素数をＭとし、水平方向の画素数をＮ
とした場合に、ｎを自然数とすると、走査線数は、ｎ・
Ｍからなり、データ線数はＮ／ｎからなるように構成さ
れている。また、データ線数及び走査線数に応じて、デ
ータ線駆動回路Ａは、Ｎ／ｎ個で、走査線駆動回路Ｂは
ｎ・Ｍ個に構成されている。

【００４７】（その他の事項）上記実施の形態１〜３で
は、画素スイッチング素子１６のアクセス時間Ｔｈは、
第１式に基づいて算出したけれども、画素の充電率を上
げるため、この以上の時間に設定することも可能であ
る。

【００４８】

【発明の効果】以上のように、本発明によれば、アクテ
ィブマトリックス型液晶表示パネルの消費電力を大幅に
低減することが可能となる。

【図面の簡単な説明】

【図１】実施の形態１に係るアクティブマトリクス型液
晶表示パネルの斜視図である。

【図２】実施の形態１に係る液晶表示パネルの全体構成
図である。

【図３】液晶表示パネルに与えられる映像信号の波形図
である。

【図４】本実施の形態１に係る液晶表示パネルの駆動動
作のタイミングチャートである。

【図５】総画素数（パネル解像度）と画素充電率の関係
を示すグラフである。

【図６】本発明の実施形態１に係る液晶表示パネルの消
費電力の内訳である。

【図７】実施の形態２に係る液晶表示パネルの全体構成
図である。

【図８】本実施の形態２に係る液晶表示パネルの駆動動
作のタイミングチャートである。

【図９】実施の形態３に係る液晶表示パネルの全体構成
図である。

【図１０】データ線駆動回路部の具体的な構成を示すブ
ロック図である。

【図１１】実施の形態３の駆動回路のタイミングチャー
トである。

【図１２】実施の形態３の駆動回路のタイミングチャー
トである。

【図１３】従来の駆動回路一体型の１２．１型ＸＧＡパ
ネルの信号線の分割数と書き込み時間の関係を示すグラ
フである。

【図１４】ＣＭＯＳインバータの構成を示す回路図であ
る。

【図１５】従来の駆動回路一体型アクティブマトリック
ス液晶表示パネルの消費電力の内訳である。

【図１６】ポリシリコン薄膜トランジスタ及び単結晶シ
リコントランジスタの特性を示すグラフである。

【図１７】ポリシリコン薄膜トランジスタを用いたＣＭ
ＯＳインバータにおける貫通電流の大きさを示すグラフ
である。

【符号の説明】

Ｘ：データ線 Ｙ：走査線 １１，１２：基板 １５：画素電極 １６：画素スイッチング素子 １７：データ線駆動回路部 １８：走査線駆動回路部 Ａ ：データ線駆動回路 Ｂ ：走査線駆動回路 Ｒ（１，１）… ：Ｒ用画素電極 Ｇ（１，１）… ：Ｇ用画素電極 Ｂ（１，１）… ：Ｂ用画素電極

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板上に、走査信号を伝達する複数の走
   査線と、画像信号を伝達する複数のデータ線とがそれぞ
   れ直交するように設けられ、且つ、前記複数の走査線と
   複数のデータ線との各交差点に対応して、走査線及びデ
   ータ線に接続された画素スイッチング素子と、画素スイ
   ッチング素子を介して前記データ線に接続された画素電
   極とが設けられた白黒表示のアクティブマトリックス型
   液晶表示パネルであって、 前記画素スイッチング素子は、多結晶シリコンを主成分
   とする半導体層より構成される薄膜トランジスタであ
   り、 液晶表示パネルの垂直方向の画素数をＭとし、水平方向
   の画素数をＮとした場合に、ｎを自然数とすると、前記
   走査線数はｎ・Ｍからなり、且つ、前記データ線数はＮ
   ／ｎからなることを特徴とするアクティブマトリックス
   型液晶表示パネル。
2. 【請求項２】 基板上に、走査信号を伝達する複数の走
   査線と、画像信号を伝達する複数のデータ線とがそれぞ
   れ直交するように設けられ、且つ、前記複数の走査線と
   複数のデータ線との各交差点に対応して、走査線及びデ
   ータ線に接続された画素スイッチング素子と、画素スイ
   ッチング素子を介して前記データ線に接続された画素電
   極とが設けられたカラー表示のアクティブマトリックス
   型液晶表示パネルであって、 前記画素スイッチング素子は、多結晶シリコンを主成分
   とする半導体層より構成される薄膜トランジスタであ
   り、 液晶表示パネルの垂直方向のドット数をＭとし、水平方
   向のドット数をＮとした場合に、ｎを自然数とすると、
   前記走査線数はｎ・Ｍからなり、且つ、前記データ線数
   はＮ／ｎからなることを特徴とするアクティブマトリッ
   クス型液晶表示パネル。
3. 【請求項３】 前記自然数ｎの値が２又は３で有ること
   を特徴とする請求項１又は請求項２記載のアクティブマ
   トリックス型液晶表示パネル。
4. 【請求項４】 前記液晶表示パネルを駆動するための走
   査信号あるいは映像信号を制御する周辺駆動回路が、前
   記薄膜トランジスタ及び画素電極を形成するプロセスと
   同時に作り込まれていることを特徴とする請求項３記載
   のアクティブマトリックス型液晶表示パネル。
5. 【請求項５】 請求項１乃至請求項４のいずれかに記載
   のアクティブマトリックス型液晶表示パネルの駆動方法
   であって、 前記薄膜トランジスタをＯＮ状態とする時間Ｔｈが、以
   下の第１式を満たすことを特徴とするアクティブマトリ
   ックス型液晶表示パネルの駆動方法。 Ｔｈ≧｛（１／ｆ）−α−β｝／ｎ・Ｍ … （１） 但し、αを垂直ブランキングに相当する時間、βを垂直
   同期パルス幅、ｆをフィールド周波数とする。