JPH11338904A - 設計ルール違反検証方法 - Google Patents
設計ルール違反検証方法Info
- Publication number
- JPH11338904A JPH11338904A JP10144721A JP14472198A JPH11338904A JP H11338904 A JPH11338904 A JP H11338904A JP 10144721 A JP10144721 A JP 10144721A JP 14472198 A JP14472198 A JP 14472198A JP H11338904 A JPH11338904 A JP H11338904A
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- JP
- Japan
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- design rule
- pattern
- rule violation
- cells
- violation
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Abstract
(57)【要約】
【課題】 設計ルール違反検証の対象となるパターンの
データ量が非常に大きく、設計ルール違反の検証を実行
するのに非常に長い時間がかかってしまうという課題が
あった。 【解決手段】 任意の２つのセルを隣接して配置して、
配置された隣接する２つのセルの接線から第１の所定の
距離以上離れた位置にある２つのセル中のパターンを削
除し、パターンの削除の結果残った２つのセル中のパタ
ーンに対して設計ルール違反の検出処理を行う。
データ量が非常に大きく、設計ルール違反の検証を実行
するのに非常に長い時間がかかってしまうという課題が
あった。 【解決手段】 任意の２つのセルを隣接して配置して、
配置された隣接する２つのセルの接線から第１の所定の
距離以上離れた位置にある２つのセル中のパターンを削
除し、パターンの削除の結果残った２つのセル中のパタ
ーンに対して設計ルール違反の検出処理を行う。
Description
【０００１】
【発明の属する技術分野】この発明は、ある数の半導体
素子を含むセルを複数個配置して、配置されたセル中の
半導体素子のパターンが設計ルールに違反していないか
否かをコンピュータを用いて検証する設計ルール違反検
証方法に関するものである。
素子を含むセルを複数個配置して、配置されたセル中の
半導体素子のパターンが設計ルールに違反していないか
否かをコンピュータを用いて検証する設計ルール違反検
証方法に関するものである。
【０００２】
【従来の技術】半導体集積回路を構成するためのセルを
多数集めたセルライブラリから必要なセルを抽出して配
置する配置設計では、個々のセル中の半導体素子のパタ
ーンの配置が設計ルールを満たすだけでは十分でなく、
セルが実際に半導体チップ上に配置されたとき、隣接す
るセルのパターン間で設計ルール違反が起こらないよう
にする必要がある。すなわち、ライブラリ中のセルのパ
ターンの配置は、「ライブラリ中のどの２つのセルがど
のような位置関係で隣接配置されても両セルのパターン
間に設計ルール違反が起こらない」ようになっている必
要がある。このことを検証するために、ライブラリ中の
すべてのセルの組合せに対して、あらゆる可能な位置関
係でそれらのセルを隣接配置した場合のパターンのデー
タを作り、このデータに対して設計ルール違反をチェッ
クする必要がある。与えられたパターンのデータに対し
て設計ルールの検証を行うプログラムはＤＲＣ（デザイ
ン・ルール・チェッカ（Ｄｅｓｉｇｎ Ｒｕ１ｅ Ｃｈ
ｅｃｋｅｒ））と呼ばれ、設計ルール違反の検証に、従
来から広く用いられている。
多数集めたセルライブラリから必要なセルを抽出して配
置する配置設計では、個々のセル中の半導体素子のパタ
ーンの配置が設計ルールを満たすだけでは十分でなく、
セルが実際に半導体チップ上に配置されたとき、隣接す
るセルのパターン間で設計ルール違反が起こらないよう
にする必要がある。すなわち、ライブラリ中のセルのパ
ターンの配置は、「ライブラリ中のどの２つのセルがど
のような位置関係で隣接配置されても両セルのパターン
間に設計ルール違反が起こらない」ようになっている必
要がある。このことを検証するために、ライブラリ中の
すべてのセルの組合せに対して、あらゆる可能な位置関
係でそれらのセルを隣接配置した場合のパターンのデー
タを作り、このデータに対して設計ルール違反をチェッ
クする必要がある。与えられたパターンのデータに対し
て設計ルールの検証を行うプログラムはＤＲＣ（デザイ
ン・ルール・チェッカ（Ｄｅｓｉｇｎ Ｒｕ１ｅ Ｃｈ
ｅｃｋｅｒ））と呼ばれ、設計ルール違反の検証に、従
来から広く用いられている。
【０００３】図５は従来の設計ルール違反検証方法の手
順を示すフローチャートである。このフローチャートを
参照しながら、従来の設計ルール違反検証方法の手順を
説明する。まず、与えられたライブラリ中のセルの全て
の組合せに対し、あらゆる可能な位置関係で隣接配置し
たパターンのデータを作る（ステップＳＴ５１）。次
に、このようにして配置されたパターンに対してＤＲＣ
を用いた設計ルール違反の検証を実施する（ステップＳ
Ｔ５２）。
順を示すフローチャートである。このフローチャートを
参照しながら、従来の設計ルール違反検証方法の手順を
説明する。まず、与えられたライブラリ中のセルの全て
の組合せに対し、あらゆる可能な位置関係で隣接配置し
たパターンのデータを作る（ステップＳＴ５１）。次
に、このようにして配置されたパターンに対してＤＲＣ
を用いた設計ルール違反の検証を実施する（ステップＳ
Ｔ５２）。
【０００４】図６は従来の設計ルール違反検証方法で検
証されるセルの配置の一例を示す上面図である。図にお
いて、６１〜６３はセル、６４はセル６１中の半導体素
子のパターン、６５はＤＲＣを用いた設計ルール違反の
検証の結果出力された設計ルール違反のパターンの例で
ある。すなわち、図６の例では、図６の（１）に示すよ
うな、セル配置のパターンのデータに対してＤＲＣを実
行して設計ルール違反を検証した結果、図６の（２）に
参照番号６５で示すような設計ルール違反のパターンが
発見された。
証されるセルの配置の一例を示す上面図である。図にお
いて、６１〜６３はセル、６４はセル６１中の半導体素
子のパターン、６５はＤＲＣを用いた設計ルール違反の
検証の結果出力された設計ルール違反のパターンの例で
ある。すなわち、図６の例では、図６の（１）に示すよ
うな、セル配置のパターンのデータに対してＤＲＣを実
行して設計ルール違反を検証した結果、図６の（２）に
参照番号６５で示すような設計ルール違反のパターンが
発見された。
【０００５】
【発明が解決しようとする課題】従来の設計ルール違反
検証方法は以上のように構成されているので、セルの組
合せと配置の位置関係のバリエーションが膨大であるた
めＤＲＣを用いた設計ルール違反検証の対象となるパタ
ーンのデータ量が非常に大きくなり、ＤＲＣを実行する
処理に非常に長い時間がかかってしまうという課題があ
った。
検証方法は以上のように構成されているので、セルの組
合せと配置の位置関係のバリエーションが膨大であるた
めＤＲＣを用いた設計ルール違反検証の対象となるパタ
ーンのデータ量が非常に大きくなり、ＤＲＣを実行する
処理に非常に長い時間がかかってしまうという課題があ
った。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、効率的に短時間で設計ルール違反
のパターンを検出できる設計ルール違反検証方法を得る
ことを目的とする。
めになされたもので、効率的に短時間で設計ルール違反
のパターンを検出できる設計ルール違反検証方法を得る
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る設計ルー
ル違反検証方法は、任意の２つのセルを隣接して配置し
て、配置された隣接する２つのセルの接線から第１の所
定の距離以上離れた位置にある２つのセル中のパターン
を削除し、パターンの削除の結果残った２つのセル中の
パターンに対して設計ルール違反の検出処理を行うもの
である。
ル違反検証方法は、任意の２つのセルを隣接して配置し
て、配置された隣接する２つのセルの接線から第１の所
定の距離以上離れた位置にある２つのセル中のパターン
を削除し、パターンの削除の結果残った２つのセル中の
パターンに対して設計ルール違反の検出処理を行うもの
である。
【０００８】この発明に係る設計ルール違反検証方法
は、検出された設計ルール違反のパターンのうち、隣接
する２つのセルの接線から第２の所定の距離以上離れた
位置にあるパターンを取り除き、それ以外の違反パター
ンだけを出力するステップを更に備えたものである。
は、検出された設計ルール違反のパターンのうち、隣接
する２つのセルの接線から第２の所定の距離以上離れた
位置にあるパターンを取り除き、それ以外の違反パター
ンだけを出力するステップを更に備えたものである。
【０００９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による設
計ルール違反検証方法の手順を示すフローチャートであ
る。この実施の形態１による設計ルール違反検証方法に
おいては、まず、与えられたライブラリ中のセルの全て
の組合せに対し、あらゆる可能な位置関係で隣接配置し
たパターンのデータを作成する（ステップＳＴ１（配置
ステップ））。次に、隣接したセルの接線から距離Ｌ
（第１の所定の距離）以上離れた位置にあるパターンを
すべてＤＲＣの適用対象から削除する（ステップＳＴ２
（削除ステップ））。最後に、残ったパターンに対しＤ
ＲＣを用いた設計ルール違反の検証を実行し、全ての違
反情報を出力する（ステップＳＴ３（設計ルール違反検
出ステップ））。
説明する。 実施の形態１．図１はこの発明の実施の形態１による設
計ルール違反検証方法の手順を示すフローチャートであ
る。この実施の形態１による設計ルール違反検証方法に
おいては、まず、与えられたライブラリ中のセルの全て
の組合せに対し、あらゆる可能な位置関係で隣接配置し
たパターンのデータを作成する（ステップＳＴ１（配置
ステップ））。次に、隣接したセルの接線から距離Ｌ
（第１の所定の距離）以上離れた位置にあるパターンを
すべてＤＲＣの適用対象から削除する（ステップＳＴ２
（削除ステップ））。最後に、残ったパターンに対しＤ
ＲＣを用いた設計ルール違反の検証を実行し、全ての違
反情報を出力する（ステップＳＴ３（設計ルール違反検
出ステップ））。
【００１０】ここで、距離Ｌは設計ルールに応じて設定
する。たとえば、設計ルールがパターン（多角形）の間
隔や幅の最小許容値の集合として与えられている場合、
この最小許容値の最大値をＸとすると、ＬはＸより大き
い値とする。隣接する両セルのパターン間で設計ルール
違反が起こるとすれば、その違反に関わるパターンはセ
ルの接線から距離Ｘ以内にあるはずである（セルのパタ
ーンはそのセルの境界より内部にしか存在しないことに
注意）。よって検出したいルール違反（セル間のルール
違反）に関わるパターンは決して削除されないので、検
出すべきルール違反があれば必ず出力されることにな
る。
する。たとえば、設計ルールがパターン（多角形）の間
隔や幅の最小許容値の集合として与えられている場合、
この最小許容値の最大値をＸとすると、ＬはＸより大き
い値とする。隣接する両セルのパターン間で設計ルール
違反が起こるとすれば、その違反に関わるパターンはセ
ルの接線から距離Ｘ以内にあるはずである（セルのパタ
ーンはそのセルの境界より内部にしか存在しないことに
注意）。よって検出したいルール違反（セル間のルール
違反）に関わるパターンは決して削除されないので、検
出すべきルール違反があれば必ず出力されることにな
る。
【００１１】図２は実施の形態１による設計ルール違反
検証方法で検証されるセルの配置の一例を示す上面図で
ある。セルの配置は図６に示した従来例と同一の配置で
あるものとする。図２において、１〜３はセル、４はセ
ル１〜３中の半導体素子のパターン、５と６はＤＲＣを
用いた設計ルール違反の検証の結果出力された設計ルー
ル違反のパターンの例である。５はセル間の最小間隔ル
ール違反（検出したいルール違反）、６は図形が削除さ
れたことにより生じた最小間隔ルール違反である。７は
セル１と３の間の接線である。
検証方法で検証されるセルの配置の一例を示す上面図で
ある。セルの配置は図６に示した従来例と同一の配置で
あるものとする。図２において、１〜３はセル、４はセ
ル１〜３中の半導体素子のパターン、５と６はＤＲＣを
用いた設計ルール違反の検証の結果出力された設計ルー
ル違反のパターンの例である。５はセル間の最小間隔ル
ール違反（検出したいルール違反）、６は図形が削除さ
れたことにより生じた最小間隔ルール違反である。７は
セル１と３の間の接線である。
【００１２】図２の例では、図２の（１）に示すよう
な、セル配置のパターンが配置データ中に存在し、この
データから図２の（２）に示すように、セル間の接線７
から所定の距離Ｌより大きい距離の位置にあるパターン
を削除し、残ったパターンに対してＤＲＣを用いて検証
した結果、図２の（３）に参照番号５及び６で示すよう
な設計ルール違反のパターンが発見された。パターン６
の違反情報は本来は発生していない偽の違反情報であ
る。
な、セル配置のパターンが配置データ中に存在し、この
データから図２の（２）に示すように、セル間の接線７
から所定の距離Ｌより大きい距離の位置にあるパターン
を削除し、残ったパターンに対してＤＲＣを用いて検証
した結果、図２の（３）に参照番号５及び６で示すよう
な設計ルール違反のパターンが発見された。パターン６
の違反情報は本来は発生していない偽の違反情報であ
る。
【００１３】以上のように、この実施の形態１によれ
ば、配置されたパターンの一部を削除するため、ＤＲＣ
を用いた設計ルール違反検証の対象となるパターンのデ
ータのデータ数を減らすことができ、ＤＲＣの実行時間
を短縮することができるという効果が得られる。
ば、配置されたパターンの一部を削除するため、ＤＲＣ
を用いた設計ルール違反検証の対象となるパターンのデ
ータのデータ数を減らすことができ、ＤＲＣの実行時間
を短縮することができるという効果が得られる。
【００１４】実施の形態２．図３はこの発明の実施の形
態２による設計ルール違反検証方法の手順を示すフロー
チャートである。図３において、図１に示した実施の形
態１の手順と同一の手順には同一のステップ番号を付け
てその説明を省略する。
態２による設計ルール違反検証方法の手順を示すフロー
チャートである。図３において、図１に示した実施の形
態１の手順と同一の手順には同一のステップ番号を付け
てその説明を省略する。
【００１５】この実施の形態２の設計ルール違反検証方
法においては、全てのセルの組み合わせを隣接配置して
（ステップＳＴ１）、セル間の接線７から距離Ｌ以上の
位置にあるパターンを削除した（ステップＳＴ２）後、
ＤＲＣの実行により検出されたルール違反のパターンの
うち、セルの接線から距離Ｓ（第２の所定の距離）以上
離れた位置にあるものを削除し、それ以外の違反のパタ
ーンだけを出力する（ステップＳＴ４（設計ルール違反
検出ステップ、設計ルール違反パターン出力ステッ
プ））。
法においては、全てのセルの組み合わせを隣接配置して
（ステップＳＴ１）、セル間の接線７から距離Ｌ以上の
位置にあるパターンを削除した（ステップＳＴ２）後、
ＤＲＣの実行により検出されたルール違反のパターンの
うち、セルの接線から距離Ｓ（第２の所定の距離）以上
離れた位置にあるものを削除し、それ以外の違反のパタ
ーンだけを出力する（ステップＳＴ４（設計ルール違反
検出ステップ、設計ルール違反パターン出力ステッ
プ））。
【００１６】この実施の形態２においては、距離Ｌ、距
離Ｓは設計ルールに応じて設定する。たとえば、設計ル
ールがパターン（多角形）の間隔や幅の最小許容値の集
合として与えられている場合、この最小許容値の最大値
をＸとすると、距離ＳはＸより大きい値、距離ＬはＳ＋
Ｘより大きい値とする。両セルのパターン間で設計ルー
ル違反が起こるとすれば、その違反に関わるパターンは
セルの接線から距離Ｘ以内にあるはずである（セルのパ
ターンはそのセルの境界より内部にしか存在しないこと
に注意）。よってパターンの削除と違反情報の削除によ
って、検出すべきルール違反が出力されないという事態
は起こらない。また、パターンを削除したことによって
生じる偽の違反（パターンが削除されていなければ起こ
らないような違反）に関わる配置のパターンは削除され
たパターンから距離Ｘ以内にあるはずであるから、セル
境界から距離Ｓより遠い位置にあるはずである。よって
疑似違反は削除され出力されない。
離Ｓは設計ルールに応じて設定する。たとえば、設計ル
ールがパターン（多角形）の間隔や幅の最小許容値の集
合として与えられている場合、この最小許容値の最大値
をＸとすると、距離ＳはＸより大きい値、距離ＬはＳ＋
Ｘより大きい値とする。両セルのパターン間で設計ルー
ル違反が起こるとすれば、その違反に関わるパターンは
セルの接線から距離Ｘ以内にあるはずである（セルのパ
ターンはそのセルの境界より内部にしか存在しないこと
に注意）。よってパターンの削除と違反情報の削除によ
って、検出すべきルール違反が出力されないという事態
は起こらない。また、パターンを削除したことによって
生じる偽の違反（パターンが削除されていなければ起こ
らないような違反）に関わる配置のパターンは削除され
たパターンから距離Ｘ以内にあるはずであるから、セル
境界から距離Ｓより遠い位置にあるはずである。よって
疑似違反は削除され出力されない。
【００１７】図４は実施の形態２による設計ルール違反
検証方法で検証されるセルの配置の一例を示す上面図で
ある。セルの配置は図６に示した従来例及び図２に示し
た実施の形態１と同一の配置であるものとする。図４に
おいて、図２の実施の形態１と同一の要素には同一符号
を付けてその説明を省略する。図４においてＳはセル１
と３の間の接線７からの所定の距離を表す。
検証方法で検証されるセルの配置の一例を示す上面図で
ある。セルの配置は図６に示した従来例及び図２に示し
た実施の形態１と同一の配置であるものとする。図４に
おいて、図２の実施の形態１と同一の要素には同一符号
を付けてその説明を省略する。図４においてＳはセル１
と３の間の接線７からの所定の距離を表す。
【００１８】この実施の形態２においては、実施の形態
１の場合に出力されていた偽の違反情報（図２のパター
ン６）は、距離Ｓより遠い位置にあるので、出力されて
いない。
１の場合に出力されていた偽の違反情報（図２のパター
ン６）は、距離Ｓより遠い位置にあるので、出力されて
いない。
【００１９】以上のように、この実施の形態２によれ
ば、実施の形態１と同様、パターンを削除することでＤ
ＲＣの処理時間を短縮できるという効果が得られ、同時
に、プログラムの使用者が本来検出すべき設計ルール違
反の有無を容易に見極めることができるという効果が得
られる。
ば、実施の形態１と同様、パターンを削除することでＤ
ＲＣの処理時間を短縮できるという効果が得られ、同時
に、プログラムの使用者が本来検出すべき設計ルール違
反の有無を容易に見極めることができるという効果が得
られる。
【００２０】
【発明の効果】以上のように、この発明によれば、隣接
する２つのセルの接線から第１の所定の距離以上離れた
位置にあるパターンを削除して設計ルール違反の検出処
理を行うように構成したので、効率的に短時間で設計ル
ール違反のパターンを検出することができる効果があ
る。
する２つのセルの接線から第１の所定の距離以上離れた
位置にあるパターンを削除して設計ルール違反の検出処
理を行うように構成したので、効率的に短時間で設計ル
ール違反のパターンを検出することができる効果があ
る。
【００２１】この発明によれば、設計ルール違反として
検出されたパターンから、隣接する２つのセルの接線か
ら第２の所定の距離以上離れた位置にあるパターンを取
り除いて出力するように構成したので、パターンの削除
によって生じる偽の違反情報を出力しないで、本来検出
すべきルール違反の有無を容易に見極めることができる
効果がある。
検出されたパターンから、隣接する２つのセルの接線か
ら第２の所定の距離以上離れた位置にあるパターンを取
り除いて出力するように構成したので、パターンの削除
によって生じる偽の違反情報を出力しないで、本来検出
すべきルール違反の有無を容易に見極めることができる
効果がある。
【図１】 この発明の実施の形態１による設計ルール違
反検証方法の手順を示すフローチャートである。
反検証方法の手順を示すフローチャートである。
【図２】 実施の形態１による設計ルール違反検証方法
で検証されるセルの配置の一例を示す上面図である。
で検証されるセルの配置の一例を示す上面図である。
【図３】 この発明の実施の形態２による設計ルール違
反検証方法の手順を示すフローチャートである。
反検証方法の手順を示すフローチャートである。
【図４】 実施の形態２による設計ルール違反検証方法
で検証されるセルの配置の一例を示す上面図である。
で検証されるセルの配置の一例を示す上面図である。
【図５】 従来の設計ルール違反検証方法の手順を示す
フローチャートである。
フローチャートである。
【図６】 従来の設計ルール違反検証方法で検証される
セルの配置の一例を示す上面図である。
セルの配置の一例を示す上面図である。
１〜３ セル、４ パターン、５，６ 設計ルール違反
のパターン、７ 接線、Ｌ 距離（第１の所定の距
離）、Ｓ 距離（第２の所定の距離）、ＳＴ１ 配置ス
テップ、ＳＴ２ 削除ステップ、ＳＴ３ 設計ルール違
反検出ステップ、ＳＴ４ 設計ルール違反検出ステッ
プ、設計ルール違反パターン出力ステップ。
のパターン、７ 接線、Ｌ 距離（第１の所定の距
離）、Ｓ 距離（第２の所定の距離）、ＳＴ１ 配置ス
テップ、ＳＴ２ 削除ステップ、ＳＴ３ 設計ルール違
反検出ステップ、ＳＴ４ 設計ルール違反検出ステッ
プ、設計ルール違反パターン出力ステップ。
Claims (2)
- 【請求項１】 任意の２つのセルを隣接して配置する配
置ステップと、 該配置ステップにより配置された隣接する２つのセルの
接線から第１の所定の距離以上離れた位置にある前記２
つのセル中のパターンを削除する削除ステップと、 該削除ステップによる前記パターンの削除の結果残った
前記２つのセル中のパターンに対して設計ルール違反の
検出処理を行う設計ルール違反検出ステップとを備えた
設計ルール違反検証方法。 - 【請求項２】 設計ルール違反検出ステップによって検
出された設計ルール違反のパターンのうち、隣接する２
つのセルの接線から第２の所定の距離以上離れた位置に
あるパターンを取り除き、それ以外の違反パターンだけ
を出力する設計ルール違反パターン出力ステップを更に
備えたことを特徴とする請求項１記載の設計ルール違反
検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144721A JPH11338904A (ja) | 1998-05-26 | 1998-05-26 | 設計ルール違反検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144721A JPH11338904A (ja) | 1998-05-26 | 1998-05-26 | 設計ルール違反検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11338904A true JPH11338904A (ja) | 1999-12-10 |
Family
ID=15368776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10144721A Pending JPH11338904A (ja) | 1998-05-26 | 1998-05-26 | 設計ルール違反検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11338904A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7974457B2 (en) | 2003-03-31 | 2011-07-05 | Renesas Electronics Corporation | Method and program for correcting and testing mask pattern for optical proximity effect |
| US20140181762A1 (en) * | 2006-07-21 | 2014-06-26 | Synopsys, Inc. | Lithography aware leakage analysis |
-
1998
- 1998-05-26 JP JP10144721A patent/JPH11338904A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7974457B2 (en) | 2003-03-31 | 2011-07-05 | Renesas Electronics Corporation | Method and program for correcting and testing mask pattern for optical proximity effect |
| US20140181762A1 (en) * | 2006-07-21 | 2014-06-26 | Synopsys, Inc. | Lithography aware leakage analysis |
| US9576098B2 (en) * | 2006-07-21 | 2017-02-21 | Synopsys, Inc. | Lithography aware leakage analysis |
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