JPH113389A - 重み付加算回路 - Google Patents
重み付加算回路Info
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- JPH113389A JPH113389A JP16944497A JP16944497A JPH113389A JP H113389 A JPH113389 A JP H113389A JP 16944497 A JP16944497 A JP 16944497A JP 16944497 A JP16944497 A JP 16944497A JP H113389 A JPH113389 A JP H113389A
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- capacitance
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- capacitive
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- 230000008878 coupling Effects 0.000 claims abstract description 21
- 238000010168 coupling process Methods 0.000 claims abstract description 21
- 238000005859 coupling reaction Methods 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 abstract 3
- 238000005516 engineering process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 容量結合による重み付加算回路の負荷特性の
改善。 【構成】 容量結合に対して並列に、可変の付加的容量
負荷を接続し、容量結合の負荷状況に応じて付加的容量
負荷を制御する。
改善。 【構成】 容量結合に対して並列に、可変の付加的容量
負荷を接続し、容量結合の負荷状況に応じて付加的容量
負荷を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は容量結合を用いた重
み付加算回路に関する。
み付加算回路に関する。
【０００２】
【従来の技術】コンピュータ科学におけるデジタル技術
は、微細加工技術の進歩にともなって著しい発展を遂げ
てきたが、その設備投資金額は加速度的に増加しつつあ
り、現在アナログ技術およびアナログ・デジタル混在技
術が注目されている。そこで出願人は、特開平０６−１
９５４８３号公報、特開平０６−２１５１６４号公報、
特開平０６−２３１２８６号公報、特開平０６−２４３
２７０号公報、特開平０６−０１３９８２号公報等にお
いて、容量結合による重み付加算回路およびこれを応用
した乗算回路を提案している。
は、微細加工技術の進歩にともなって著しい発展を遂げ
てきたが、その設備投資金額は加速度的に増加しつつあ
り、現在アナログ技術およびアナログ・デジタル混在技
術が注目されている。そこで出願人は、特開平０６−１
９５４８３号公報、特開平０６−２１５１６４号公報、
特開平０６−２３１２８６号公報、特開平０６−２４３
２７０号公報、特開平０６−０１３９８２号公報等にお
いて、容量結合による重み付加算回路およびこれを応用
した乗算回路を提案している。
【０００３】図５はこのような乗算回路の一例を示すも
のであり、アナログ入力電圧Ａｉを一旦サンプルホール
ド回路ＳＨで保持し、その出力をマルチプレクサＭＵＸ
１〜ＭＵＸｎを介して複数のキャパシタンスＣ１〜Ｃｎ
に導く。Ｃ１〜Ｃｎはその出力が統合された容量結合を
構成し、各キャパシタンスＣ１〜Ｃｎは２進数の各桁の
重みに対応した容量を有する。これによって各マルチプ
レクサを切り替えることにより、アナログ入力電圧Ａｉ
に対して２進数を乗じる乗算が可能である。マルチプレ
クサＭＵＸ１〜ＭＵＸｎはＳＨ出力または基準電圧ＶＲ
ＥＦに接続され、数値が「０」の桁についてはＶＲＥＦ
が選択される。容量結合の出力はＣＭＯＳインバータを
奇数段直列接続してなる反転増幅回路Ｉ２が接続され、
Ｉ２の出力は帰還キャパシタンスＣＦ２を介してその入
力に接続されている。一方サンプルホールド回路ＳＨ
は、入力キャパシタンスＣＩの出力にＣＭＯＳインバー
タを奇数段直列接続してなる反転増幅回路Ｉ１を接続
し、Ｉ１の出力は帰還キャパシタンスＣＦ１を介してそ
の入力に接続されている。
のであり、アナログ入力電圧Ａｉを一旦サンプルホール
ド回路ＳＨで保持し、その出力をマルチプレクサＭＵＸ
１〜ＭＵＸｎを介して複数のキャパシタンスＣ１〜Ｃｎ
に導く。Ｃ１〜Ｃｎはその出力が統合された容量結合を
構成し、各キャパシタンスＣ１〜Ｃｎは２進数の各桁の
重みに対応した容量を有する。これによって各マルチプ
レクサを切り替えることにより、アナログ入力電圧Ａｉ
に対して２進数を乗じる乗算が可能である。マルチプレ
クサＭＵＸ１〜ＭＵＸｎはＳＨ出力または基準電圧ＶＲ
ＥＦに接続され、数値が「０」の桁についてはＶＲＥＦ
が選択される。容量結合の出力はＣＭＯＳインバータを
奇数段直列接続してなる反転増幅回路Ｉ２が接続され、
Ｉ２の出力は帰還キャパシタンスＣＦ２を介してその入
力に接続されている。一方サンプルホールド回路ＳＨ
は、入力キャパシタンスＣＩの出力にＣＭＯＳインバー
タを奇数段直列接続してなる反転増幅回路Ｉ１を接続
し、Ｉ１の出力は帰還キャパシタンスＣＦ１を介してそ
の入力に接続されている。
【０００４】前記キャパシタンスＣＩ、ＣＦは等しい容
量に設定され、サンプルホールド回路ＳＨはＣＩにおい
てＡｉに対応した電荷を保持し、Ａｉの反転電圧、すな
わち電源電圧をＶｄとするとき、（Ｖｄ−Ａｉ）を出力
する。
量に設定され、サンプルホールド回路ＳＨはＣＩにおい
てＡｉに対応した電荷を保持し、Ａｉの反転電圧、すな
わち電源電圧をＶｄとするとき、（Ｖｄ−Ａｉ）を出力
する。
【０００５】マルチプレクサ以下の回路は乗算回路ＭＵ
Ｌを構成しており、マルチプレクサの状態をＢｉ（ｉ＝
１〜７：Ａｉ側のとき「１」、ＶＲＥＦ側のとき
「０」）で表現すると、乗算回路ＭＵＬの出力電圧Ａｏ
は式（１）のように表現される。
Ｌを構成しており、マルチプレクサの状態をＢｉ（ｉ＝
１〜７：Ａｉ側のとき「１」、ＶＲＥＦ側のとき
「０」）で表現すると、乗算回路ＭＵＬの出力電圧Ａｏ
は式（１）のように表現される。
【数１】
【０００４】ここに、反転増幅回路Ｉ１、Ｉ２は帰還キ
ャパシタンスＣＦ１、ＣＦ２により帰還路を含むため、
内部に位相補償やゲイン補償による発振防止回路が設け
られる。しかし、サンプルホールド回路ＳＨから見る
と、Ａｉに接続されるキャパシタンスＣ１〜Ｃｎは乗数
によって変化し、容量負荷が変動することになる。これ
はサンプルホールド回路の特性に影響を与え、前記発振
防止回路が効果を発揮できなくなる可能性もある。
ャパシタンスＣＦ１、ＣＦ２により帰還路を含むため、
内部に位相補償やゲイン補償による発振防止回路が設け
られる。しかし、サンプルホールド回路ＳＨから見る
と、Ａｉに接続されるキャパシタンスＣ１〜Ｃｎは乗数
によって変化し、容量負荷が変動することになる。これ
はサンプルホールド回路の特性に影響を与え、前記発振
防止回路が効果を発揮できなくなる可能性もある。
【０００５】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、前段回路に
対する容量負荷の変動を抑制し得る重み付加算回路を提
供することを目的とする。
来の問題点を解消すべく創案されたもので、前段回路に
対する容量負荷の変動を抑制し得る重み付加算回路を提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る重み付加算
回路は、容量結合に対して並列に、可変の付加的容量負
荷を接続し、容量結合の負荷状況に応じて付加的容量負
荷を制御するものである。
回路は、容量結合に対して並列に、可変の付加的容量負
荷を接続し、容量結合の負荷状況に応じて付加的容量負
荷を制御するものである。
【０００６】
【発明の実施の態様】次に本発明に係る通信方式の一実
施例を図面に基づいて説明する。ここに従来例と同一も
しくは相当部分には同一符号を付して示す。
施例を図面に基づいて説明する。ここに従来例と同一も
しくは相当部分には同一符号を付して示す。
【０００７】
【実施例】図１において、乗算回路として構成された重
み付加算回路ＭＵＬは、出力端子が統合された複数のキ
ャパシタンスＣ１〜Ｃｎよりなる容量結合と、各キャパ
シタンスの入力端子にそれぞれ接続され、アナログ入力
電圧（Ｖｄ−Ａｉ）または基準電圧ＶＲＥＦを当該キャ
パシタンスに接続するスイッチＭＵＸ１〜ＭＵＸｎと、
前記容量結合の出力に接続された反転増幅回路Ｉ２、こ
の反転増幅回路の出力をその入力に接続する帰還キャパ
シタンスＣＦ２を備え、前記式（１）の乗算（重み付加
算）を実行する。
み付加算回路ＭＵＬは、出力端子が統合された複数のキ
ャパシタンスＣ１〜Ｃｎよりなる容量結合と、各キャパ
シタンスの入力端子にそれぞれ接続され、アナログ入力
電圧（Ｖｄ−Ａｉ）または基準電圧ＶＲＥＦを当該キャ
パシタンスに接続するスイッチＭＵＸ１〜ＭＵＸｎと、
前記容量結合の出力に接続された反転増幅回路Ｉ２、こ
の反転増幅回路の出力をその入力に接続する帰還キャパ
シタンスＣＦ２を備え、前記式（１）の乗算（重み付加
算）を実行する。
【０００８】重み付加算回路ＭＵＬの入力にはサンプル
ホールド回路ＳＨが接続され、このサンプルホールド回
路の出力（ノードＮで示す。）には容量結合と並列な付
加的容量負荷ＶＬが接続されている。図２は付加容量負
荷ＶＬの構成を示す。
ホールド回路ＳＨが接続され、このサンプルホールド回
路の出力（ノードＮで示す。）には容量結合と並列な付
加的容量負荷ＶＬが接続されている。図２は付加容量負
荷ＶＬの構成を示す。
【０００９】図２において、負荷ＶＬは複数のキャパシ
タンスＣ２１、Ｃ２２の１端子をマルチプレクサＭＵＸ
２１、ＭＵＸ２２をそれぞれ介してノードＮに接続し、
キャパシタンスの他端子を基準電圧ＶＲＥＦに接続して
なる。マルチプレクサＭＵＸ２１、ＭＵＸ２２は前記１
端子をノードＮまたは基準電圧ＶＲＥＦに接続し、基準
電圧が選択されたときは、その両端がＶＲＥＦに接続さ
れる。反転増幅回路Ｉ２の入力端子は常に基準電圧に保
持され、キャパシタンスＣ２１、Ｃ２２には容量結合の
出力側と等しい電圧が印加される。
タンスＣ２１、Ｃ２２の１端子をマルチプレクサＭＵＸ
２１、ＭＵＸ２２をそれぞれ介してノードＮに接続し、
キャパシタンスの他端子を基準電圧ＶＲＥＦに接続して
なる。マルチプレクサＭＵＸ２１、ＭＵＸ２２は前記１
端子をノードＮまたは基準電圧ＶＲＥＦに接続し、基準
電圧が選択されたときは、その両端がＶＲＥＦに接続さ
れる。反転増幅回路Ｉ２の入力端子は常に基準電圧に保
持され、キャパシタンスＣ２１、Ｃ２２には容量結合の
出力側と等しい電圧が印加される。
【００１０】マルチプレクサＭＵＸ１〜ＭＵＸｎのコン
トロール信号をＣＴＲＬ１、マルチプレクサＭＵＸ２
１、ＭＵＸ２２のコントロール信号をＣＴＲＬ２とし、
容量結合の重み付けを７ビットの２進数とすると、ＣＴ
ＲＬ１は前記の記号を用いてＢ１〜Ｂ７で表現できる。
そして、Ｃ２１をＣｎ−２＝Ｃ５と等しい容量、Ｃ２２
をＣｎ−１＝Ｃ６と等しい容量とし、ＭＵＸ２１をＮに
接続する信号を前記Ｂ６の反転、ＭＵＸ２２をＮに接続
する信号をＢ７の反転とする。
トロール信号をＣＴＲＬ１、マルチプレクサＭＵＸ２
１、ＭＵＸ２２のコントロール信号をＣＴＲＬ２とし、
容量結合の重み付けを７ビットの２進数とすると、ＣＴ
ＲＬ１は前記の記号を用いてＢ１〜Ｂ７で表現できる。
そして、Ｃ２１をＣｎ−２＝Ｃ５と等しい容量、Ｃ２２
をＣｎ−１＝Ｃ６と等しい容量とし、ＭＵＸ２１をＮに
接続する信号を前記Ｂ６の反転、ＭＵＸ２２をＮに接続
する信号をＢ７の反転とする。
【００１１】このときノードＮには、容量結合による容
量負荷Ｌ１と付加容量負荷Ｌ２の合計の負荷が加わる。
ここに、
量負荷Ｌ１と付加容量負荷Ｌ２の合計の負荷が加わる。
ここに、
【数２】 であり、両者の合計である全負荷Ｌｔは式（４）のとお
りである。
りである。
【数３】
【００１２】図３はこの負荷特性をグラフで表示したも
のであり、全負荷の変動が抑制されていることが分か
る。なお付加的容量負荷内のキャパシタンスをより多数
設け、より多段階の付加的容量を生成し得る構成とする
ことにより、全負荷をより均一なものとし得る。
のであり、全負荷の変動が抑制されていることが分か
る。なお付加的容量負荷内のキャパシタンスをより多数
設け、より多段階の付加的容量を生成し得る構成とする
ことにより、全負荷をより均一なものとし得る。
【００１３】さらに、Ｃ２１をＣｎ−１＝Ｃ６と等しい
容量、Ｃ２２をＣｎ＝Ｃ７と等しい容量とし、ＭＵＸ２
１をＮに接続する信号を
容量、Ｃ２２をＣｎ＝Ｃ７と等しい容量とし、ＭＵＸ２
１をＮに接続する信号を
【外１】 、ＭＵＸ２２をＮに接続する信号を
【外２】 とすると、付加容量負荷Ｌ２、全負荷Ｌｔは、式
（５）、（６）のとおりである。
（５）、（６）のとおりである。
【数４】 また、その負荷特性を図４に示す。この構成によれば、
図３の特性よりも負荷変動が軽減されるが、より大きな
付加的容量負荷を要し、回路規模は拡大する。
図３の特性よりも負荷変動が軽減されるが、より大きな
付加的容量負荷を要し、回路規模は拡大する。
【発明の効果】前述のとおり、本発明に係る重み付加算
回路は、容量結合に対して並列に、可変の付加的容量負
荷を接続し、容量結合の負荷状況に応じて付加的容量負
荷を制御するので、前段回路に対する容量負荷の変動を
抑制し得るという優れた効果を有する。
回路は、容量結合に対して並列に、可変の付加的容量負
荷を接続し、容量結合の負荷状況に応じて付加的容量負
荷を制御するので、前段回路に対する容量負荷の変動を
抑制し得るという優れた効果を有する。
【図１】 本発明に係る重み付加算回路の１実施例を示
す回路図である。
す回路図である。
【図２】 同実施例の付加的容量負荷を示す回路図であ
る。
る。
【図３】 同実施例の負荷特性を示すグラフである。
【図４】 他の付加的容量負荷の負荷特性を示すグラフ
である。
である。
【図５】 従来の重み付加算回路を示す回路図である。
【符号の説明】 Ｉ１、Ｉ２．．．反転増幅回路 ＳＨ．．．サンプルホールド回路 ＭＵＬ．．．乗算回路（重み付加算回路） ＣＩ、Ｃ１〜Ｃｎ、Ｃ２１、Ｃ２２、ＣＦ１、ＣＦ
２．．．キャパシタンス ＭＵＸ１〜ＭＵＸｎ、ＭＵＸ２１、ＭＵＸ２２．．．マ
ルチプレクサ 付加的容量負荷．．．ＶＬ ＶＲＥＦ．．．基準電圧 ＣＴＲＬ１、ＣＴＲＬ２．．．コントロール信号 Ａｉ．．．アナログ入力電圧 Ａｏ．．．アナログ出力電圧 Ｎ．．．ノード。
２．．．キャパシタンス ＭＵＸ１〜ＭＵＸｎ、ＭＵＸ２１、ＭＵＸ２２．．．マ
ルチプレクサ 付加的容量負荷．．．ＶＬ ＶＲＥＦ．．．基準電圧 ＣＴＲＬ１、ＣＴＲＬ２．．．コントロール信号 Ａｉ．．．アナログ入力電圧 Ａｏ．．．アナログ出力電圧 Ｎ．．．ノード。
Claims (4)
- 【請求項１】 出力端子が統合された複数のキャパシタ
ンスよりなる容量結合と；各キャパシタンスの入力端子
にそれぞれ接続され、アナログ入力電圧または基準電圧
を当該キャパシタンスに接続するスイッチと；前記容量
結合の出力に接続された反転増幅回路と；この反転増幅
回路の出力をその入力に接続する帰還キャパシタンス
と；を備えた重み付加算回路において、前記容量結合と
並列にアナログ入力電圧に接続された付加的容量負荷が
さらに設けられ、この付加的容量負荷は、１端子に基準
電圧が接続された１個または複数の付加キャパシタンス
と；各キャパシタンスの他端子に前記アナログ入力電圧
または基準電圧を接続する付加スイッチと；を備えてい
ることを特徴とする重み付加算回路。 - 【請求項２】 容量結合内のキャパシタンスは２進数の
各桁の重みに相当する容量を有することを特徴とする請
求項１記載の重み付加算回路。 - 【請求項３】 付加キャパシタンスは２進数の上位から
２桁目から複数桁の重みに対応するキャパシタンスと等
しい容量の複数のキャパシタンスよりなることを特徴と
する請求項２記載の重み付加算回路。 - 【請求項４】 付加キャパシタンスは２進数の最上位か
ら複数桁の重みに対応するキャパシタンスと等しい容量
の複数のキャパシタンスよりなることを特徴とする請求
項２記載の重み付加算回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16944497A JPH113389A (ja) | 1997-06-11 | 1997-06-11 | 重み付加算回路 |
| EP98106285A EP0872794A2 (en) | 1997-04-16 | 1998-04-06 | Computational circuit for adding multi-valued numbers |
| CN98105995A CN1197952A (zh) | 1997-04-16 | 1998-04-15 | 加法电路 |
| US09/060,000 US6073149A (en) | 1997-04-16 | 1998-04-15 | Computational circuit |
| KR1019980013637A KR19980081478A (ko) | 1997-04-16 | 1998-04-16 | 가산회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16944497A JPH113389A (ja) | 1997-06-11 | 1997-06-11 | 重み付加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113389A true JPH113389A (ja) | 1999-01-06 |
Family
ID=15886726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16944497A Withdrawn JPH113389A (ja) | 1997-04-16 | 1997-06-11 | 重み付加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672726A (en) * | 1985-04-12 | 1987-06-16 | Usinor Aciers | Machine for removing burrs from slabs |
-
1997
- 1997-06-11 JP JP16944497A patent/JPH113389A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672726A (en) * | 1985-04-12 | 1987-06-16 | Usinor Aciers | Machine for removing burrs from slabs |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041015 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041110 |