JPH11339469A

JPH11339469A - 半導体記憶装置

Info

Publication number: JPH11339469A
Application number: JP10143766A
Authority: JP
Inventors: Yuji Kobayashi; 裕治小林; Hirohiko Yoshida; 啓彦吉田; Toshimitsu Azuma; 利光我妻; Megumi Tsuchiya; 恵土屋; Yumiko Noguchi; 由美子野口
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-05-26
Filing date: 1998-05-26
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】リフレッシュ時間を見かけ上隠すことがで
き、さらにシステムにおけるバス占有時間を短縮するこ
とができる半導体記憶装置を提供する。【解決手段】２バンク６４ＭビットＳＤＲＡＭであっ
て、バンク０、バンク１のメモリアレイバンクと、この
各メモリアレイバンクに対応するロウデコーダ、カラム
デコーダ、センスアンプ＆入出力バス、およびリフレッ
シュカウンタと、共通のアドレスバッファ、アドレスカ
ウンタ、入力バッファ、出力バッファ、および制御論理
＆タイミング発生器などから構成され、各メモリアレイ
バンクに対応するリフレッシュカウンタが設けられ、モ
ードレジスタセットＭＲＳのテストモードにおいてバン
クヒドンリフレッシュＢＨＲを選択することで、アクテ
ィブコマンドＡＣＴで指定された動作バンク０の読み出
し動作を行うとともに、指定されない非動作バンク１の
リフレッシュ動作を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特に複数のバンクを有し、ＣＰＵなどの高速
化によるメモリの高速化要求に対応可能なシンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）などの半導体記憶装置に適用し
て有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、ＳＤＲＡＭでは、コンデンサに電荷を蓄えてデータ
を記憶するというメモリセルの構成上、書き込まれたデ
ータが時間とともにリークして消え去るために、一定の
時間毎にメモリセルの記憶情報を保持するためのリフレ
ッシュ動作が必要となり、このリフレッシュ動作にはＲ
ＡＳｏｎｌｙリフレッシュ、ＣＢＲ（ＣＡＳｂｅ
ｆｏｒＲＡＳ）リフレッシュ、セルフリフレッシュな
どが用いられている。

【０００３】このようなメモリセルのリフレッシュ動作
においては、たとえば論理的なワード線の本数が４０９
６本、最大リフレッシュ時間が６４ｍｓの場合、この６
４ｍｓの期間内に外部アドレス信号の組み合わせにより
４０９６本のワード線を順次選択し、このワード線に接
続されたメモリセルのコンデンサに電荷を注入し直す必
要がある。すなわち、最大リフレッシュ時間の６４ｍｓ
に４０９６サイクルのリフレッシュを行わなければなら
ない。

【０００４】なお、このようなＳＤＲＡＭなどの半導体
記憶装置に関する技術としては、たとえば１９９４年１
１月５日、株式会社培風館発行の「アドバンストエレ
クトロニクスＩ−９超ＬＳＩメモリ」Ｐ３４４〜Ｐ３
４８などに記載される技術などが挙げられる。

【０００５】

【発明が解決しようとする課題】ところで、前記のよう
なＳＤＲＡＭなどの半導体記憶装置においては、このＳ
ＤＲＡＭなどのメモリとともにＣＰＵなどを含むシステ
ムのバスをリフレッシュ動作時にも占有するために、こ
のバス占有時間を少なくして、ＣＰＵなどの高速化によ
るメモリの高速化要求への対応が求められてきている。

【０００６】そこで、本発明の目的は、読み出し動作ま
たは書き込み動作と並行してリフレッシュ動作を行うこ
とで、リフレッシュ時間を見かけ上隠すことができ、さ
らにシステムにおけるバス占有時間を短縮することがで
きる半導体記憶装置を提供するものである。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００９】すなわち、本発明による半導体記憶装置
は、ロウアドレスバッファおよびカラムアドレスバッフ
ァと、複数のメモリアレイバンク内の任意のメモリセル
を選択する複数のロウデコーダおよび複数のカラムデコ
ーダと、複数のメモリアレイバンクのうち、非動作バン
クでリフレッシュ動作を行うためにアドレス信号をカウ
ントする、任意に分割されたメモリアレイバンク毎の複
数のリフレッシュカウンタを有するものである。

【００１０】この構成において、動作バンクで読み出し
動作または書き込み動作をしながら、非動作バンクをリ
フレッシュ動作（またはプリチャージ動作、モードレジ
スタセット動作）する動作モードを有し、この動作モー
ドは、モードレジスタセットコマンドとアドレスとの組
み合わせによるモードレジスタセットのテストモードで
選択したり、もしくはテストモードではなく、通常のモ
ードレジスタセットコマンドにより選択するようにした
ものである。

【００１１】よって、前記半導体記憶装置によれば、読
み出し動作または書き込み動作とリフレッシュ動作との
並行動作により、リフレッシュ時間を見かけ上隠すこと
ができ、システムにおけるバスの占有時間を短縮するこ
とができる。これは、１バンク動作時に裏動作で他方の
バンクを自動的にリフレッシュし、リフレッシュフリー
に見せることができるためである。また、プリチャージ
動作、モードレジスタセット動作も自動的に行うことが
できる。特に、複数のメモリアレイバンクを持つＳＤＲ
ＡＭ、ＲＤＲＡＭや、さらにＤＲＡＭ全般に適用するこ
とができる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１３】図１は本発明の一実施の形態である半導体
記憶装置を示す全体ブロック図、図２は本実施の形態の
半導体記憶装置において、読み出し動作と並行してリフ
レッシュ動作を行う場合を示すタイミング図である。

【００１４】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。

【００１５】本実施の形態の半導体記憶装置は、たとえ
ば２バンク６４ＭビットＳＤＲＡＭとされ、バンク０、
バンク１のメモリアレイバンク１，２と、この各メモリ
アレイバンク１，２に対応するロウデコーダ３，４、カ
ラムデコーダ５，６、センスアンプ＆入出力バス７，
８、およびリフレッシュカウンタ９，１０と、共通のロ
ウアドレスバッファ１１、カラムアドレスバッファ１
２、カラムアドレスカウンタ１３、入力バッファ１４、
出力バッファ１５、および制御論理＆タイミング発生器
１６などの構成からなり、周知の半導体製造技術により
１個の半導体チップ上に形成されている。

【００１６】このＳＤＲＡＭには、外部からアドレス信
号Ａｉが入力され、ロウアドレス信号ＸＡ、カラムアド
レス信号ＹＡが生成されて、それぞれロウアドレスバッ
ファ１１、カラムアドレスバッファ１２に入力され、ロ
ウデコーダ３，４、カラムデコーダ５，６を介してメモ
リアレイバンク１，２内の任意のメモリセルが選択され
る。そして、入出力データＤＩＯｉは、書き込み動作時
に入力バッファ１４を介して入力され、読み出し動作時
にセンスアンプ＆入出力バス７，８、出力バッファ１５
を介して出力される。

【００１７】また、制御信号として、外部クロック信号
ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレク
ト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ、データマスク信号ＤＱＭなどが外部か
ら入力され、これらの制御信号に基づいて制御論理＆タ
イミング発生器１６によりコマンド、内部制御信号が生
成され、このコマンド、内部制御信号により内部回路の
動作が制御されるようになっている。

【００１８】特に、本実施の形態においては、動作バン
クで読み出し動作または書き込み動作をしながら、非動
作バンクをリフレッシュ動作する動作モード機能を備
え、このために任意に分割されたメモリアレイバンク毎
に複数のリフレッシュカウンタが設けられている。図１
のような２バンク構成において、通常は１つのリフレッ
シュカウンタを共有しているが、本実施の形態では各メ
モリアレイバンク１，２に対応してリフレッシュカウン
タ９，１０が設けられている。

【００１９】次に、本実施の形態の作用について、始め
にＳＤＲＡＭの基本動作の概要を簡単に説明する。

【００２０】このＳＤＲＡＭの動作は、全て内部クロッ
ク信号に同期して行われ、またそれぞれの動作はコマン
ドにより制御される。このコマンドは、チップセレクト
信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、
ロウアドレスストローブ信号／ＲＡＳ、ライトイネーブ
ル信号／ＷＥの制御信号の組み合わせにより定義され
る。

【００２１】すなわち、内部クロック信号の立ち上がり
エッジにおけるこれらの制御信号のＨｉｇｈ／Ｌｏｗの
状態により、バンクアクティブ、リード、ライト、プリ
チャージ、リフレッシュなどのコマンドが定義され、こ
れらのコマンドをデコードして各回路に対してコマンド
に対応する動作を実行させる。

【００２２】たとえば、読み出し動作または書き込み動
作の待機状態において、バンクアクティブコマンドの設
定により指定されたメモリアレイバンクを選択して指定
されたワード線を活性化し、そしてリードコマンドを設
定した場合には、選択されたバンクからデータを読み出
し、一方ライトコマンドの設定においては、選択された
バンクにデータを書き込むことができる。

【００２３】また、プリチャージコマンドを設定した場
合には、指定されたメモリアレイバンクのプリチャージ
動作を実行することができ、このプリチャージには、読
み出し動作または書き込み動作終了後に自動的にプリチ
ャージ動作を実行するオートプリチャージ付きリードコ
マンド、オートプリチャージ付きライトコマンドなども
ある。

【００２４】さらに、リフレッシュコマンドには、たと
えばオートリフレッシュとセルフリフレッシュのコマン
ドがあり、オートリフレッシュコマンドの設定において
は、内部でアドレスを発生して自動的にリフレッシュ動
作が実行され、一方セルフリフレッシュ動作はバッテリ
バックアップなどに実行され、このセルフリフレッシュ
動作の終了後はオートリフレッシュ動作が実行される。

【００２５】以上のようにして、ＳＤＲＡＭのバンクア
クティブ動作、リード動作、ライト動作、プリチャージ
動作、リフレッシュ動作の基本動作が実行される。これ
らの基本動作は、たとえば電源投入後に全メモリアレイ
バンクのプリチャージ、モードレジスタのセット、オー
トリフレッシュが行われた後に、実際のオペレーション
開始により実行される。

【００２６】次に、本発明の特徴となる動作モードを、
図２のタイミング図に基づいて説明する。

【００２７】この動作モードは、動作バンクで読み出し
動作（または書き込み動作）をしながら、非動作バンク
をリフレッシュ動作する、いわゆる“バンクヒドンリフ
レッシュ”と仮称する動作モードである。この動作モー
ドのタイミングは、内部クロック信号ＩＣＬＫに同期し
て行われる。

【００２８】まず、モードレジスタセットＭＲＳのテス
トモードにおいて、特定のアドレスコードによりバンク
ヒドンリフレッシュＢＨＲを選択する。このアドレスコ
ードは、たとえばＡ２＝１、Ａ１＝０、Ａ０＝０などの
コードを通常のアドレスＡＤＤ仕様に追加することで対
応できる。このバンクヒドンリフレッシュＢＨＲの選択
後に、通常通り、アクティブコマンドＡＣＴでバンクセ
レクト信号ＢＳにより読み出し動作（または書き込み動
作）を行う動作バンクを指定する。

【００２９】たとえば、読み出し動作の場合には、リー
ドコマンドＲＥＡＤを入力し、アクティブコマンドＡＣ
Ｔでバンクセレクト信号ＢＳにより指定された動作バン
ク（バンク０）の読み出し動作を行う。この読み出し動
作は、前記基本動作と同様に行われ、リードコマンドＲ
ＥＡＤのセットサイクルのＣＡＳレイテンシーサイクル
後にデータが出力され、バースト長で設定された長さの
データが内部クロック信号ＩＣＬＫに同期して出力され
る。

【００３０】同時に、前記読み出し動作と並行して、指
定されていない非動作バンク（バンク１）は、このバン
ク１に対応するリフレッシュカウンタ１０を使用してリ
フレッシュ動作を行う。このリフレッシュ動作は、リフ
レッシュコマンドＲＥＦによる前記基本動作と同様に行
われ、リフレッシュカウンタ１０をカウントアップして
内部アドレスＡＤＤを発生し、順次、ワード線を選択し
てバンク１のメモリセルを自動的にリフレッシュする。

【００３１】以上のようにして、バンクヒドンリフレッ
シュＢＨＲ時は、アクティブコマンドＡＣＴ、リードコ
マンドＲＥＡＤを入力することで、アクティブコマンド
ＡＣＴで指定された動作バンクであるバンク０をアクセ
スして読み出し動作を行うとともに、指定されない非動
作バンクであるバンク１のリフレッシュ動作を行うこと
ができる。逆に、バンク１を指定した場合には、バンク
１の読み出し動作と並行してバンク０のリフレッシュ動
作を行うことができる。

【００３２】なお、書き込み動作においても同様に、バ
ンクヒドンリフレッシュＢＨＲ時にアクティブコマンド
ＡＣＴ、ライトコマンドを入力することで、セレクト信
号ＢＳにより指定されたバンク０の書き込み動作と並行
してバンク１のリフレッシュ動作を行ったり、逆にバン
ク１を指定した場合には、このバンク１の書き込み動作
と並行してバンク０のリフレッシュ動作を行うことがで
きる。

【００３３】従って、本実施の形態の半導体記憶装置に
よれば、各メモリアレイバンク１，２に対応するリフレ
ッシュカウンタ９，１０を設け、モードレジスタセット
ＭＲＳのテストモードにおけるバンクヒドンリフレッシ
ュＢＨＲの動作モードを有することにより、１バンクの
読み出し動作または書き込み動作時に、裏動作で他方の
バンクをリフレッシュ動作させることができるので、リ
フレッシュ時間を見かけ上隠すことができる。

【００３４】よって、１バンク動作の時は、リフレッシ
ュフリーに見せることが可能である。ただし、２バンク
動作や同一のロウアドレスを連続動作させるときは適用
できない。この結果、このＳＤＲＡＭなどのメモリとと
もにＣＰＵなどを含むシステムにおいて、このシステム
におけるバスの占有時間を短縮することができる。

【００３５】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００３６】たとえば、前記実施の形態においては、１
バンクの読み出し動作または書き込み動作時に、他方の
バンクをリフレッシュ動作させる動作モードについて説
明したが、これに限定されるものではなく、１バンクの
読み出し動作または書き込み動作時に、他方のバンクを
プリチャージ動作またはモードレジスタセット（ＭＲ
Ｓ）動作させる動作モードを有する場合についても適用
可能である。

【００３７】このプリチャージ動作の場合は、バンクを
切り替えたときに信号を発生するなどの方法を用いるこ
とで、他のバンクをアクセスすると、元にいたバンクを
自動的にプリチャージ動作させることができる。ＭＲＳ
動作も同様であるが、この場合はＭＲＳコマンドが自動
的に入力されるときにモードレジスタを設定することが
必要となる。しかし、プリチャージ動作またはＭＲＳ動
作は１サイクルでできるので、最も有効なのは前述した
リフレッシュ動作である。

【００３８】さらに、動作モードの設定は、テストモー
ドではなく、通常のＭＲＳコマンドにおいて特定のアド
レスコードと組み合わせることによっても、同様にバン
クヒドンリフレッシュを選択することが可能である。こ
のコマンドも、既存する通常のコマンド仕様に追加する
ことで対応することができる。

【００３９】また、２バンク６４ＭビットＳＤＲＡＭの
例で説明したが、たとえば４バンク、８バンク、さらに
多バンク化の傾向にあり、また２５６Ｍビット、さらに
大容量化の傾向にあるＳＤＲＡＭについても広く適用可
能であり、このように多バンク、大容量の構成とするこ
とにより本発明の効果はますます大きくなる。

【００４０】この４バンク、８バンクなどの構成におい
ては、リフレッシュカウンタを必ずしも各メモリアレイ
バンクに対応して設ける必要はなく、２分割、３分割な
どのように任意に分割されたメモリアレイバンク毎に１
つのリフレッシュカウンタを設けることで、読み出し動
作または書き込み動作と並行して、リフレッシュ動作、
プリチャージ動作またはＭＲＳ動作を行うことが可能で
ある。

【００４１】また、ＳＤＲＡＭに適用した場合について
説明したが、複数のメモリアレイバンクを持つＲＤＲＡ
Ｍや、ＤＲＡＭ全般に適用することができ、さらにこの
ＤＲＡＭなどのメモリとともにＣＰＵなどを含むシステ
ムに広く適用可能である。

【００４２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４３】(1).任意に分割されたメモリアレイバンク
毎の複数のリフレッシュカウンタを有することで、動作
バンクで読み出し動作または書き込み動作をしながら、
並行して非動作バンクを自動的にリフレッシュ動作する
ことができるので、リフレッシュ時間を見かけ上隠すこ
とが可能となる。

【００４４】(2).動作バンクで読み出し動作または書き
込み動作をしながら、非動作バンクをプリチャージ動作
またはモードレジスタセット動作させる動作モードを有
する場合には、並行してプリチャージ動作、モードレジ
スタセット動作を自動的に行うことが可能となる。

【００４５】(3).動作モードを、モードレジスタセット
のテストモード、もしくは通常のモードレジスタセット
コマンドにより選択する場合には、通常の仕様にアドレ
スコード、コマンドを追加するだけで容易に対応するこ
とが可能となる。

【００４６】(4).前記(1) 〜(3) により、複数のメモリ
アレイバンクを持つＳＤＲＡＭ、ＲＤＲＡＭ、ＤＲＡＭ
などにおいて、リフレッシュ時間を見かけ上隠してリフ
レッシュフリーに見せることが可能であり、さらにこれ
らのメモリとともにＣＰＵなどを含むシステムにおい
て、このシステムにおけるバスの占有時間を短縮するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体記憶装置を
示す全体ブロック図である。

【図２】本発明の実施の形態の半導体記憶装置におい
て、読み出し動作と並行してリフレッシュ動作を行う場
合を示すタイミング図である。

【符号の説明】

１，２メモリアレイバンク３，４ロウデコーダ５，６カラムデコーダ７，８センスアンプ＆入出力バス９，１０リフレッシュカウンタ１１ロウアドレスバッファ１２カラムアドレスバッファ１３カラムアドレスカウンタ１４入力バッファ１５出力バッファ１６制御論理＆タイミング発生器

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉田啓彦東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者我妻利光東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者土屋恵東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者野口由美子東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内

Claims

【特許請求の範囲】

【請求項１】複数のメモリアレイバンクを有する半導
体記憶装置であって、外部から入力されるアドレス信号
を格納するロウアドレスバッファおよびカラムアドレス
バッファと、前記ロウアドレスバッファ、前記カラムア
ドレスバッファから出力されるアドレス信号によりそれ
ぞれロウアドレス、カラムアドレスを指定して前記複数
のメモリアレイバンク内の任意のメモリセルを選択する
複数のロウデコーダおよび複数のカラムデコーダと、前
記複数のメモリアレイバンクのうち、非動作バンクでリ
フレッシュ動作を行うためにアドレス信号をカウントす
る、任意に分割されたメモリアレイバンク毎の複数のリ
フレッシュカウンタとを有することを特徴とする半導体
記憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記複数のメモリアレイバンクのうち、選択された
動作バンクで読み出し動作または書き込み動作を行いな
がら、非動作バンクでリフレッシュ動作を行う動作モー
ドを有することを特徴とする半導体記憶装置。
【請求項３】請求項１記載の半導体記憶装置であっ
て、前記複数のメモリアレイバンクのうち、選択された
動作バンクで読み出し動作または書き込み動作を行いな
がら、非動作バンクでプリチャージ動作またはモードレ
ジスタセット動作を行う動作モードを有することを特徴
とする半導体記憶装置。
【請求項４】請求項２または３記載の半導体記憶装置
であって、前記動作モードは、モードレジスタセットコ
マンドとアドレスとの組み合わせによるモードレジスタ
セットのテストモードで選択されることを特徴とする半
導体記憶装置。
【請求項５】請求項２または３記載の半導体記憶装置
であって、前記動作モードは、モードレジスタセットコ
マンドで選択されることを特徴とする半導体記憶装置。
【請求項６】請求項１、２、３、４または５記載の半
導体記憶装置であって、前記半導体記憶装置は、シンク
ロナスＤＲＡＭであることを特徴とする半導体記憶装
置。