JPH11340233A - 銅配線の形成方法 - Google Patents
銅配線の形成方法Info
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- JPH11340233A JPH11340233A JP14867598A JP14867598A JPH11340233A JP H11340233 A JPH11340233 A JP H11340233A JP 14867598 A JP14867598 A JP 14867598A JP 14867598 A JP14867598 A JP 14867598A JP H11340233 A JPH11340233 A JP H11340233A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】スパッタ法によるＣｕ膜とＣＶＤ法によるＣｕ
膜との間に生じる酸化物を除去することにより、又はこ
れを生成させないことにより、ＣＶＤ法によるＣｕ膜の
均一性を高め、銅配線の信頼性を向上させる。 【解決手段】溝１２の形成された酸化膜１０上にＴｉＮ
膜１４を形成する。次にスパッタ法によりＣｕ膜１６を
形成し、ついでアニールチャンバ２４内において真空下
でアニールすることによりスパッタ法によるＣｕ膜１６
上に形成された酸化物１８を脱離させる。その後、ＣＶ
Ｄ法によりＣｕ膜２０を形成する。これにより、スパッ
タ法によるＣｕ膜１６とＣＶＤ法によるＣｕ膜２０との
界面には酸化物１８が存在せず、ＣＶＤ法によるＣｕ膜
２０の均一性が高まる。
膜との間に生じる酸化物を除去することにより、又はこ
れを生成させないことにより、ＣＶＤ法によるＣｕ膜の
均一性を高め、銅配線の信頼性を向上させる。 【解決手段】溝１２の形成された酸化膜１０上にＴｉＮ
膜１４を形成する。次にスパッタ法によりＣｕ膜１６を
形成し、ついでアニールチャンバ２４内において真空下
でアニールすることによりスパッタ法によるＣｕ膜１６
上に形成された酸化物１８を脱離させる。その後、ＣＶ
Ｄ法によりＣｕ膜２０を形成する。これにより、スパッ
タ法によるＣｕ膜１６とＣＶＤ法によるＣｕ膜２０との
界面には酸化物１８が存在せず、ＣＶＤ法によるＣｕ膜
２０の均一性が高まる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成する銅配線の形成方法に関し、特にダマシンプロセス
による信頼性の高い銅配線の形成方法に関する。
成する銅配線の形成方法に関し、特にダマシンプロセス
による信頼性の高い銅配線の形成方法に関する。
【０００２】
【従来の技術】半導体装置の配線に用いる材料として
は、従来からアルミニウム（Ａｌ）が一般に使用されて
いるが、近年、配線材料として銅（Ｃｕ）を用いる技術
が注目されている。これは、銅（Ｃｕ）の抵抗率が１．
５５Ω・ｍであり、アルミニウム（Ａｌ）の抵抗率であ
る２．５０Ω・ｍよりも大幅に小さいからである。
は、従来からアルミニウム（Ａｌ）が一般に使用されて
いるが、近年、配線材料として銅（Ｃｕ）を用いる技術
が注目されている。これは、銅（Ｃｕ）の抵抗率が１．
５５Ω・ｍであり、アルミニウム（Ａｌ）の抵抗率であ
る２．５０Ω・ｍよりも大幅に小さいからである。
【０００３】しかし、銅（Ｃｕ）は、アルミニウム（Ａ
ｌ）と異なりエッチング加工が困難であることから、ア
ルミニウム（Ａｌ）のように半導体基板の主面全面に成
膜してから配線形状にパターニングするという方法は採
用しにくい。このため、配線材料として銅（Ｃｕ）を採
用する場合には、配線を形成すべき箇所に予め溝を形成
しておき、この溝に配線である銅（Ｃｕ）を埋め込むダ
マシンプロセスの採用が必要となる。
ｌ）と異なりエッチング加工が困難であることから、ア
ルミニウム（Ａｌ）のように半導体基板の主面全面に成
膜してから配線形状にパターニングするという方法は採
用しにくい。このため、配線材料として銅（Ｃｕ）を採
用する場合には、配線を形成すべき箇所に予め溝を形成
しておき、この溝に配線である銅（Ｃｕ）を埋め込むダ
マシンプロセスの採用が必要となる。
【０００４】かかるダマシンプロセスによる従来の銅
（Ｃｕ）配線の形成方法を図５を用いて説明すると、ま
ず、溝が形成された絶縁膜３２上にＴｉＮ膜３４をスパ
ッタ法により形成する（図５（ａ））。これは、銅（Ｃ
ｕ）が絶縁膜中に拡散しやすいため、絶縁膜と銅（Ｃ
ｕ）との間に拡散防止のためのバリア層を介在させる必
要があるからである。銅（Ｃｕ）が絶縁膜へ拡散する
と、リーク電流の増大、しきい値電圧のばらつき、絶縁
膜の高誘電率化の原因となることから、バリア層である
ＴｉＮ膜３４は重要である。
（Ｃｕ）配線の形成方法を図５を用いて説明すると、ま
ず、溝が形成された絶縁膜３２上にＴｉＮ膜３４をスパ
ッタ法により形成する（図５（ａ））。これは、銅（Ｃ
ｕ）が絶縁膜中に拡散しやすいため、絶縁膜と銅（Ｃ
ｕ）との間に拡散防止のためのバリア層を介在させる必
要があるからである。銅（Ｃｕ）が絶縁膜へ拡散する
と、リーク電流の増大、しきい値電圧のばらつき、絶縁
膜の高誘電率化の原因となることから、バリア層である
ＴｉＮ膜３４は重要である。
【０００５】次に、ＴｉＮ膜３４上に、Ｃｕ膜３６をＣ
ＶＤ法により形成し（図５（ｂ））、最後にＣＭＰ法に
より表面を研磨して不要なＣｕ膜３６を除去する（図示
せず）ことによって銅（Ｃｕ）配線が形成される。
ＶＤ法により形成し（図５（ｂ））、最後にＣＭＰ法に
より表面を研磨して不要なＣｕ膜３６を除去する（図示
せず）ことによって銅（Ｃｕ）配線が形成される。
【０００６】この方法では、Ｃｕ膜３６をＴｉＮ膜３４
上に直接形成しているため、形成されたＣｕ膜３６が、
エレクトロマイグレーション耐性の高い（１１１）配向
膜ではなく、エレクトロマイグレーション耐性の低い
（２００）配向膜となってしまう。つまり、図５に示す
方法により形成された銅（Ｃｕ）配線はエレクトロマイ
グレーションが発生しやすく、信頼性を低下させてしま
う。尚、（２００）配向膜が（１１１）配向膜に比べて
エレクトロマイグレーション耐性が低い理由は現在のと
ころ解明されていない。また、ＣＶＤ法により形成され
たＣｕ膜３６はスパッタ法により形成されたＴｉＮ膜３
４との密着性が悪い。このため、上記ＣＭＰ法による表
面研磨の工程においてＣｕ膜３６が溝から脱落するおそ
れがあり、これが製造歩留まりを低下させる原因となっ
てしまうという問題もある。
上に直接形成しているため、形成されたＣｕ膜３６が、
エレクトロマイグレーション耐性の高い（１１１）配向
膜ではなく、エレクトロマイグレーション耐性の低い
（２００）配向膜となってしまう。つまり、図５に示す
方法により形成された銅（Ｃｕ）配線はエレクトロマイ
グレーションが発生しやすく、信頼性を低下させてしま
う。尚、（２００）配向膜が（１１１）配向膜に比べて
エレクトロマイグレーション耐性が低い理由は現在のと
ころ解明されていない。また、ＣＶＤ法により形成され
たＣｕ膜３６はスパッタ法により形成されたＴｉＮ膜３
４との密着性が悪い。このため、上記ＣＭＰ法による表
面研磨の工程においてＣｕ膜３６が溝から脱落するおそ
れがあり、これが製造歩留まりを低下させる原因となっ
てしまうという問題もある。
【０００７】このような問題を解消すべく、これを改善
した銅配線の製造方法として、図６に示す方法が提案さ
れている。この方法は、スパッタチャンバにて、絶縁膜
３８上にＴｉＮ膜４０をスパッタ法により形成しその上
に同じくスパッタ法によりＣｕ膜４２を形成した後に
（図６（ａ））、当該半導体基板をＣＶＤチャンバへ移
動させ、当該ＣＶＤチャンバにてＣｕ膜４２上にＣＶＤ
法によりＣｕ膜４４を形成するというものである（図６
（ｂ））。
した銅配線の製造方法として、図６に示す方法が提案さ
れている。この方法は、スパッタチャンバにて、絶縁膜
３８上にＴｉＮ膜４０をスパッタ法により形成しその上
に同じくスパッタ法によりＣｕ膜４２を形成した後に
（図６（ａ））、当該半導体基板をＣＶＤチャンバへ移
動させ、当該ＣＶＤチャンバにてＣｕ膜４２上にＣＶＤ
法によりＣｕ膜４４を形成するというものである（図６
（ｂ））。
【０００８】この方法では、ＴｉＮ膜４０とＣＶＤ法に
よるＣｕ膜４４との間に、スパッタ法により形成された
Ｃｕ膜４２を介在させているので、Ｃｕ膜４４は比較的
（１１１）配向性の高い膜となり、図５に示す方法と比
べてエレクトロマイグレーション耐性が向上している。
さらに、互いに密着性の悪いＣＶＤ法によるＣｕ膜４４
とスパッタ法によるＴｉＮ膜４０との間に、スパッタ法
によるＣｕ膜４２が介在していることからＣｕ膜４４の
密着性は大きく向上しており、ＣＭＰ法による表面研磨
の工程でＣｕ膜４４が溝から脱落するということがなく
なる。
よるＣｕ膜４４との間に、スパッタ法により形成された
Ｃｕ膜４２を介在させているので、Ｃｕ膜４４は比較的
（１１１）配向性の高い膜となり、図５に示す方法と比
べてエレクトロマイグレーション耐性が向上している。
さらに、互いに密着性の悪いＣＶＤ法によるＣｕ膜４４
とスパッタ法によるＴｉＮ膜４０との間に、スパッタ法
によるＣｕ膜４２が介在していることからＣｕ膜４４の
密着性は大きく向上しており、ＣＭＰ法による表面研磨
の工程でＣｕ膜４４が溝から脱落するということがなく
なる。
【０００９】
【発明が解決しようとする課題】このように、図６に示
す方法により形成されたＣｕ膜４４は、図５に示す方法
により形成されたＣｕ膜３６と比べると、膜の（１１
１）配向性や密着性に優れているものの、本発明者によ
る研究の結果、当該Ｃｕ膜４４のシート抵抗のばらつき
が５％程度と大きく、またＣｕ膜４４の（１１１）配向
性も不十分であることが分かった。
す方法により形成されたＣｕ膜４４は、図５に示す方法
により形成されたＣｕ膜３６と比べると、膜の（１１
１）配向性や密着性に優れているものの、本発明者によ
る研究の結果、当該Ｃｕ膜４４のシート抵抗のばらつき
が５％程度と大きく、またＣｕ膜４４の（１１１）配向
性も不十分であることが分かった。
【００１０】したがって、本発明の目的は、Ｃｕ膜のシ
ート抵抗のばらつきを低減し、また膜の（１１１）配向
性をさらに向上させることにより、信頼性の高い銅（Ｃ
ｕ）配線の形成する方法を提供することである。
ート抵抗のばらつきを低減し、また膜の（１１１）配向
性をさらに向上させることにより、信頼性の高い銅（Ｃ
ｕ）配線の形成する方法を提供することである。
【００１１】
【課題を解決するための手段】シート抵抗のばらつきや
膜の（１１１）配向性が不十分である原因を解明すべ
く、本発明者が研究を行ったところ、その原因がスパッ
タ法によるＣｕ膜の表面に僅かに形成された酸化物の影
響であることが解明された。
膜の（１１１）配向性が不十分である原因を解明すべ
く、本発明者が研究を行ったところ、その原因がスパッ
タ法によるＣｕ膜の表面に僅かに形成された酸化物の影
響であることが解明された。
【００１２】この酸化物は、スパッタ法によるＣｕ膜の
形成後、ＣＶＤ法によるＣｕ膜を形成すべく半導体基板
（ウェハ）をスパッタチャンバからＣＶＤチャンバへ移
動させる際、スパッタ法によるＣｕ膜が大気中に暴露さ
れたことにより形成されたものと考えられる。この酸化
物の存在によりシート抵抗のばらついたり、膜の（１１
１）配向性が損なわれる理由は次のとおりである。
形成後、ＣＶＤ法によるＣｕ膜を形成すべく半導体基板
（ウェハ）をスパッタチャンバからＣＶＤチャンバへ移
動させる際、スパッタ法によるＣｕ膜が大気中に暴露さ
れたことにより形成されたものと考えられる。この酸化
物の存在によりシート抵抗のばらついたり、膜の（１１
１）配向性が損なわれる理由は次のとおりである。
【００１３】すなわち、ＣＶＤ法によるＣｕ膜の形成過
程には、成長の核となるべきＣｕ核の発生過程と、この
核の成長過程とがあるが、当該酸化物はこのうちＣｕ核
の発生を阻害する原因となるのである。つまり、この酸
化物は化学的に安定なため、その上には核が発生しにく
い一方、酸化物の形成箇所はランダムであるためＣｕ核
の発生密度もランダムにばらつき、このようにランダム
にばらついて生成された核が成長を始めるため、結果的
に形成されたＣｕ膜の均一性が損なわれるのである。さ
らに、成長を始めたＣｕ膜も化学的に安定である酸化物
を避けるように不均一に成長する。これらが、結果的に
シート抵抗のばらつきとなるのである。また、このよう
に膜の均一性が損なわれる結果、膜の一様な成長が阻害
され、これが（１１１）配向性が損なわれる原因とな
る。
程には、成長の核となるべきＣｕ核の発生過程と、この
核の成長過程とがあるが、当該酸化物はこのうちＣｕ核
の発生を阻害する原因となるのである。つまり、この酸
化物は化学的に安定なため、その上には核が発生しにく
い一方、酸化物の形成箇所はランダムであるためＣｕ核
の発生密度もランダムにばらつき、このようにランダム
にばらついて生成された核が成長を始めるため、結果的
に形成されたＣｕ膜の均一性が損なわれるのである。さ
らに、成長を始めたＣｕ膜も化学的に安定である酸化物
を避けるように不均一に成長する。これらが、結果的に
シート抵抗のばらつきとなるのである。また、このよう
に膜の均一性が損なわれる結果、膜の一様な成長が阻害
され、これが（１１１）配向性が損なわれる原因とな
る。
【００１４】さらに、上記核の発生の遅れは、成長過程
に到達するまでの時間であるインキュベーションタイム
を長くさせ、これがＣｕ膜の不均一性を一層助長する。
に到達するまでの時間であるインキュベーションタイム
を長くさせ、これがＣｕ膜の不均一性を一層助長する。
【００１５】そこで、本発明による銅配線の形成方法で
は、絶縁膜上にバリア層を形成する工程と、前記バリア
層上にスパッタ法により第１のＣｕ膜を形成する工程
と、前記第１のＣｕ膜表面の酸化物を除去する工程と、
前記酸化物が除去された前記第１のＣｕ膜上にＣＶＤ法
により第２のＣｕ膜を形成する工程とを備えることを特
徴としている。
は、絶縁膜上にバリア層を形成する工程と、前記バリア
層上にスパッタ法により第１のＣｕ膜を形成する工程
と、前記第１のＣｕ膜表面の酸化物を除去する工程と、
前記酸化物が除去された前記第１のＣｕ膜上にＣＶＤ法
により第２のＣｕ膜を形成する工程とを備えることを特
徴としている。
【００１６】また、本発明による銅配線の形成方法で
は、半導体基板上に形成された絶縁膜を覆うバリア層を
形成する第１の工程と、前記第１の工程の後前記バリア
層上にスパッタ法により第１のＣｕ膜を形成する第２の
工程と、前記第２の工程により前記第１のＣｕ膜が形成
された半導体基板をアニールする第３の工程と、前記第
３の工程の後前記第１のＣｕ膜上にＣＶＤ法により第２
のＣｕ膜を形成する第４の工程とを備えることを特徴と
している。
は、半導体基板上に形成された絶縁膜を覆うバリア層を
形成する第１の工程と、前記第１の工程の後前記バリア
層上にスパッタ法により第１のＣｕ膜を形成する第２の
工程と、前記第２の工程により前記第１のＣｕ膜が形成
された半導体基板をアニールする第３の工程と、前記第
３の工程の後前記第１のＣｕ膜上にＣＶＤ法により第２
のＣｕ膜を形成する第４の工程とを備えることを特徴と
している。
【００１７】また、本発明による銅配線の形成方法で
は、半導体基板上に形成された絶縁膜上にスパッタチャ
ンバ内でスパッタ法により第１のＣｕ膜を形成する工程
と、前記第１のＣｕ膜が形成された半導体基板をアニー
ルチャンバに移動させる工程と、前記アニールチャンバ
にて真空下で前記半導体基板をアニールする工程と、前
記アニールチャンバにてアニールされた前記半導体基板
を大気に暴露させることなくＣＶＤチャンバに移動させ
る工程と、前記ＣＶＤチャンバ内でＣＶＤ法により前記
第１のＣｕ膜上に第２のＣｕ膜を形成する工程とを備え
ることを特徴としている。
は、半導体基板上に形成された絶縁膜上にスパッタチャ
ンバ内でスパッタ法により第１のＣｕ膜を形成する工程
と、前記第１のＣｕ膜が形成された半導体基板をアニー
ルチャンバに移動させる工程と、前記アニールチャンバ
にて真空下で前記半導体基板をアニールする工程と、前
記アニールチャンバにてアニールされた前記半導体基板
を大気に暴露させることなくＣＶＤチャンバに移動させ
る工程と、前記ＣＶＤチャンバ内でＣＶＤ法により前記
第１のＣｕ膜上に第２のＣｕ膜を形成する工程とを備え
ることを特徴としている。
【００１８】また、本発明による銅配線の形成方法で
は、半導体基板上に形成された絶縁膜上にスパッタチャ
ンバ内でスパッタ法により第１のＣｕ膜を形成する工程
と、前記第１のＣｕ膜が形成された半導体基板をＣＶＤ
チャンバに移動させる工程と、前記ＣＶＤチャンバにて
真空下で前記半導体基板をアニールする工程と、前記Ｃ
ＶＤチャンバにてアニールした後前記ＣＶＤチャンバ内
でＣＶＤ法により前記第１のＣｕ膜上に第２のＣｕ膜を
形成する工程とを備えることを特徴としている。
は、半導体基板上に形成された絶縁膜上にスパッタチャ
ンバ内でスパッタ法により第１のＣｕ膜を形成する工程
と、前記第１のＣｕ膜が形成された半導体基板をＣＶＤ
チャンバに移動させる工程と、前記ＣＶＤチャンバにて
真空下で前記半導体基板をアニールする工程と、前記Ｃ
ＶＤチャンバにてアニールした後前記ＣＶＤチャンバ内
でＣＶＤ法により前記第１のＣｕ膜上に第２のＣｕ膜を
形成する工程とを備えることを特徴としている。
【００１９】また、本発明による銅配線の形成方法で
は、半導体基板上に形成された絶縁膜上にスパッタチャ
ンバ内でスパッタ法により第１のＣｕ膜を形成する工程
と、前記第１のＣｕ膜が形成された半導体基板を大気に
暴露させることなくＣＶＤチャンバに移動させる工程
と、前記ＣＶＤチャンバ内でＣＶＤ法により前記第１の
Ｃｕ膜上に第２のＣｕ膜を形成する工程とを備えること
を特徴としている。
は、半導体基板上に形成された絶縁膜上にスパッタチャ
ンバ内でスパッタ法により第１のＣｕ膜を形成する工程
と、前記第１のＣｕ膜が形成された半導体基板を大気に
暴露させることなくＣＶＤチャンバに移動させる工程
と、前記ＣＶＤチャンバ内でＣＶＤ法により前記第１の
Ｃｕ膜上に第２のＣｕ膜を形成する工程とを備えること
を特徴としている。
【００２０】また、本発明による銅配線の形成方法で
は、絶縁膜上にバリア層を形成する工程と、前記バリア
層上にスパッタ法により第１のＣｕ膜を形成する工程
と、前記第１のＣｕ膜表面の酸化物を水素プラズマ、フ
ッ化水素ガス照射又はＡｒスパッタにより除去する工程
と、前記酸化物が除去された前記第１のＣｕ膜上にＣＶ
Ｄ法により第２のＣｕ膜を形成する工程とを備えること
を特徴としている。
は、絶縁膜上にバリア層を形成する工程と、前記バリア
層上にスパッタ法により第１のＣｕ膜を形成する工程
と、前記第１のＣｕ膜表面の酸化物を水素プラズマ、フ
ッ化水素ガス照射又はＡｒスパッタにより除去する工程
と、前記酸化物が除去された前記第１のＣｕ膜上にＣＶ
Ｄ法により第２のＣｕ膜を形成する工程とを備えること
を特徴としている。
【００２１】
【発明の実施の形態】本発明の実施の形態による銅配線
の形成方法を、図１を用いて説明する。
の形成方法を、図１を用いて説明する。
【００２２】まず、半導体基板（図示せず）上に形成さ
れた酸化膜（ＳｉＯ２膜）１０のうち銅（Ｃｕ）配線が
形成されるべき領域に、ドライエッチングによって溝１
２を形成する（図１（ａ））。
れた酸化膜（ＳｉＯ２膜）１０のうち銅（Ｃｕ）配線が
形成されるべき領域に、ドライエッチングによって溝１
２を形成する（図１（ａ））。
【００２３】このように溝１２の形成された酸化膜１０
の全面に、スパッタ法によってＴｉＮ膜１４を１００ｎ
ｍ形成する（図１（ｂ））。これは既述の通り、その後
形成される銅（Ｃｕ）が酸化膜１０に拡散して、リーク
電流の増大、しきい値電圧のばらつき、絶縁膜の高誘電
率化をもたらすことを防止するために必要なバリア層で
ある。
の全面に、スパッタ法によってＴｉＮ膜１４を１００ｎ
ｍ形成する（図１（ｂ））。これは既述の通り、その後
形成される銅（Ｃｕ）が酸化膜１０に拡散して、リーク
電流の増大、しきい値電圧のばらつき、絶縁膜の高誘電
率化をもたらすことを防止するために必要なバリア層で
ある。
【００２４】尚、スパッタ法によりＴｉＮ膜１４を形成
する本工程は、図２に示すスパッタチャンバ２２にて行
う。
する本工程は、図２に示すスパッタチャンバ２２にて行
う。
【００２５】次に、当該スパッタチャンバ２２にて、Ｔ
ｉＮ膜１４上にスパッタ法によるＣｕ膜１６を１００ｎ
ｍ形成する（図１（ｃ））。これも既述の通り、その後
形成されるＣＶＤ法によるＣｕ膜とＴｉＮ膜１４との間
の密着層として、またその後形成されるＣＶＤ法による
Ｃｕ膜を（１１１）配向膜とするための膜として必要で
ある。
ｉＮ膜１４上にスパッタ法によるＣｕ膜１６を１００ｎ
ｍ形成する（図１（ｃ））。これも既述の通り、その後
形成されるＣＶＤ法によるＣｕ膜とＴｉＮ膜１４との間
の密着層として、またその後形成されるＣＶＤ法による
Ｃｕ膜を（１１１）配向膜とするための膜として必要で
ある。
【００２６】次に、スパッタ法によるＣｕ膜１６が形成
された半導体基板を、図２に示す移動装置２８にてアニ
ールチャンバ２４へ移す。アニールチャンバ２４は、図
２に示すとおり、ＣＶＤチャンバ２６と一体化された装
置５０の一部であり、装置５０内においては、真空を破
ることなく、少なくとも大気に暴露させることなく、半
導体基板をアニールチャンバ２４からＣＶＤチャンバ２
６へ移動させることができる。
された半導体基板を、図２に示す移動装置２８にてアニ
ールチャンバ２４へ移す。アニールチャンバ２４は、図
２に示すとおり、ＣＶＤチャンバ２６と一体化された装
置５０の一部であり、装置５０内においては、真空を破
ることなく、少なくとも大気に暴露させることなく、半
導体基板をアニールチャンバ２４からＣＶＤチャンバ２
６へ移動させることができる。
【００２７】次に、アニールチャンバ２４に導入された
半導体基板を、１０-6Tｏｒｒ以下の真空下で４００
℃、１０分のアニール処理する。かかるアニール処理に
より、移動装置２８によりスパッタチャンバ２２からア
ニールチャンバ２４へ半導体基板を移動させる際、Ｃｕ
膜１６の表面に形成された酸化物１８は脱離する（図１
（ｄ））。さらに、当該アニール処理によりスパッタ法
によるＣｕ膜１６の（１１１）配向性が向上するととも
に、グレインサイズも大きくなる。
半導体基板を、１０-6Tｏｒｒ以下の真空下で４００
℃、１０分のアニール処理する。かかるアニール処理に
より、移動装置２８によりスパッタチャンバ２２からア
ニールチャンバ２４へ半導体基板を移動させる際、Ｃｕ
膜１６の表面に形成された酸化物１８は脱離する（図１
（ｄ））。さらに、当該アニール処理によりスパッタ法
によるＣｕ膜１６の（１１１）配向性が向上するととも
に、グレインサイズも大きくなる。
【００２８】その後、アニールチャンバ２４内で１７０
℃まで冷却する。冷却速度を速めるために、窒素等をア
ニールチャンバ２４内に導入してもよい。この時、冷却
ガスである窒素等に酸素が混入していないことが重要で
ある。また、１００℃程度に冷却されたブロックあるい
はウェハホルダーにウェハを移して冷却速度を速めても
よい。このように冷却を促進することでアニール処理を
行うことによるスループットの低下を最小限に抑えるこ
とができる。
℃まで冷却する。冷却速度を速めるために、窒素等をア
ニールチャンバ２４内に導入してもよい。この時、冷却
ガスである窒素等に酸素が混入していないことが重要で
ある。また、１００℃程度に冷却されたブロックあるい
はウェハホルダーにウェハを移して冷却速度を速めても
よい。このように冷却を促進することでアニール処理を
行うことによるスループットの低下を最小限に抑えるこ
とができる。
【００２９】尚、当該アニール処理におけるアニール温
度は上記４００℃に限定されないが、Ｃｕ膜１６の表面
に形成された酸化物１８を十分に脱離させるためには３
００℃以上の温度でアニールする必要がある。また、ア
ニール時間も上記１０分に限定されないが、酸化物１８
を十分に脱離させるためには少なくとも３分以上のアニ
ールが必要である。上述した４００℃、１０分でのアニ
ールは、酸化物１８の離脱効果及びスループットを考慮
した、本実施の形態における最も好ましいアニール温度
及びアニール時間の一例である。
度は上記４００℃に限定されないが、Ｃｕ膜１６の表面
に形成された酸化物１８を十分に脱離させるためには３
００℃以上の温度でアニールする必要がある。また、ア
ニール時間も上記１０分に限定されないが、酸化物１８
を十分に脱離させるためには少なくとも３分以上のアニ
ールが必要である。上述した４００℃、１０分でのアニ
ールは、酸化物１８の離脱効果及びスループットを考慮
した、本実施の形態における最も好ましいアニール温度
及びアニール時間の一例である。
【００３０】そして、半導体基板を装置５０内にてアニ
ールチャンバ２４からＣＶＤチャンバ２６へ移し、基板
温度１７０℃、圧力２０Ｔｏｒｒで、原料ガスにヘキサ
フルオロアセチルアセトナト銅トリメチルビニルシラン
（Ｃｕ（ｈｆｓｃ）（ｔｍｖｓ））を用いて、ＣＶＤ法
によるＣｕ膜２０を形成する（図１（ｅ））。 Ｃｕ膜
２０の膜厚は、少なくとも溝１２が完全に埋まる膜厚が
必要である。
ールチャンバ２４からＣＶＤチャンバ２６へ移し、基板
温度１７０℃、圧力２０Ｔｏｒｒで、原料ガスにヘキサ
フルオロアセチルアセトナト銅トリメチルビニルシラン
（Ｃｕ（ｈｆｓｃ）（ｔｍｖｓ））を用いて、ＣＶＤ法
によるＣｕ膜２０を形成する（図１（ｅ））。 Ｃｕ膜
２０の膜厚は、少なくとも溝１２が完全に埋まる膜厚が
必要である。
【００３１】その後は、従来と同様、ＣＭＰ法により表
面を研磨して不要なＣｕ膜２０、スＣｕ膜１６及びＴｉ
Ｎ膜１４を除去する（図示せず）ことによって銅（Ｃ
ｕ）配線が形成される。
面を研磨して不要なＣｕ膜２０、スＣｕ膜１６及びＴｉ
Ｎ膜１４を除去する（図示せず）ことによって銅（Ｃ
ｕ）配線が形成される。
【００３２】このように、本実施の形態による銅（Ｃ
ｕ）配線の形成方法によれば、半導体基板をスパッタチ
ャンバ２２から装置５０へ移動させる際にＣｕ膜１６上
に形成された酸化物１８を、装置５０内のアニールチャ
ンバ２４にて脱離させた後、装置５０内のＣＶＤチャン
バ２６にてＣｕ膜２０を形成しているので、当該ＣＶＤ
法によるＣｕ膜２０の均一性は非常に高くなる。このた
め、本実施の形態による方法にて形成された銅（Ｃｕ）
配線のシート抵抗のばらつきは２％以下に抑えられると
ともに、ＣＶＤ法によるＣｕ膜２０の（１１１）配向性
も大幅に向上し、エレクトロマイグレーション耐性も向
上する。さらに、アニールチャンバ２４でのアニール
は、酸化物１８の脱離のみならず、スパッタ法によるＣ
ｕ膜１６の（１１１）配向性自体を向上させるため、そ
の上に形成されるＣＶＤ法によるＣｕ膜２０の均一性は
非常に高いものとなる。
ｕ）配線の形成方法によれば、半導体基板をスパッタチ
ャンバ２２から装置５０へ移動させる際にＣｕ膜１６上
に形成された酸化物１８を、装置５０内のアニールチャ
ンバ２４にて脱離させた後、装置５０内のＣＶＤチャン
バ２６にてＣｕ膜２０を形成しているので、当該ＣＶＤ
法によるＣｕ膜２０の均一性は非常に高くなる。このた
め、本実施の形態による方法にて形成された銅（Ｃｕ）
配線のシート抵抗のばらつきは２％以下に抑えられると
ともに、ＣＶＤ法によるＣｕ膜２０の（１１１）配向性
も大幅に向上し、エレクトロマイグレーション耐性も向
上する。さらに、アニールチャンバ２４でのアニール
は、酸化物１８の脱離のみならず、スパッタ法によるＣ
ｕ膜１６の（１１１）配向性自体を向上させるため、そ
の上に形成されるＣＶＤ法によるＣｕ膜２０の均一性は
非常に高いものとなる。
【００３３】また、本発明による銅（Ｃｕ）配線の形成
方法は、図３に示すような装置構成、すなわちスパッタ
チャンバ３０、ＣＶＤチャンバ４６及び移動装置４８に
よっても実現することができる。このような装置構成で
あれば、スパッタチャンバ３０にてスパッタ法によるＣ
ｕ膜１６を形成した後、移動装置４８にて半導体基板を
ＣＶＤチャンバ４６に移動させ、この際に形成された酸
化物１８をＣＶＤチャンバ４６自体にてアニールすれば
よい。このような装置構成を用いれば、アニールチャン
バが不要になるという利点がある。
方法は、図３に示すような装置構成、すなわちスパッタ
チャンバ３０、ＣＶＤチャンバ４６及び移動装置４８に
よっても実現することができる。このような装置構成で
あれば、スパッタチャンバ３０にてスパッタ法によるＣ
ｕ膜１６を形成した後、移動装置４８にて半導体基板を
ＣＶＤチャンバ４６に移動させ、この際に形成された酸
化物１８をＣＶＤチャンバ４６自体にてアニールすれば
よい。このような装置構成を用いれば、アニールチャン
バが不要になるという利点がある。
【００３４】但し、このような装置構成では、ＣＶＤチ
ャンバ４６にてアニール処理とＣＶＤ処理とを両方行う
ため、両処理の処理温度が大きく離れている場合には、
両処理間においてＣＶＤチャンバ４６内にて半導体基板
を冷却又は加熱する必要があることからスループットを
低下させてしまう。このため、このような装置構成は、
両処理における処理温度が近接している場合において特
に好ましい。
ャンバ４６にてアニール処理とＣＶＤ処理とを両方行う
ため、両処理の処理温度が大きく離れている場合には、
両処理間においてＣＶＤチャンバ４６内にて半導体基板
を冷却又は加熱する必要があることからスループットを
低下させてしまう。このため、このような装置構成は、
両処理における処理温度が近接している場合において特
に好ましい。
【００３５】また、図３に示すような装置構成を用いる
場合、 ＣＶＤチャンバ４６にてアニール処理を行う代
わりに、水素プラズマ、フッ化水素ガス照射、Ａｒスパ
ッタ等を行って酸化物１８を除去してもよい。但し、こ
の場合、アニール処理を省略しているので、スパッタ法
によるＣｕ膜１６自体の（１１１）配向性は向上しな
い。
場合、 ＣＶＤチャンバ４６にてアニール処理を行う代
わりに、水素プラズマ、フッ化水素ガス照射、Ａｒスパ
ッタ等を行って酸化物１８を除去してもよい。但し、こ
の場合、アニール処理を省略しているので、スパッタ法
によるＣｕ膜１６自体の（１１１）配向性は向上しな
い。
【００３６】さらに、本発明による銅（Ｃｕ）配線の形
成方法は、図４に示すような装置構成、すなわちスパッ
タチャンバ５４及びＣＶＤチャンバ５６が一体化され、
半導体基板を大気中に暴露することなく両チャンバ間に
おいて半導体基板を移動可能な装置５２によっても実現
することができる。このような装置構成であれば、スパ
ッタチャンバ５４にてスパッタ法によるＣｕ膜１６を形
成した後、半導体基板を大気中に暴露することなく真空
を破らずＣＶＤチャンバ５６に移動できるので、スパッ
タ法によるＣｕ膜１６上に酸化物１８が形成されること
がない。このため、アニール処理自体を省略できるの
で、スループットの悪化は全くない。
成方法は、図４に示すような装置構成、すなわちスパッ
タチャンバ５４及びＣＶＤチャンバ５６が一体化され、
半導体基板を大気中に暴露することなく両チャンバ間に
おいて半導体基板を移動可能な装置５２によっても実現
することができる。このような装置構成であれば、スパ
ッタチャンバ５４にてスパッタ法によるＣｕ膜１６を形
成した後、半導体基板を大気中に暴露することなく真空
を破らずＣＶＤチャンバ５６に移動できるので、スパッ
タ法によるＣｕ膜１６上に酸化物１８が形成されること
がない。このため、アニール処理自体を省略できるの
で、スループットの悪化は全くない。
【００３７】但し、アニール処理自体を省略すると、ス
パッタ法によるＣｕ膜１６自体の（１１１）配向性は向
上しないので、これを向上させる必要がある場合には、
ＣＶＤチャンバ５６にてアニール処理を行えばよい。
パッタ法によるＣｕ膜１６自体の（１１１）配向性は向
上しないので、これを向上させる必要がある場合には、
ＣＶＤチャンバ５６にてアニール処理を行えばよい。
【００３８】
【発明の効果】以上説明したとおり、本発明によれば、
シート抵抗のばらつきが低減され、また（１１１）配向
性が大きく向上したＣｕ膜が形成されるので、非常に信
頼性の高い銅（Ｃｕ）配線が形成される。
シート抵抗のばらつきが低減され、また（１１１）配向
性が大きく向上したＣｕ膜が形成されるので、非常に信
頼性の高い銅（Ｃｕ）配線が形成される。
【００３９】
【図１】 本発明の実施の形態による銅配線の形成方法
を示す工程図である。
を示す工程図である。
【図２】 本発明の実施の形態による銅配線の形成方法
を実施するための装置構成の一例を示す図である。
を実施するための装置構成の一例を示す図である。
【図３】 本発明の実施の形態による銅配線の形成方法
を実施するための装置構成の他の例を示す図である。
を実施するための装置構成の他の例を示す図である。
【図４】 本発明の実施の形態による銅配線の形成方法
を実施するための装置構成のさらに他の例を示す図であ
る。
を実施するための装置構成のさらに他の例を示す図であ
る。
【図５】 従来の銅配線の形成方法を示す工程図であ
る。
る。
【図６】 従来の他の銅配線の形成方法を示す工程図で
ある。
ある。
１０ 酸化膜 １２ 溝 １４ ＴｉＮ膜 １６ スパッタ法によるＣｕ膜 １８ 酸化物 ２０ ＣＶＤ法によるＣｕ膜 ２２，３０，５４ スパッタチャンバ ２４ アニールチャンバ ２６，４６，５６ ＣＶＤチャンバ ２８，４８ 移動装置２８ ５０，５２ 装置
Claims (9)
- 【請求項１】 絶縁膜上にバリア層を形成する工程と、
前記バリア層上にスパッタ法により第１のＣｕ膜を形成
する工程と、前記第１のＣｕ膜表面の酸化物を除去する
工程と、前記酸化物が除去された前記第１のＣｕ膜上に
ＣＶＤ法により第２のＣｕ膜を形成する工程とを備える
銅配線の形成方法。 - 【請求項２】 半導体基板上に形成された絶縁膜を覆う
バリア層を形成する第１の工程と、前記第１の工程の後
前記バリア層上にスパッタ法により第１のＣｕ膜を形成
する第２の工程と、前記第２の工程により前記第１のＣ
ｕ膜が形成された半導体基板をアニールする第３の工程
と、前記第３の工程の後前記第１のＣｕ膜上にＣＶＤ法
により第２のＣｕ膜を形成する第４の工程とを備える銅
配線の形成方法。 - 【請求項３】 前記第３の工程におけるアニールを３０
０℃以上の温度で行うことを特徴とする請求項２記載の
銅配線の形成方法。 - 【請求項４】 前記第３の工程におけるアニールを少な
くとも３分以上行うことを特徴とする請求項２又は３記
載の銅配線の形成方法。 - 【請求項５】 前記第３の工程におけるアニールを１０
-6Tｏｒｒ以下の真空下で行うことを特徴とする請求項
２又は３記載の銅配線の形成方法。 - 【請求項６】 半導体基板上に形成された絶縁膜上にス
パッタチャンバ内でスパッタ法により第１のＣｕ膜を形
成する工程と、前記第１のＣｕ膜が形成された半導体基
板をアニールチャンバに移動させる工程と、前記アニー
ルチャンバにて真空下で前記半導体基板をアニールする
工程と、前記アニールチャンバにてアニールされた前記
半導体基板を大気に暴露させることなくＣＶＤチャンバ
に移動させる工程と、前記ＣＶＤチャンバ内でＣＶＤ法
により前記第１のＣｕ膜上に第２のＣｕ膜を形成する工
程とを備える銅配線の形成方法。 - 【請求項７】 半導体基板上に形成された絶縁膜上にス
パッタチャンバ内でスパッタ法により第１のＣｕ膜を形
成する工程と、前記第１のＣｕ膜が形成された半導体基
板をＣＶＤチャンバに移動させる工程と、前記ＣＶＤチ
ャンバにて真空下で前記半導体基板をアニールする工程
と、前記ＣＶＤチャンバにてアニールした後前記ＣＶＤ
チャンバ内でＣＶＤ法により前記第１のＣｕ膜上に第２
のＣｕ膜を形成する工程とを備える銅配線の形成方法。 - 【請求項８】 半導体基板上に形成された絶縁膜上にス
パッタチャンバ内でスパッタ法により第１のＣｕ膜を形
成する工程と、前記第１のＣｕ膜が形成された半導体基
板を大気に暴露させることなくＣＶＤチャンバに移動さ
せる工程と、前記ＣＶＤチャンバ内でＣＶＤ法により前
記第１のＣｕ膜上に第２のＣｕ膜を形成する工程とを備
える銅配線の形成方法。 - 【請求項９】 絶縁膜上にバリア層を形成する工程と、
前記バリア層上にスパッタ法により第１のＣｕ膜を形成
する工程と、前記第１のＣｕ膜表面の酸化物を水素プラ
ズマ、フッ化水素ガス照射又はＡｒスパッタにより除去
する工程と、前記酸化物が除去された前記第１のＣｕ膜
上にＣＶＤ法により第２のＣｕ膜を形成する工程とを備
える銅配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14867598A JP3189788B2 (ja) | 1998-05-29 | 1998-05-29 | 銅配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14867598A JP3189788B2 (ja) | 1998-05-29 | 1998-05-29 | 銅配線の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340233A true JPH11340233A (ja) | 1999-12-10 |
| JP3189788B2 JP3189788B2 (ja) | 2001-07-16 |
Family
ID=15458110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14867598A Expired - Fee Related JP3189788B2 (ja) | 1998-05-29 | 1998-05-29 | 銅配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189788B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217204A (ja) * | 1999-12-22 | 2001-08-10 | Hynix Semiconductor Inc | 半導体素子の銅金属配線形成方法 |
| KR100387256B1 (ko) * | 2000-06-29 | 2003-06-12 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
| WO2006101129A1 (ja) * | 2005-03-23 | 2006-09-28 | Tokyo Electron Limited | 基板処理方法、成膜方法、成膜装置及びコンピュータプログラム |
| JP2009123744A (ja) * | 2007-11-12 | 2009-06-04 | Kelk Ltd | 測定用基板及び温度測定用基板 |
-
1998
- 1998-05-29 JP JP14867598A patent/JP3189788B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217204A (ja) * | 1999-12-22 | 2001-08-10 | Hynix Semiconductor Inc | 半導体素子の銅金属配線形成方法 |
| KR100387256B1 (ko) * | 2000-06-29 | 2003-06-12 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
| WO2006101129A1 (ja) * | 2005-03-23 | 2006-09-28 | Tokyo Electron Limited | 基板処理方法、成膜方法、成膜装置及びコンピュータプログラム |
| JP2006269623A (ja) * | 2005-03-23 | 2006-10-05 | Tokyo Electron Ltd | 基板処理方法、成膜方法、成膜装置およびコンピュータプログラム |
| US7699945B2 (en) | 2005-03-23 | 2010-04-20 | Tokyo Electron Limited | Substrate treatment method and film forming method, film forming apparatus, and computer program |
| KR100954735B1 (ko) * | 2005-03-23 | 2010-04-23 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 방법, 성막 방법, 성막 장치 및 컴퓨터 판독 가능한 기억 매체 |
| JP2009123744A (ja) * | 2007-11-12 | 2009-06-04 | Kelk Ltd | 測定用基板及び温度測定用基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189788B2 (ja) | 2001-07-16 |
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