JPH11340272A - Semiconductor integrated circuit and semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit and semiconductor integrated circuit device

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JPH11340272A
JPH11340272A JP14564898A JP14564898A JPH11340272A JP H11340272 A JPH11340272 A JP H11340272A JP 14564898 A JP14564898 A JP 14564898A JP 14564898 A JP14564898 A JP 14564898A JP H11340272 A JPH11340272 A JP H11340272A
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孝治 小西
Yoshihisa Minami
善久 南
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Abstract

(57)【要約】 【課題】 高性能な半導体集積回路装置を提供する。 【解決手段】 第１の半導体集積回路１上のワイヤーボ
ンド用パッドとして、半導体集積回路１上の回路に接続
される第１のパッド２の他に、半導体集積回路１上の回
路に接続されることなく互いに接続される複数の第２の
パッド３と、半導体集積回路１上の回路及び他のパッド
のどちらにも接続されることなく単独で存在する第３の
パッド４との２種類を設ける。同一のコム６上に、第１
の半導体集積回路１と近接させた状態で第２の半導体集
積回路７を配置する。任意のリード１８から第１の半導
体集積回路１上の第２のパッド３の１つにワイヤーボン
ドし、他の第２のパッド３からさらに第２の半導体集積
回路７のパッドにリードを経由することなくワイヤーボ
ンドする。半導体集積回路１に、任意のリード１９から
第１の半導体集積回路１上の第３のパッド４にワイヤー
ボンドする。 (57) [Problem] To provide a high-performance semiconductor integrated circuit device. SOLUTION: As a wire bonding pad on a first semiconductor integrated circuit 1, in addition to a first pad 2 connected to a circuit on the semiconductor integrated circuit 1, it is connected to a circuit on the semiconductor integrated circuit 1. There are provided two types of a plurality of second pads 3 which are connected to each other without connection, and a third pad 4 which exists alone without being connected to any of the circuit on the semiconductor integrated circuit 1 and other pads. . On the same comb 6, the first
The second semiconductor integrated circuit 7 is arranged close to the semiconductor integrated circuit 1 of FIG. Wire bonding is performed from an arbitrary lead 18 to one of the second pads 3 on the first semiconductor integrated circuit 1, and further from the other second pad 3 to a pad of the second semiconductor integrated circuit 7 via a lead. Wire bond without any. Wire bonding is performed on the semiconductor integrated circuit 1 from an arbitrary lead 19 to the third pad 4 on the first semiconductor integrated circuit 1.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路と
それを組み込んだ半導体集積回路装置に関する。The present invention relates to a semiconductor integrated circuit and a semiconductor integrated circuit device incorporating the same.

【０００２】[0002]

【従来の技術】図６、図７に、従来技術における複数の
半導体集積回路が配置された半導体集積回路装置を示
す。2. Description of the Related Art FIGS. 6 and 7 show a conventional semiconductor integrated circuit device in which a plurality of semiconductor integrated circuits are arranged.

【０００３】図６に示す半導体集積回路装置において
は、第１の半導体集積回路１６と第２の半導体集積回路
８が一辺を近接させた状態で同一のコム１７の上に配置
されている。しかし、このような構成では、リード１１
とパッド１２との間の距離やリードフレームと半導体集
積回路の構造上の問題で、リード１１からのワイヤーボ
ンドが不可能なパッド群１３が生じてしまい、このよう
なパッドへの配線は、リードからのワイヤーボンドが可
能な他のパッドへ配線を変更する必要がある。このた
め、変更された側のパッドに接続されていた配線は使用
不可能となり、場合によっては使用不可能な回路ブロッ
クが発生してしまうことになる。[0006] In the semiconductor integrated circuit device shown in FIG. 6, a first semiconductor integrated circuit 16 and a second semiconductor integrated circuit 8 are arranged on the same comb 17 with one side thereof close to the other. However, in such a configuration, the lead 11
Due to the distance between the pad 12 and the structure of the lead frame and the semiconductor integrated circuit, a pad group 13 that cannot be wire-bonded from the lead 11 occurs. It is necessary to change the wiring to another pad that can be wire-bonded. Therefore, the wiring connected to the pad on the changed side becomes unusable, and in some cases, an unusable circuit block is generated.

【０００４】また、上記のような使用不可能なパッド群
（回路ブロック）が発生するという不具合を解消するた
めに、図７に示すように、第１の半導体集積回路９と第
２の半導体集積回路１０のパッド１２のすべてを、リー
ド１１からワイヤーボンドが可能な位置に配置替えする
技術が提案されている。しかし、この技術では、マスク
の修正が必要となり、また、新規に作製するマスクに対
策を施すとしても、図６、図７から明らかなように、ワ
イヤーボンドが可能なリード１１が各々のチップが存在
する方面に偏ってしまい、ピン配置設計時に制約を受け
てしまうという問題が残る。また、このようなパッド１
２の配置替えが行われた半導体集積回路（例えば、図７
の第１の半導体集積回路９）を将来単独で使用するよう
な状況になった場合には、図８に示すように、パッド１
２が無い部分のリード群１４が余ってしまう。このた
め、最低の必要リード数よりもリード１１の多いコムを
使用することになり、コストアップに繋がってしまう。
また、従来、ピン間容量結合が問題となる場合、あるい
は図９に示す半導体集積回路装置においてリードＡと隣
に位置するリードＢ、Ｃとの結合が問題となるような場
合には、リードＢとリードＣを、ＮＣピンとすることに
よって、又はワイヤーボンドを行うことなくＶＣＣ又は
ＧＮＤ等のバイアスに接地することによって対応してい
たが、半導体集積回路上にワイヤーボンドされたワイヤ
ー間の容量結合１５は免れることができないという問題
が残る。Further, in order to solve the above-mentioned problem that an unusable pad group (circuit block) occurs, as shown in FIG. 7, a first semiconductor integrated circuit 9 and a second semiconductor integrated circuit 9 are provided. A technique has been proposed in which all the pads 12 of the circuit 10 are rearranged from the leads 11 to positions where wire bonding is possible. However, in this technique, it is necessary to correct the mask, and even if measures are taken for a newly manufactured mask, as is apparent from FIGS. There remains a problem that it is biased toward the existing area and is restricted during the pin layout design. In addition, such a pad 1
2 has been rearranged (for example, FIG.
When the first semiconductor integrated circuit 9) is used alone in the future, as shown in FIG.
The lead group 14 where there is no 2 is left. For this reason, a comb having more leads 11 than the minimum required number of leads is used, which leads to an increase in cost.
Conventionally, when capacitive coupling between pins is a problem, or when coupling between lead A and adjacent leads B and C in the semiconductor integrated circuit device shown in FIG. And by connecting the lead C to an NC pin or by grounding to a bias such as VCC or GND without performing wire bonding. The problem remains that we cannot escape.

【０００５】[0005]

【発明が解決しようとする課題】上記したように、複数
の半導体集積回路を同一の半導体集積回路装置内に配置
する場合には、以下のような５つの問題が生じる。すな
わち、 （１）図６に示すように、リードと半導体集積回路のパ
ッドレイアウトとの関係上、ワイヤーボンドが不可能な
パッド群が生じてしまう。 （２）上記（１）の問題をできる限り解消するために
は、図７に示すように、半導体集積回路上のパッドレイ
アウトを変更する必要がある。 （３）上記（１）の問題を解消することができるように
最初からパッドレイアウトを設計したとしても、各々の
半導体集積回路へワイヤーボンドが可能なリードはその
各々の半導体集積回路の周辺に偏ってしまい、ピン配置
が制限されてしまう。 （４）図７に示すように、複数の半導体集積回路を配置
するパッドレイアウトに設計された場合、パッドが半導
体集積回路の４辺のうちほぼ３辺に集中してしまう。こ
のパッドレイアウトは、この半導体集積回路を別の用途
で単独の半導体集積回路として使用する場合には、非常
に不合理なレイアウトであり、場合によっては図８に示
すように逆にＮＣリードが発生し、必要リード数よりも
リードの多いコムを使用しなくてはならず、コストアッ
プに繋がってしまう。 （５）従来の技術においては、回路動作的に他の回路と
の容量結合による干渉を回避したい場合、ＮＣピンを図
９に示すように設けて対応しているが、ワイヤー間容量
結合及び半導体集積回路上の他の回路との配線間容量結
合を防止することはできない。As described above, when a plurality of semiconductor integrated circuits are arranged in the same semiconductor integrated circuit device, the following five problems occur. That is, (1) As shown in FIG. 6, due to the relationship between the leads and the pad layout of the semiconductor integrated circuit, a pad group in which wire bonding is impossible is generated. (2) In order to solve the problem (1) as much as possible, it is necessary to change the pad layout on the semiconductor integrated circuit as shown in FIG. (3) Even if the pad layout is designed from the beginning so as to solve the above-mentioned problem (1), the leads that can be wire-bonded to each semiconductor integrated circuit are biased to the periphery of each semiconductor integrated circuit. This limits the pin arrangement. (4) As shown in FIG. 7, when the pad layout is designed to arrange a plurality of semiconductor integrated circuits, pads are concentrated on almost three sides of the four sides of the semiconductor integrated circuit. This pad layout is a very unreasonable layout when this semiconductor integrated circuit is used as a single semiconductor integrated circuit for another purpose. In some cases, NC leads are generated as shown in FIG. However, a comb having more leads than the required number of leads must be used, which leads to an increase in cost. (5) In the prior art, when it is desired to avoid interference due to capacitive coupling with other circuits in circuit operation, NC pins are provided as shown in FIG. It is not possible to prevent capacitive coupling between wirings with other circuits on the integrated circuit.

【０００６】本発明は、従来技術における前記課題を解
決するためになされたものであり、高性能な半導体集積
回路とそれを組み込んだ半導体集積回路装置を提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems in the prior art, and has as its object to provide a high-performance semiconductor integrated circuit and a semiconductor integrated circuit device incorporating the same.

【０００７】[0007]

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路の構成は、複数のワイ
ヤーボンド用パッドを有する半導体集積回路であって、
半導体集積回路上の回路に接続される第１のパッドの他
に、前記半導体集積回路上の回路に接続されることなく
互いに接続される複数の第２のパッドと、前記半導体集
積回路上の回路及び他のパッドのどちらにも接続される
ことなく単独で存在する第３のパッドの少なくとも一方
を備えたことを特徴とする。In order to achieve the above object, a semiconductor integrated circuit according to the present invention comprises a semiconductor integrated circuit having a plurality of wire bonding pads.
In addition to the first pad connected to the circuit on the semiconductor integrated circuit, a plurality of second pads connected to each other without being connected to the circuit on the semiconductor integrated circuit, and the circuit on the semiconductor integrated circuit And at least one of a third pad that exists alone without being connected to any of the other pads.

【０００８】また、本発明に係る半導体集積回路装置の
第１の構成は、複数のワイヤーボンド用パッドを有する
少なくとも１つの第１の半導体集積回路と、前記第１の
半導体集積回路と近接して設けられ、同じく複数のワイ
ヤーボンド用パッドを有する少なくとも１つの第２の半
導体集積回路とが同一のコム上に配置された半導体集積
回路装置であって、前記第１の半導体集積回路のワイヤ
ーボンド用パッドとして、前記第１の半導体集積回路上
の回路に接続される第１のパッドの他に、前記第１の半
導体集積回路上の回路に接続されることなく互いに接続
される複数の第２のパッドが備わったことを特徴とす
る。この半導体集積回路装置の第１の構成によれば、任
意のリードから第１の半導体集積回路上の第２のパッド
の１つにワイヤーボンドし、当該１つの第２のパッドと
互いに接続された他の第２のパッド３からさらに第２の
半導体集積回路のパッドにリードを経由することなくワ
イヤーボンドすることができる。その結果、第１及び第
２の半導体集積回路上にワイヤーボンドが不可能なパッ
ド群が生じることがないと共に、半導体集積回路上のパ
ッドレイアウトを変更する必要もない。また、ピン配置
が制限されてしまうことがないと共に、必要リード数よ
りもリードの多いコムを使用する必要がないので、コス
トの削減を図ることができる。また、本発明に係る半導
体集積回路装置の第２の構成は、複数のワイヤーボンド
用パッドを有する半導体集積回路を備えた半導体集積回
路装置であって、前記半導体集積回路のワイヤーボンド
用パッドとして、前記半導体集積回路上の回路に接続さ
れる第１のパッドの他に、前記半導体集積回路上の回路
に接続されることなく互いに接続される複数の第２のパ
ッドが備わったことを特徴とする。この半導体集積回路
装置の第２の構成によれば、任意のリードから半導体集
積回路上の第２のパッドの１つにワイヤーボンドし、当
該１つの第２のパッドと互いに接続された他の第２のパ
ッドに他の任意のリードからワイヤーボンドすることが
できる。その結果、一部の回路を他の回路からシールド
する上で、リード間、ワイヤー間及び配線間のすべてを
シールドすることによって完全なシールドを可能にする
ことができる。すなわち、従来技術においては、リード
間はシールドできてワイヤーボンドを行わなかった場合
にワイヤー間及び半導体集積回路間の結合が残ってしま
うが、半導体集積回路上の回路に接続されることなく互
いに接続される複数の第２のパッドを備えた半導体集積
回路を用いれば、この結合を取り除くことができる。In a first configuration of the semiconductor integrated circuit device according to the present invention, at least one first semiconductor integrated circuit having a plurality of wire bonding pads is provided in close proximity to the first semiconductor integrated circuit. A semiconductor integrated circuit device provided with at least one second semiconductor integrated circuit also having a plurality of wire bonding pads and arranged on the same comb, wherein the first semiconductor integrated circuit has a wire bonding pad. As a pad, in addition to the first pad connected to the circuit on the first semiconductor integrated circuit, a plurality of second pads connected to each other without being connected to the circuit on the first semiconductor integrated circuit A pad is provided. According to the first configuration of the semiconductor integrated circuit device, wire bonding is performed from an arbitrary lead to one of the second pads on the first semiconductor integrated circuit, and is connected to the one second pad. Wire bonding can be performed from another second pad 3 to a pad of the second semiconductor integrated circuit without passing through a lead. As a result, there are no pads on the first and second semiconductor integrated circuits to which wire bonding is impossible, and there is no need to change the pad layout on the semiconductor integrated circuit. Further, the pin arrangement is not restricted, and it is not necessary to use a comb having more leads than the required number of leads, so that the cost can be reduced. Further, a second configuration of the semiconductor integrated circuit device according to the present invention is a semiconductor integrated circuit device including a semiconductor integrated circuit having a plurality of wire bonding pads, wherein the semiconductor integrated circuit has a wire bonding pad, In addition to the first pad connected to the circuit on the semiconductor integrated circuit, a plurality of second pads connected to each other without being connected to the circuit on the semiconductor integrated circuit are provided. . According to the second configuration of the semiconductor integrated circuit device, wire bonding is performed from an arbitrary lead to one of the second pads on the semiconductor integrated circuit, and the other second pad connected to the one second pad is connected to the other second pad. The second pad can be wire bonded from any other lead. As a result, in shielding some circuits from other circuits, complete shielding can be achieved by shielding everything between leads, between wires, and between wires. That is, in the related art, when the leads can be shielded and the wire bonding is not performed, the connection between the wires and between the semiconductor integrated circuits remains, but they are connected to each other without being connected to the circuit on the semiconductor integrated circuit. This coupling can be eliminated by using a semiconductor integrated circuit having a plurality of second pads.

【０００９】また、本発明に係る半導体集積回路装置の
第３の構成は、複数のワイヤーボンド用パッドを有する
半導体集積回路を備えた半導体集積回路装置であって、
前記半導体集積回路のワイヤーボンド用パッドとして、
前記半導体集積回路上の回路に接続される第１のパッド
の他に、前記半導体集積回路上の回路及び他のパッドの
どちらにも接続されることなく単独で存在する第２のパ
ッドが備わったことを特徴とする。この半導体集積回路
装置の第３の構成によれば、任意のリードから半導体集
積回路上の回路及び他のパッドのどちらにも接続される
ことなく単独で存在する第２のパッドにワイヤーボンド
することができる。リード間容量結合が問題となる場合
にはＮＣリードが設けられるが、さらにワイヤー間の容
量結合が問題となる場合には、以上のような半導体集積
回路上の回路及び他のパッドのどちらにも接続されるこ
となく単独で存在する第２のパッドを備えた半導体集積
回路を用いることにより、これを防止することができ
る。A third configuration of the semiconductor integrated circuit device according to the present invention is a semiconductor integrated circuit device provided with a semiconductor integrated circuit having a plurality of wire bonding pads.
As a wire bond pad of the semiconductor integrated circuit,
In addition to the first pad connected to the circuit on the semiconductor integrated circuit, a second pad that exists alone without being connected to either the circuit on the semiconductor integrated circuit or another pad was provided. It is characterized by the following. According to the third configuration of the semiconductor integrated circuit device, wire bonding is performed from an arbitrary lead to a second pad that exists alone without being connected to either the circuit on the semiconductor integrated circuit or another pad. Can be. When lead-to-lead capacitive coupling becomes a problem, an NC lead is provided. When lead-to-wire capacitive coupling becomes a problem, both the circuit on the semiconductor integrated circuit as described above and other pads are provided. This can be prevented by using a semiconductor integrated circuit provided with the second pad that exists alone without being connected.

【００１０】また、本発明に係る半導体集積回路装置の
第４の構成は、複数のワイヤーボンド用パッドを有する
少なくとも１つの第１の半導体集積回路と、前記第１の
半導体集積回路と近接して設けられ、同じく複数のワイ
ヤーボンド用パッドを有する第２の半導体集積回路とが
同一のコム上に配置された半導体集積回路装置であっ
て、前記第１の半導体集積回路のワイヤーボンド用パッ
ドとして、前記第１の半導体集積回路上の回路に接続さ
れる第１のパッドの他に、前記第１の半導体集積回路上
の回路に接続されることなく互いに接続される複数の第
２のパッドと、前記第１の半導体集積回路上の回路及び
他のパッドのどちらにも接続されることなく単独で存在
する第３のパッドとが備わったことを特徴とする。この
半導体集積回路装置の第４の構成によれば、任意のリー
ドから第１の半導体集積回路上の第２のパッドの１つに
ワイヤーボンドし、当該１つの第２のパッドと互いに接
続された他の第２のパッドからさらに第２の半導体集積
回路のパッドにリードを経由することなくワイヤーボン
ドすることができる。さらに、第１の半導体集積回路
に、任意のリードから第１の半導体集積回路上の第３の
パッドにワイヤーボンドすることができる。その結果、
同一の半導体集積回路装置内に複数の半導体集積回路を
配置する場合に発生する、パッド配置設計上の問題、ピ
ン配置設計上の問題や回路の高性能化に問題となるワイ
ヤー間、配線間容量等の多くの問題を一度に解決するこ
とができる。[0010] In a fourth configuration of the semiconductor integrated circuit device according to the present invention, at least one first semiconductor integrated circuit having a plurality of wire bonding pads, and a first semiconductor integrated circuit in close proximity to the first semiconductor integrated circuit. A semiconductor integrated circuit device provided, wherein a second semiconductor integrated circuit also having a plurality of wire bonding pads is arranged on the same comb, and as the wire bonding pads of the first semiconductor integrated circuit, A plurality of second pads connected to each other without being connected to a circuit on the first semiconductor integrated circuit, in addition to a first pad connected to a circuit on the first semiconductor integrated circuit; And a third pad that exists alone without being connected to either the circuit on the first semiconductor integrated circuit or another pad. According to the fourth configuration of the semiconductor integrated circuit device, wire bonding is performed from an arbitrary lead to one of the second pads on the first semiconductor integrated circuit, and is connected to the one second pad. Wire bonding can be performed from another second pad to a pad of the second semiconductor integrated circuit without passing through a lead. Furthermore, wire bonding can be performed on the first semiconductor integrated circuit from an arbitrary lead to a third pad on the first semiconductor integrated circuit. as a result,
Capacities between wires and wires that cause problems in pad layout design, pin layout design, and circuit performance enhancement when multiple semiconductor integrated circuits are placed in the same semiconductor integrated circuit device Etc. can be solved at once.

【００１１】[0011]

【発明の実施の形態】以下、実施の形態を用いて本発明
をさらに具体的に説明する。 〈第１の実施の形態〉図１は本実施の形態における半導
体集積回路を示す平面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described more specifically with reference to embodiments. <First Embodiment> FIG. 1 is a plan view showing a semiconductor integrated circuit according to the present embodiment.

【００１２】図１に示すように、半導体集積回路１にお
けるワイヤーボンド用パッドは、半導体集積回路１上の
回路に接続される第１のパッド２と、半導体集積回路１
上の回路に接続されることなく互いに接続される複数の
第２のパッド３と、半導体集積回路１上の回路及び他の
パッドのどちらにも接続されることなく単独で存在する
第３のパッド４との３種類からなっている。As shown in FIG. 1, a pad for wire bonding in a semiconductor integrated circuit 1 includes a first pad 2 connected to a circuit on the semiconductor integrated circuit 1, and a semiconductor integrated circuit 1.
A plurality of second pads 3 connected to each other without being connected to an upper circuit, and a third pad existing alone without being connected to any of the circuit on the semiconductor integrated circuit 1 and other pads 4 and 3 types.

【００１３】この半導体集積回路１は、以下の第２〜第
５の実施の形態における半導体集積回路装置の１つ半導
体集積回路として用いられるものであり、この半導体集
積回路１を半導体集積回路装置の１つの半導体集積回路
として用いることにより、前記した従来の諸課題を解決
するものであることができる。This semiconductor integrated circuit 1 is used as one of the semiconductor integrated circuit devices in the following second to fifth embodiments, and this semiconductor integrated circuit 1 is used as a semiconductor integrated circuit device. By using the semiconductor integrated circuit as one semiconductor integrated circuit, the above-described conventional problems can be solved.

【００１４】従って、本実施の形態においては、ワイヤ
ーボンド用パッドとして、半導体集積回路１上の回路に
接続される第１のパッド２の他に、半導体集積回路１上
の回路に接続されることなく互いに接続される複数の第
２のパッド３と、半導体集積回路１上の回路及び他のパ
ッドのどちらにも接続されることなく単独で存在する第
３のパッド４との２種類を設けているが、必ずしもこの
構成に限定されるものではなく、少なくともどちらか一
方のパッド（第２のパッド３又は第３のパッド４）が設
けられていればよい。Therefore, in the present embodiment, in addition to the first pad 2 connected to the circuit on the semiconductor integrated circuit 1, the pad for wire bonding is connected to the circuit on the semiconductor integrated circuit 1. A plurality of second pads 3 which are connected to each other without connection, and a third pad 4 which exists alone without being connected to any of the circuit on the semiconductor integrated circuit 1 and other pads. However, the present invention is not necessarily limited to this configuration, and it is sufficient that at least one of the pads (the second pad 3 or the third pad 4) is provided.

【００１５】〈第２の実施の形態〉図２は本実施の形態
における半導体集積回路装置を示す平面図である。図２
において、１は上記第１の実施の形態で示した半導体集
積回路（第１の半導体集積回路）であり、第１の半導体
集積回路１上のワイヤーボンド用パッドとして、半導体
集積回路１上の回路に接続される第１のパッド２の他
に、半導体集積回路１上の回路に接続されることなく互
いに接続される複数の第２のパッド３と、半導体集積回
路１上の回路及び他のパッドのどちらにも接続されるこ
となく単独で存在する第３のパッド４との２種類が設け
られている。また、７はその一辺が第１の半導体集積回
路１の一辺と近接した状態で同一のコム６上に配置され
た第２の半導体集積回路である。<Second Embodiment> FIG. 2 is a plan view showing a semiconductor integrated circuit device according to the present embodiment. FIG.
In the figure, reference numeral 1 denotes the semiconductor integrated circuit (first semiconductor integrated circuit) shown in the first embodiment, and a circuit on the semiconductor integrated circuit 1 as a wire bonding pad on the first semiconductor integrated circuit 1. , A plurality of second pads 3 connected to each other without being connected to a circuit on the semiconductor integrated circuit 1, a circuit on the semiconductor integrated circuit 1, and other pads And a third pad 4 that exists alone without being connected to either of them. Reference numeral 7 denotes a second semiconductor integrated circuit arranged on the same comb 6 with one side thereof being close to one side of the first semiconductor integrated circuit 1.

【００１６】第１及び第２の半導体集積回路１、７に
は、リードから通常のワイヤーボンディングによってワ
イヤーボンドされる。また、任意のリード５から第１の
半導体集積回路１上の第２のパッド３（第１の半導体集
積回路１上の回路に接続されることなく互いに接続され
る複数のパッド）の１つにワイヤーボンドされ、当該１
つの第２のパッド３と互いに接続された他の第２のパッ
ド３からさらに第２の半導体集積回路７のパッドにリー
ドを経由することなくワイヤーボンドされる。The first and second semiconductor integrated circuits 1 and 7 are wire-bonded from the leads by ordinary wire bonding. In addition, from any lead 5 to one of the second pads 3 on the first semiconductor integrated circuit 1 (a plurality of pads connected to each other without being connected to a circuit on the first semiconductor integrated circuit 1) Wire bonded, 1
One second pad 3 and another second pad 3 connected to each other are further wire-bonded to pads of the second semiconductor integrated circuit 7 without passing through leads.

【００１７】以上のように、半導体集積回路上の回路に
接続されることなく互いに接続される複数の第２のパッ
ド３を備えた第１の半導体集積回路１を用いることによ
り、第１及び第２の半導体集積回路１、７上にワイヤー
ボンドが不可能なパッド群が生じることがないと共に、
半導体集積回路上のパッドレイアウトを変更する必要も
ない。また、ピン配置が制限されてしまうことがないと
共に、必要リード数よりもリードの多いコムを使用する
必要がないので、コストの削減を図ることができる。As described above, by using the first semiconductor integrated circuit 1 having the plurality of second pads 3 which are connected to each other without being connected to the circuit on the semiconductor integrated circuit, In addition, there is no pad group that cannot be wire-bonded on the semiconductor integrated circuits 1 and 7 of FIG.
There is no need to change the pad layout on the semiconductor integrated circuit. Further, the pin arrangement is not restricted, and it is not necessary to use a comb having more leads than the required number of leads, so that the cost can be reduced.

【００１８】具体的には、第２の半導体集積回路７が既
に設計が完了した既存の半導体集積回路である場合で
も、第１の半導体集積回路１と複数チップ化するに当た
って、第２の半導体集積回路７のパッド位置を変更する
ことなく、第１の半導体集積回路１を設計する場合に第
２の半導体集積回路７へのワイヤーボンドを考慮してパ
ッドを配置すればよい。その結果、図６の従来例に示す
ようにワイヤーボンドが不可能なパッド群が生じること
はないと共に、図７の従来例に示すようにパッド位置を
変更する必要もない。また、第１の半導体集積回路１を
別途単独で使用する場合であっても、ＮＣリードが生じ
ることはない。More specifically, even when the second semiconductor integrated circuit 7 is an existing semiconductor integrated circuit whose design has been completed, the second semiconductor integrated circuit 7 is formed into a plurality of chips with the second semiconductor integrated circuit 1. When designing the first semiconductor integrated circuit 1 without changing the pad position of the circuit 7, the pads may be arranged in consideration of wire bonding to the second semiconductor integrated circuit 7. As a result, there is no occurrence of a pad group in which wire bonding is impossible as shown in the conventional example of FIG. 6, and it is not necessary to change the pad position as shown in the conventional example of FIG. Also, even when the first semiconductor integrated circuit 1 is separately used independently, NC leads do not occur.

【００１９】尚、本実施の形態においては、第１の半導
体集積回路１上のワイヤーボンド用パッドとして、半導
体集積回路１上の回路に接続される第１のパッド２の他
に、半導体集積回路１上の回路に接続されることなく互
いに接続される複数の第２のパッド３と、半導体集積回
路１上の回路及び他のパッドのどちらにも接続されるこ
となく単独で存在する第３のパッド４との２種類を設け
ているが、必ずしもこの構成に限定されるものではな
く、半導体集積回路１上の回路に接続される第１のパッ
ド２の他に、半導体集積回路１上の回路に接続されるこ
となく互いに接続される複数の第２のパッド３が設けら
れていればよい。In this embodiment, in addition to the first pad 2 connected to the circuit on the semiconductor integrated circuit 1 as a wire bonding pad on the first semiconductor integrated circuit 1, the semiconductor integrated circuit A plurality of second pads 3 that are connected to each other without being connected to a circuit on the first integrated circuit 1 and a third pad that exists alone without being connected to any of the circuit on the semiconductor integrated circuit 1 and other pads Although two types of pads are provided, the present invention is not necessarily limited to this configuration. In addition to the first pad 2 connected to a circuit on the semiconductor integrated circuit 1, a circuit on the semiconductor integrated circuit 1 It is only necessary that a plurality of second pads 3 connected to each other be provided without being connected to the second pad 3.

【００２０】また、本実施の形態においては、第１の半
導体集積回路１と第２の半導体集積回路７がそれぞれ１
個の場合を例に挙げて説明しているが、必ずしもこの構
成に限定されるものではなく、それぞれ任意の数の半導
体集積回路を用いて半導体集積回路装置を構成してもよ
い。In this embodiment, each of the first semiconductor integrated circuit 1 and the second semiconductor integrated circuit 7 has one
Although the number of semiconductor integrated circuits has been described as an example, the present invention is not necessarily limited to this configuration, and a semiconductor integrated circuit device may be configured using an arbitrary number of semiconductor integrated circuits.

【００２１】〈第３の実施の形態〉図３は本実施の形態
における半導体集積回路装置を示す平面図である。図３
において、１は上記第１の実施の形態で示した半導体集
積回路であり、半導体集積回路１上のワイヤーボンド用
パッドとして、半導体集積回路１上の回路に接続される
第１のパッド２の他に、半導体集積回路１上の回路に接
続されることなく互いに接続される複数の第２のパッド
３と、半導体集積回路１上の回路及び他のパッドのどち
らにも接続されることなく単独で存在する第３のパッド
４との２種類が設けられている。<Third Embodiment> FIG. 3 is a plan view showing a semiconductor integrated circuit device according to the present embodiment. FIG.
In the figure, reference numeral 1 denotes the semiconductor integrated circuit shown in the first embodiment, and other than the first pad 2 connected to a circuit on the semiconductor integrated circuit 1 as a wire bonding pad on the semiconductor integrated circuit 1. A plurality of second pads 3 connected to each other without being connected to a circuit on the semiconductor integrated circuit 1; and a plurality of second pads 3 being independently connected to neither the circuit on the semiconductor integrated circuit 1 nor other pads. There are two types of third pads 4 that exist.

【００２２】半導体集積回路１には、任意のリード５ａ
から半導体集積回路１上の第２のパッド３（半導体集積
回路１上の回路に接続されることなく互いに接続される
複数のパッド）の１つにワイヤーボンドされ、当該１つ
の第２のパッド３と互いに接続された他の第２のパッド
３には他の任意のリード５ｂからワイヤーボンドされ
る。The semiconductor integrated circuit 1 has an optional lead 5a
To one of the second pads 3 on the semiconductor integrated circuit 1 (a plurality of pads connected to each other without being connected to the circuit on the semiconductor integrated circuit 1), and the one second pad 3 The other second pads 3 connected to each other are wire-bonded from another arbitrary lead 5b.

【００２３】以上のような半導体集積回路上の回路に接
続されることなく互いに接続される複数の第２のパッド
３を備えた半導体集積回路１を用いれば、一部の回路を
他の回路からシールドする上で、リード間、ワイヤー間
及び配線間のすべてをシールドすることによって完全な
シールドを可能にすることができる。すなわち、図９の
従来例に示すようにリード間はシールドできてワイヤー
ボンドを行わなかった場合にはワイヤー間及び半導体集
積回路間の結合が残ってしまうが、半導体集積回路上の
回路に接続されることなく互いに接続される複数の第２
のパッド３を備えた半導体集積回路１を用いれば、この
結合を取り除くことができる。If the semiconductor integrated circuit 1 having the plurality of second pads 3 connected to each other without being connected to the circuit on the semiconductor integrated circuit as described above is used, a part of the circuit is separated from other circuits. In shielding, complete shielding can be made possible by shielding everything between leads, between wires, and between wires. That is, as shown in the conventional example of FIG. 9, if the leads can be shielded and the wire bonding is not performed, the connection between the wires and the connection between the semiconductor integrated circuits remain. Multiple second connected to each other without
If the semiconductor integrated circuit 1 having the pad 3 is used, this coupling can be eliminated.

【００２４】尚、本実施の形態においては、半導体集積
回路１上のワイヤーボンド用パッドとして、半導体集積
回路１上の回路に接続される第１のパッド２の他に、半
導体集積回路１上の回路に接続されることなく互いに接
続される複数の第２のパッド３と、半導体集積回路１上
の回路及び他のパッドのどちらにも接続されることなく
単独で存在する第３のパッド４との２種類を設けている
が、必ずしもこの構成に限定されるものではなく、半導
体集積回路１上の回路に接続される第１のパッド２の他
に、半導体集積回路１上の回路に接続されることなく互
いに接続される複数の第２のパッド３が設けられていれ
ばよい。In the present embodiment, in addition to the first pad 2 connected to a circuit on the semiconductor integrated circuit 1 as a wire bond pad on the semiconductor integrated circuit 1, A plurality of second pads 3 that are connected to each other without being connected to a circuit, and a third pad 4 that is present alone without being connected to either the circuit on the semiconductor integrated circuit 1 or another pad. Are provided, but are not necessarily limited to this configuration. In addition to the first pad 2 connected to a circuit on the semiconductor integrated circuit 1, the first pad 2 is connected to a circuit on the semiconductor integrated circuit 1. It is sufficient that a plurality of second pads 3 connected to each other without being provided.

【００２５】〈第４の実施の形態〉図４は本実施の形態
における半導体集積回路装置を示す平面図である。図４
において、１は上記第１の実施の形態で示した半導体集
積回路であり、半導体集積回路１上のワイヤーボンド用
パッドとして、半導体集積回路１上の回路に接続される
第１のパッド２の他に、半導体集積回路１上の回路に接
続されることなく互いに接続される複数の第２のパッド
３と、半導体集積回路１上の回路及び他のパッドのどち
らにも接続されることなく単独で存在する第３のパッド
４との２種類が設けられている。<Fourth Embodiment> FIG. 4 is a plan view showing a semiconductor integrated circuit device according to a fourth embodiment. FIG.
In the figure, reference numeral 1 denotes the semiconductor integrated circuit shown in the first embodiment, and other than the first pad 2 connected to a circuit on the semiconductor integrated circuit 1 as a wire bonding pad on the semiconductor integrated circuit 1. A plurality of second pads 3 connected to each other without being connected to a circuit on the semiconductor integrated circuit 1; and a plurality of second pads 3 being independently connected to neither the circuit on the semiconductor integrated circuit 1 nor other pads. There are two types of third pads 4 that exist.

【００２６】半導体集積回路１には、任意のリード５か
ら半導体集積回路１上の第３のパッド４（半導体集積回
路１上の回路及び他のパッドのどちらにも接続されるこ
となく単独で存在するパッド）にワイヤーボンドされ
る。In the semiconductor integrated circuit 1, an arbitrary lead 5 is connected to a third pad 4 on the semiconductor integrated circuit 1 (a single pad 5 is connected to neither the circuit on the semiconductor integrated circuit 1 nor any other pad). Wire bonding).

【００２７】図９の従来例に示すように、リード間容量
結合が問題となる場合にはＮＣリードが設けられるが、
さらにワイヤー間の容量結合が問題になる場合には、以
上のような半導体集積回路上の回路及び他のパッドのど
ちらにも接続されることなく単独で存在する第３のパッ
ド４を備えた半導体集積回路１を用いることにより、こ
れを防止することができる。As shown in the conventional example of FIG. 9, when lead-to-lead capacitive coupling becomes a problem, NC leads are provided.
Further, when the capacitive coupling between the wires becomes a problem, the semiconductor provided with the third pad 4 which exists alone without being connected to any of the above-described circuits on the semiconductor integrated circuit and other pads This can be prevented by using the integrated circuit 1.

【００２８】尚、本実施の形態においては、半導体集積
回路１上のワイヤーボンド用パッドとして、半導体集積
回路１上の回路に接続される第１のパッド２の他に、半
導体集積回路１上の回路に接続されることなく互いに接
続される複数の第２のパッド３と、半導体集積回路１上
の回路及び他のパッドのどちらにも接続されることなく
単独で存在する第３のパッド４との２種類を設けている
が、必ずしもこの構成に限定されるものではなく、半導
体集積回路１上の回路に接続される第１のパッド２の他
に、半導体集積回路１上の回路及び他のパッドのどちら
にも接続されることなく単独で存在する第３のパッド４
が設けられていればよい。In the present embodiment, in addition to the first pad 2 connected to a circuit on the semiconductor integrated circuit 1 as a wire bonding pad on the semiconductor integrated circuit 1, A plurality of second pads 3 that are connected to each other without being connected to a circuit, and a third pad 4 that is present alone without being connected to either the circuit on the semiconductor integrated circuit 1 or another pad. Are provided, but are not necessarily limited to this configuration. In addition to the first pads 2 connected to the circuits on the semiconductor integrated circuit 1, the circuits on the semiconductor integrated circuit 1 and other Third pad 4 that is present alone without being connected to either of the pads
Should just be provided.

【００２９】〈第５の実施の形態〉図５は本実施の形態
における半導体集積回路装置を示す平面図である。図５
において、１は上記第１の実施の形態で示した半導体集
積回路（第１の半導体集積回路）であり、第１の半導体
集積回路１上のワイヤーボンド用パッドとして、半導体
集積回路１上の回路に接続される第１のパッド２の他
に、半導体集積回路１上の回路に接続されることなく互
いに接続される複数の第２のパッド３と、半導体集積回
路１上の回路及び他のパッドのどちらにも接続されるこ
となく単独で存在する第３のパッド４との２種類が設け
られている。また、７はその一辺が第１の半導体集積回
路１の一辺と近接した状態で同一のコム６上に配置され
た第２の半導体集積回路である。<Fifth Embodiment> FIG. 5 is a plan view showing a semiconductor integrated circuit device according to the present embodiment. FIG.
In the figure, reference numeral 1 denotes the semiconductor integrated circuit (first semiconductor integrated circuit) shown in the first embodiment, and a circuit on the semiconductor integrated circuit 1 as a wire bonding pad on the first semiconductor integrated circuit 1. , A plurality of second pads 3 connected to each other without being connected to a circuit on the semiconductor integrated circuit 1, a circuit on the semiconductor integrated circuit 1, and other pads And a third pad 4 that exists alone without being connected to either of them. Reference numeral 7 denotes a second semiconductor integrated circuit arranged on the same comb 6 with one side thereof being close to one side of the first semiconductor integrated circuit 1.

【００３０】第１及び第２の半導体集積回路１、７に
は、リードから通常のワイヤーボンディングによってワ
イヤーボンドされる。また、任意のリード１８から第１
の半導体集積回路１上の第２のパッド３（第１の半導体
集積回路１上の回路に接続されることなく互いに接続さ
れる複数のパッド）の１つにワイヤーボンドされ、当該
１つの第２のパッド３と互いに接続された他の第２のパ
ッド３からさらに第２の半導体集積回路７のパッドにリ
ードを経由することなくワイヤーボンドされる。さら
に、第１の半導体集積回路１には、任意のリード１９か
ら第１の半導体集積回路１上の第３のパッド４（半導体
集積回路１上の回路及び他のパッドのどちらにも接続さ
れることなく単独で存在するパッド）にワイヤーボンド
される。The first and second semiconductor integrated circuits 1 and 7 are wire-bonded from the leads by ordinary wire bonding. Also, the first from any lead 18
Of the second pad 3 on the semiconductor integrated circuit 1 (a plurality of pads connected to each other without being connected to the circuit on the first semiconductor integrated circuit 1), and the second pad 3 The other second pad 3 connected to the first pad 3 is further wire-bonded to a pad of the second semiconductor integrated circuit 7 without passing through a lead. Further, the first semiconductor integrated circuit 1 is connected to an arbitrary lead 19 to a third pad 4 on the first semiconductor integrated circuit 1 (to both the circuit on the semiconductor integrated circuit 1 and other pads). Without a wire).

【００３１】本実施の形態によれば、同一の半導体集積
回路装置内に複数の半導体集積回路を配置する場合に発
生する、パッド配置設計上の問題、ピン配置設計上の問
題や回路の高性能化に問題となるワイヤー間、配線間容
量等の多くの問題を一度に解決することができる。According to the present embodiment, the problem of pad layout design, the problem of pin layout design, and the high performance of the circuit occur when a plurality of semiconductor integrated circuits are arranged in the same semiconductor integrated circuit device. Many problems such as inter-wire capacitance and inter-wiring capacitance, which are problematic for realization, can be solved at once.

【００３２】尚、本実施の形態においては、第１の半導
体集積回路１と第２の半導体集積回路７がそれぞれ１個
の場合を例に挙げて説明しているが、必ずしもこの構成
に限定されるものではなく、それぞれ任意の数の半導体
集積回路を用いて半導体集積回路装置を構成してもよ
い。Although the present embodiment has been described by taking as an example the case where each of the first semiconductor integrated circuit 1 and the second semiconductor integrated circuit 7 is one, it is not necessarily limited to this configuration. Instead, the semiconductor integrated circuit device may be configured using an arbitrary number of semiconductor integrated circuits.

【００３３】[0033]

【発明の効果】以上説明したように、本発明によれば、
同一の半導体集積回路装置内に複数の半導体集積回路を
配置する場合において発生する諸問題、集積回路上のパ
ッド配置の問題、それに伴うピン配置の問題や各種の容
量結合の問題を解決することができる。その結果、半導
体集積回路装置の大幅な性能の向上が可能となり、半導
体集積回路そのものの再利用時や他に派生使用する場合
の活用性を極めて増大させることが可能となる。As described above, according to the present invention,
It is possible to solve various problems that occur when arranging a plurality of semiconductor integrated circuits in the same semiconductor integrated circuit device, problems of pad arrangement on the integrated circuit, problems of pin arrangements associated therewith, and problems of various capacitive couplings. it can. As a result, the performance of the semiconductor integrated circuit device can be greatly improved, and the usability when the semiconductor integrated circuit itself is reused or when it is derived for another use can be greatly increased.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態における半導体集積
回路を示す平面図である。FIG. 1 is a plan view showing a semiconductor integrated circuit according to a first embodiment of the present invention.

【図２】本発明の第２の実施の形態における半導体集積
回路装置を示す平面図である。FIG. 2 is a plan view showing a semiconductor integrated circuit device according to a second embodiment of the present invention.

【図３】本発明の第３の実施の形態における半導体集積
回路装置を示す平面図である。FIG. 3 is a plan view showing a semiconductor integrated circuit device according to a third embodiment of the present invention.

【図４】本発明の第４の実施の形態における半導体集積
回路装置を示す平面図である。FIG. 4 is a plan view showing a semiconductor integrated circuit device according to a fourth embodiment of the present invention.

【図５】本発明の第５の実施の形態における半導体集積
回路装置を示す平面図である。FIG. 5 is a plan view showing a semiconductor integrated circuit device according to a fifth embodiment of the present invention.

【図６】従来技術における複数の半導体集積回路が配置
された半導体集積回路装置の一例を示す平面図である。FIG. 6 is a plan view showing an example of a semiconductor integrated circuit device in which a plurality of semiconductor integrated circuits are arranged according to a conventional technique.

【図７】従来技術における複数の半導体集積回路が配置
された半導体集積回路装置の他の例を示す平面図であ
る。FIG. 7 is a plan view showing another example of a semiconductor integrated circuit device in which a plurality of semiconductor integrated circuits are arranged in the related art.

【図８】従来技術における１個の複数の半導体集積回路
が配置された半導体集積回路装置の一例を示す平面図で
ある。FIG. 8 is a plan view illustrating an example of a semiconductor integrated circuit device in which one semiconductor integrated circuit according to the related art is arranged.

【図９】従来技術における１個の複数の半導体集積回路
が配置された半導体集積回路装置の他の例を示す平面図
である。FIG. 9 is a plan view showing another example of a semiconductor integrated circuit device in which one semiconductor integrated circuit is arranged in the related art.

【符号の説明】[Explanation of symbols]

１、７ 半導体集積回路 ２ 第１のパッド ３ 第２のパッド ４ 第３のパッド ６ コム ５、５ａ、５ｂ、１８、１９ リード 1, 7 semiconductor integrated circuit 2 first pad 3 second pad 4 third pad 6 comb 5, 5a, 5b, 18, 19 lead

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 複数のワイヤーボンド用パッドを有する
半導体集積回路であって、半導体集積回路上の回路に接
続される第１のパッドの他に、前記半導体集積回路上の
回路に接続されることなく互いに接続される複数の第２
のパッドと、前記半導体集積回路上の回路及び他のパッ
ドのどちらにも接続されることなく単独で存在する第３
のパッドの少なくとも一方を備えたことを特徴とする半
導体集積回路。1. A semiconductor integrated circuit having a plurality of wire bonding pads, wherein the semiconductor integrated circuit is connected to a circuit on the semiconductor integrated circuit in addition to a first pad connected to a circuit on the semiconductor integrated circuit. Multiple second connected to each other
And a third pad that exists alone without being connected to either the circuit on the semiconductor integrated circuit or another pad.
A semiconductor integrated circuit comprising at least one of the following pads: 【請求項２】 複数のワイヤーボンド用パッドを有する
少なくとも１つの第１の半導体集積回路と、前記第１の
半導体集積回路と近接して設けられ、同じく複数のワイ
ヤーボンド用パッドを有する少なくとも１つの第２の半
導体集積回路とが同一のコム上に配置された半導体集積
回路装置であって、前記第１の半導体集積回路のワイヤ
ーボンド用パッドとして、前記第１の半導体集積回路上
の回路に接続される第１のパッドの他に、前記第１の半
導体集積回路上の回路に接続されることなく互いに接続
される複数の第２のパッドが備わったことを特徴とする
半導体集積回路装置。2. At least one first semiconductor integrated circuit having a plurality of wire bond pads and at least one first semiconductor integrated circuit provided in close proximity to the first semiconductor integrated circuit and also having a plurality of wire bond pads A semiconductor integrated circuit device in which a second semiconductor integrated circuit and a second semiconductor integrated circuit are arranged on the same comb, and connected to a circuit on the first semiconductor integrated circuit as a wire bond pad of the first semiconductor integrated circuit. And a plurality of second pads connected to each other without being connected to a circuit on the first semiconductor integrated circuit, in addition to the first pad. 【請求項３】 複数のワイヤーボンド用パッドを有する
半導体集積回路を備えた半導体集積回路装置であって、
前記半導体集積回路のワイヤーボンド用パッドとして、
前記半導体集積回路上の回路に接続される第１のパッド
の他に、前記半導体集積回路上の回路に接続されること
なく互いに接続される複数の第２のパッドが備わったこ
とを特徴とする半導体集積回路装置。3. A semiconductor integrated circuit device comprising a semiconductor integrated circuit having a plurality of wire bonding pads,
As a wire bond pad of the semiconductor integrated circuit,
In addition to the first pad connected to the circuit on the semiconductor integrated circuit, a plurality of second pads connected to each other without being connected to the circuit on the semiconductor integrated circuit are provided. Semiconductor integrated circuit device. 【請求項４】 複数のワイヤーボンド用パッドを有する
半導体集積回路を備えた半導体集積回路装置であって、
前記半導体集積回路のワイヤーボンド用パッドとして、
前記半導体集積回路上の回路に接続される第１のパッド
の他に、前記半導体集積回路上の回路及び他のパッドの
どちらにも接続されることなく単独で存在する第２のパ
ッドが備わったことを特徴とする半導体集積回路装置。4. A semiconductor integrated circuit device provided with a semiconductor integrated circuit having a plurality of wire bonding pads,
As a wire bond pad of the semiconductor integrated circuit,
In addition to the first pad connected to the circuit on the semiconductor integrated circuit, a second pad that exists alone without being connected to either the circuit on the semiconductor integrated circuit or another pad was provided. A semiconductor integrated circuit device characterized by the above-mentioned. 【請求項５】 複数のワイヤーボンド用パッドを有する
少なくとも１つの第１の半導体集積回路と、前記第１の
半導体集積回路と近接して設けられ、同じく複数のワイ
ヤーボンド用パッドを有する第２の半導体集積回路とが
同一のコム上に配置された半導体集積回路装置であっ
て、前記第１の半導体集積回路のワイヤーボンド用パッ
ドとして、前記第１の半導体集積回路上の回路に接続さ
れる第１のパッドの他に、前記第１の半導体集積回路上
の回路に接続されることなく互いに接続される複数の第
２のパッドと、前記第１の半導体集積回路上の回路及び
他のパッドのどちらにも接続されることなく単独で存在
する第３のパッドとが備わったことを特徴とする半導体
集積回路装置。5. A semiconductor device comprising: at least one first semiconductor integrated circuit having a plurality of wire bonding pads; and a second semiconductor integrated circuit provided in proximity to the first semiconductor integrated circuit and having a plurality of wire bonding pads. A semiconductor integrated circuit device in which a semiconductor integrated circuit and a semiconductor integrated circuit are arranged on the same comb, wherein a second semiconductor integrated circuit is connected to a circuit on the first semiconductor integrated circuit as a wire bond pad of the first semiconductor integrated circuit. A plurality of second pads connected to each other without being connected to a circuit on the first semiconductor integrated circuit, and a plurality of second pads connected to each other without being connected to a circuit on the first semiconductor integrated circuit; A semiconductor integrated circuit device, comprising: a third pad that exists alone without being connected to either of the terminals.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016072520A (en) * 2014-09-30 2016-05-09 ルネサスエレクトロニクス株式会社 Semiconductor device
EP3343607A1 (en) * 2016-12-28 2018-07-04 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
EP3703123A1 (en) * 2019-02-27 2020-09-02 Infineon Technologies Austria AG Semiconductor component and semiconductor package

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016072520A (en) * 2014-09-30 2016-05-09 ルネサスエレクトロニクス株式会社 Semiconductor device
EP3343607A1 (en) * 2016-12-28 2018-07-04 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
CN108364939A (en) * 2016-12-28 2018-08-03 瑞萨电子株式会社 Semiconductor device and its manufacturing method
US10643930B2 (en) 2016-12-28 2020-05-05 Renesas Electronics Corporation Semiconductor device with semiconductor chips of different sizes and manufacturing method threreof
CN108364939B (en) * 2016-12-28 2023-01-06 瑞萨电子株式会社 Semiconductor device and manufacturing method thereof
EP3703123A1 (en) * 2019-02-27 2020-09-02 Infineon Technologies Austria AG Semiconductor component and semiconductor package
US11158569B2 (en) 2019-02-27 2021-10-26 Infineon Technologies Austria Ag Semiconductor component and semiconductor package

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