JPH11340355A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11340355A JPH11340355A JP10142925A JP14292598A JPH11340355A JP H11340355 A JPH11340355 A JP H11340355A JP 10142925 A JP10142925 A JP 10142925A JP 14292598 A JP14292598 A JP 14292598A JP H11340355 A JPH11340355 A JP H11340355A
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- land
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
- H10W72/07254—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/247—Dispositions of multiple bumps
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 チップとインターポーザとの間の接続不良を
低減させ、品質の向上を図る。 【解決手段】 チップ２の電極に形成したはんだボール
３ａないし３ｃとインターポーザ４のランド５ａないし
５ｃとをリフローによって接続する。そして、インター
ポーザ４の中心に位置するランド５ａと外周側に位置す
るランド５ｂ，５ｃとの間隔Ｐ１，Ｐ２はＰ１＞Ｐ２に
形成されている。
低減させ、品質の向上を図る。 【解決手段】 チップ２の電極に形成したはんだボール
３ａないし３ｃとインターポーザ４のランド５ａないし
５ｃとをリフローによって接続する。そして、インター
ポーザ４の中心に位置するランド５ａと外周側に位置す
るランド５ｂ，５ｃとの間隔Ｐ１，Ｐ２はＰ１＞Ｐ２に
形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップ方
式のボールグリッドアレイパッケージ（以下、ＦＣＢＧ
Ａパッケージという。）の半導体装置に関し、特に、チ
ップのはんだバンプとインターポーザのランドとの接続
強度の向上に関する。
式のボールグリッドアレイパッケージ（以下、ＦＣＢＧ
Ａパッケージという。）の半導体装置に関し、特に、チ
ップのはんだバンプとインターポーザのランドとの接続
強度の向上に関する。
【０００２】
【従来の技術】この種の半導体装置は、チップの電極部
であるＡｌパッド上にＣｒ，Ｃｕの金属薄膜を介してＰ
ｂ−Ｓｎ等のはんだバンプをめっきや蒸着法により形成
する。このはんだバンプをインターポーザ上に設けた金
属のランドと相対応させて位置合わせを行い炉に通すこ
とにより、はんだをリフローしてボンディングを行う。
このフリップチップ方式の特長は、チップ全面に電極を
レイアウトすることが可能であるので、ゲートアレーＬ
ＳＩのような１００〜３０００の電極を必要とする多ピ
ンの場合に適している。このように多ピンとした場合に
は、チップの外形が小さいために、チップの電極部を等
間隔にする必要がある。
であるＡｌパッド上にＣｒ，Ｃｕの金属薄膜を介してＰ
ｂ−Ｓｎ等のはんだバンプをめっきや蒸着法により形成
する。このはんだバンプをインターポーザ上に設けた金
属のランドと相対応させて位置合わせを行い炉に通すこ
とにより、はんだをリフローしてボンディングを行う。
このフリップチップ方式の特長は、チップ全面に電極を
レイアウトすることが可能であるので、ゲートアレーＬ
ＳＩのような１００〜３０００の電極を必要とする多ピ
ンの場合に適している。このように多ピンとした場合に
は、チップの外形が小さいために、チップの電極部を等
間隔にする必要がある。
【０００３】図６および図７は従来のＦＣＢＧＡパッケ
ージを示し、図６（ａ）は全体の外観を示す斜視図、
（ｂ）は（ａ）におけるVI（ｂ）-VI（ｂ） 線断面図、
図７（ａ）はインターポーザの平面図、（ｂ）はＩＣと
インターポーザとの接続構造の詳細を示す断面図であ
る。全体を符号１で示すものは、ＦＣＢＧＡパッケージ
型の半導体装置であって、チップ２の底面部に互いに等
間隔になるようにチップ電極部（図示せず）が形成さ
れ、このチップ電極部上に、はんだバンプとしてのはん
だボール３が設けられている。このはんだボール３とイ
ンターポーザ４のランド５とを対向させて位置合わせを
行い炉に通すことにより、はんだ６ａないし６ｃがリフ
ローされてボンディングが行われ、チップ２とインター
ポーザ４が接続される。７はスティフナ、８はリッド、
９はＡｇペースト、１０はアンダーフィル、１１は外部
基板と接続するためのはんだボールであって、インター
ポーザ４の底面部に設けられている。図６（ａ）に示す
ように、インターポーザ４のランド５ａないし５ｆは、
チップ電極部間のピッチと同一になるように、隣接する
ランド間が等間隔のピッチＰになるように、マトリック
ス状に形成されている。
ージを示し、図６（ａ）は全体の外観を示す斜視図、
（ｂ）は（ａ）におけるVI（ｂ）-VI（ｂ） 線断面図、
図７（ａ）はインターポーザの平面図、（ｂ）はＩＣと
インターポーザとの接続構造の詳細を示す断面図であ
る。全体を符号１で示すものは、ＦＣＢＧＡパッケージ
型の半導体装置であって、チップ２の底面部に互いに等
間隔になるようにチップ電極部（図示せず）が形成さ
れ、このチップ電極部上に、はんだバンプとしてのはん
だボール３が設けられている。このはんだボール３とイ
ンターポーザ４のランド５とを対向させて位置合わせを
行い炉に通すことにより、はんだ６ａないし６ｃがリフ
ローされてボンディングが行われ、チップ２とインター
ポーザ４が接続される。７はスティフナ、８はリッド、
９はＡｇペースト、１０はアンダーフィル、１１は外部
基板と接続するためのはんだボールであって、インター
ポーザ４の底面部に設けられている。図６（ａ）に示す
ように、インターポーザ４のランド５ａないし５ｆは、
チップ電極部間のピッチと同一になるように、隣接する
ランド間が等間隔のピッチＰになるように、マトリック
ス状に形成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置においては、チップ２とインターポ
ーザ４との熱膨張係数の違いから、リフロー時の加熱に
よって、図７（ｂ）に示すように、インターポーザ４が
チップ２よりも矢印Ａ方向に長さΔｌだけ伸長してしま
う。しかし、インターポーザ４の隣接するランド５間
が、常温時において等間隔のピッチＰに形成されている
ので、リフロー時のおいて、インターポーザ４の中心Ｃ
１，Ｃ２から外れたランド５ｂ，５ｃ，５ｅ，５ｆと、
チップ２のはんだボール３ｂ，３ｃ，３ｅ，３ｆ（３
ｅ，３ｆは図示せず）との間に位置ずれが生じる。この
位置ずれは、チップ２の中心Ｃ１，Ｃ２から離間するに
したがい漸次大きくなり、中心から最も遠いはんだボー
ル３ｃとランド５ｃおよびはんだボール３ｆとランド５
ｆとの間で最大になる。このため、これらはんだボール
３ｂ，３ｃ，３ｅ，３ｆとランド５ｂ，５ｃ，５ｅ，５
ｆ間のはんだ６ｂ，６ｃ，６ｅ，６ｆ（６ｅ，６ｆは図
示せず）の断面積が小さくなり、このため応力が集中す
るので、破断し易くなり、接続不良のおそれがあった。
また、特開平９−２７５６８号公報には、熱膨張係数の
異なるプラスティックボディと基板とで構成され、製造
工程中の高温工程によって反りが発生する基板に付着し
た複数のソルダボールの直径を変えたＢＧＡ型パッケー
ジが開示されている。しかしながら、この公報に開示さ
れたものは、ソルダボールを平坦化することは可能であ
っても、上述したソルダボールと基板のランドとの位置
ずれに対しては何ら解決するものではない。
た従来の半導体装置においては、チップ２とインターポ
ーザ４との熱膨張係数の違いから、リフロー時の加熱に
よって、図７（ｂ）に示すように、インターポーザ４が
チップ２よりも矢印Ａ方向に長さΔｌだけ伸長してしま
う。しかし、インターポーザ４の隣接するランド５間
が、常温時において等間隔のピッチＰに形成されている
ので、リフロー時のおいて、インターポーザ４の中心Ｃ
１，Ｃ２から外れたランド５ｂ，５ｃ，５ｅ，５ｆと、
チップ２のはんだボール３ｂ，３ｃ，３ｅ，３ｆ（３
ｅ，３ｆは図示せず）との間に位置ずれが生じる。この
位置ずれは、チップ２の中心Ｃ１，Ｃ２から離間するに
したがい漸次大きくなり、中心から最も遠いはんだボー
ル３ｃとランド５ｃおよびはんだボール３ｆとランド５
ｆとの間で最大になる。このため、これらはんだボール
３ｂ，３ｃ，３ｅ，３ｆとランド５ｂ，５ｃ，５ｅ，５
ｆ間のはんだ６ｂ，６ｃ，６ｅ，６ｆ（６ｅ，６ｆは図
示せず）の断面積が小さくなり、このため応力が集中す
るので、破断し易くなり、接続不良のおそれがあった。
また、特開平９−２７５６８号公報には、熱膨張係数の
異なるプラスティックボディと基板とで構成され、製造
工程中の高温工程によって反りが発生する基板に付着し
た複数のソルダボールの直径を変えたＢＧＡ型パッケー
ジが開示されている。しかしながら、この公報に開示さ
れたものは、ソルダボールを平坦化することは可能であ
っても、上述したソルダボールと基板のランドとの位置
ずれに対しては何ら解決するものではない。
【０００５】本発明は上記した従来の問題に鑑みなされ
たものであり、その目的とするところは、チップとイン
ターポーザとの間の接続不良を低減させ、品質の高い半
導体装置を提供することにある。
たものであり、その目的とするところは、チップとイン
ターポーザとの間の接続不良を低減させ、品質の高い半
導体装置を提供することにある。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、請求項１記載の発明は、チップ上に等間隔おいて設
けた電極部とインターポーザのランドとの間をはんだボ
ールによって接続した半導体装置において、インターポ
ーザの中心から外周に向かうランド間のピッチを漸減さ
せたものである。したがって、リフロー時に温度が加わ
ると、インターポーザの中心から外周に向かうランド間
のピッチが漸次拡がり、チップの電極部間のピッチと一
致する。また、請求項３記載の発明は、チップ上に等間
隔に設けた電極部とインターポーザのランドとの間をは
んだボールによって接続した半導体装置において、イン
ターポーザの中心から外周に向かってランドの面積を漸
増させたものである。したがって、リフロー時の温度が
加わり、インターポーザの中心から外周に向かってラン
ドの幅が拡がっても、対応するチップの電極がランドの
位置から大きく外れるようなことがない。
に、請求項１記載の発明は、チップ上に等間隔おいて設
けた電極部とインターポーザのランドとの間をはんだボ
ールによって接続した半導体装置において、インターポ
ーザの中心から外周に向かうランド間のピッチを漸減さ
せたものである。したがって、リフロー時に温度が加わ
ると、インターポーザの中心から外周に向かうランド間
のピッチが漸次拡がり、チップの電極部間のピッチと一
致する。また、請求項３記載の発明は、チップ上に等間
隔に設けた電極部とインターポーザのランドとの間をは
んだボールによって接続した半導体装置において、イン
ターポーザの中心から外周に向かってランドの面積を漸
増させたものである。したがって、リフロー時の温度が
加わり、インターポーザの中心から外周に向かってラン
ドの幅が拡がっても、対応するチップの電極がランドの
位置から大きく外れるようなことがない。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。図１（ａ）は本発明に係る半導体装
置のインターポーザの平面図、（ｂ）は同じくチップと
インターポーザとの接続構造を詳細に示した断面図であ
る。同図において、インターポーザ４に形成した隣接す
るランド５間の間隔以外は、上述した図６および図７に
示す従来技術において説明した構成と同一なので、詳細
な説明は適宜省略する。
基づいて説明する。図１（ａ）は本発明に係る半導体装
置のインターポーザの平面図、（ｂ）は同じくチップと
インターポーザとの接続構造を詳細に示した断面図であ
る。同図において、インターポーザ４に形成した隣接す
るランド５間の間隔以外は、上述した図６および図７に
示す従来技術において説明した構成と同一なので、詳細
な説明は適宜省略する。
【０００８】本発明の特徴とするところは、インターポ
ーザ４の中心Ｃ１，Ｃ２から外周に向かってランド間の
ピッチを漸減させた点にある。すなわち、インターポー
ザ４の左右方向の中心線Ｃ１に位置するランド５ａから
インターポーザ４の外周部に向かって配置されたランド
５ｂ，５ｃ間の間隔Ｐ１，Ｐ２を漸減させた（Ｐ１＞Ｐ
２）ものである。また、インターポーザ４の上下方向の
中心線Ｃ２に位置するランド５ｄからインターポーザ４
の外周部に向かって配置されたランド５ｅ，５ｆ間の間
隔Ｐ１，Ｐ２を左右方向と同じ長さだけ漸減させたもの
である。
ーザ４の中心Ｃ１，Ｃ２から外周に向かってランド間の
ピッチを漸減させた点にある。すなわち、インターポー
ザ４の左右方向の中心線Ｃ１に位置するランド５ａから
インターポーザ４の外周部に向かって配置されたランド
５ｂ，５ｃ間の間隔Ｐ１，Ｐ２を漸減させた（Ｐ１＞Ｐ
２）ものである。また、インターポーザ４の上下方向の
中心線Ｃ２に位置するランド５ｄからインターポーザ４
の外周部に向かって配置されたランド５ｅ，５ｆ間の間
隔Ｐ１，Ｐ２を左右方向と同じ長さだけ漸減させたもの
である。
【０００９】そして、ランド５ｃとランド５ｃに対応す
るボールはんだ３ｃとの位置ずれΔｌは、中心Ｃ１から
ボールはんだ３ｃまでの距離をｌとし、チップ２の熱膨
張係数をα１、インターポーザ４の熱膨張係数をα２、
ボールはんだの溶融温度をＴｊとすると、 Δｌ＝ｌ（α１−α２）（Ｔｊ−３０） で表される。
るボールはんだ３ｃとの位置ずれΔｌは、中心Ｃ１から
ボールはんだ３ｃまでの距離をｌとし、チップ２の熱膨
張係数をα１、インターポーザ４の熱膨張係数をα２、
ボールはんだの溶融温度をＴｊとすると、 Δｌ＝ｌ（α１−α２）（Ｔｊ−３０） で表される。
【００１０】このようにあらかじめインターポーザ４の
中心から外周に向かってランド間のピッチを漸減させて
配設したことにより、常温においては、インターポーザ
４のランド５ａないし５ｆとチップ２のはんだボール３
ａないし３ｆとを位置合わせすると、ランド５ｂ，５
ｃ，５ｅ，５ｆがはんだボール３ｂ，３ｃ，３ｅ，３ｆ
に対してインターポーズ４の中心方向にずれた状態にな
る。そして、リフローを行うため高温（約２３０℃）に
すると、チップ２とインターポーザ４との熱膨張係数の
違いから、チップ２に対してインターポーザ４が矢印Ａ
方向に余計に伸張し、ランド５ａないし５ｃが、ボール
はんだ３ａないし３ｃのそれぞれに対向する。したがっ
て、リフローされ、ランド５とはんだボール３を接続す
るはんだ６は、ランド５とはんだボール３に対して略垂
直状態になり、ランド５とはんだボール３との間には充
分なはんだ量が介在する。したがって、はんだ６に大き
な応力が生じるようなことがなく、ランド５とはんだボ
ール３との間における破断などによる接続不良が防止さ
れる。
中心から外周に向かってランド間のピッチを漸減させて
配設したことにより、常温においては、インターポーザ
４のランド５ａないし５ｆとチップ２のはんだボール３
ａないし３ｆとを位置合わせすると、ランド５ｂ，５
ｃ，５ｅ，５ｆがはんだボール３ｂ，３ｃ，３ｅ，３ｆ
に対してインターポーズ４の中心方向にずれた状態にな
る。そして、リフローを行うため高温（約２３０℃）に
すると、チップ２とインターポーザ４との熱膨張係数の
違いから、チップ２に対してインターポーザ４が矢印Ａ
方向に余計に伸張し、ランド５ａないし５ｃが、ボール
はんだ３ａないし３ｃのそれぞれに対向する。したがっ
て、リフローされ、ランド５とはんだボール３を接続す
るはんだ６は、ランド５とはんだボール３に対して略垂
直状態になり、ランド５とはんだボール３との間には充
分なはんだ量が介在する。したがって、はんだ６に大き
な応力が生じるようなことがなく、ランド５とはんだボ
ール３との間における破断などによる接続不良が防止さ
れる。
【００１１】図２は本発明の第２の実施形態におけるイ
ンターポーザの平面図である。この第２の実施の形態に
おいては、インターポーザ４の中心Ｃ１，Ｃ２からある
範囲のＳ列のランド５Ｓまでは、ランド間のピッチを等
間隔とし、（Ｓ＋１）列目のランド５（Ｓ＋１）から最
外周のランド５Ｚまでのランド間のピッチをインターポ
ーザの中心から外周に向かって漸減させたものである。
これは、チップ２とインターポーザ４の材質を選択する
ことやランド間のピッチを狭くすることによっては、リ
フロー時におけるランド５とはんだボール３との位置ず
れ量が、比較的少ない中心からある範囲のＳ列目まで
は、ランド５とはんだボール３との間で接続不良が発生
しない程度の位置ずれであることが確かめられているか
らである。本発明者が実験をした結果、Ｓを１２〜１７
とすることが可能であることがわかり、外周部のみのラ
ンド間のピッチを漸減させるようにしたことにより、製
造が容易になり、特に、ランド５が多数設けられた多ピ
ン型の半導体装置に適用されて有効である。
ンターポーザの平面図である。この第２の実施の形態に
おいては、インターポーザ４の中心Ｃ１，Ｃ２からある
範囲のＳ列のランド５Ｓまでは、ランド間のピッチを等
間隔とし、（Ｓ＋１）列目のランド５（Ｓ＋１）から最
外周のランド５Ｚまでのランド間のピッチをインターポ
ーザの中心から外周に向かって漸減させたものである。
これは、チップ２とインターポーザ４の材質を選択する
ことやランド間のピッチを狭くすることによっては、リ
フロー時におけるランド５とはんだボール３との位置ず
れ量が、比較的少ない中心からある範囲のＳ列目まで
は、ランド５とはんだボール３との間で接続不良が発生
しない程度の位置ずれであることが確かめられているか
らである。本発明者が実験をした結果、Ｓを１２〜１７
とすることが可能であることがわかり、外周部のみのラ
ンド間のピッチを漸減させるようにしたことにより、製
造が容易になり、特に、ランド５が多数設けられた多ピ
ン型の半導体装置に適用されて有効である。
【００１２】図３は本発明の第３の実施の形態の半導体
装置におけるインターポーザの平面図、（ｂ）は同じく
チップとインターポーザとの接続構造を詳細に示した断
面図である。この第３の実施の形態の特徴は、隣接する
ランド５ａないし５ｃの各ランド間を等間隔のピッチＰ
に設定し、インターポーザの中心から外周に向かうラン
ド５ａないし５ｃの直径（面積）を漸増させた点にあ
る。すなわち、中心のランド５ａの径をＤ１、第２列目
のランド５ｂの径をＤ２、最外周のランド５ｃの径をＤ
３とすると、Ｄ１＜Ｄ２＜Ｄ３としたものであり、Ｄ３
＝Ｄ１＋Δｌになるように形成されている。
装置におけるインターポーザの平面図、（ｂ）は同じく
チップとインターポーザとの接続構造を詳細に示した断
面図である。この第３の実施の形態の特徴は、隣接する
ランド５ａないし５ｃの各ランド間を等間隔のピッチＰ
に設定し、インターポーザの中心から外周に向かうラン
ド５ａないし５ｃの直径（面積）を漸増させた点にあ
る。すなわち、中心のランド５ａの径をＤ１、第２列目
のランド５ｂの径をＤ２、最外周のランド５ｃの径をＤ
３とすると、Ｄ１＜Ｄ２＜Ｄ３としたものであり、Ｄ３
＝Ｄ１＋Δｌになるように形成されている。
【００１３】したがって、リフロー時、チップ２とイン
ターポーザ４が矢印Ａ方向に伸長したときに、互いの熱
膨張係数の違いから最外周部のランド５ｃの中心が、こ
れに対応するはんだボール３ｃの中心に対してΔｌだけ
外側にずれる。上述したように、Ｄ３＝Ｄ１＋Δｌに形
成されているので、同図（ｂ）に示すように、はんだボ
ール３ｃの下方に、ランド５ｃの右端部が対向する。こ
のため、はんだボール３ｃとランド５ｃとの間のはんだ
６ｃの量が不足するようなことがない。なお、この第３
の実施の形態では、ランド５ａないし５ｃを円形とし直
径を変えるようにしたが、ランド５ａないし５ｃの矩形
状とした場合には、幅を変えればよく、要はランドの面
積を変えればよい。
ターポーザ４が矢印Ａ方向に伸長したときに、互いの熱
膨張係数の違いから最外周部のランド５ｃの中心が、こ
れに対応するはんだボール３ｃの中心に対してΔｌだけ
外側にずれる。上述したように、Ｄ３＝Ｄ１＋Δｌに形
成されているので、同図（ｂ）に示すように、はんだボ
ール３ｃの下方に、ランド５ｃの右端部が対向する。こ
のため、はんだボール３ｃとランド５ｃとの間のはんだ
６ｃの量が不足するようなことがない。なお、この第３
の実施の形態では、ランド５ａないし５ｃを円形とし直
径を変えるようにしたが、ランド５ａないし５ｃの矩形
状とした場合には、幅を変えればよく、要はランドの面
積を変えればよい。
【００１４】図４（ａ）は本発明の第４の実施の形態の
半導体装置におけるインターポーザの平面図、（ｂ）は
（ａ）におけるIV（ｂ）-IV（ｂ） 線断面図である。こ
の第４の実施の形態が上述した第３の実施の形態と異な
る点は、インターポーザ４の外周部に位置するランド５
ｃの面積の漸増分をインターポーザの中心に向かっての
みに形成したことにある。すなわち、ランド５ｃをラン
ド５ａ方向にΔｌだけ延設したものである。したがっ
て、ランド５ｃの外周方向に向かって面積は漸増されて
ないとともに、ランド５ｃの幅、すなわちインターポー
ザ４の中心のランド５ａと外周部のランド５ｃとを結ぶ
放射線Ｈと直交する方向の幅Ｄ１がランド５ａの径Ｄ１
と同一に形成されている。
半導体装置におけるインターポーザの平面図、（ｂ）は
（ａ）におけるIV（ｂ）-IV（ｂ） 線断面図である。こ
の第４の実施の形態が上述した第３の実施の形態と異な
る点は、インターポーザ４の外周部に位置するランド５
ｃの面積の漸増分をインターポーザの中心に向かっての
みに形成したことにある。すなわち、ランド５ｃをラン
ド５ａ方向にΔｌだけ延設したものである。したがっ
て、ランド５ｃの外周方向に向かって面積は漸増されて
ないとともに、ランド５ｃの幅、すなわちインターポー
ザ４の中心のランド５ａと外周部のランド５ｃとを結ぶ
放射線Ｈと直交する方向の幅Ｄ１がランド５ａの径Ｄ１
と同一に形成されている。
【００１５】このように構成されていることにより、リ
フロー時、チップ２とインターポーザ４が矢印Ａ方向に
伸長したときに、互いの熱膨張係数の違いから最外周部
のランド５ｃの中心が、これに対応するはんだボール３
ｃの中心に対してΔｌだけ外側にずれる。上述したよう
に、ランド５ｃがランド５ａ方向にΔｌだけ延設されて
いるので、同図（ｂ）に示すように、はんだボール３ｃ
の下方に、ランド５ｃの右端部が対向する。このため、
はんだボール３ｃとランド５ｃとの間のはんだ６ｃの量
が不足するようなことがない。この第４の実施の形態で
は、必要部分のみランド５ｂ，５ｃの面積を漸増させた
ので、第３の実施の形態と比較してランド間のピッチを
小さくすることが可能になり、ピン数を増やすことがで
きる。
フロー時、チップ２とインターポーザ４が矢印Ａ方向に
伸長したときに、互いの熱膨張係数の違いから最外周部
のランド５ｃの中心が、これに対応するはんだボール３
ｃの中心に対してΔｌだけ外側にずれる。上述したよう
に、ランド５ｃがランド５ａ方向にΔｌだけ延設されて
いるので、同図（ｂ）に示すように、はんだボール３ｃ
の下方に、ランド５ｃの右端部が対向する。このため、
はんだボール３ｃとランド５ｃとの間のはんだ６ｃの量
が不足するようなことがない。この第４の実施の形態で
は、必要部分のみランド５ｂ，５ｃの面積を漸増させた
ので、第３の実施の形態と比較してランド間のピッチを
小さくすることが可能になり、ピン数を増やすことがで
きる。
【００１６】図５は本発明の第５の実施の形態の半導体
装置におけるインターポーザの平面図である。同図にお
いて、インターポーザ４の中心線Ｃ１からＳ１列目のラ
ンド５に囲まれた領域をＥ１、Ｓ２列目のランド５に囲
まれ、かつ領域Ｅ１を除く領域をＥ２、Ｓ３列目のラン
ド５に囲まれ、かつ領域Ｅ１およびＥ２を除く領域をＥ
３とする。領域Ｅ１内のランド５間の間隔は互いに同じ
ピッチＰ１に設定され、領域Ｅ２内のランド５間の間隔
は互いに同じピッチＰ２に設定され、領域Ｅ３内のラン
ド５間の間隔は互いに同じピッチＰ３に設定され、Ｐ１
＞Ｐ２＞Ｐ３になるように設定されている。
装置におけるインターポーザの平面図である。同図にお
いて、インターポーザ４の中心線Ｃ１からＳ１列目のラ
ンド５に囲まれた領域をＥ１、Ｓ２列目のランド５に囲
まれ、かつ領域Ｅ１を除く領域をＥ２、Ｓ３列目のラン
ド５に囲まれ、かつ領域Ｅ１およびＥ２を除く領域をＥ
３とする。領域Ｅ１内のランド５間の間隔は互いに同じ
ピッチＰ１に設定され、領域Ｅ２内のランド５間の間隔
は互いに同じピッチＰ２に設定され、領域Ｅ３内のラン
ド５間の間隔は互いに同じピッチＰ３に設定され、Ｐ１
＞Ｐ２＞Ｐ３になるように設定されている。
【００１７】このように、インターポーザ４の中心から
外周に向かってランド５間のピッチを段階的に漸減させ
たことにより、上述した第１の実施の形態と同様に、リ
フロー時において、チップ２のはんだボール３に対して
インターポーザ４のランド５が対向する。したがって、
はんだボール３とランド５との間のはんだ６の量が不足
するようなことがない。また、ランド５間のピッチを各
領域Ｅ１，Ｅ２，Ｅ３においては同じピッチとしたの
で、製造が容易になる。なお、この第４の実施の形態に
おいては、３個の領域Ｅ１，Ｅ２，Ｅ３に分割したが、
これに限定されず、２個でもよく、４個以上としてもよ
い。
外周に向かってランド５間のピッチを段階的に漸減させ
たことにより、上述した第１の実施の形態と同様に、リ
フロー時において、チップ２のはんだボール３に対して
インターポーザ４のランド５が対向する。したがって、
はんだボール３とランド５との間のはんだ６の量が不足
するようなことがない。また、ランド５間のピッチを各
領域Ｅ１，Ｅ２，Ｅ３においては同じピッチとしたの
で、製造が容易になる。なお、この第４の実施の形態に
おいては、３個の領域Ｅ１，Ｅ２，Ｅ３に分割したが、
これに限定されず、２個でもよく、４個以上としてもよ
い。
【００１８】また、上述した第５の実施の形態では、各
領域Ｅ１，Ｅ２，Ｅ３内のランド５のピッチＰ１，Ｐ
２，Ｐ３をＰ１＞Ｐ２＞Ｐ３に設定したが、第５の実施
の形態では、ランド５のピッチＰを同一に設定し、かつ
各領域Ｅ１，Ｅ２，Ｅ３内のランド５の径をそれぞれＤ
１，Ｄ２，Ｄ３（Ｄ１＜Ｄ２＜Ｄ３）としたものであ
る。このように、インターポーザ４の中心から外周に向
かってランド５の径を段階的に漸増させたことにより、
上述した第３の実施の形態と同様に、はんだボール３の
下方に、ランド５の一端部が対向する。このため、はん
だボール３とランド５との間のはんだ６の量が不足する
ようなことがない。
領域Ｅ１，Ｅ２，Ｅ３内のランド５のピッチＰ１，Ｐ
２，Ｐ３をＰ１＞Ｐ２＞Ｐ３に設定したが、第５の実施
の形態では、ランド５のピッチＰを同一に設定し、かつ
各領域Ｅ１，Ｅ２，Ｅ３内のランド５の径をそれぞれＤ
１，Ｄ２，Ｄ３（Ｄ１＜Ｄ２＜Ｄ３）としたものであ
る。このように、インターポーザ４の中心から外周に向
かってランド５の径を段階的に漸増させたことにより、
上述した第３の実施の形態と同様に、はんだボール３の
下方に、ランド５の一端部が対向する。このため、はん
だボール３とランド５との間のはんだ６の量が不足する
ようなことがない。
【００１９】
【実施例】ｌ＝０．２４μｍ（ランド５間のピッチ）×
ｎ（ピン数） α１＝８３．９×１０-6 α２＝３×10-6 Ｔｊ＝１８３℃（はんだの溶融温度）
ｎ（ピン数） α１＝８３．９×１０-6 α２＝３×10-6 Ｔｊ＝１８３℃（はんだの溶融温度）
【００２０】
【発明の効果】以上説明したように請求項１記載の発明
によれば、リフロー時の温度が加わると、インターポー
ザの中心から外周に向かうランド間のピッチが拡がり、
チップの電極部間のピッチと一致するので、接合部のは
んだに大きな応力が生じることがなく、このため、電極
部とランドとの間の接続不良が低減し品質が向上する。
によれば、リフロー時の温度が加わると、インターポー
ザの中心から外周に向かうランド間のピッチが拡がり、
チップの電極部間のピッチと一致するので、接合部のは
んだに大きな応力が生じることがなく、このため、電極
部とランドとの間の接続不良が低減し品質が向上する。
【００２１】また、請求項２記載の発明によれば、品質
が向上するとともに、製造が容易になる。
が向上するとともに、製造が容易になる。
【００２２】また、請求項３記載の発明によれば、リフ
ロー時の温度が加わり、インターポーザの中心から外周
に向かうランドの中心がチップの電極部に対して位置ず
れを起こしても、対応するチップの電極部に対してラン
ドが対向するので、接合部のはんだに大きな応力が生じ
ることがなく、このため、電極部とランドとの間の接続
不良が低減し品質が向上する。
ロー時の温度が加わり、インターポーザの中心から外周
に向かうランドの中心がチップの電極部に対して位置ず
れを起こしても、対応するチップの電極部に対してラン
ドが対向するので、接合部のはんだに大きな応力が生じ
ることがなく、このため、電極部とランドとの間の接続
不良が低減し品質が向上する。
【００２３】また、請求項４記載の発明によれば、品質
が向上するとともに、製造が容易になる。
が向上するとともに、製造が容易になる。
【００２４】また、請求項５記載の発明によれば、品質
が向上するとともに、ピン数を増やすことができる。
が向上するとともに、ピン数を増やすことができる。
【００２５】また、請求項６記載の発明によれば、品質
が向上するとともに、製造が容易になる。
が向上するとともに、製造が容易になる。
【００２６】また、請求項７記載の発明によれば、接合
部のはんだに大きな応力が生じることがなく、このため
電極部とランドとの間の接続不良が低減し品質が向上す
る。
部のはんだに大きな応力が生じることがなく、このため
電極部とランドとの間の接続不良が低減し品質が向上す
る。
【図１】 （ａ）は本発明に係る半導体装置のインター
ポーザの平面図、（ｂ）はチップとインターポーザとの
接続構造を詳細に示した断面図である。
ポーザの平面図、（ｂ）はチップとインターポーザとの
接続構造を詳細に示した断面図である。
【図２】 本発明の第２の実施形態におけるインターポ
ーザの平面図である。
ーザの平面図である。
【図３】 （ａ）は本発明の第３の実施の形態の半導体
装置におけるインターポーザの平面図、（ｂ）はチップ
とインターポーザとの接続構造を詳細に示した断面図で
ある。
装置におけるインターポーザの平面図、（ｂ）はチップ
とインターポーザとの接続構造を詳細に示した断面図で
ある。
【図４】 （ａ）は本発明の第４の実施の形態の半導体
装置におけるインターポーザの平面図、（ｂ）は（ａ）
におけるIV（ｂ）-IV（ｂ） 線断面図である。
装置におけるインターポーザの平面図、（ｂ）は（ａ）
におけるIV（ｂ）-IV（ｂ） 線断面図である。
【図５】 本発明の第４および第５の実施の形態の半導
体装置におけるインターポーザの平面図である。
体装置におけるインターポーザの平面図である。
【図６】 （ａ）は従来のＦＣＢＧＡパッケージの全体
の外観を示す斜視図、（ｂ）は（ａ）におけるV（ｂ）-
V（ｂ） 線断面図である。
の外観を示す斜視図、（ｂ）は（ａ）におけるV（ｂ）-
V（ｂ） 線断面図である。
【図７】 （ａ）はインターポーザの平面図、（ｂ）は
ＩＣとインターポーザとの接続構造の詳細を示す断面図
である。
ＩＣとインターポーザとの接続構造の詳細を示す断面図
である。
１…半導体装置、２…チップ、３ａ〜３ｆ…はんだボー
ル、４…インターポーザ、５ａ〜５ｆ…ランド、６ａ〜
６ｆ…はんだ。
ル、４…インターポーザ、５ａ〜５ｆ…ランド、６ａ〜
６ｆ…はんだ。
Claims (7)
- 【請求項１】 チップ上に等間隔おいて設けた電極部と
インターポーザのランドとの間をはんだバンプを介して
接続した半導体装置において、インターポーザの中心か
ら外周に向かってランド間のピッチを漸減させたことを
特徴とする半導体装置。 - 【請求項２】 チップ上に等間隔おいて設けた電極部と
インターポーザのランドとの間をはんだバンプによって
接続した半導体装置において、インターポーザの中心か
ら外周に向かってランド間のピッチを段階的に漸減させ
たことを特徴とする半導体装置。 - 【請求項３】 チップ上に等間隔おいて設けた電極部と
インターポーザのランドとの間をはんだバンプによって
接続した半導体装置において、インターポーザの中心か
ら外周に向かうランドの面積を漸増させたことを特徴と
する半導体装置。 - 【請求項４】 チップ上に等間隔おいて設けた電極部と
インターポーザのランドとの間をはんだバンプによって
接続した半導体装置において、インターポーザの中心か
ら外周に向かうランドの面積を段階的に漸増させたこと
を特徴とする半導体装置。 - 【請求項５】 請求項３または請求項４記載の半導体装
置において、ランドの面積の漸増分をインターポーザの
中心に向かって形成したことを特徴とする半導体装置。 - 【請求項６】 チップ上に等間隔おいて設けた電極部と
インターポーザのランドとの間をはんだバンプによって
接続した半導体装置において、インターポーザの中心か
ら１２〜１７列目のランドの外側のランド間のピッチを
インターポーザの中心から外周に向かって漸減させたこ
とを特徴とする半導体装置。 - 【請求項７】 請求項１〜６記載の半導体装置におい
て、はんだバンプが、チップの電極部とインターポーザ
のランドに対して略垂直状態に接続されていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142925A JPH11340355A (ja) | 1998-05-25 | 1998-05-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142925A JPH11340355A (ja) | 1998-05-25 | 1998-05-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340355A true JPH11340355A (ja) | 1999-12-10 |
Family
ID=15326834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10142925A Pending JPH11340355A (ja) | 1998-05-25 | 1998-05-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340355A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002185112A (ja) * | 2000-12-13 | 2002-06-28 | Kyocera Corp | 配線基板の実装構造および半導体装置 |
| JP2015525968A (ja) * | 2012-06-25 | 2015-09-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | オフセットビア（ｖｉａｓ）を有する集積回路パッケージ |
| CN109727935A (zh) * | 2016-04-08 | 2019-05-07 | Oppo广东移动通信有限公司 | 一种芯片封装结构、终端设备及方法 |
-
1998
- 1998-05-25 JP JP10142925A patent/JPH11340355A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002185112A (ja) * | 2000-12-13 | 2002-06-28 | Kyocera Corp | 配線基板の実装構造および半導体装置 |
| JP2015525968A (ja) * | 2012-06-25 | 2015-09-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | オフセットビア（ｖｉａｓ）を有する集積回路パッケージ |
| CN109727935A (zh) * | 2016-04-08 | 2019-05-07 | Oppo广东移动通信有限公司 | 一种芯片封装结构、终端设备及方法 |
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