JPH11340411A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH11340411A JPH11340411A JP10142001A JP14200198A JPH11340411A JP H11340411 A JPH11340411 A JP H11340411A JP 10142001 A JP10142001 A JP 10142001A JP 14200198 A JP14200198 A JP 14200198A JP H11340411 A JPH11340411 A JP H11340411A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- logic gate
- integrated circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＯＳ論理ゲートを基本素子とし、比較的
広範囲の温度環境下で使用される論理集積回路装置等の
特に高温環境下における動作の高速化を図る。 【解決手段】 論理集積回路装置等の論理回路ＬＣを構
成するＣＭＯＳ論理ゲートの低電位側電源ノードと接地
電位ＧＮＤとの間に、例えば、その一方の端子が電源電
圧ＶＣＣに結合されその他方の端子が定電流源Ｓ１を介
して接地電位ＧＮＤに結合される抵抗Ｒ１と、そのコレ
クタが電源電圧ＶＣＣに結合されそのベースが抵抗Ｒ１
の他方の端子に結合されるトランジスタＱ１と、トラン
ジスタＱ１のエミッタと接地電位ＧＮＤとの間に設けら
れダイオード形態とされるトランジスタＱ２と、論理回
路ＬＣを構成するＣＭＯＳ論理ゲートの低電位側電源ノ
ードと接地電位ＧＮＤとの間に設けられそのベースがト
ランジスタＱ２のベースに結合されるトランジスタＱ３
とを含む電流制御回路ＣＣを設け、温度上昇にともな
い、論理回路ＬＣに対する動作電流ｉｃの値を選択的に
大きくする。
広範囲の温度環境下で使用される論理集積回路装置等の
特に高温環境下における動作の高速化を図る。 【解決手段】 論理集積回路装置等の論理回路ＬＣを構
成するＣＭＯＳ論理ゲートの低電位側電源ノードと接地
電位ＧＮＤとの間に、例えば、その一方の端子が電源電
圧ＶＣＣに結合されその他方の端子が定電流源Ｓ１を介
して接地電位ＧＮＤに結合される抵抗Ｒ１と、そのコレ
クタが電源電圧ＶＣＣに結合されそのベースが抵抗Ｒ１
の他方の端子に結合されるトランジスタＱ１と、トラン
ジスタＱ１のエミッタと接地電位ＧＮＤとの間に設けら
れダイオード形態とされるトランジスタＱ２と、論理回
路ＬＣを構成するＣＭＯＳ論理ゲートの低電位側電源ノ
ードと接地電位ＧＮＤとの間に設けられそのベースがト
ランジスタＱ２のベースに結合されるトランジスタＱ３
とを含む電流制御回路ＣＣを設け、温度上昇にともな
い、論理回路ＬＣに対する動作電流ｉｃの値を選択的に
大きくする。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、ＣＭＯＳ論理ゲートを基本素子とし
比較的広範囲の温度環境下で使用される論理集積回路装
置ならびにその高温環境下における動作の高速化に利用
して特に有効な技術に関する。
置に関し、例えば、ＣＭＯＳ論理ゲートを基本素子とし
比較的広範囲の温度環境下で使用される論理集積回路装
置ならびにその高温環境下における動作の高速化に利用
して特に有効な技術に関する。
【０００２】
【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるいわ
ゆるＣＭＯＳ（相補型ＭＯＳ）論理ゲートがある。ま
た、このようなＣＭＯＳ論理ゲートを基本素子として構
成される論理集積回路装置等の半導体集積回路装置があ
る。
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるいわ
ゆるＣＭＯＳ（相補型ＭＯＳ）論理ゲートがある。ま
た、このようなＣＭＯＳ論理ゲートを基本素子として構
成される論理集積回路装置等の半導体集積回路装置があ
る。
【０００３】
【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、ＣＭＯＳ論理ゲートを基本素子とし比
較的広範囲の温度環境下で使用される論理集積回路装置
を開発しようとして、次のような問題点に気付いた。す
なわち、ＣＭＯＳ論理ゲートを構成するＭＯＳＦＥＴの
動作速度つまりスイッチング速度は、周知のように、そ
のオン状態時の飽和電流に比例し、この飽和電流の値
は、ＭＯＳＦＥＴのチャネルにおける電子の移動度に比
例する。ところが、ＭＯＳＦＥＴのチャネルつまりシリ
コン基板内における電子移動度は、図３に例示されるよ
うに、絶対温度が３００度つまり摂氏２７度を超えると
チャネル領域の不純物濃度に関係なく低下する。この結
果、ＭＯＳＦＥＴのスイッチング速度が遅くなり、ＣＭ
ＯＳ論理ゲートを基本素子とする論理集積回路装置の特
に高温環境下における動作速度が遅くなる。
発明に先立って、ＣＭＯＳ論理ゲートを基本素子とし比
較的広範囲の温度環境下で使用される論理集積回路装置
を開発しようとして、次のような問題点に気付いた。す
なわち、ＣＭＯＳ論理ゲートを構成するＭＯＳＦＥＴの
動作速度つまりスイッチング速度は、周知のように、そ
のオン状態時の飽和電流に比例し、この飽和電流の値
は、ＭＯＳＦＥＴのチャネルにおける電子の移動度に比
例する。ところが、ＭＯＳＦＥＴのチャネルつまりシリ
コン基板内における電子移動度は、図３に例示されるよ
うに、絶対温度が３００度つまり摂氏２７度を超えると
チャネル領域の不純物濃度に関係なく低下する。この結
果、ＭＯＳＦＥＴのスイッチング速度が遅くなり、ＣＭ
ＯＳ論理ゲートを基本素子とする論理集積回路装置の特
に高温環境下における動作速度が遅くなる。
【０００４】この発明の目的は、ＣＭＯＳ論理ゲートを
構成する論理集積回路装置等の特に高温環境下における
動作の高速化を図ることにある。
構成する論理集積回路装置等の特に高温環境下における
動作の高速化を図ることにある。
【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＣＭＯＳ論理ゲートを基本素
子とし比較的広範囲の温度環境下で使用される論理集積
回路装置等において、ＣＭＯＳ論理ゲートの低電位側電
源ノードと低電位側電源電圧との間に、例えば、その一
方の端子が高電位側電源電圧に結合されその他方の端子
が所定の定電流源を介して低電位側電源電圧に結合され
る抵抗と、そのコレクタが高電位側電源電圧に結合され
そのベースが上記抵抗の他方の端子に結合される第１の
バイポーラトランジスタと、第１のバイポーラトランジ
スタのエミッタと低電位側電源電圧との間に設けられダ
イオード形態とされる第２のバイポーラトランジスタ
と、ＣＭＯＳ論理ゲートの低電位側電源ノードと低電位
側電源電圧との間に設けられそのベースが第２のバイポ
ーラトランジスタのベースに結合される第３のバイポー
ラトランジスタとを含む電流制御回路を設け、あるい
は、論理集積回路装置等に、第１又は第２の参照電圧を
それぞれ生成しともに温度補償回路として作用する第１
又は第２の参照電圧発生回路と、その一方の入力端子に
第１又は第２の基板電圧をそれぞれ受けその他方の入力
端子に第１又は第２の参照電圧をそれぞれ受ける第１又
は第２のレベルセンサと、第１又は第２のレベルセンサ
の出力信号をそれぞれ受け、第１又は第２のパルス信号
をそれぞれ選択的に形成する第１又は第２の発振回路
と、第１又は第２のパルス信号をそれぞれ受け第１又は
第２の基板電圧をそれぞれ生成する第１又は第２チャー
ジポンプ回路とをそれぞれ含む第１及び第２の基板電圧
発生回路を設け、ＣＭＯＳ論理ゲートを構成するＰチャ
ンネル及びＮチャンネルＭＯＳＦＥＴの基板部に、第１
又は第２の基板電圧発生回路により生成される第１又は
第２の基板電圧をそれぞれ供給する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＣＭＯＳ論理ゲートを基本素
子とし比較的広範囲の温度環境下で使用される論理集積
回路装置等において、ＣＭＯＳ論理ゲートの低電位側電
源ノードと低電位側電源電圧との間に、例えば、その一
方の端子が高電位側電源電圧に結合されその他方の端子
が所定の定電流源を介して低電位側電源電圧に結合され
る抵抗と、そのコレクタが高電位側電源電圧に結合され
そのベースが上記抵抗の他方の端子に結合される第１の
バイポーラトランジスタと、第１のバイポーラトランジ
スタのエミッタと低電位側電源電圧との間に設けられダ
イオード形態とされる第２のバイポーラトランジスタ
と、ＣＭＯＳ論理ゲートの低電位側電源ノードと低電位
側電源電圧との間に設けられそのベースが第２のバイポ
ーラトランジスタのベースに結合される第３のバイポー
ラトランジスタとを含む電流制御回路を設け、あるい
は、論理集積回路装置等に、第１又は第２の参照電圧を
それぞれ生成しともに温度補償回路として作用する第１
又は第２の参照電圧発生回路と、その一方の入力端子に
第１又は第２の基板電圧をそれぞれ受けその他方の入力
端子に第１又は第２の参照電圧をそれぞれ受ける第１又
は第２のレベルセンサと、第１又は第２のレベルセンサ
の出力信号をそれぞれ受け、第１又は第２のパルス信号
をそれぞれ選択的に形成する第１又は第２の発振回路
と、第１又は第２のパルス信号をそれぞれ受け第１又は
第２の基板電圧をそれぞれ生成する第１又は第２チャー
ジポンプ回路とをそれぞれ含む第１及び第２の基板電圧
発生回路を設け、ＣＭＯＳ論理ゲートを構成するＰチャ
ンネル及びＮチャンネルＭＯＳＦＥＴの基板部に、第１
又は第２の基板電圧発生回路により生成される第１又は
第２の基板電圧をそれぞれ供給する。
【０００７】上記手段によれば、温度上昇にともない、
ＣＭＯＳ論理ゲートの動作電流を選択的に大きくし、あ
るいは、ＣＭＯＳ論理ゲートを構成するＰチャンネル及
びＮチャンネルＭＯＳＦＥＴに対する基板電圧の絶対値
を選択的に小さくしてそのしきい値電圧を小さくし、Ｃ
ＭＯＳ論理ゲートのスイッチング速度を高速化すること
ができ、これによってＣＭＯＳ論理ゲートを基本素子と
する論理集積回路装置等の特に高温環境下における動作
の高速化を図ることができる。
ＣＭＯＳ論理ゲートの動作電流を選択的に大きくし、あ
るいは、ＣＭＯＳ論理ゲートを構成するＰチャンネル及
びＮチャンネルＭＯＳＦＥＴに対する基板電圧の絶対値
を選択的に小さくしてそのしきい値電圧を小さくし、Ｃ
ＭＯＳ論理ゲートのスイッチング速度を高速化すること
ができ、これによってＣＭＯＳ論理ゲートを基本素子と
する論理集積回路装置等の特に高温環境下における動作
の高速化を図ることができる。
【０００８】
【発明の実施の形態】図１には、この発明が適用された
論理集積回路装置（半導体集積回路装置）の第１の実施
例のブロック図が示され、図２には、図１の論理集積回
路装置に含まれる電流制御回路ＣＣの一実施例の回路図
が示されている。また、図３には、シリコン中の電子移
動度と温度の関係を説明するための一般的な特性図が示
され、図４には、バイポーラトランジスタのＰ−Ｎ接合
部における順方向電流と順方向電圧の関係を説明するた
めの一般的な特性図が示されている。これらの図をもと
に、この実施例の論理集積回路装置の構成及び動作なら
びにその特徴について説明する。なお、この実施例の論
理集積回路装置は、比較的広範囲の温度環境下で使用さ
れる。また、図２には、図１の論理集積回路装置に含ま
れる論理回路ＬＣの一実施例の部分的な回路図が併記し
て示される。さらに、以下の回路図において、そのチャ
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型であって、矢印の付されないＮチャン
ネルＭＯＳＦＥＴと区別して示される。図示されるトラ
ンジスタ（以下、バイポーラトランジスタのことを単に
トランジスタと略称する）は、すべてＮＰＮ型である。
論理集積回路装置（半導体集積回路装置）の第１の実施
例のブロック図が示され、図２には、図１の論理集積回
路装置に含まれる電流制御回路ＣＣの一実施例の回路図
が示されている。また、図３には、シリコン中の電子移
動度と温度の関係を説明するための一般的な特性図が示
され、図４には、バイポーラトランジスタのＰ−Ｎ接合
部における順方向電流と順方向電圧の関係を説明するた
めの一般的な特性図が示されている。これらの図をもと
に、この実施例の論理集積回路装置の構成及び動作なら
びにその特徴について説明する。なお、この実施例の論
理集積回路装置は、比較的広範囲の温度環境下で使用さ
れる。また、図２には、図１の論理集積回路装置に含ま
れる論理回路ＬＣの一実施例の部分的な回路図が併記し
て示される。さらに、以下の回路図において、そのチャ
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型であって、矢印の付されないＮチャン
ネルＭＯＳＦＥＴと区別して示される。図示されるトラ
ンジスタ（以下、バイポーラトランジスタのことを単に
トランジスタと略称する）は、すべてＮＰＮ型である。
【０００９】図１において、この実施例の論理集積回路
装置は、例えばシリコンからなる１個の半導体基板ＣＨ
ＩＰ面上に形成され、ＣＭＯＳ論理ゲートを基本素子と
する論理回路ＬＣと、この論理回路ＬＣつまりこれを構
成するＣＭＯＳ論理ゲートの低電位電源ノードと接地電
位ＧＮＤとの間に温度補償回路として設けられる電流制
御回路ＣＣとを備える。論理集積回路装置には、外部の
電源装置から外部端子ＶＣＣを介して所定の電源電圧Ｖ
ＣＣ（高電位側電源電圧）が供給され、外部端子ＧＮＤ
を介して接地電位ＧＮＤ（低電位側電源電圧）が供給さ
れる。
装置は、例えばシリコンからなる１個の半導体基板ＣＨ
ＩＰ面上に形成され、ＣＭＯＳ論理ゲートを基本素子と
する論理回路ＬＣと、この論理回路ＬＣつまりこれを構
成するＣＭＯＳ論理ゲートの低電位電源ノードと接地電
位ＧＮＤとの間に温度補償回路として設けられる電流制
御回路ＣＣとを備える。論理集積回路装置には、外部の
電源装置から外部端子ＶＣＣを介して所定の電源電圧Ｖ
ＣＣ（高電位側電源電圧）が供給され、外部端子ＧＮＤ
を介して接地電位ＧＮＤ（低電位側電源電圧）が供給さ
れる。
【００１０】ここで、論理回路ＬＣは、図２に示される
ように、ＣＭＯＳ論理ゲートを基本素子として構成さ
れ、例えば、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャ
ンネルＭＯＳＦＥＴＮ１からなりその入力端子に図示さ
れない前段回路の出力信号つまり内部信号ｓ１を受ける
インバータＶ１と、ＰチャンネルＭＯＳＦＥＴＰ２及び
ＮチャンネルＭＯＳＦＥＴＮ２からなりその入力端子に
インバータＶ１の出力信号つまり内部信号ｓ２を受ける
インバータＶ２と、その一方の入力端子にインバータＶ
１の出力信号つまり内部信号ｓ２を受けその他方の入力
端子に図示されない他の前段回路の出力信号つまり内部
信号ｓ４を受ける２入力のナンド（ＮＡＮＤ）ゲートＮ
Ａ１とを含む。インバータＶ２の出力信号は、内部信号
ｓ３として図示されない後段回路に供給され、ナンドゲ
ートＮＡ１の出力信号は、内部信号ｓ５として図示され
ない他の後段回路に供給される。
ように、ＣＭＯＳ論理ゲートを基本素子として構成さ
れ、例えば、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャ
ンネルＭＯＳＦＥＴＮ１からなりその入力端子に図示さ
れない前段回路の出力信号つまり内部信号ｓ１を受ける
インバータＶ１と、ＰチャンネルＭＯＳＦＥＴＰ２及び
ＮチャンネルＭＯＳＦＥＴＮ２からなりその入力端子に
インバータＶ１の出力信号つまり内部信号ｓ２を受ける
インバータＶ２と、その一方の入力端子にインバータＶ
１の出力信号つまり内部信号ｓ２を受けその他方の入力
端子に図示されない他の前段回路の出力信号つまり内部
信号ｓ４を受ける２入力のナンド（ＮＡＮＤ）ゲートＮ
Ａ１とを含む。インバータＶ２の出力信号は、内部信号
ｓ３として図示されない後段回路に供給され、ナンドゲ
ートＮＡ１の出力信号は、内部信号ｓ５として図示され
ない他の後段回路に供給される。
【００１１】この実施例において、論理回路ＬＣのイン
バータＶ１及びＶ２ならびにナンドゲートＮＡ１の高電
位側電源ノードつまりＰチャンネルＭＯＳＦＥＴＰ１，
Ｐ２ならびにＰ３及びＰ４のソースには、外部端子ＶＣ
Ｃから電源電圧供給線ＳＶＣＣを介して電源電圧ＶＣＣ
が供給され、その低電位側電源ノードつまり各論理ゲー
トを構成するＮチャンネルＭＯＳＦＥＴＮ１，Ｎ２なら
びにＮ３のソースは、接地電位供給線ＳＧＮＤに共通結
合された後、電流制御回路ＣＣの出力ノードｎｂに結合
される。これにより、論理回路ＬＣを構成するＣＭＯＳ
論理ゲートの低電位側電源ノードは、電流制御回路ＣＣ
を介して接地電位ＧＮＤに結合され、電流制御回路ＣＣ
によってその動作電流が制御される形となる。
バータＶ１及びＶ２ならびにナンドゲートＮＡ１の高電
位側電源ノードつまりＰチャンネルＭＯＳＦＥＴＰ１，
Ｐ２ならびにＰ３及びＰ４のソースには、外部端子ＶＣ
Ｃから電源電圧供給線ＳＶＣＣを介して電源電圧ＶＣＣ
が供給され、その低電位側電源ノードつまり各論理ゲー
トを構成するＮチャンネルＭＯＳＦＥＴＮ１，Ｎ２なら
びにＮ３のソースは、接地電位供給線ＳＧＮＤに共通結
合された後、電流制御回路ＣＣの出力ノードｎｂに結合
される。これにより、論理回路ＬＣを構成するＣＭＯＳ
論理ゲートの低電位側電源ノードは、電流制御回路ＣＣ
を介して接地電位ＧＮＤに結合され、電流制御回路ＣＣ
によってその動作電流が制御される形となる。
【００１２】次に、電流制御回路ＣＣは、特に制限され
ないが、拡散抵抗からなりその一方の端子つまり上部端
子が電源電圧ＶＣＣに結合されその他方の端子つまり下
部端子が所定の定電流源Ｓ１を介して接地電位ＧＮＤに
結合される抵抗Ｒ１と、そのコレクタが電源電圧ＶＣＣ
に結合されるトランジスタＱ１（第１のバイポーラトラ
ンジスタ）とを含む。抵抗Ｒ１の下部端子は、さらにト
ランジスタＱ１のベースつまり内部ノードｎａに結合さ
れ、トランジスタＱ１のエミッタは、トランジスタＱ２
（第２のバイポーラトランジスタ）のコレクタに結合さ
れる。このトランジスタＱ２は、そのベース及びコレク
タが共通結合されることでダイオード形態とされ、その
エミッタは接地電位ＧＮＤに結合される。トランジスタ
Ｑ２のベースは、さらにトランジスタＱ３（第３のバイ
ポーラトランジスタ）のベースに結合される。トランジ
スタＱ３のコレクタは、電流制御回路ＣＣの出力ノード
ｎｂに結合され、そのエミッタは接地電位ＧＮＤに結合
される。
ないが、拡散抵抗からなりその一方の端子つまり上部端
子が電源電圧ＶＣＣに結合されその他方の端子つまり下
部端子が所定の定電流源Ｓ１を介して接地電位ＧＮＤに
結合される抵抗Ｒ１と、そのコレクタが電源電圧ＶＣＣ
に結合されるトランジスタＱ１（第１のバイポーラトラ
ンジスタ）とを含む。抵抗Ｒ１の下部端子は、さらにト
ランジスタＱ１のベースつまり内部ノードｎａに結合さ
れ、トランジスタＱ１のエミッタは、トランジスタＱ２
（第２のバイポーラトランジスタ）のコレクタに結合さ
れる。このトランジスタＱ２は、そのベース及びコレク
タが共通結合されることでダイオード形態とされ、その
エミッタは接地電位ＧＮＤに結合される。トランジスタ
Ｑ２のベースは、さらにトランジスタＱ３（第３のバイ
ポーラトランジスタ）のベースに結合される。トランジ
スタＱ３のコレクタは、電流制御回路ＣＣの出力ノード
ｎｂに結合され、そのエミッタは接地電位ＧＮＤに結合
される。
【００１３】これにより、トランジスタＱ３は、トラン
ジスタＱ２とともにいわゆるカレントミラー回路を構成
し、論理回路ＬＣに対して、トランジスタＱ２のコレク
タ電流にトランジスタＱ２とのサイズ比を乗じた値の動
作電流ｉｃを流す。また、このトランジスタＱ２のコレ
クタ電流は、そのコレクタ電位つまりトランジスタＱ１
のエミッタ電位により決定され、トランジスタＱ１のエ
ミッタ電位は、そのベース電位つまり内部ノードｎａの
電位に依存する。言うまでもなく、内部ノードｎａの電
位は、電源電圧ＶＣＣの電位から抵抗Ｒ１の抵抗値と定
電流源Ｓ１によって流される電流ｉｓとの積値を差し引
いた電位となる。定電流源Ｓ１は、バンドギャップリフ
ァレンス回路等からなり、この定電流源Ｓ１により流さ
れる電流ｉｓの値は、温度変化の影響を受けにくい安定
した値とされる。
ジスタＱ２とともにいわゆるカレントミラー回路を構成
し、論理回路ＬＣに対して、トランジスタＱ２のコレク
タ電流にトランジスタＱ２とのサイズ比を乗じた値の動
作電流ｉｃを流す。また、このトランジスタＱ２のコレ
クタ電流は、そのコレクタ電位つまりトランジスタＱ１
のエミッタ電位により決定され、トランジスタＱ１のエ
ミッタ電位は、そのベース電位つまり内部ノードｎａの
電位に依存する。言うまでもなく、内部ノードｎａの電
位は、電源電圧ＶＣＣの電位から抵抗Ｒ１の抵抗値と定
電流源Ｓ１によって流される電流ｉｓとの積値を差し引
いた電位となる。定電流源Ｓ１は、バンドギャップリフ
ァレンス回路等からなり、この定電流源Ｓ１により流さ
れる電流ｉｓの値は、温度変化の影響を受けにくい安定
した値とされる。
【００１４】ところで、この実施例の論理集積回路装置
は、前述のように、比較的広範囲の温度環境下で使用さ
れる。また、論理回路ＬＣの各ＣＭＯＳ論理ゲートを構
成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴの動
作速度つまりスイッチング速度は、周知のように、その
オン状態時の飽和電流ｉｄに比例し、この飽和電流ｉｄ
は、ＭＯＳＦＥＴのチャネルにおける電子移動度をμと
し、ＭＯＳＦＥＴのゲート電圧をＶｇとし、そのしきい
値電圧をＶｔｈとするとき、 ｉｄ∝μ（Ｖｇ−Ｖｔｈ）2 となって、電子移動度μに比例する。さらに、各ＭＯＳ
ＦＥＴのチャネルにおける電子移動度μは、図３に例示
されるように、チャネルの不純物濃度に着目した場合、
不純物濃度が最も大きな曲線Ａにおいて最大となり、不
純物濃度が最も小さな曲線Ｅにおいて最小となるが、環
境温度に着目した場合、絶対温度が３００度つまり摂氏
２７度を超えるとチャネルの不純物濃度に関係なく小さ
くなる。この結果、論理回路ＬＣの各ＣＭＯＳ論理ゲー
トを構成するＭＯＳＦＥＴのスイッチング速度は温度上
昇にともなって遅くなり、これによって論理集積回路装
置の特に高温環境下での動作速度が遅くなろうとする。
は、前述のように、比較的広範囲の温度環境下で使用さ
れる。また、論理回路ＬＣの各ＣＭＯＳ論理ゲートを構
成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴの動
作速度つまりスイッチング速度は、周知のように、その
オン状態時の飽和電流ｉｄに比例し、この飽和電流ｉｄ
は、ＭＯＳＦＥＴのチャネルにおける電子移動度をμと
し、ＭＯＳＦＥＴのゲート電圧をＶｇとし、そのしきい
値電圧をＶｔｈとするとき、 ｉｄ∝μ（Ｖｇ−Ｖｔｈ）2 となって、電子移動度μに比例する。さらに、各ＭＯＳ
ＦＥＴのチャネルにおける電子移動度μは、図３に例示
されるように、チャネルの不純物濃度に着目した場合、
不純物濃度が最も大きな曲線Ａにおいて最大となり、不
純物濃度が最も小さな曲線Ｅにおいて最小となるが、環
境温度に着目した場合、絶対温度が３００度つまり摂氏
２７度を超えるとチャネルの不純物濃度に関係なく小さ
くなる。この結果、論理回路ＬＣの各ＣＭＯＳ論理ゲー
トを構成するＭＯＳＦＥＴのスイッチング速度は温度上
昇にともなって遅くなり、これによって論理集積回路装
置の特に高温環境下での動作速度が遅くなろうとする。
【００１５】一方、論理集積回路装置の電流制御回路Ｃ
Ｃを構成する抵抗Ｒ１は、前述のように、拡散抵抗から
なり、その拡散領域における電子の移動度は、上記ＭＯ
ＳＦＥＴの場合と同様、環境温度が上昇するに従って小
さくなる。このため、電流制御回路ＣＣの内部ノードｎ
ａつまりトランジスタＱ１のベース電位は、温度上昇を
受けて低くなり、トランジスタＱ１のエミッタ電位つま
りトランジスタＱ２のコレクタ電位が低くなって、その
コレクタ電流つまりトランジスタＱ３を介して流される
論理回路ＬＣの動作電流ｉｃが小さくなろうとする。
Ｃを構成する抵抗Ｒ１は、前述のように、拡散抵抗から
なり、その拡散領域における電子の移動度は、上記ＭＯ
ＳＦＥＴの場合と同様、環境温度が上昇するに従って小
さくなる。このため、電流制御回路ＣＣの内部ノードｎ
ａつまりトランジスタＱ１のベース電位は、温度上昇を
受けて低くなり、トランジスタＱ１のエミッタ電位つま
りトランジスタＱ２のコレクタ電位が低くなって、その
コレクタ電流つまりトランジスタＱ３を介して流される
論理回路ＬＣの動作電流ｉｃが小さくなろうとする。
【００１６】ところが、トランジスタＱ２のコレクタ電
位を決定するトランジスタＱ１のベースエミッタ電位
は、図４の順方向電圧として示されるように、温度上昇
にともなって小さくなり、トランジスタＱ２のコレクタ
電位を温度上昇にともなって逆に大きくし、トランジス
タＱ３を介して流される論理回路ＬＣの動作電流ｉｃを
大きくすべく作用する。したがって、抵抗Ｒ１の抵抗値
を適当な値に設定することにより、温度上昇にともなう
電子移動度の低下を補い、論理回路ＬＣのＣＭＯＳ論理
ゲートを構成するＭＯＳＦＥＴのスイッチング速度の低
下を補うことができ、これによって論理回路ＬＣを基本
構成要素とする論理集積回路装置の特に高温環境下にお
ける動作の高速化を図ることができるものとなる。
位を決定するトランジスタＱ１のベースエミッタ電位
は、図４の順方向電圧として示されるように、温度上昇
にともなって小さくなり、トランジスタＱ２のコレクタ
電位を温度上昇にともなって逆に大きくし、トランジス
タＱ３を介して流される論理回路ＬＣの動作電流ｉｃを
大きくすべく作用する。したがって、抵抗Ｒ１の抵抗値
を適当な値に設定することにより、温度上昇にともなう
電子移動度の低下を補い、論理回路ＬＣのＣＭＯＳ論理
ゲートを構成するＭＯＳＦＥＴのスイッチング速度の低
下を補うことができ、これによって論理回路ＬＣを基本
構成要素とする論理集積回路装置の特に高温環境下にお
ける動作の高速化を図ることができるものとなる。
【００１７】図５には、この発明が適用された論理集積
回路装置の第２の実施例のブロック図が示されている。
なお、この実施例は、前記図１の実施例を基本的に踏襲
するものであるため、これと異なる部分についてのみ説
明を追加する。
回路装置の第２の実施例のブロック図が示されている。
なお、この実施例は、前記図１の実施例を基本的に踏襲
するものであるため、これと異なる部分についてのみ説
明を追加する。
【００１８】図５において、この実施例の論理集積回路
装置は、それぞれ独立の半導体基板ＣＨＩＰ１〜ＣＨＩ
Ｐｍ面上に形成されるｍ個の論理回路ＬＣ１〜ＬＣｍ
と、半導体基板ＣＨＩＰｎ面上に形成され論理回路ＬＣ
１〜ＬＣｍに共通に設けられる１個の電流制御回路ＣＣ
とを備える。半導体基板ＣＨＩＰ１〜ＣＨＩＰｍ面上に
形成される論理回路ＬＣ１〜ＬＣｍには、外部端子ＶＣ
Ｃを介して電源電圧ＶＣＣが供給され、その低電位側電
源ノードは、外部端子ＧＮＤＣを介して電流制御回路Ｃ
Ｃの外部端子ＧＣＣに共通結合される。電流制御回路Ｃ
Ｃには、外部の電源装置から外部端子ＶＣＣを介して電
源電圧ＶＣＣが供給され、外部端子ＧＮＤを介して接地
電位ＧＮＤが供給される。これにより、論理回路ＬＣ１
〜ＬＣｍの低電位側電源ノードは、電流制御回路ＣＣを
介して接地電位ＧＮＤに結合され、電流制御回路ＣＣに
よってその動作電流が制御される形となる。
装置は、それぞれ独立の半導体基板ＣＨＩＰ１〜ＣＨＩ
Ｐｍ面上に形成されるｍ個の論理回路ＬＣ１〜ＬＣｍ
と、半導体基板ＣＨＩＰｎ面上に形成され論理回路ＬＣ
１〜ＬＣｍに共通に設けられる１個の電流制御回路ＣＣ
とを備える。半導体基板ＣＨＩＰ１〜ＣＨＩＰｍ面上に
形成される論理回路ＬＣ１〜ＬＣｍには、外部端子ＶＣ
Ｃを介して電源電圧ＶＣＣが供給され、その低電位側電
源ノードは、外部端子ＧＮＤＣを介して電流制御回路Ｃ
Ｃの外部端子ＧＣＣに共通結合される。電流制御回路Ｃ
Ｃには、外部の電源装置から外部端子ＶＣＣを介して電
源電圧ＶＣＣが供給され、外部端子ＧＮＤを介して接地
電位ＧＮＤが供給される。これにより、論理回路ＬＣ１
〜ＬＣｍの低電位側電源ノードは、電流制御回路ＣＣを
介して接地電位ＧＮＤに結合され、電流制御回路ＣＣに
よってその動作電流が制御される形となる。
【００１９】この実施例において、論理回路ＬＣ１〜Ｌ
Ｃｍは、前記図２の論理回路ＬＣと同様に、ＣＭＯＳ論
理ゲートを基本素子として構成され、電流制御回路ＣＣ
は、前記図２の電流制御回路ＣＣと同様に、温度上昇を
受けて論理回路ＬＣ１〜ＬＣｍの動作電源ｉｃを選択的
に大きくすべく作用する。この結果、この実施例の場合
も、前記図１の実施例と同様、温度上昇にともなう論理
回路ＬＣ１〜ＬＣｍのＣＭＯＳ論理ゲートを構成するＭ
ＯＳＦＥＴのスイッチング速度の低下を補うことがで
き、これによって論理集積回路装置の特に高温環境下に
おける動作を高速化することができる。なお、この実施
例では、論理回路ＬＣ１〜ＬＣｍが独立した半導体基板
ＣＨＩＰ１〜ＣＨＩＰｍ面上に形成され、電流制御回路
ＣＣがｍ個の論理回路ＬＣ１〜ＬＣｍに共通に設けられ
るため、論理集積回路装置全体として回路構成を簡素化
し、その低コスト化を図ることができる。
Ｃｍは、前記図２の論理回路ＬＣと同様に、ＣＭＯＳ論
理ゲートを基本素子として構成され、電流制御回路ＣＣ
は、前記図２の電流制御回路ＣＣと同様に、温度上昇を
受けて論理回路ＬＣ１〜ＬＣｍの動作電源ｉｃを選択的
に大きくすべく作用する。この結果、この実施例の場合
も、前記図１の実施例と同様、温度上昇にともなう論理
回路ＬＣ１〜ＬＣｍのＣＭＯＳ論理ゲートを構成するＭ
ＯＳＦＥＴのスイッチング速度の低下を補うことがで
き、これによって論理集積回路装置の特に高温環境下に
おける動作を高速化することができる。なお、この実施
例では、論理回路ＬＣ１〜ＬＣｍが独立した半導体基板
ＣＨＩＰ１〜ＣＨＩＰｍ面上に形成され、電流制御回路
ＣＣがｍ個の論理回路ＬＣ１〜ＬＣｍに共通に設けられ
るため、論理集積回路装置全体として回路構成を簡素化
し、その低コスト化を図ることができる。
【００２０】図６には、この発明が適用された論理集積
回路装置の第３の実施例のブロック図が示され、図７に
は、図６の論理集積回路装置に含まれる基板電圧発生回
路ＶＢＢＧの一実施例のブロック図が示されている。ま
た、図８には、図６の基板電圧発生回路ＶＢＢＧにより
生成される基板電圧ＶＢＢＰ及びＶＢＢＮの電位と温度
の関係を説明するための一実施例の特性図が示され、図
９には、図６の論理集積回路装置の論理回路ＬＣ１〜Ｌ
Ｃｍを構成するＭＯＳＦＥＴのしきい値電圧と基板電圧
の関係を説明するための一実施例の特性図が示されてい
る。なお、この実施例の論理集積回路装置は、前記図１
の実施例を基本的に踏襲するものであるため、これと異
なる部分についてのみ説明を追加する。
回路装置の第３の実施例のブロック図が示され、図７に
は、図６の論理集積回路装置に含まれる基板電圧発生回
路ＶＢＢＧの一実施例のブロック図が示されている。ま
た、図８には、図６の基板電圧発生回路ＶＢＢＧにより
生成される基板電圧ＶＢＢＰ及びＶＢＢＮの電位と温度
の関係を説明するための一実施例の特性図が示され、図
９には、図６の論理集積回路装置の論理回路ＬＣ１〜Ｌ
Ｃｍを構成するＭＯＳＦＥＴのしきい値電圧と基板電圧
の関係を説明するための一実施例の特性図が示されてい
る。なお、この実施例の論理集積回路装置は、前記図１
の実施例を基本的に踏襲するものであるため、これと異
なる部分についてのみ説明を追加する。
【００２１】図６において、この実施例の論理集積回路
装置は、ＣＭＯＳ論理ゲートを基本素子とする論理回路
ＬＣと、論理回路ＬＣのＣＭＯＳ論理ゲートを構成する
Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴの基板部に
基板電圧ＶＢＢＰ及びＶＢＢＮをそれぞれ供給する基板
電圧発生回路ＶＢＢＧとを備える。論理集積回路装置に
は、外部の電源装置から外部端子ＶＣＣを介して所定の
電源電圧ＶＣＣが供給され、外部端子ＧＮＤを介して接
地電位ＧＮＤが供給される。
装置は、ＣＭＯＳ論理ゲートを基本素子とする論理回路
ＬＣと、論理回路ＬＣのＣＭＯＳ論理ゲートを構成する
Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴの基板部に
基板電圧ＶＢＢＰ及びＶＢＢＮをそれぞれ供給する基板
電圧発生回路ＶＢＢＧとを備える。論理集積回路装置に
は、外部の電源装置から外部端子ＶＣＣを介して所定の
電源電圧ＶＣＣが供給され、外部端子ＧＮＤを介して接
地電位ＧＮＤが供給される。
【００２２】ここで、論理回路ＬＣは、図７に示される
ように、インバータＶ１〜Ｖ２ならびにナンドゲートＮ
Ａ１を含む。これらのＣＭＯＳ論理ゲートの高電位側電
源ノードたるＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ４のソ
ースには、外部端子ＶＣＣから電源電圧供給線ＳＶＣＣ
を介して電源電圧ＶＣＣが供給され、その低電位側電源
ノードたるＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ３のソー
スには、外部端子ＧＮＤから接地電位供給線ＳＧＮＤを
介して接地電位ＧＮＤが供給される。また、各論理ゲー
トを構成するＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ４のチ
ャネルとなる基板部には、基板電圧発生回路ＶＢＢＧか
ら基板電圧供給線ＳＶＢＰを介して基板電圧ＶＢＢＰが
供給され、ＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ４の基板
部には、基板電圧供給線ＳＶＢＮを介して基板電圧ＶＢ
ＢＮが供給される。
ように、インバータＶ１〜Ｖ２ならびにナンドゲートＮ
Ａ１を含む。これらのＣＭＯＳ論理ゲートの高電位側電
源ノードたるＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ４のソ
ースには、外部端子ＶＣＣから電源電圧供給線ＳＶＣＣ
を介して電源電圧ＶＣＣが供給され、その低電位側電源
ノードたるＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ３のソー
スには、外部端子ＧＮＤから接地電位供給線ＳＧＮＤを
介して接地電位ＧＮＤが供給される。また、各論理ゲー
トを構成するＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ４のチ
ャネルとなる基板部には、基板電圧発生回路ＶＢＢＧか
ら基板電圧供給線ＳＶＢＰを介して基板電圧ＶＢＢＰが
供給され、ＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ４の基板
部には、基板電圧供給線ＳＶＢＮを介して基板電圧ＶＢ
ＢＮが供給される。
【００２３】基板電圧発生回路ＶＢＢＧは、参照電圧発
生回路ＶＲＧ１（第１の参照電圧発生回路），レベルセ
ンサＬＳ１（第１のレベルセンサ），発振回路ＯＳＣ１
（第１の発振回路）ならびにチャージポンプ回路ＣＰＣ
１（第１のチャージポンプ回路）からなる単位基板電圧
発生回路ＵＶＢＧ１（第１の基板電圧発生回路）と、同
様に参照電圧発生回路ＶＲＧ２（第２の参照電圧発生回
路），レベルセンサＬＳ２（第２のレベルセンサ），発
振回路ＯＳＣ２（第２の発振回路）ならびにチャージポ
ンプ回路ＣＰＣ２（第２のチャージポンプ回路）からな
る単位基板電圧発生回路ＵＶＢＧ２（第２の基板電圧発
生回路）とを備える。
生回路ＶＲＧ１（第１の参照電圧発生回路），レベルセ
ンサＬＳ１（第１のレベルセンサ），発振回路ＯＳＣ１
（第１の発振回路）ならびにチャージポンプ回路ＣＰＣ
１（第１のチャージポンプ回路）からなる単位基板電圧
発生回路ＵＶＢＧ１（第１の基板電圧発生回路）と、同
様に参照電圧発生回路ＶＲＧ２（第２の参照電圧発生回
路），レベルセンサＬＳ２（第２のレベルセンサ），発
振回路ＯＳＣ２（第２の発振回路）ならびにチャージポ
ンプ回路ＣＰＣ２（第２のチャージポンプ回路）からな
る単位基板電圧発生回路ＵＶＢＧ２（第２の基板電圧発
生回路）とを備える。
【００２４】基板電圧発生回路ＶＢＢＧの単位基板電圧
発生回路ＵＶＢＧ１を構成する参照電圧発生回路ＶＲＧ
１は、外部端子ＶＣＣを介して供給される電源電圧ＶＣ
Ｃをもとに所定の参照電圧ＶＲ１（第１の参照電圧）を
生成し、レベルセンサＬＳ１の他方の入力端子つまり反
転入力端子−に供給する。なお、参照電圧ＶＲ１は、そ
の絶対値が電源電圧ＶＣＣよりも大きな所定の正電位と
される。
発生回路ＵＶＢＧ１を構成する参照電圧発生回路ＶＲＧ
１は、外部端子ＶＣＣを介して供給される電源電圧ＶＣ
Ｃをもとに所定の参照電圧ＶＲ１（第１の参照電圧）を
生成し、レベルセンサＬＳ１の他方の入力端子つまり反
転入力端子−に供給する。なお、参照電圧ＶＲ１は、そ
の絶対値が電源電圧ＶＣＣよりも大きな所定の正電位と
される。
【００２５】レベルセンサＬＳ１の一方の入力端子つま
り非反転入力端子＋には、単位基板電圧発生回路ＵＶＢ
Ｇ１の出力たる基板電圧ＶＢＢＰが供給され、その出力
信号は、発振回路ＯＳＣ１に供給される。レベルセンサ
ＬＳ１は、基板電圧ＶＢＢＰ及び参照電圧ＶＲ１の電位
を比較し、基板電圧ＶＢＢＰの絶対値が参照電圧ＶＲ１
の絶対値より小さいときその出力信号を選択的にハイレ
ベルとする。
り非反転入力端子＋には、単位基板電圧発生回路ＵＶＢ
Ｇ１の出力たる基板電圧ＶＢＢＰが供給され、その出力
信号は、発振回路ＯＳＣ１に供給される。レベルセンサ
ＬＳ１は、基板電圧ＶＢＢＰ及び参照電圧ＶＲ１の電位
を比較し、基板電圧ＶＢＢＰの絶対値が参照電圧ＶＲ１
の絶対値より小さいときその出力信号を選択的にハイレ
ベルとする。
【００２６】発振回路ＯＳＣ１は、レベルセンサＬＳ１
の出力信号がハイレベルとされることで選択的に動作状
態とされ、所定の周波数を有するパルス信号ＰＳ１（第
１のパルス信号）を生成して、チャージポンプ回路ＣＰ
Ｃ１に供給する。また、チャージポンプ回路ＣＰＣ１
は、所定のポンプ容量を含み、パルス信号ＰＳ１に従っ
て選択的にチャージポンプ動作を行い、基板電圧ＶＢＢ
Ｐの絶対値を大きくすべく作用する。これにより、基板
電圧ＶＢＢＰは、その中心電位が参照電圧ＶＲ１と一致
すべく制御される。基板電圧ＶＢＢＰは、前述のよう
に、基板電圧供給線ＳＶＢＰを介して論理回路ＬＣの各
ＣＭＯＳ論理ゲートを構成するＰチャンネルＭＯＳＦＥ
ＴＰ１〜Ｐ４の基板部に供給される。
の出力信号がハイレベルとされることで選択的に動作状
態とされ、所定の周波数を有するパルス信号ＰＳ１（第
１のパルス信号）を生成して、チャージポンプ回路ＣＰ
Ｃ１に供給する。また、チャージポンプ回路ＣＰＣ１
は、所定のポンプ容量を含み、パルス信号ＰＳ１に従っ
て選択的にチャージポンプ動作を行い、基板電圧ＶＢＢ
Ｐの絶対値を大きくすべく作用する。これにより、基板
電圧ＶＢＢＰは、その中心電位が参照電圧ＶＲ１と一致
すべく制御される。基板電圧ＶＢＢＰは、前述のよう
に、基板電圧供給線ＳＶＢＰを介して論理回路ＬＣの各
ＣＭＯＳ論理ゲートを構成するＰチャンネルＭＯＳＦＥ
ＴＰ１〜Ｐ４の基板部に供給される。
【００２７】同様に、基板電圧発生回路ＶＢＢＧの単位
基板電圧発生回路ＵＶＢＧ２を構成する参照電圧発生回
路ＶＲＧ２は、電源電圧ＶＣＣをもとに所定の参照電圧
ＶＲ２（第２の参照電圧）を生成し、レベルセンサＬＳ
２の反転入力端子−に供給する。この実施例において、
参照電圧ＶＲ２は所定の負電位とされる。
基板電圧発生回路ＵＶＢＧ２を構成する参照電圧発生回
路ＶＲＧ２は、電源電圧ＶＣＣをもとに所定の参照電圧
ＶＲ２（第２の参照電圧）を生成し、レベルセンサＬＳ
２の反転入力端子−に供給する。この実施例において、
参照電圧ＶＲ２は所定の負電位とされる。
【００２８】レベルセンサＬＳ２の非反転入力端子＋に
は、単位基板電圧発生回路ＵＶＢＧ２の出力たる基板電
圧ＶＢＢＮが供給され、その出力信号は、発振回路ＯＳ
Ｃ２に供給される。レベルセンサＬＳ２は、基板電圧Ｖ
ＢＢＮ及び参照電圧ＶＲ２の電位を比較し、基板電圧Ｖ
ＢＢＮの電位が参照電圧ＶＲ２の電位より低いときその
出力信号を選択的にハイレベルとする。
は、単位基板電圧発生回路ＵＶＢＧ２の出力たる基板電
圧ＶＢＢＮが供給され、その出力信号は、発振回路ＯＳ
Ｃ２に供給される。レベルセンサＬＳ２は、基板電圧Ｖ
ＢＢＮ及び参照電圧ＶＲ２の電位を比較し、基板電圧Ｖ
ＢＢＮの電位が参照電圧ＶＲ２の電位より低いときその
出力信号を選択的にハイレベルとする。
【００２９】発振回路ＯＳＣ２は、レベルセンサＬＳ２
の出力信号がハイレベルとされることで選択的に動作状
態とされ、所定の周波数を有するパルス信号ＰＳ２（第
２のパルス信号）を生成して、チャージポンプ回路ＣＰ
Ｃ２に供給する。また、チャージポンプ回路ＣＰＣ２
は、所定のポンプ容量を含み、パルス信号ＰＳ２に従っ
て選択的にチャージポンプ動作を行い、基板電圧ＶＢＢ
Ｎの絶対値を大きくすべく作用する。これにより、基板
電圧ＶＢＢＮは、その中心電位が参照電圧ＶＲ２と一致
すべく制御される。基板電圧ＶＢＢＮは、前述のよう
に、基板電圧供給線ＳＶＢＮを介して論理回路ＬＣの各
ＣＭＯＳ論理ゲートを構成するＮチャンネルＭＯＳＦＥ
ＴＮ１〜Ｎ４の基板部に供給する。
の出力信号がハイレベルとされることで選択的に動作状
態とされ、所定の周波数を有するパルス信号ＰＳ２（第
２のパルス信号）を生成して、チャージポンプ回路ＣＰ
Ｃ２に供給する。また、チャージポンプ回路ＣＰＣ２
は、所定のポンプ容量を含み、パルス信号ＰＳ２に従っ
て選択的にチャージポンプ動作を行い、基板電圧ＶＢＢ
Ｎの絶対値を大きくすべく作用する。これにより、基板
電圧ＶＢＢＮは、その中心電位が参照電圧ＶＲ２と一致
すべく制御される。基板電圧ＶＢＢＮは、前述のよう
に、基板電圧供給線ＳＶＢＮを介して論理回路ＬＣの各
ＣＭＯＳ論理ゲートを構成するＮチャンネルＭＯＳＦＥ
ＴＮ１〜Ｎ４の基板部に供給する。
【００３０】ところで、この実施例の論理集積回路装置
において、参照電圧発生回路ＶＲＧ１及びＶＲＧ２は温
度補償回路として作用し、各参照電圧発生回路によって
生成される参照電圧ＶＲ１及びＶＲ２、つまり基板電圧
ＶＢＢＰ及びＶＢＢＮの電位は、図８に例示されるよう
に、温度上昇にともなって小さくされる。
において、参照電圧発生回路ＶＲＧ１及びＶＲＧ２は温
度補償回路として作用し、各参照電圧発生回路によって
生成される参照電圧ＶＲ１及びＶＲ２、つまり基板電圧
ＶＢＢＰ及びＶＢＢＮの電位は、図８に例示されるよう
に、温度上昇にともなって小さくされる。
【００３１】一方、論理回路ＬＣの各ＣＭＯＳ論理ゲー
トを構成するＰチャンネル及びＮチャンネルＭＯＳＦＥ
Ｔのしきい値電圧は、図９に例示されるように、そのチ
ャネル長に着目した場合、チャネル長が最も長い曲線Ａ
において最大となり、チャネル長が最も短い曲線Ｅにお
いて最小となるが、その基板部における基板電圧ＶＢＢ
Ｐ又はＶＢＢＮの電圧に着目した場合、各基板電圧の電
位が大きくなるに従って大きくなる。また、各ＭＯＳＦ
ＥＴの動作速度つまりスイッチング速度は、前述のよう
に、そのオン状態時の飽和電流ｉｄに比例し、この飽和
電流ｉｄは、ＭＯＳＦＥＴのチャネルにおける電子移動
度をμとし、ＭＯＳＦＥＴのゲート電圧をＶｇとし、そ
のしきい値電圧をＶｔｈとするとき、 ｉｄ∝μ（Ｖｇ−Ｖｔｈ）2 となり、しきい値電圧Ｖｔｈが小さくなるに従って大き
くなる。
トを構成するＰチャンネル及びＮチャンネルＭＯＳＦＥ
Ｔのしきい値電圧は、図９に例示されるように、そのチ
ャネル長に着目した場合、チャネル長が最も長い曲線Ａ
において最大となり、チャネル長が最も短い曲線Ｅにお
いて最小となるが、その基板部における基板電圧ＶＢＢ
Ｐ又はＶＢＢＮの電圧に着目した場合、各基板電圧の電
位が大きくなるに従って大きくなる。また、各ＭＯＳＦ
ＥＴの動作速度つまりスイッチング速度は、前述のよう
に、そのオン状態時の飽和電流ｉｄに比例し、この飽和
電流ｉｄは、ＭＯＳＦＥＴのチャネルにおける電子移動
度をμとし、ＭＯＳＦＥＴのゲート電圧をＶｇとし、そ
のしきい値電圧をＶｔｈとするとき、 ｉｄ∝μ（Ｖｇ−Ｖｔｈ）2 となり、しきい値電圧Ｖｔｈが小さくなるに従って大き
くなる。
【００３２】この実施例の論理集積回路装置では、上記
のように、温度上昇にともなって基板電圧ＶＢＢＰ及び
ＶＰＰＮの絶対値が小さくされ、これを受けて各ＭＯＳ
ＦＥＴの飽和電流ｉｄが大きくされる。この結果、温度
上昇にともなう電子移動度の低下を補い、論理回路ＬＣ
のＣＭＯＳ論理ゲートを構成するＭＯＳＦＥＴのスイッ
チング速度の低下を補うことができ、これによって論理
集積回路装置の特に高温環境下における動作を高速化す
ることができるものである。
のように、温度上昇にともなって基板電圧ＶＢＢＰ及び
ＶＰＰＮの絶対値が小さくされ、これを受けて各ＭＯＳ
ＦＥＴの飽和電流ｉｄが大きくされる。この結果、温度
上昇にともなう電子移動度の低下を補い、論理回路ＬＣ
のＣＭＯＳ論理ゲートを構成するＭＯＳＦＥＴのスイッ
チング速度の低下を補うことができ、これによって論理
集積回路装置の特に高温環境下における動作を高速化す
ることができるものである。
【００３３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ＣＭＯＳ論理ゲートを基本素子とし比較的広範囲
の温度環境下で使用される論理集積回路装置等におい
て、ＣＭＯＳ論理ゲートの低電位側電源ノードと低電位
側電源電圧との間に、例えば、その一方の端子が高電位
側電源電圧に結合されその他方の端子が所定の定電流源
を介して低電位側電源電圧に結合される抵抗と、そのコ
レクタが高電位側電源電圧に結合されそのベースが上記
抵抗の他方の端子に結合される第１のバイポーラトラン
ジスタと、第１のバイポーラトランジスタのエミッタと
低電位側電源電圧との間に設けられダイオード形態とさ
れる第２のバイポーラトランジスタと、ＣＭＯＳ論理ゲ
ートの低電位側電源ノードと低電位側電源電圧との間に
設けられそのベースが第２のバイポーラトランジスタの
ベースに結合される第３のバイポーラトランジスタとを
含む電流制御回路を設けることで、温度上昇にともな
い、ＣＭＯＳ論理ゲートの動作電流を選択的に大きくす
ることができるという効果が得られる。
記の通りである。すなわち、 （１）ＣＭＯＳ論理ゲートを基本素子とし比較的広範囲
の温度環境下で使用される論理集積回路装置等におい
て、ＣＭＯＳ論理ゲートの低電位側電源ノードと低電位
側電源電圧との間に、例えば、その一方の端子が高電位
側電源電圧に結合されその他方の端子が所定の定電流源
を介して低電位側電源電圧に結合される抵抗と、そのコ
レクタが高電位側電源電圧に結合されそのベースが上記
抵抗の他方の端子に結合される第１のバイポーラトラン
ジスタと、第１のバイポーラトランジスタのエミッタと
低電位側電源電圧との間に設けられダイオード形態とさ
れる第２のバイポーラトランジスタと、ＣＭＯＳ論理ゲ
ートの低電位側電源ノードと低電位側電源電圧との間に
設けられそのベースが第２のバイポーラトランジスタの
ベースに結合される第３のバイポーラトランジスタとを
含む電流制御回路を設けることで、温度上昇にともな
い、ＣＭＯＳ論理ゲートの動作電流を選択的に大きくす
ることができるという効果が得られる。
【００３４】（２）ＣＭＯＳ論理ゲートを基本素子とし
比較的広範囲の温度環境下で使用される論理集積回路装
置等に、第１又は第２の参照電圧をそれぞれ生成しとも
に上記温度補償回路として作用する第１又は第２の参照
電圧発生回路と、その一方の入力端子に第１又は第２の
基板電圧をそれぞれ受けその他方の入力端子に第１又は
第２の参照電圧をそれぞれ受ける第１又は第２のレベル
センサと、第１又は第２のレベルセンサの出力信号を受
け、第１又は第２のパルス信号をそれぞれ選択的に形成
する第１又は第２の発振回路と、第１又は第２のパルス
信号をそれぞれ受け第１又は第２の基板電圧をそれぞれ
生成する第１又は第２チャージポンプ回路とをそれぞれ
含む第１及び第２の基板電圧発生回路を設け、各ＣＭＯ
Ｓ論理ゲートを構成するＰチャンネル及びＮチャンネル
ＭＯＳＦＥＴの基板部に、第１又は第２の基板電圧発生
回路により生成される第１又は第２の基板電圧をそれぞ
れ供給することで、温度上昇にともない、ＣＭＯＳ論理
ゲートを構成するＰチャンネル及びＮチャンネルＭＯＳ
ＦＥＴの基板電圧の絶対値を選択的に小さくして、その
しきい値電圧を小さくすることができるという効果が得
られる。
比較的広範囲の温度環境下で使用される論理集積回路装
置等に、第１又は第２の参照電圧をそれぞれ生成しとも
に上記温度補償回路として作用する第１又は第２の参照
電圧発生回路と、その一方の入力端子に第１又は第２の
基板電圧をそれぞれ受けその他方の入力端子に第１又は
第２の参照電圧をそれぞれ受ける第１又は第２のレベル
センサと、第１又は第２のレベルセンサの出力信号を受
け、第１又は第２のパルス信号をそれぞれ選択的に形成
する第１又は第２の発振回路と、第１又は第２のパルス
信号をそれぞれ受け第１又は第２の基板電圧をそれぞれ
生成する第１又は第２チャージポンプ回路とをそれぞれ
含む第１及び第２の基板電圧発生回路を設け、各ＣＭＯ
Ｓ論理ゲートを構成するＰチャンネル及びＮチャンネル
ＭＯＳＦＥＴの基板部に、第１又は第２の基板電圧発生
回路により生成される第１又は第２の基板電圧をそれぞ
れ供給することで、温度上昇にともない、ＣＭＯＳ論理
ゲートを構成するＰチャンネル及びＮチャンネルＭＯＳ
ＦＥＴの基板電圧の絶対値を選択的に小さくして、その
しきい値電圧を小さくすることができるという効果が得
られる。
【００３５】（３）上記（１）項又は（２）項により、
温度上昇にともなうＭＯＳＦＥＴのチャネルにおける電
子移動度の低下を補い、ＣＭＯＳ論理ゲートの動作電流
を大きくして、そのスイッチング速度を高速化できると
いう効果が得られる。 （４）上記（１）項ないし（３）項により、ＣＭＯＳ論
理ゲートからなる論理回路を基本構成要素とする論理集
積回路装置等の特に高温環境下における動作の高速化を
図ることができるという効果が得られる。
温度上昇にともなうＭＯＳＦＥＴのチャネルにおける電
子移動度の低下を補い、ＣＭＯＳ論理ゲートの動作電流
を大きくして、そのスイッチング速度を高速化できると
いう効果が得られる。 （４）上記（１）項ないし（３）項により、ＣＭＯＳ論
理ゲートからなる論理回路を基本構成要素とする論理集
積回路装置等の特に高温環境下における動作の高速化を
図ることができるという効果が得られる。
【００３６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理集積回路装置は、ランダムアク
セスメモリ等のモジュールを備えることができるし、そ
のブロック構成や電源電圧の極性等は種々の実施形態を
とりうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理集積回路装置は、ランダムアク
セスメモリ等のモジュールを備えることができるし、そ
のブロック構成や電源電圧の極性等は種々の実施形態を
とりうる。
【００３７】図２において、論理回路ＬＣの論理構成
は、本発明の主旨に影響を与えない。また、論理回路Ｌ
Ｃは、他の各種のＣＭＯＳ論理ゲートを含むことができ
るし、Ｐチャンネル又はＮチャンネルＭＯＳＦＥＴのみ
により構成することもできる。電流制御回路ＣＣの実質
的な出力トランジスタとなるトランジスタＱ３は、並列
形態とされる複数の出力トランジスタに分割できるし、
電流制御回路ＣＣ自体を複数分割して、半導体基板面上
に分散配置することもできる。この実施例では、論理回
路ＬＣを構成するすべてのＣＭＯＳ論理ゲートの動作電
流ｉｃを電流制御回路ＣＣによって制御しているが、例
えば温度上昇によってその動作速度が影響を受けやすい
ＣＭＯＳ論理ゲート又は回路ブロックの動作電流のみを
電流制御回路ＣＣによって制御できるようにしてもよ
い。また、対象となるＣＭＯＳ論理ゲートのスイッチ頻
度が少ない場合、電流制御回路ＣＣの出力ノードｎｂと
接地電位ＧＮＤとの間にバイパス回路を設けてもよい。
さらに、電流制御回路ＣＣにより与えられる動作電流ｉ
ｃの基準値を、論理回路ＬＣの高速動作が維持できる最
小値に設定することで、論理集積回路装置の無駄な電力
消費を抑制し、その低消費電力化を図ることも可能であ
る。電流制御回路ＣＣは、電源電圧ＶＣＣと論理回路Ｌ
Ｃの高電位側電源ノードとの間に設けてもよい。
は、本発明の主旨に影響を与えない。また、論理回路Ｌ
Ｃは、他の各種のＣＭＯＳ論理ゲートを含むことができ
るし、Ｐチャンネル又はＮチャンネルＭＯＳＦＥＴのみ
により構成することもできる。電流制御回路ＣＣの実質
的な出力トランジスタとなるトランジスタＱ３は、並列
形態とされる複数の出力トランジスタに分割できるし、
電流制御回路ＣＣ自体を複数分割して、半導体基板面上
に分散配置することもできる。この実施例では、論理回
路ＬＣを構成するすべてのＣＭＯＳ論理ゲートの動作電
流ｉｃを電流制御回路ＣＣによって制御しているが、例
えば温度上昇によってその動作速度が影響を受けやすい
ＣＭＯＳ論理ゲート又は回路ブロックの動作電流のみを
電流制御回路ＣＣによって制御できるようにしてもよ
い。また、対象となるＣＭＯＳ論理ゲートのスイッチ頻
度が少ない場合、電流制御回路ＣＣの出力ノードｎｂと
接地電位ＧＮＤとの間にバイパス回路を設けてもよい。
さらに、電流制御回路ＣＣにより与えられる動作電流ｉ
ｃの基準値を、論理回路ＬＣの高速動作が維持できる最
小値に設定することで、論理集積回路装置の無駄な電力
消費を抑制し、その低消費電力化を図ることも可能であ
る。電流制御回路ＣＣは、電源電圧ＶＣＣと論理回路Ｌ
Ｃの高電位側電源ノードとの間に設けてもよい。
【００３８】図７において、基板電圧発生回路ＶＢＢＧ
ならびにその単位基板電圧発生回路ＵＶＢＧ１及びＵＶ
ＢＧ２のブロック構成は、任意の形態をとりうる。図８
において、基板電圧発生回路ＶＢＢＧにより生成される
基板電圧ＶＢＢＰ及びＶＢＢＮと温度の関係はほんの一
例であって、本発明に制約を与えない。
ならびにその単位基板電圧発生回路ＵＶＢＧ１及びＵＶ
ＢＧ２のブロック構成は、任意の形態をとりうる。図８
において、基板電圧発生回路ＶＢＢＧにより生成される
基板電圧ＶＢＢＰ及びＶＢＢＮと温度の関係はほんの一
例であって、本発明に制約を与えない。
【００３９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
集積回路装置に適用した場合について説明したが、それ
に限定されるものではなく、例えば、論理回路を含む各
種のメモリ集積回路装置やこれを含むマイクロコンピュ
ータ等にも摘要できる。この発明は、少なくともＭＯＳ
ＦＥＴを含み比較的広範囲の温度環境下で使用される半
導体集積回路装置ならびにこれを含む装置又はシステム
に広く適用できる。
てなされた発明をその背景となった利用分野である論理
集積回路装置に適用した場合について説明したが、それ
に限定されるものではなく、例えば、論理回路を含む各
種のメモリ集積回路装置やこれを含むマイクロコンピュ
ータ等にも摘要できる。この発明は、少なくともＭＯＳ
ＦＥＴを含み比較的広範囲の温度環境下で使用される半
導体集積回路装置ならびにこれを含む装置又はシステム
に広く適用できる。
【００４０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＣＭＯＳ論理ゲートを基本
素子とし比較的広範囲の温度環境下で使用される論理集
積回路装置等において、ＣＭＯＳ論理ゲートの低電位側
電源ノードと低電位側電源電圧との間に、例えば、その
一方の端子が高電位側電源電圧に結合されその他方の端
子が所定の定電流源を介して低電位側電源電圧に結合さ
れる抵抗と、そのコレクタが高電位側電源電圧に結合さ
れそのベースが上記抵抗の他方の端子に結合される第１
のバイポーラトランジスタと、第１のバイポーラトラン
ジスタのエミッタと低電位側電源電圧との間に設けられ
ダイオード形態とされる第２のバイポーラトランジスタ
と、ＣＭＯＳ論理ゲートの低電位側電源ノードと低電位
側電源電圧との間に設けられそのベースが第２のバイポ
ーラトランジスタのベースに結合される第３のバイポー
ラトランジスタとを含む電流制御回路を設け、あるい
は、論理集積回路装置等に、第１又は第２の参照電圧を
それぞれ生成しともに温度補償回路として作用する第１
又は第２の参照電圧発生回路と、その一方の入力端子に
第１又は第２の基板電圧をそれぞれ受けその他方の入力
端子に第１又は第２の参照電圧をそれぞれ受ける第１又
は第２のレベルセンサと、第１又は第２のレベルセンサ
の出力信号をそれぞれ受け、第１又は第２のパルス信号
をそれぞれ選択的に形成する第１又は第２の発振回路
と、第１又は第２のパルス信号をそれぞれ受け第１又は
第２の基板電圧をそれぞれ生成する第１又は第２チャー
ジポンプ回路とをそれぞれ含む第１及び第２の基板電圧
発生回路を設け、ＣＭＯＳ論理ゲートを構成するＰチャ
ンネル及びＮチャンネルＭＯＳＦＥＴの基板部に、第１
又は第２の基板電圧発生回路によって生成される第１又
は第２の基板電圧をそれぞれ供給する。これにより、温
度上昇にともない、ＣＭＯＳ論理ゲートの動作電流を選
択的に大きくし、あるいは、ＣＭＯＳ論理ゲートを構成
するＰチャンネル及びＮチャンネルＭＯＳＦＥＴに対す
る基板電圧の絶対値を選択的に小さくしてそのしきい値
電圧を小さくし、ＣＭＯＳ論理ゲートのスイッチング速
度を高速化することができる。この結果、ＣＭＯＳ論理
ゲートを基本素子とする論理集積回路装置等の特に高温
環境下における動作の高速化を図ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＣＭＯＳ論理ゲートを基本
素子とし比較的広範囲の温度環境下で使用される論理集
積回路装置等において、ＣＭＯＳ論理ゲートの低電位側
電源ノードと低電位側電源電圧との間に、例えば、その
一方の端子が高電位側電源電圧に結合されその他方の端
子が所定の定電流源を介して低電位側電源電圧に結合さ
れる抵抗と、そのコレクタが高電位側電源電圧に結合さ
れそのベースが上記抵抗の他方の端子に結合される第１
のバイポーラトランジスタと、第１のバイポーラトラン
ジスタのエミッタと低電位側電源電圧との間に設けられ
ダイオード形態とされる第２のバイポーラトランジスタ
と、ＣＭＯＳ論理ゲートの低電位側電源ノードと低電位
側電源電圧との間に設けられそのベースが第２のバイポ
ーラトランジスタのベースに結合される第３のバイポー
ラトランジスタとを含む電流制御回路を設け、あるい
は、論理集積回路装置等に、第１又は第２の参照電圧を
それぞれ生成しともに温度補償回路として作用する第１
又は第２の参照電圧発生回路と、その一方の入力端子に
第１又は第２の基板電圧をそれぞれ受けその他方の入力
端子に第１又は第２の参照電圧をそれぞれ受ける第１又
は第２のレベルセンサと、第１又は第２のレベルセンサ
の出力信号をそれぞれ受け、第１又は第２のパルス信号
をそれぞれ選択的に形成する第１又は第２の発振回路
と、第１又は第２のパルス信号をそれぞれ受け第１又は
第２の基板電圧をそれぞれ生成する第１又は第２チャー
ジポンプ回路とをそれぞれ含む第１及び第２の基板電圧
発生回路を設け、ＣＭＯＳ論理ゲートを構成するＰチャ
ンネル及びＮチャンネルＭＯＳＦＥＴの基板部に、第１
又は第２の基板電圧発生回路によって生成される第１又
は第２の基板電圧をそれぞれ供給する。これにより、温
度上昇にともない、ＣＭＯＳ論理ゲートの動作電流を選
択的に大きくし、あるいは、ＣＭＯＳ論理ゲートを構成
するＰチャンネル及びＮチャンネルＭＯＳＦＥＴに対す
る基板電圧の絶対値を選択的に小さくしてそのしきい値
電圧を小さくし、ＣＭＯＳ論理ゲートのスイッチング速
度を高速化することができる。この結果、ＣＭＯＳ論理
ゲートを基本素子とする論理集積回路装置等の特に高温
環境下における動作の高速化を図ることができる。
【図１】この発明が適用された論理集積回路装置の第１
の実施例を示すブロック図である。
の実施例を示すブロック図である。
【図２】図１の論理集積回路装置に含まれる電流制御回
路の一実施例を示す回路図である。
路の一実施例を示す回路図である。
【図３】シリコン中の電子移動度と温度の関係を示す一
般的な特性図である。
般的な特性図である。
【図４】バイポーラトランジスタのＰ−Ｎ接合部におけ
る順方向電流と順方向電圧及び温度の関係を示す一般的
な特性図である。
る順方向電流と順方向電圧及び温度の関係を示す一般的
な特性図である。
【図５】この発明が適用された論理集積回路装置の第２
の実施例を示すブロック図である。
の実施例を示すブロック図である。
【図６】この発明が適用された論理集積回路装置の第３
の実施例を示すブロック図である。
の実施例を示すブロック図である。
【図７】図６の論理集積回路装置に含まれる基板電圧発
生回路の一実施例を示すブロック図である。
生回路の一実施例を示すブロック図である。
【図８】図６の論理集積回路装置の基板電圧発生回路に
より生成される基板電圧の電圧と温度の関係を示す特性
図である。
より生成される基板電圧の電圧と温度の関係を示す特性
図である。
【図９】図６の論理集積回路装置の論理回路を構成する
ＭＯＳＦＥＴのしきい値電圧と基板電圧の関係を示す特
性図である。
ＭＯＳＦＥＴのしきい値電圧と基板電圧の関係を示す特
性図である。
ＣＨＩＰ……半導体基板（チップ）、ＬＣ……論理回
路、ＣＣ……電流制御回路、ＶＣＣ……電源電圧、ＧＮ
Ｄ……接地電位。Ｖ１〜Ｖ２……インバータ、ＮＡ１…
…ナンド（ＮＡＮＤ）ゲート、Ｐ１〜Ｐ４……Ｐチャン
ネルＭＯＳＦＥＴ、Ｎ１〜Ｎ４……ＮチャンネルＭＯＳ
ＦＥＴ、Ｒ１……抵抗、Ｓ１……定電流源、Ｑ１〜Ｑ３
……ＮＰＮ型バイポーラトランジスタ、ｓ１〜ｓ５……
内部信号、ｎａ〜ｎｂ……内部ノード、ｉｃ，ｉｓ……
電流、ＳＶＣＣ……電源電圧供給線、ＳＧＮＤ……接地
電位供給線。ＣＨＩＰ１〜ＣＨＩＰｍ，ＣＨＩＰｎ……
半導体基板、ＬＣ１〜ＬＣｍ……論理回路、ＧＮＤＣ…
…電流制御端子。ＶＢＢＧ……基板電圧発生回路、ＵＶ
ＢＧ１〜ＵＶＢＧ２……単位基板電圧発生回路、ＶＢＢ
Ｐ，ＶＢＢＮ……基板電圧。ＶＲＧ１〜ＶＲＧ２……参
照電圧発生回路、ＶＲ１〜ＶＲ２……参照電圧、ＬＳ１
〜ＬＳ２……レベルセンサ、ＯＳＣ１〜ＯＳＣ２……発
振回路、ＣＰＣ１〜ＣＰＣ２……チャージポンプ回路、
ＳＶＢＰ，ＳＶＢＮ……基板電圧供給線。
路、ＣＣ……電流制御回路、ＶＣＣ……電源電圧、ＧＮ
Ｄ……接地電位。Ｖ１〜Ｖ２……インバータ、ＮＡ１…
…ナンド（ＮＡＮＤ）ゲート、Ｐ１〜Ｐ４……Ｐチャン
ネルＭＯＳＦＥＴ、Ｎ１〜Ｎ４……ＮチャンネルＭＯＳ
ＦＥＴ、Ｒ１……抵抗、Ｓ１……定電流源、Ｑ１〜Ｑ３
……ＮＰＮ型バイポーラトランジスタ、ｓ１〜ｓ５……
内部信号、ｎａ〜ｎｂ……内部ノード、ｉｃ，ｉｓ……
電流、ＳＶＣＣ……電源電圧供給線、ＳＧＮＤ……接地
電位供給線。ＣＨＩＰ１〜ＣＨＩＰｍ，ＣＨＩＰｎ……
半導体基板、ＬＣ１〜ＬＣｍ……論理回路、ＧＮＤＣ…
…電流制御端子。ＶＢＢＧ……基板電圧発生回路、ＵＶ
ＢＧ１〜ＵＶＢＧ２……単位基板電圧発生回路、ＶＢＢ
Ｐ，ＶＢＢＮ……基板電圧。ＶＲＧ１〜ＶＲＧ２……参
照電圧発生回路、ＶＲ１〜ＶＲ２……参照電圧、ＬＳ１
〜ＬＳ２……レベルセンサ、ＯＳＣ１〜ＯＳＣ２……発
振回路、ＣＰＣ１〜ＣＰＣ２……チャージポンプ回路、
ＳＶＢＰ，ＳＶＢＮ……基板電圧供給線。
Claims (5)
- 【請求項１】 ＭＯＳＦＥＴを含み、温度上昇にともな
う上記ＭＯＳＦＥＴの電流低減による動作の遅れを補う
ための温度補償回路を具備することを特徴とする半導体
集積回路装置。 - 【請求項２】 請求項１において、 上記ＭＯＳＦＥＴは、ＣＭＯＳ論理ゲートを構成するも
のであって、 上記温度補償回路は、上記ＣＭＯＳ論理ゲートの低電位
側電源ノードと低電位側電源電圧との間に設けられ、温
度上昇を受けて上記ＣＭＯＳ論理ゲートの動作電流を選
択的に大きくしうる構成とされるものであることを特徴
とする半導体集積回路装置。 - 【請求項３】 請求項２において、 上記温度補償回路は、 その一方の端子が高電位側電源電圧に結合され、その他
方の端子が所定の定電流源を介して低電位側電源電圧に
結合される抵抗と、 そのコレクタが高電位側電源電圧に結合され、そのベー
スが上記抵抗の他方の端子に結合される第１のバイポー
ラトランジスタと、 上記第１のバイポーラトランジスタのエミッタと低電位
側電源電圧との間に設けられ、ダイオード形態とされる
第２のバイポーラトランジスタと、 上記ＣＭＯＳ論理ゲートの低電位側電源ノードと低電位
側電源電圧との間に設けられ、そのベースが上記第２の
バイポーラトランジスタのベースに結合される第３のバ
イポーラトランジスタとを含む電流制御回路からなるも
のであることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１において、 上記ＭＯＳＦＥＴの基板部には、基板電圧が供給される
ものであって、 上記温度補償回路は、温度上昇を受けて上記基板電圧の
絶対値を選択的に小さくしうる構成とされるものである
ことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項４において、 上記ＭＯＳＦＥＴは、ＣＭＯＳ論理ゲートを構成するも
のであり、 上記半導体集積回路装置は、 上記ＣＭＯＳ論理ゲートを構成するＰチャンネルＭＯＳ
ＦＥＴに対する第１の基板電圧を生成する第１の基板電
圧発生回路と、 上記ＣＭＯＳ論理ゲートを構成するＮチャンネルＭＯＳ
ＦＥＴに対する第２の基板電圧を生成する第２の基板電
圧発生回路とを含む基板電圧発生回路を具備するもので
あって、 上記第１及び第２の基板電圧発生回路のそれぞれは、 第１又は第２の参照電圧をそれぞれ生成し、ともに上記
温度補償回路として作用する第１又は第２の参照電圧発
生回路と、 その一方の入力端子に上記第１又は第２の基板電圧をそ
れぞれ受け、その他方の入力端子に上記第１又は第２の
参照電圧をそれぞれ受ける第１又は第２のレベルセンサ
と、 上記第１又は第２のレベルセンサの出力信号をそれぞれ
受け、第１又は第２のパルス信号をそれぞれ選択的に形
成する第１又は第２の発振回路と、 上記第１又は第２のパルス信号をそれぞれ受け、上記第
１又は第２の基板電圧をそれぞれ生成する第１又は第２
チャージポンプ回路とを含むものであることを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142001A JPH11340411A (ja) | 1998-05-25 | 1998-05-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142001A JPH11340411A (ja) | 1998-05-25 | 1998-05-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340411A true JPH11340411A (ja) | 1999-12-10 |
Family
ID=15305082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10142001A Pending JPH11340411A (ja) | 1998-05-25 | 1998-05-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340411A (ja) |
-
1998
- 1998-05-25 JP JP10142001A patent/JPH11340411A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4714901A (en) | Temperature compensated complementary metal-insulator-semiconductor oscillator | |
| US4663584A (en) | Intermediate potential generation circuit | |
| US4912347A (en) | CMOS to ECL output buffer | |
| JPH0412649B2 (ja) | ||
| JP3476363B2 (ja) | バンドギャップ型基準電圧発生回路 | |
| JPH0951266A (ja) | 基板電圧を所望の値に維持するための回路及び方法 | |
| JP7000187B2 (ja) | 基準電圧回路及び半導体装置 | |
| JP2724872B2 (ja) | 半導体集積回路用入力回路 | |
| KR0126911B1 (ko) | 기준전압 발생회로 및 발생방법 | |
| JP3080830B2 (ja) | 半導体集積回路 | |
| EP0472202B1 (en) | Current mirror type constant current source circuit having less dependence upon supplied voltage | |
| JPH08181598A (ja) | 半導体装置 | |
| US5604457A (en) | Mixed mode output buffer circuit for CMOSIC | |
| JP2000124744A (ja) | 定電圧発生回路 | |
| KR940001556A (ko) | 반도체 집적회로 | |
| JP3875285B2 (ja) | 半導体集積回路の中間電圧発生回路 | |
| JPH11340411A (ja) | 半導体集積回路装置 | |
| US4549096A (en) | Monolithically integrated semiconductor circuit with transistors | |
| JP2926921B2 (ja) | パワーオンリセット回路 | |
| JPH05129922A (ja) | 半導体集積回路装置 | |
| US5872484A (en) | High performance current output amplifier for CCD image sensors | |
| JPS62229416A (ja) | 電圧制限回路 | |
| JP6794395B2 (ja) | 半導体装置 | |
| JPH0795045A (ja) | 半導体集積回路 | |
| JP3557948B2 (ja) | 電圧検出回路 |