JPH11340439A - 不揮発性強誘電体メモリ装置及びその製造方法 - Google Patents
不揮発性強誘電体メモリ装置及びその製造方法Info
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- JPH11340439A JPH11340439A JP10317013A JP31701398A JPH11340439A JP H11340439 A JPH11340439 A JP H11340439A JP 10317013 A JP10317013 A JP 10317013A JP 31701398 A JP31701398 A JP 31701398A JP H11340439 A JPH11340439 A JP H11340439A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 セルプレートラインをワードラインとは別に
構成しない強誘電体メモリ及びその製造方法を提供する
こと。 【解決手段】 ２本のワードラインを１アドレスで選択
するようにし、その１アドレスでアクセスできる一対と
されたスプリットワードラインの一方にトランジスタの
ゲートを接続し、そのトランジスタに接続されたキャパ
シタを他方のスプリットワードラインに接続するように
した。そのトランジスタとキャパシタとをそれぞれのス
プリットワードラインに設ける。
構成しない強誘電体メモリ及びその製造方法を提供する
こと。 【解決手段】 ２本のワードラインを１アドレスで選択
するようにし、その１アドレスでアクセスできる一対と
されたスプリットワードラインの一方にトランジスタの
ゲートを接続し、そのトランジスタに接続されたキャパ
シタを他方のスプリットワードラインに接続するように
した。そのトランジスタとキャパシタとをそれぞれのス
プリットワードラインに設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にメモりセルのキャパシタに強誘電体を使用し
た強誘電体メモリ装置に関し、従来ワードラインとは別
に必要とされていたセルプレートラインを用いずに構成
させ、効率的なレイアウト設計を行うことができ、かつ
製造工程を簡単化させたものである。
係り、特にメモりセルのキャパシタに強誘電体を使用し
た強誘電体メモリ装置に関し、従来ワードラインとは別
に必要とされていたセルプレートラインを用いずに構成
させ、効率的なレイアウト設計を行うことができ、かつ
製造工程を簡単化させたものである。
【０００２】
【従来の技術】一般に半導体記憶装置としてよく用いら
れるＤＲＡＭ程度のデータ処理速度で電源のオフの時に
もデータが保存される強誘電体メモリ装置、即ちＦＲＡ
Ｍが次世代記憶装置として脚光を浴びている。ＦＲＡＭ
はＤＲＡＭとほぼ同一のトランジスタとキャパシタとか
らなる記憶装置であって、そのキャパシタの誘電体層の
材料として強誘電体を使用したものである。強誘電体の
特性である高い残留分極を利用して電界を除去してもデ
ータが消去しないようにした記憶装置である。強誘電体
は、電界中に置かれると、図１のヒステリシスループに
示す特性を有する。そして電界によって誘起された分極
が電界を除去しても自発分極の存在によって消滅せず一
定量（ｄ，ａ状態）を保っている。このｄ，ａ状態をそ
れぞれ１，０に対応させて記憶素子として応用したもの
である。
れるＤＲＡＭ程度のデータ処理速度で電源のオフの時に
もデータが保存される強誘電体メモリ装置、即ちＦＲＡ
Ｍが次世代記憶装置として脚光を浴びている。ＦＲＡＭ
はＤＲＡＭとほぼ同一のトランジスタとキャパシタとか
らなる記憶装置であって、そのキャパシタの誘電体層の
材料として強誘電体を使用したものである。強誘電体の
特性である高い残留分極を利用して電界を除去してもデ
ータが消去しないようにした記憶装置である。強誘電体
は、電界中に置かれると、図１のヒステリシスループに
示す特性を有する。そして電界によって誘起された分極
が電界を除去しても自発分極の存在によって消滅せず一
定量（ｄ，ａ状態）を保っている。このｄ，ａ状態をそ
れぞれ１，０に対応させて記憶素子として応用したもの
である。
【０００３】以下、添付図面を参照して従来の技術の強
誘電体メモリ装置について説明する。図２は従来の技術
の強誘電体メモリの単位セル構成図であり、図３は従来
の技術の強誘電体メモリのセルアレイ構成図であり、図
４は従来の強誘電体メモリ装置の動作波形図である。強
誘電体薄膜を用いたＦＲＡＭの最も理想的な構造はＤＲ
ＡＭの構造と相似なものであるが、これは新しい電極物
質及びバリヤ材料が提示されなければ解決が難しい集積
度の問題を抱えている。集積度の側面で問題を起こすの
は、キャパシタをシリコン基板またはポリシリコンの上
に直接形成することができなくて、同一容量のＤＲＡＭ
より面積が広くなるためである。さらに、強誘電体に電
界を繰り返し印加して分極反転を繰り返すと、残留分極
量が減少する薄膜の疲労現象が発生して信頼性の側面で
問題がある。このような現実的な全ての事情（代替電極
物質の開発、集積度、強誘電体薄膜の安定性、動作信頼
性など）を考慮して提案されているものが図２のような
構造のＦＲＡＭである。
誘電体メモリ装置について説明する。図２は従来の技術
の強誘電体メモリの単位セル構成図であり、図３は従来
の技術の強誘電体メモリのセルアレイ構成図であり、図
４は従来の強誘電体メモリ装置の動作波形図である。強
誘電体薄膜を用いたＦＲＡＭの最も理想的な構造はＤＲ
ＡＭの構造と相似なものであるが、これは新しい電極物
質及びバリヤ材料が提示されなければ解決が難しい集積
度の問題を抱えている。集積度の側面で問題を起こすの
は、キャパシタをシリコン基板またはポリシリコンの上
に直接形成することができなくて、同一容量のＤＲＡＭ
より面積が広くなるためである。さらに、強誘電体に電
界を繰り返し印加して分極反転を繰り返すと、残留分極
量が減少する薄膜の疲労現象が発生して信頼性の側面で
問題がある。このような現実的な全ての事情（代替電極
物質の開発、集積度、強誘電体薄膜の安定性、動作信頼
性など）を考慮して提案されているものが図２のような
構造のＦＲＡＭである。
【０００４】図２に示す従来の技術のＦＲＡＭは、ワー
ドライン（ＷＬ）５に各ゲートが共通に連結されたＮＭ
ＯＳの第１トランジスタ（Ｔ１）１と第２トランジスタ
（Ｔ２）３とを備え、強誘電体を用いた第１強誘電体キ
ャパシタ（Ｃ１）２と第２強誘電体キャパシタ（Ｃ２）
４とがそれぞれのトランジスタに接続された構造であ
る。第１トランジスタ１のソースはビットライン（Ｂｉ
ｔ＿ｎ）６に接続され、ドレインは第１キャパシタ２に
接続されている。一方、第２トランジスタのソースは／
ビットライン（ＢｉｔＢ＿ｎ）７に接続され、ドレイン
が第２キャパシタ４に接続されている。なお、「／」は
反転状態であることを意味する。第１強誘電体キャパシ
タ２の電極の一方は、第１トランジスタ１のドレインに
ノード（Ｎ１）で接続され、他方がワードラインに平行
に配置されたセルプレートライン（ＣＰＬ）８に連結さ
れている。同様に第２強誘電体キャパシタ４の一方の電
極は第２トランジスタ３のドレインにノード２（Ｎ２）
で接続され、他方の電極がセルプレートライン（ＣＰ
Ｌ）８に連結されてる。
ドライン（ＷＬ）５に各ゲートが共通に連結されたＮＭ
ＯＳの第１トランジスタ（Ｔ１）１と第２トランジスタ
（Ｔ２）３とを備え、強誘電体を用いた第１強誘電体キ
ャパシタ（Ｃ１）２と第２強誘電体キャパシタ（Ｃ２）
４とがそれぞれのトランジスタに接続された構造であ
る。第１トランジスタ１のソースはビットライン（Ｂｉ
ｔ＿ｎ）６に接続され、ドレインは第１キャパシタ２に
接続されている。一方、第２トランジスタのソースは／
ビットライン（ＢｉｔＢ＿ｎ）７に接続され、ドレイン
が第２キャパシタ４に接続されている。なお、「／」は
反転状態であることを意味する。第１強誘電体キャパシ
タ２の電極の一方は、第１トランジスタ１のドレインに
ノード（Ｎ１）で接続され、他方がワードラインに平行
に配置されたセルプレートライン（ＣＰＬ）８に連結さ
れている。同様に第２強誘電体キャパシタ４の一方の電
極は第２トランジスタ３のドレインにノード２（Ｎ２）
で接続され、他方の電極がセルプレートライン（ＣＰ
Ｌ）８に連結されてる。
【０００５】上記構造の従来のＦＲＡＭは図３に示す形
態でセルアレイが構成される。即ち、行方向にはワード
ラインとプレートラインが互いに平行に配置され、列方
向にはビットラインと／ビットラインが互いに平行に配
置されている。それぞれのメモリセルは行と列が交差す
る箇所に位置する。それぞれのメモリセルは行と列が両
方とも選択されることによりアクセスが可能である。
態でセルアレイが構成される。即ち、行方向にはワード
ラインとプレートラインが互いに平行に配置され、列方
向にはビットラインと／ビットラインが互いに平行に配
置されている。それぞれのメモリセルは行と列が交差す
る箇所に位置する。それぞれのメモリセルは行と列が両
方とも選択されることによりアクセスが可能である。
【０００６】上記回路構造のＦＲＡＭの読み取り動作を
以下簡単に説明する。図４に示すように、ＣＳＢｐａｄ
が「ハイ」から「ロー」にイネーブルされ、ＷＥＢｐａ
ｄが「ロー」から「ハイ」に遷移されて読取りモードが
始まる。そして、該当ワードラインが選択される前に全
てのビットラインと／ビットラインとが等化器信号によ
りロー（Ｖｓｓ）に等電位化される。低電圧に等電位化
を完了した後、アドレスをデコードする。デコードされ
たアドレスにより該当ワードラインに印加される信号が
「ロー」から「ハイ」に遷移されて該当セルが選択され
る。選択されたセルのプレートラインへ「ハイ」信号を
印加してビットライン又は／ビットラインのデータを破
壊させる。すなわち、ロジック値「１」が記録されてい
る場合にはビットラインに連結されたキャパシタのデー
タが破壊され、ロジック値「０」が記録されている場合
には／ビットラインに連結されたキャパシタのデータが
破壊される。このように、ビットライン及び／ビットラ
インのうち何れのデータが破壊されるかにより、上述し
たようなヒステリシスループの原理により互いに異なる
値を出力する。よって、ビットライン及び／ビットライ
ンを介して出力されるデータをセンスアンプがセンシン
グして、ロジック値「１」又は「０」をセンシングす
る。このように、センスアンプがメモリセルのデータを
増幅して出力した後には元のデータに復元しなければな
らないため、該当ワードラインへ「ハイ」を印加した状
態でプレートラインを「ハイ」から「ロー」に不活性化
させる。それによりデータを再格納する。
以下簡単に説明する。図４に示すように、ＣＳＢｐａｄ
が「ハイ」から「ロー」にイネーブルされ、ＷＥＢｐａ
ｄが「ロー」から「ハイ」に遷移されて読取りモードが
始まる。そして、該当ワードラインが選択される前に全
てのビットラインと／ビットラインとが等化器信号によ
りロー（Ｖｓｓ）に等電位化される。低電圧に等電位化
を完了した後、アドレスをデコードする。デコードされ
たアドレスにより該当ワードラインに印加される信号が
「ロー」から「ハイ」に遷移されて該当セルが選択され
る。選択されたセルのプレートラインへ「ハイ」信号を
印加してビットライン又は／ビットラインのデータを破
壊させる。すなわち、ロジック値「１」が記録されてい
る場合にはビットラインに連結されたキャパシタのデー
タが破壊され、ロジック値「０」が記録されている場合
には／ビットラインに連結されたキャパシタのデータが
破壊される。このように、ビットライン及び／ビットラ
インのうち何れのデータが破壊されるかにより、上述し
たようなヒステリシスループの原理により互いに異なる
値を出力する。よって、ビットライン及び／ビットライ
ンを介して出力されるデータをセンスアンプがセンシン
グして、ロジック値「１」又は「０」をセンシングす
る。このように、センスアンプがメモリセルのデータを
増幅して出力した後には元のデータに復元しなければな
らないため、該当ワードラインへ「ハイ」を印加した状
態でプレートラインを「ハイ」から「ロー」に不活性化
させる。それによりデータを再格納する。
【０００７】
【発明が解決しようとする課題】このような従来の技術
のＦＲＡＭは、ワードラインの他にプレートラインが必
要であるため、メモリセルの構造が複雑になり且つ広い
面積を占めることになるという問題点がある。さらに、
ワードラインとプレートラインがそれぞれ異なる制御信
号を受けるため、データの入出力動作での信号の制御が
難しくなる。本発明はこのような従来の技術のＦＲＡＭ
の問題点を解決するためになされたもので、その目的
は、ワードラインの他に必要とされていたセルプレート
ラインを用いなくても良くし、それによって効率的な強
誘電体メモリ装置のレイアウトを得、製造工程を簡単化
しようとするものである。
のＦＲＡＭは、ワードラインの他にプレートラインが必
要であるため、メモリセルの構造が複雑になり且つ広い
面積を占めることになるという問題点がある。さらに、
ワードラインとプレートラインがそれぞれ異なる制御信
号を受けるため、データの入出力動作での信号の制御が
難しくなる。本発明はこのような従来の技術のＦＲＡＭ
の問題点を解決するためになされたもので、その目的
は、ワードラインの他に必要とされていたセルプレート
ラインを用いなくても良くし、それによって効率的な強
誘電体メモリ装置のレイアウトを得、製造工程を簡単化
しようとするものである。
【０００８】
【課題を解決するための手段】セルプレートラインを別
途に構成しない強誘電体メモリの効率的なレイアウト設
計及び製造工程に関した本発明の不揮発性強誘電体メモ
リ装置は、２本のワードラインを１アドレスで選択でき
るスプリットワードライン構成とし、そのスプリットワ
ードラインにそれぞれトランジスタのゲートを接続し、
そのトランジスタに接続されたキャパシタを他方のスプ
リットワードラインに接続するようにしたことを特徴と
する。より具体的には、互いに隔離されて半導体基板に
形成させた平行に配置される部分を有する第１，２活性
領域をその平行な方向と直交する第１方向に横切って平
行に形成される第１，２スプリットワードラインと、第
１活性領域の第１スプリットワードラインの両側と、第
２活性領域の第２スプリットワードラインの両側にそれ
ぞれ形成されるソース／ドレインと、第１，２スプリッ
トワードラインそれぞれの上に積層されるバリヤ導電物
質層、キャパシタの第１電極層、強誘電体層と、第２活
性領域のソース／ドレインのいずれか一方に連結され、
第１スプリットワードライン上に形成される第１キャパ
シタの第２電極層、前記第１活性領域のソース／ドレイ
ンのいずれか一方に連結され、第２スプリットワードラ
イン上に形成される第２キャパシタの第２電極層と、第
１活性領域のソース／ドレインのもう一方に連結され、
第１，２スプリットワードラインに第２方向に垂直交差
して形成される第１ビットラインと、第２活性領域のソ
ース／ドレインのもう一方に連結され、第１，２スプリ
ットワードラインに第２方向に垂直交差して形成される
第２ビットラインとを有することを特徴とする。
途に構成しない強誘電体メモリの効率的なレイアウト設
計及び製造工程に関した本発明の不揮発性強誘電体メモ
リ装置は、２本のワードラインを１アドレスで選択でき
るスプリットワードライン構成とし、そのスプリットワ
ードラインにそれぞれトランジスタのゲートを接続し、
そのトランジスタに接続されたキャパシタを他方のスプ
リットワードラインに接続するようにしたことを特徴と
する。より具体的には、互いに隔離されて半導体基板に
形成させた平行に配置される部分を有する第１，２活性
領域をその平行な方向と直交する第１方向に横切って平
行に形成される第１，２スプリットワードラインと、第
１活性領域の第１スプリットワードラインの両側と、第
２活性領域の第２スプリットワードラインの両側にそれ
ぞれ形成されるソース／ドレインと、第１，２スプリッ
トワードラインそれぞれの上に積層されるバリヤ導電物
質層、キャパシタの第１電極層、強誘電体層と、第２活
性領域のソース／ドレインのいずれか一方に連結され、
第１スプリットワードライン上に形成される第１キャパ
シタの第２電極層、前記第１活性領域のソース／ドレイ
ンのいずれか一方に連結され、第２スプリットワードラ
イン上に形成される第２キャパシタの第２電極層と、第
１活性領域のソース／ドレインのもう一方に連結され、
第１，２スプリットワードラインに第２方向に垂直交差
して形成される第１ビットラインと、第２活性領域のソ
ース／ドレインのもう一方に連結され、第１，２スプリ
ットワードラインに第２方向に垂直交差して形成される
第２ビットラインとを有することを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面を参照して本発明
の不揮発性強誘電体メモリ装置について詳細に説明す
る。図５は本発明実施形態による強誘電体メモリ装置の
単位セル構成図であり、図６はそのセルを使用した強誘
電体メモリ装置のセルアレイ構成図であり、図７は図６
のアレイを有する強誘電体メモリ装置の動作波形図であ
る。図５に示すように、ワードラインがスプリットワー
ドライン構造であり、その第１スプリットワードライン
ＳＷＬ１に第１トランジスタのゲートが接続され、ＳＷ
Ｌ１と対とされている第２スプリットワードラインＳＷ
Ｌ２に第２トランジスタＴ２のゲートが接続されてい
る。本実施形態においてはこの対とされた第１、第２ス
プリットワードラインＳＷＬ１、ＳＷＬ２が一つの行に
対応し、一つのアドレスでアクセスされる。
の不揮発性強誘電体メモリ装置について詳細に説明す
る。図５は本発明実施形態による強誘電体メモリ装置の
単位セル構成図であり、図６はそのセルを使用した強誘
電体メモリ装置のセルアレイ構成図であり、図７は図６
のアレイを有する強誘電体メモリ装置の動作波形図であ
る。図５に示すように、ワードラインがスプリットワー
ドライン構造であり、その第１スプリットワードライン
ＳＷＬ１に第１トランジスタのゲートが接続され、ＳＷ
Ｌ１と対とされている第２スプリットワードラインＳＷ
Ｌ２に第２トランジスタＴ２のゲートが接続されてい
る。本実施形態においてはこの対とされた第１、第２ス
プリットワードラインＳＷＬ１、ＳＷＬ２が一つの行に
対応し、一つのアドレスでアクセスされる。
【００１０】ゲートが第１スプリットワードラインＳＷ
Ｌ１に接続された第１トランジスタＴ１はその一つの電
極がビットラインＢｉｔ＿ｎに、他方の電極が第１強誘
電体キャパシタＦＣ１に接続されている。そしてその強
誘電体キャパシタの他方の電極が第２スプリットワード
ラインＳＷＬ２に接続されている。その第１トランジス
タＴ１と対称的にゲートが第２スプリットワードライン
ＳＷＬ２に接続され第２トランジスタＴ２は、一方の電
極が他方のビットラインＢｉｔ＿ｎに接続され、第１ス
プリットワードラインＳＷＬ１に他方の電極が接続され
た第２強誘電体キャパシタＦＣ２の一方の電極に他方の
電極が接続されている。
Ｌ１に接続された第１トランジスタＴ１はその一つの電
極がビットラインＢｉｔ＿ｎに、他方の電極が第１強誘
電体キャパシタＦＣ１に接続されている。そしてその強
誘電体キャパシタの他方の電極が第２スプリットワード
ラインＳＷＬ２に接続されている。その第１トランジス
タＴ１と対称的にゲートが第２スプリットワードライン
ＳＷＬ２に接続され第２トランジスタＴ２は、一方の電
極が他方のビットラインＢｉｔ＿ｎに接続され、第１ス
プリットワードラインＳＷＬ１に他方の電極が接続され
た第２強誘電体キャパシタＦＣ２の一方の電極に他方の
電極が接続されている。
【００１１】前記の構造の本実施形態ＦＲＡＭの動作は
次の通りである。図７の動作波形図に示すように、書込
みモードの場合、ビットラインＢ＿ｎとＢ＿ｎ＋１とに
ハイとロー又は逆にローとハイとを加えて状態で、図７
に示すように第１，２スプリットワードラインＳＷＬ
１，ＳＷＬ２の駆動信号ＳＷＬＳ１，ＳＷＬＳ２を一旦
双方をハイとし、その後第１スプリットワードラインＳ
Ｗ１をローに落とし、さらにその後ＳＷＬ１、２をそれ
ぞれ逆に駆動することによってビットラインの信号に応
じたデータをそれぞれのキャパシタに格納することがで
きる。読取りの場合には図７に示すようにそれぞれのス
プリットワードラインＳＷ１、ＳＷ２に駆動パルスを与
えて、それぞれのビットラインにＢ＿ｎ、Ｂ＿ｎ＋１に
キャパシタＦＣ１、ＦＣ２から格納されていたデータを
送り出し、センスアンプを駆動する信号ＳＡＮ，ＳＡＰ
でそれぞれのデータを読み取る。読取りの際、論理
「１」が格納されていたキャパシタの分極は破壊される
ので、その誘電体キャパシタにデータを再び格納しなけ
ればならない。
次の通りである。図７の動作波形図に示すように、書込
みモードの場合、ビットラインＢ＿ｎとＢ＿ｎ＋１とに
ハイとロー又は逆にローとハイとを加えて状態で、図７
に示すように第１，２スプリットワードラインＳＷＬ
１，ＳＷＬ２の駆動信号ＳＷＬＳ１，ＳＷＬＳ２を一旦
双方をハイとし、その後第１スプリットワードラインＳ
Ｗ１をローに落とし、さらにその後ＳＷＬ１、２をそれ
ぞれ逆に駆動することによってビットラインの信号に応
じたデータをそれぞれのキャパシタに格納することがで
きる。読取りの場合には図７に示すようにそれぞれのス
プリットワードラインＳＷ１、ＳＷ２に駆動パルスを与
えて、それぞれのビットラインにＢ＿ｎ、Ｂ＿ｎ＋１に
キャパシタＦＣ１、ＦＣ２から格納されていたデータを
送り出し、センスアンプを駆動する信号ＳＡＮ，ＳＡＰ
でそれぞれのデータを読み取る。読取りの際、論理
「１」が格納されていたキャパシタの分極は破壊される
ので、その誘電体キャパシタにデータを再び格納しなけ
ればならない。
【００１２】このように、第１，２強誘電体キャパシタ
ＦＣ１，ＦＣ２に破壊された論理「１」を再び格納する
ためには、次のような追加的なタイミングパルスが必要
である。第１強誘電体キャパシタＦＣ１に論理「１」
が、第２強誘電体キャパシタＦＣ２に論理「０」の状態
が格納されていると、第１強誘電体キャパシタＦＣ１に
論理「１」を再び格納するためには、第１スプリットワ
ードラインＳＷＬ１にハイ信号を印加し、第２スプリッ
トワードラインＳＷＬ２にロー信号を印加すればよい。
ＦＣ１，ＦＣ２に破壊された論理「１」を再び格納する
ためには、次のような追加的なタイミングパルスが必要
である。第１強誘電体キャパシタＦＣ１に論理「１」
が、第２強誘電体キャパシタＦＣ２に論理「０」の状態
が格納されていると、第１強誘電体キャパシタＦＣ１に
論理「１」を再び格納するためには、第１スプリットワ
ードラインＳＷＬ１にハイ信号を印加し、第２スプリッ
トワードラインＳＷＬ２にロー信号を印加すればよい。
【００１３】これはビットラインＢｉｔ＿ｎのハイデー
タがＳＷＬＳ１によってオンされている第１トランジス
タＴ１を通して第１強誘電体キャパシタＦＣ１の一方の
電極にハイ電圧を加え、他方の電極にＳＷＬＳ２によっ
てロー電圧を加えるので、第１強誘電体キャパシタＦＣ
１に論理「１」を再び格納することができる。そして、
第１強誘電体キャパシタＦＣ１に論理「０」が、第２強
誘電体キャパシタＦＣ２に論理「１」の状態が格納され
ていた場合に、第２強誘電体キャパシタＦＣ２に論理
「１」を再び格納するためには、第１スプリットワード
ラインＳＷＬ１にはロー信号を印加し、第２スプリット
ワードラインＳＷＬ２にはハイ信号を印加すればよい。
これはビットラインＢｉｔ＿ｎのハイデータがＳＷＬＳ
２によってオンされている第２トランジスタＴ２を通し
て第２強誘電体キャパシタＦＣ２の一方の電極にハイ電
圧を加え、反対方の基準電極にＳＷＬＳ１によってロー
電圧を加えて第２強誘電体キャパシタＦＣ２に論理
「１」を再び格納するためのものである。このＳＷＬセ
ルアレイ構造は一本のワードラインのみをイネーブルさ
せることができず、必ず一対のＳＷＬ１，ＳＷＬ２を同
時にイネーブルさせる。
タがＳＷＬＳ１によってオンされている第１トランジス
タＴ１を通して第１強誘電体キャパシタＦＣ１の一方の
電極にハイ電圧を加え、他方の電極にＳＷＬＳ２によっ
てロー電圧を加えるので、第１強誘電体キャパシタＦＣ
１に論理「１」を再び格納することができる。そして、
第１強誘電体キャパシタＦＣ１に論理「０」が、第２強
誘電体キャパシタＦＣ２に論理「１」の状態が格納され
ていた場合に、第２強誘電体キャパシタＦＣ２に論理
「１」を再び格納するためには、第１スプリットワード
ラインＳＷＬ１にはロー信号を印加し、第２スプリット
ワードラインＳＷＬ２にはハイ信号を印加すればよい。
これはビットラインＢｉｔ＿ｎのハイデータがＳＷＬＳ
２によってオンされている第２トランジスタＴ２を通し
て第２強誘電体キャパシタＦＣ２の一方の電極にハイ電
圧を加え、反対方の基準電極にＳＷＬＳ１によってロー
電圧を加えて第２強誘電体キャパシタＦＣ２に論理
「１」を再び格納するためのものである。このＳＷＬセ
ルアレイ構造は一本のワードラインのみをイネーブルさ
せることができず、必ず一対のＳＷＬ１，ＳＷＬ２を同
時にイネーブルさせる。
【００１４】以下、このような構造をもつ本発明のＳＷ
Ｌセルアレイのレイアウト設計及び製造工程について説
明する。図８は本発明の第１実施形態によるレイアウト
設計時のブロック区分を示す構成図である。本発明の第
１実施形態では隣り合う二つのブロックＡ、Ｂに単位セ
ルを構成させている。Ａブロックには第１トランジスタ
Ｔ１、第１、第２強誘電体キャパシタＦＣ１、ＦＣ２、
ビットラインＢ＿ｎ、ノードＮ１を形成し、Ｂブロック
には第２トランジスタＴ２、第１、第２強誘電体キャパ
シタＦＣ１、ＦＣ２、ビットラインＢ＿ｎ＋１、ノード
Ｎ２を形成する。すなわち、この実施形態におけるキャ
パシタはそれぞれが各部ロックにわたって形成されてお
り、それぞれのブロックには半分ずつ形成されている。
Ｌセルアレイのレイアウト設計及び製造工程について説
明する。図８は本発明の第１実施形態によるレイアウト
設計時のブロック区分を示す構成図である。本発明の第
１実施形態では隣り合う二つのブロックＡ、Ｂに単位セ
ルを構成させている。Ａブロックには第１トランジスタ
Ｔ１、第１、第２強誘電体キャパシタＦＣ１、ＦＣ２、
ビットラインＢ＿ｎ、ノードＮ１を形成し、Ｂブロック
には第２トランジスタＴ２、第１、第２強誘電体キャパ
シタＦＣ１、ＦＣ２、ビットラインＢ＿ｎ＋１、ノード
Ｎ２を形成する。すなわち、この実施形態におけるキャ
パシタはそれぞれが各部ロックにわたって形成されてお
り、それぞれのブロックには半分ずつ形成されている。
【００１５】本発明の第１実施形態による断面構造を図
２４の下側に示す図で説明する。同図の上側の図はレイ
アウト図であり、これを参照する。下側の断面構造はＡ
ブロックの断面であり、Ｂブロックはこれと対称的に形
成されている。半導体基板９０の素子隔離領域に素子隔
離層９１を形成させて活性領域を区画し、その活性領域
にゲート酸化膜９２によって基板と絶縁され、活性領域
を第１方向に横切って第１，２スプリットワードライン
９３ａ，９３ｂが形成されている。いうまでもなく、こ
れらはトランジスタのゲートとなる部分である。半導体
基板９０のこれらのゲートの両側にはソース／ドレイン
領域９６が形成されている。第１，２スプリットワード
ライン９３ａ，９３ｂ上に同じサイズでバリヤ導電物質
層９４が積層され、その上にキャパシタの第１電極層９
５が形成されている。したがって、第１、第２ワードラ
イン９３ａ，９３ｂすなわちゲート電極とキャパシタの
第１電極層９５とは同じである。もちろん、材質的には
異なるものを使用しているが、電気的には同一である。
上記第１，２スプリットワードライン９３ａ，９３ｂと
それら上のバリヤ導電物質層９４の側面及びキャパシタ
の第１電極層９５の側面一部に第１酸化膜９７ａが形成
され、その酸化膜９７ａに接して膜９７ａの高さと同じ
高さにＳＯＧ層９８が形成されている。このＳＯＧ層９
８は第１，２スプリットワードライン９３ａ，９３ｂの
間を埋め込むように形成されている。キャパシタの第１
電極層９５を囲み、かつＳＯＧ層の上に強誘電体層９９
が形成され、その誘電体層の上の第１電極層９５と相対
するようにキャパシタの第２電極層１００ａが形成され
ている。ソース／ドレイン領域９６のいずれか一つの領
域とキャパシタの第２電極１００ａとを連結するように
コンタクトプラグ層１０２がソース／ドレイン領域９６
から立ち上がるように形成されている。さらに、第２，
３酸化膜９７ｂ，９７ｃがよって周辺層と絶縁するよう
に形成され、第１、第２スプリットワードラインとほぼ
直交する第２方向にソース／ドレイン領域９６のもう一
つの領域に接触させて第１，２ビットライン１０４ａ，
１０４ｂを形成させている。
２４の下側に示す図で説明する。同図の上側の図はレイ
アウト図であり、これを参照する。下側の断面構造はＡ
ブロックの断面であり、Ｂブロックはこれと対称的に形
成されている。半導体基板９０の素子隔離領域に素子隔
離層９１を形成させて活性領域を区画し、その活性領域
にゲート酸化膜９２によって基板と絶縁され、活性領域
を第１方向に横切って第１，２スプリットワードライン
９３ａ，９３ｂが形成されている。いうまでもなく、こ
れらはトランジスタのゲートとなる部分である。半導体
基板９０のこれらのゲートの両側にはソース／ドレイン
領域９６が形成されている。第１，２スプリットワード
ライン９３ａ，９３ｂ上に同じサイズでバリヤ導電物質
層９４が積層され、その上にキャパシタの第１電極層９
５が形成されている。したがって、第１、第２ワードラ
イン９３ａ，９３ｂすなわちゲート電極とキャパシタの
第１電極層９５とは同じである。もちろん、材質的には
異なるものを使用しているが、電気的には同一である。
上記第１，２スプリットワードライン９３ａ，９３ｂと
それら上のバリヤ導電物質層９４の側面及びキャパシタ
の第１電極層９５の側面一部に第１酸化膜９７ａが形成
され、その酸化膜９７ａに接して膜９７ａの高さと同じ
高さにＳＯＧ層９８が形成されている。このＳＯＧ層９
８は第１，２スプリットワードライン９３ａ，９３ｂの
間を埋め込むように形成されている。キャパシタの第１
電極層９５を囲み、かつＳＯＧ層の上に強誘電体層９９
が形成され、その誘電体層の上の第１電極層９５と相対
するようにキャパシタの第２電極層１００ａが形成され
ている。ソース／ドレイン領域９６のいずれか一つの領
域とキャパシタの第２電極１００ａとを連結するように
コンタクトプラグ層１０２がソース／ドレイン領域９６
から立ち上がるように形成されている。さらに、第２，
３酸化膜９７ｂ，９７ｃがよって周辺層と絶縁するよう
に形成され、第１、第２スプリットワードラインとほぼ
直交する第２方向にソース／ドレイン領域９６のもう一
つの領域に接触させて第１，２ビットライン１０４ａ，
１０４ｂを形成させている。
【００１６】図９〜図２４は本発明の第１実施形態によ
る強誘電体メモリの製造工程を示す図で、上側がレイア
ウト構成図、下側が断面図である。先ず、図９に示すよ
うに、半導体基板９０の所定の領域にフィールド酸化工
程で素子隔離層９１を形成してセルトランジスタ及び強
誘電体キャパシタなどの形成される活性領域を区画す
る。ここで、半導体基板９１を図示のように長軸と短軸
をもつ長方形のブロックが反復され、ある一つのブロッ
クをＡとし、その右隣りのブロックをＢブロックとし、
Ｂブロックの下側をＡブロック、その左側、すなわち最
初のＡブロックの下側を再びＢブロックと、一点で隣接
する４つのブロックを時計方向にＡブロック、Ｂブロッ
ク、Ａブロック、Ｂブロックと配置し、これらが複数個
反復されている。そのとき、Ａブロックの活性領域は、
長方形の一隅から長方形の短辺の中央に向けて役４５゜
に短く延びるように傾けて形成させ、その先端部から長
方形のほぼ中央で長辺に沿って延びるように形成する。
その活性領域の垂直に降りている箇所の先端部分は長方
形の短辺まで達せず、かつその先端部分はほぼ４５゜の
角度で、図面上右上方向に斜めに切り取られた形状であ
る。このＡブロックの斜めに切り取られた先端部分と相
対する長方形の隅部分に三角形状の活性領域も形成され
る。Ｂブロックの活性領域の形状はＡブロックの形状を
Ａ、Ｂブロックの境界を中心に１８０゜ひっくり返し
て、天地逆にした形状である。他方のＡブロックは先の
Ａブロックを１８０゜回転させてＢブロックの下側に配
置し、他方のＢブロックは同様に先のＢブロックを１８
０゜回転させて最初のＡブロックの下側に配置してあ
る。従って、双方のＢブックの活性領域は連結され、一
定の幅で両端が平行にずらして配置され、その間を斜め
に連結している形状であり、Ａブロックの活性領域は互
いに分離された形状である。また、Ａブロックとその隣
りのＢブロックとの活性領域は互いに平行な部分を備え
ている。この平行に並んでいるＡ，Ｂブロックのそれぞ
れの活性領域の一方を第１活性領域、他方を第２活性領
域ということもある。ワードラインはこれらの活性領域
にほぼ直交する方向に形成される。
る強誘電体メモリの製造工程を示す図で、上側がレイア
ウト構成図、下側が断面図である。先ず、図９に示すよ
うに、半導体基板９０の所定の領域にフィールド酸化工
程で素子隔離層９１を形成してセルトランジスタ及び強
誘電体キャパシタなどの形成される活性領域を区画す
る。ここで、半導体基板９１を図示のように長軸と短軸
をもつ長方形のブロックが反復され、ある一つのブロッ
クをＡとし、その右隣りのブロックをＢブロックとし、
Ｂブロックの下側をＡブロック、その左側、すなわち最
初のＡブロックの下側を再びＢブロックと、一点で隣接
する４つのブロックを時計方向にＡブロック、Ｂブロッ
ク、Ａブロック、Ｂブロックと配置し、これらが複数個
反復されている。そのとき、Ａブロックの活性領域は、
長方形の一隅から長方形の短辺の中央に向けて役４５゜
に短く延びるように傾けて形成させ、その先端部から長
方形のほぼ中央で長辺に沿って延びるように形成する。
その活性領域の垂直に降りている箇所の先端部分は長方
形の短辺まで達せず、かつその先端部分はほぼ４５゜の
角度で、図面上右上方向に斜めに切り取られた形状であ
る。このＡブロックの斜めに切り取られた先端部分と相
対する長方形の隅部分に三角形状の活性領域も形成され
る。Ｂブロックの活性領域の形状はＡブロックの形状を
Ａ、Ｂブロックの境界を中心に１８０゜ひっくり返し
て、天地逆にした形状である。他方のＡブロックは先の
Ａブロックを１８０゜回転させてＢブロックの下側に配
置し、他方のＢブロックは同様に先のＢブロックを１８
０゜回転させて最初のＡブロックの下側に配置してあ
る。従って、双方のＢブックの活性領域は連結され、一
定の幅で両端が平行にずらして配置され、その間を斜め
に連結している形状であり、Ａブロックの活性領域は互
いに分離された形状である。また、Ａブロックとその隣
りのＢブロックとの活性領域は互いに平行な部分を備え
ている。この平行に並んでいるＡ，Ｂブロックのそれぞ
れの活性領域の一方を第１活性領域、他方を第２活性領
域ということもある。ワードラインはこれらの活性領域
にほぼ直交する方向に形成される。
【００１７】次に、図１０に示すように、一対の第１，
２スプリットワードラインＳＷＬ１，ＳＷＬ２を形成す
るために活性領域が区画された半導体基板９０の全面に
ゲート酸化膜９２、ゲート形成用ポリシリコン層９３、
バリヤ導電性物質層９４、キャパシタの第１電極層９５
を順次形成する。そして、フォトリソグラフィ工程で前
記の積層構造を選択的にエッチングして第１，２スプリ
ットワードライン９３ａ，９３ｂを一定の方向に離して
ほぼ並行に形成する。図示のように、完全な直線にはな
らず、でこぼこした形状である。ゲート形成箇所の問題
であり、直線上に並ぶようにトランジスタの位置を調整
することも可能である。前記バリヤ導電物質層９４は後
続の熱処理工程で酸化して高抵抗の物質層に変わる可能
性があるが、これによる問題発生を防ぐために周辺回路
領域でキャパシタの第１電極層９５とパターニングされ
たゲート形成用物質層９３を互いにコンタクトさせる。
そして、キャパシタの第１電極層９５はＰｔ等の金属を
用いて形成する。
２スプリットワードラインＳＷＬ１，ＳＷＬ２を形成す
るために活性領域が区画された半導体基板９０の全面に
ゲート酸化膜９２、ゲート形成用ポリシリコン層９３、
バリヤ導電性物質層９４、キャパシタの第１電極層９５
を順次形成する。そして、フォトリソグラフィ工程で前
記の積層構造を選択的にエッチングして第１，２スプリ
ットワードライン９３ａ，９３ｂを一定の方向に離して
ほぼ並行に形成する。図示のように、完全な直線にはな
らず、でこぼこした形状である。ゲート形成箇所の問題
であり、直線上に並ぶようにトランジスタの位置を調整
することも可能である。前記バリヤ導電物質層９４は後
続の熱処理工程で酸化して高抵抗の物質層に変わる可能
性があるが、これによる問題発生を防ぐために周辺回路
領域でキャパシタの第１電極層９５とパターニングされ
たゲート形成用物質層９３を互いにコンタクトさせる。
そして、キャパシタの第１電極層９５はＰｔ等の金属を
用いて形成する。
【００１８】次に、図１１に示すように、パターニング
された第１，２スプリットワードライン９３ａ，９３ｂ
をマスクとして、露出した活性領域にＮ+ 不純物を注入
し、熱処理過程を経てソース／ドレイン領域９６を形成
する。図１２に示すように、第１，２スプリットワード
ライン９３ａ，９３ｂの形成された全面に薄い第１酸化
膜９７ａを堆積させる。図１３に示すように、薄い第１
酸化膜９７ａ上に平坦化絶縁層９８を厚く形成する。こ
の時、平坦化絶縁層９８は、ＳＯＧまたはＢＰＳＧを用
いて第１，２スプリットワードライン９３ａ，９３ｂの
間を充填する。次に、図１４に示すように、ＳＯＧを使
用する場合、平坦化絶縁層９８を８００〜９００℃で熱
処理して体積を２０〜３０％縮小させる。それにより後
続の熱処理工程で流れるのを防止し、素子特性の低下な
どの問題が発生しないようにする。このように、平坦化
絶縁層９８の粘度を向上させた後、図１５に示すよう
に、エッチバック工程で平坦過絶縁層９８を一定の厚さ
除去する。この時、キャパシタ第１電極層９５上の第１
酸化膜９７ａも除去されてキャパシタの第１電極層９５
の一部を露出させる。
された第１，２スプリットワードライン９３ａ，９３ｂ
をマスクとして、露出した活性領域にＮ+ 不純物を注入
し、熱処理過程を経てソース／ドレイン領域９６を形成
する。図１２に示すように、第１，２スプリットワード
ライン９３ａ，９３ｂの形成された全面に薄い第１酸化
膜９７ａを堆積させる。図１３に示すように、薄い第１
酸化膜９７ａ上に平坦化絶縁層９８を厚く形成する。こ
の時、平坦化絶縁層９８は、ＳＯＧまたはＢＰＳＧを用
いて第１，２スプリットワードライン９３ａ，９３ｂの
間を充填する。次に、図１４に示すように、ＳＯＧを使
用する場合、平坦化絶縁層９８を８００〜９００℃で熱
処理して体積を２０〜３０％縮小させる。それにより後
続の熱処理工程で流れるのを防止し、素子特性の低下な
どの問題が発生しないようにする。このように、平坦化
絶縁層９８の粘度を向上させた後、図１５に示すよう
に、エッチバック工程で平坦過絶縁層９８を一定の厚さ
除去する。この時、キャパシタ第１電極層９５上の第１
酸化膜９７ａも除去されてキャパシタの第１電極層９５
の一部を露出させる。
【００１９】次に、図１６に示すように、露出したキャ
パシタの第１電極層９５を含む全面に強誘電体層９９を
形成する。図１７に示すように、強誘電体層９９の全面
にＰｔ金属を蒸着してキャパシタの第２電極層１００を
形成する。次に、図１８に示すように、キャパシタの第
２電極層１００を選択的にパターニングしてキャパシタ
のプレート電極として用いられるキャパシタの第２電極
１００ａを形成する。図１９に示すように、パターニン
グされたキャパシタの第２電極１００ａを含む全面に第
２酸化膜９７ｂを形成する。図２０に示すように、第
１，２スプリットワードライン９３ａ，９３ｂの両側に
形成されたソース／ドレインのいずれか一方の不純物領
域上の第２酸化膜９７ｂ、強誘電体層９９、平坦化絶縁
層９８、第１酸化膜９７ａを選択的に除去してキャパシ
タの一方の電極をセルトランジスタの一方の電極に接触
させるためのコンタクトホール１０１を形成する。そし
て、図２１に示すように、コンタクトホール１０１を埋
め込むコンタクトプラグ層１０２を形成する。図２２に
示すように、コンタクトプラグ層１０２を含む全面に第
３酸化膜９７ｃを堆積する。図２３に示すように、第
１，２スプリットワードライン９３ｃ，９３ｂの両側に
形成されたソース／ドレインのもう一方の不純物領域上
の第３酸化膜９７ｃ、第２酸化膜９７ｂ、強誘電体層９
９、平坦化絶縁層９８、第１酸化膜９７ａを選択的に除
去してビットラインをセルトランジスタの他方の電極に
接触させるためのコンタクトホール１０３を形成する。
パシタの第１電極層９５を含む全面に強誘電体層９９を
形成する。図１７に示すように、強誘電体層９９の全面
にＰｔ金属を蒸着してキャパシタの第２電極層１００を
形成する。次に、図１８に示すように、キャパシタの第
２電極層１００を選択的にパターニングしてキャパシタ
のプレート電極として用いられるキャパシタの第２電極
１００ａを形成する。図１９に示すように、パターニン
グされたキャパシタの第２電極１００ａを含む全面に第
２酸化膜９７ｂを形成する。図２０に示すように、第
１，２スプリットワードライン９３ａ，９３ｂの両側に
形成されたソース／ドレインのいずれか一方の不純物領
域上の第２酸化膜９７ｂ、強誘電体層９９、平坦化絶縁
層９８、第１酸化膜９７ａを選択的に除去してキャパシ
タの一方の電極をセルトランジスタの一方の電極に接触
させるためのコンタクトホール１０１を形成する。そし
て、図２１に示すように、コンタクトホール１０１を埋
め込むコンタクトプラグ層１０２を形成する。図２２に
示すように、コンタクトプラグ層１０２を含む全面に第
３酸化膜９７ｃを堆積する。図２３に示すように、第
１，２スプリットワードライン９３ｃ，９３ｂの両側に
形成されたソース／ドレインのもう一方の不純物領域上
の第３酸化膜９７ｃ、第２酸化膜９７ｂ、強誘電体層９
９、平坦化絶縁層９８、第１酸化膜９７ａを選択的に除
去してビットラインをセルトランジスタの他方の電極に
接触させるためのコンタクトホール１０３を形成する。
【００２０】次に、図２４に示すように、前記コンタク
トホール１０３を含む全面にビットライン形成用金属物
質層を形成し、選択的にパターニングして第１，２スプ
リットワードライン９３ａ，９３ｂに垂直な方向に第
１，２ビットライン１０４ａ，１０４ｂを形成する。平
坦化膜ＳＯＧを使用せずに、第３酸化膜９７ｃを厚くし
てスプリットワードラインの間を埋めるようにしても良
い。
トホール１０３を含む全面にビットライン形成用金属物
質層を形成し、選択的にパターニングして第１，２スプ
リットワードライン９３ａ，９３ｂに垂直な方向に第
１，２ビットライン１０４ａ，１０４ｂを形成する。平
坦化膜ＳＯＧを使用せずに、第３酸化膜９７ｃを厚くし
てスプリットワードラインの間を埋めるようにしても良
い。
【００２１】図２４に示すように、各ブロックにそれぞ
れ上下逆に第１トランジスタＴ１と第２トランジスタＴ
２とが配置され、それぞれのスプリットワードラインの
上にＡブロックとＢブロックとにわたってキャパシタが
形成され、第１トランジスタＴ１とはＡブロックで接続
され、第２トランジスタＴ２とはＢブロックで接続され
ている。すなわち、横に並んでいるＡ、Ｂ二つのブロッ
クで図８の回路を構成している。
れ上下逆に第１トランジスタＴ１と第２トランジスタＴ
２とが配置され、それぞれのスプリットワードラインの
上にＡブロックとＢブロックとにわたってキャパシタが
形成され、第１トランジスタＴ１とはＡブロックで接続
され、第２トランジスタＴ２とはＢブロックで接続され
ている。すなわち、横に並んでいるＡ、Ｂ二つのブロッ
クで図８の回路を構成している。
【００２２】以下、第２実施形態のレイアウト及び工程
順序を図２５〜図４１によって説明する。まず、図２５
に示すように、半導体基板９０の所定の領域にフィール
ド酸化工程で素子隔離層９１を形成して、セルトランジ
スタ及び強誘電体キャパシタなどの形成される活性領域
を区画する。その形状は第１実施形態と同じである。次
に、図２６に示すように、第１，２スプリットワードラ
インＳＷＬ１，ＳＷＬ２を形成するために、活性領域が
区画された半導体基板９０の全面にゲート酸化膜９２、
ゲート形成用物質層９３、バリヤ導電物質層９４、キャ
パシタの第１電極層９５を順次形成する。そして、フォ
トリソグラフィ工程で前記の積層構造物を選択的にエッ
チングして第１，２スプリットワードライン９３ａ，９
３ｂを形成する。バリヤ導電物質層９４は後続の熱処理
工程で酸化して高抵抗の物質層に変わる可能性がある
が、これによる問題発生を防ぐために周辺回路領域でパ
ターニングされたキャパシタの第１電極層９５とゲート
形成用物質層９３を互いに接触させる。キャパシタの第
１電極層９５はＰｔなどの金属を用いて形成する。
順序を図２５〜図４１によって説明する。まず、図２５
に示すように、半導体基板９０の所定の領域にフィール
ド酸化工程で素子隔離層９１を形成して、セルトランジ
スタ及び強誘電体キャパシタなどの形成される活性領域
を区画する。その形状は第１実施形態と同じである。次
に、図２６に示すように、第１，２スプリットワードラ
インＳＷＬ１，ＳＷＬ２を形成するために、活性領域が
区画された半導体基板９０の全面にゲート酸化膜９２、
ゲート形成用物質層９３、バリヤ導電物質層９４、キャ
パシタの第１電極層９５を順次形成する。そして、フォ
トリソグラフィ工程で前記の積層構造物を選択的にエッ
チングして第１，２スプリットワードライン９３ａ，９
３ｂを形成する。バリヤ導電物質層９４は後続の熱処理
工程で酸化して高抵抗の物質層に変わる可能性がある
が、これによる問題発生を防ぐために周辺回路領域でパ
ターニングされたキャパシタの第１電極層９５とゲート
形成用物質層９３を互いに接触させる。キャパシタの第
１電極層９５はＰｔなどの金属を用いて形成する。
【００２３】次に、図２７に示すように、パターニング
された第１，２スプリットワードライン９３ａ，９３ｂ
をマスクとして、露出した活性領域にＮ+ 不純物を注入
し、熱処理過程を経てソース／ドレイン領域９６を形成
する。図２８に示すように、第１，２スプリットワード
ライン９３ａ，９３ｂの形成された全面に薄い第１酸化
膜９７ａを堆積する。次に、図２９に示すように、第１
酸化膜９７ａ上にフォトレジスト層９８ａを形成する。
この時、フォトレジスト層９８ａは第１，２スプリット
ワードライン９３ａ，９３ｂの間を充填する。そして、
図３０及び図３１に示すように、フォトレジスト層９８
ａをエッチバック工程で一定厚さ除去し、かつキャパシ
タの第１電極層９５上の第１酸化膜９７ａをエッチバッ
クしてキャパシタの第１電極層９５を露出させる。
された第１，２スプリットワードライン９３ａ，９３ｂ
をマスクとして、露出した活性領域にＮ+ 不純物を注入
し、熱処理過程を経てソース／ドレイン領域９６を形成
する。図２８に示すように、第１，２スプリットワード
ライン９３ａ，９３ｂの形成された全面に薄い第１酸化
膜９７ａを堆積する。次に、図２９に示すように、第１
酸化膜９７ａ上にフォトレジスト層９８ａを形成する。
この時、フォトレジスト層９８ａは第１，２スプリット
ワードライン９３ａ，９３ｂの間を充填する。そして、
図３０及び図３１に示すように、フォトレジスト層９８
ａをエッチバック工程で一定厚さ除去し、かつキャパシ
タの第１電極層９５上の第１酸化膜９７ａをエッチバッ
クしてキャパシタの第１電極層９５を露出させる。
【００２４】次に、図３２に示すように、キャパシタの
第１電極層９５上の第１酸化膜９７ａを除去した状態で
フォトレジスト層９８ａを除去する。図３３に示すよう
に、露出したキャパシタの第１電極層９５を含む全面に
強誘電体層９９を形成する。そして、図３４に示すよう
に、強誘電体層９９の全面にＰｔ金属を蒸着してキャパ
シタ第２電極層１００を形成する。次に、図３５に示す
ように、前記キャパシタの第２電極層１００を選択的に
パターニングしてキャパシタのプレート電極として用い
られるキャパシタの第２電極１００ａを形成する。そし
て、図３６に示すように、パターニングされたキャパシ
タの第２電極１００ａを含む全面に第２酸化膜９７ｂを
形成する。次に、図３７に示すように、第１，２スプリ
ットワードライン９３ａ，９３ｂの両側に形成されたソ
ース／ドレインのいずれか一方の不純物領域上の第２酸
化膜９７ｂ、強誘電体層９９、第１酸化膜９７ａを選択
的に除去してキャパシタの一方の電極をセルトランジス
タの一方の電極に接触させるためのコンタクトホール１
０１を形成する。そして、図３８に示すように、コンタ
クトホール１０１の下部底面と側面、第２酸化膜９７ｂ
の上面一部にわたって連結導電層１０２ａを形成する。
第１電極層９５上の第１酸化膜９７ａを除去した状態で
フォトレジスト層９８ａを除去する。図３３に示すよう
に、露出したキャパシタの第１電極層９５を含む全面に
強誘電体層９９を形成する。そして、図３４に示すよう
に、強誘電体層９９の全面にＰｔ金属を蒸着してキャパ
シタ第２電極層１００を形成する。次に、図３５に示す
ように、前記キャパシタの第２電極層１００を選択的に
パターニングしてキャパシタのプレート電極として用い
られるキャパシタの第２電極１００ａを形成する。そし
て、図３６に示すように、パターニングされたキャパシ
タの第２電極１００ａを含む全面に第２酸化膜９７ｂを
形成する。次に、図３７に示すように、第１，２スプリ
ットワードライン９３ａ，９３ｂの両側に形成されたソ
ース／ドレインのいずれか一方の不純物領域上の第２酸
化膜９７ｂ、強誘電体層９９、第１酸化膜９７ａを選択
的に除去してキャパシタの一方の電極をセルトランジス
タの一方の電極に接触させるためのコンタクトホール１
０１を形成する。そして、図３８に示すように、コンタ
クトホール１０１の下部底面と側面、第２酸化膜９７ｂ
の上面一部にわたって連結導電層１０２ａを形成する。
【００２５】次に、図３９に示すように、連結導電層１
０２ａを含む全面に第３酸化膜９７ｃを第１，２スプリ
ットワードライン９３ａ，９３ｂの間を埋め込むように
充分な厚さに堆積する。そして、図４０に示すように、
第１，２スプリットワードライン９３ａ，９３ｂの両側
に形成されたソース／ドレインのもう一つの不純物領域
上の第３酸化膜９７ｃ、第２酸化膜９７ｂ、強誘電体層
９９、第１酸化膜９７ａを順次除去してビットラインを
セルトランジスタの他方の電極に接触させるためのコン
タクトホール１０３を形成する。次に、図４１に示すよ
うに、コンタクトホール１０３を含む全面にビットライ
ン形成用金属物質層を形成し、選択的にパターニングし
て第１，２スプリットワードライン９３ａ，９３ｂに垂
直な方向に第１，２ビットライン１０４ａ，１０４ｂを
形成する。
０２ａを含む全面に第３酸化膜９７ｃを第１，２スプリ
ットワードライン９３ａ，９３ｂの間を埋め込むように
充分な厚さに堆積する。そして、図４０に示すように、
第１，２スプリットワードライン９３ａ，９３ｂの両側
に形成されたソース／ドレインのもう一つの不純物領域
上の第３酸化膜９７ｃ、第２酸化膜９７ｂ、強誘電体層
９９、第１酸化膜９７ａを順次除去してビットラインを
セルトランジスタの他方の電極に接触させるためのコン
タクトホール１０３を形成する。次に、図４１に示すよ
うに、コンタクトホール１０３を含む全面にビットライ
ン形成用金属物質層を形成し、選択的にパターニングし
て第１，２スプリットワードライン９３ａ，９３ｂに垂
直な方向に第１，２ビットライン１０４ａ，１０４ｂを
形成する。
【００２６】さらに、レイアウト設計時にブロック区分
を異にした本発明の第３実施形態による強誘電体メモリ
について説明する。図４２は本発明の第３実施形態によ
るレイアウト設計時のブロック区分を示す構成図であ
る。本発明の第３実施形態によるＳＷＬ強誘電体メモリ
は、スプリットワードラインＳＷＬ１，ＳＷＬ２以外に
それぞれの強誘電体キャパシタの一方の電極に連結され
るシャントスプリットワードライン（ＳＳＷＬ１，ＳＳ
ＷＬ２）を形成したものである。図４２に示すように、
それぞれＳＳＷＬ１，２を含むＳＷＬ１とＳＷＬ２の一
対が１行に該当し、Ｂｉｔ＿ｎ，Ｂｉｔ＿ｎ＋１の一対
が２列を構成する。上記のようにＳＳＷＬ１、２を形成
させて、強誘電体キャパシタの一方の電極をそれに接続
したこと以外、先の例と格別異なることはない。このよ
うに構成される本発明の第３実施形態では、それぞれの
トランジスタとキャパシタとをＡとＢの２つのブロック
それぞれに分けて形成するように設計した。
を異にした本発明の第３実施形態による強誘電体メモリ
について説明する。図４２は本発明の第３実施形態によ
るレイアウト設計時のブロック区分を示す構成図であ
る。本発明の第３実施形態によるＳＷＬ強誘電体メモリ
は、スプリットワードラインＳＷＬ１，ＳＷＬ２以外に
それぞれの強誘電体キャパシタの一方の電極に連結され
るシャントスプリットワードライン（ＳＳＷＬ１，ＳＳ
ＷＬ２）を形成したものである。図４２に示すように、
それぞれＳＳＷＬ１，２を含むＳＷＬ１とＳＷＬ２の一
対が１行に該当し、Ｂｉｔ＿ｎ，Ｂｉｔ＿ｎ＋１の一対
が２列を構成する。上記のようにＳＳＷＬ１、２を形成
させて、強誘電体キャパシタの一方の電極をそれに接続
したこと以外、先の例と格別異なることはない。このよ
うに構成される本発明の第３実施形態では、それぞれの
トランジスタとキャパシタとをＡとＢの２つのブロック
それぞれに分けて形成するように設計した。
【００２７】素子隔離層によって隔離される活性領域を
有するＡブロックとそれに隣り合う他の活性領域を有す
るＢブロックに形成するが、Ａブロックには第１トラン
ジスタＴ１、第１強誘電体キャパシタＦＣ１、ビットラ
インＢｉｔ＿ｎ、ノード１（Ｎ１）、第１シャントスプ
リットワードラインＳＳＷＬ１を形成し、Ｂブロックに
は第２トランジスタＴ２、第２強誘電体キャパシタＦＣ
２、ビットラインＢｉｔ＿ｎ＋１、ノード２（Ｎ２）、
第２シャントスプリットワードラインＳＳＷＬ２を形成
した。以下その製造工程とともに断面構造をも示す。
有するＡブロックとそれに隣り合う他の活性領域を有す
るＢブロックに形成するが、Ａブロックには第１トラン
ジスタＴ１、第１強誘電体キャパシタＦＣ１、ビットラ
インＢｉｔ＿ｎ、ノード１（Ｎ１）、第１シャントスプ
リットワードラインＳＳＷＬ１を形成し、Ｂブロックに
は第２トランジスタＴ２、第２強誘電体キャパシタＦＣ
２、ビットラインＢｉｔ＿ｎ＋１、ノード２（Ｎ２）、
第２シャントスプリットワードラインＳＳＷＬ２を形成
した。以下その製造工程とともに断面構造をも示す。
【００２８】図４３〜図５１は本発明の第３実施形態に
よる強誘電体メモリのレイアウト構成及び工程断面図で
ある。まず、図４３に示すように、半導体基板９０の所
定の領域にフィールド酸化工程で素子隔離層９１を形成
してセルトランジスタ及び強誘電体キャパシタなどの形
成される活性領域を区画する。ブロック形状は先の実施
形態と同じである。次に、図４４に示すように、一つの
ＳＷＬ単位セルを構成する第１，２スプリットワードラ
インＳＷＬ１，ＳＷＬ２を形成するために半導体基板９
０の全面にゲート酸化膜９２、ゲート形成用ポリシリコ
ン層を形成する。そして、フォトリソグラフィ工程で選
択的にエッチングして第１，２スプリットワードライン
９３ａ，９３ｂを形成する。次に、図４５に示すよう
に、パターニングされた第１，２スプリットワードライ
ン９３ａ，９３ｂをマスクとして、露出した活性領域に
Ｎ+ 不純物を注入し、熱処理工程を経てソース／ドレイ
ン領域９６を形成する。
よる強誘電体メモリのレイアウト構成及び工程断面図で
ある。まず、図４３に示すように、半導体基板９０の所
定の領域にフィールド酸化工程で素子隔離層９１を形成
してセルトランジスタ及び強誘電体キャパシタなどの形
成される活性領域を区画する。ブロック形状は先の実施
形態と同じである。次に、図４４に示すように、一つの
ＳＷＬ単位セルを構成する第１，２スプリットワードラ
インＳＷＬ１，ＳＷＬ２を形成するために半導体基板９
０の全面にゲート酸化膜９２、ゲート形成用ポリシリコ
ン層を形成する。そして、フォトリソグラフィ工程で選
択的にエッチングして第１，２スプリットワードライン
９３ａ，９３ｂを形成する。次に、図４５に示すよう
に、パターニングされた第１，２スプリットワードライ
ン９３ａ，９３ｂをマスクとして、露出した活性領域に
Ｎ+ 不純物を注入し、熱処理工程を経てソース／ドレイ
ン領域９６を形成する。
【００２９】そして、図４６に示すように、第１，２ス
プリットワードライン９３ａ，９３ｂの形成された全面
に第１層間絶縁層１０５ａを形成し、ソース／ドレイン
領域９６のいずれか一つの不純物領域上の第１層間絶縁
層１０５ａを選択的に除去してビットラインコンタクト
ホール１０６を形成する。図４７に示すように、ビット
ラインコンタクトホール１０６を含む第１層間絶縁層１
０５ａの全面にビットライン形成用金属物質層をビット
ラインコンタクトホール１０６が完全埋め込まれるよう
に形成する。ビットライン形成用金属物質層を選択的に
パターニングして第１，２スプリットワードライン９３
ａ，９３ｂに垂直な方向に第１，２ビットライン１０４
ａ，１０４ｂを形成する。そして、図４８に示すよう
に、前記第１，２ビットライン１０４ａ，１０４ｂを含
む全面に第２層間絶縁層１０５ｂを形成する。その後、
ソース／ドレインのもう一つのの不純物領域上の第２層
間絶縁層１０５ｂ、第１層間絶縁層１０５ａを選択的に
除去してキャパシタコンタクトホール１０７を形成す
る。
プリットワードライン９３ａ，９３ｂの形成された全面
に第１層間絶縁層１０５ａを形成し、ソース／ドレイン
領域９６のいずれか一つの不純物領域上の第１層間絶縁
層１０５ａを選択的に除去してビットラインコンタクト
ホール１０６を形成する。図４７に示すように、ビット
ラインコンタクトホール１０６を含む第１層間絶縁層１
０５ａの全面にビットライン形成用金属物質層をビット
ラインコンタクトホール１０６が完全埋め込まれるよう
に形成する。ビットライン形成用金属物質層を選択的に
パターニングして第１，２スプリットワードライン９３
ａ，９３ｂに垂直な方向に第１，２ビットライン１０４
ａ，１０４ｂを形成する。そして、図４８に示すよう
に、前記第１，２ビットライン１０４ａ，１０４ｂを含
む全面に第２層間絶縁層１０５ｂを形成する。その後、
ソース／ドレインのもう一つのの不純物領域上の第２層
間絶縁層１０５ｂ、第１層間絶縁層１０５ａを選択的に
除去してキャパシタコンタクトホール１０７を形成す
る。
【００３０】次に、図４９に示すように、前記キャパシ
タコンタクトホール１０７を含む全面に導電性物質層、
層間絶縁層（図示せず）を形成し、キャパシタ形成領域
にのみ残るように層間絶縁層と導電性物質層をパターニ
ングする。そして、パターニングされた層間絶縁層を含
む全面に再び導電性物質層を形成し、エッチバック工程
を行って層間絶縁層の側面に２番目で形成された導電性
物質層が側壁形態で残るようにしてキャパシタの第１電
極層９５を形成する。次に、図示しなかった層間絶縁層
を除去し、縁部が立ち上がっている角筒その他の有底筒
状のキャパシタの第１電極層９５の形成された全面に強
誘電体層９９を形成し、第１キャパシタ電極層９５の凹
んだ内部を埋め込むようにキャパシタの第２電極層１０
０を形成する。そして、キャパシタの第２電極層１０
０、強誘電体層９９、キャパシタの第１電極層９５の一
部を一定の厚さにＣＭＰなどの工程で除去して各ブロッ
クごとにキャパシタを隔離する。次に、図５０に示すよ
うに、キャパシタの第２電極１００を含む全面に第３層
間絶縁層１０５ｃを形成し、キャパシタの第２電極１０
０上の第３層間絶縁層１０５ｃの一部を除去してシャン
トスプリットワードラインコンタクトホール１０８を形
成する。
タコンタクトホール１０７を含む全面に導電性物質層、
層間絶縁層（図示せず）を形成し、キャパシタ形成領域
にのみ残るように層間絶縁層と導電性物質層をパターニ
ングする。そして、パターニングされた層間絶縁層を含
む全面に再び導電性物質層を形成し、エッチバック工程
を行って層間絶縁層の側面に２番目で形成された導電性
物質層が側壁形態で残るようにしてキャパシタの第１電
極層９５を形成する。次に、図示しなかった層間絶縁層
を除去し、縁部が立ち上がっている角筒その他の有底筒
状のキャパシタの第１電極層９５の形成された全面に強
誘電体層９９を形成し、第１キャパシタ電極層９５の凹
んだ内部を埋め込むようにキャパシタの第２電極層１０
０を形成する。そして、キャパシタの第２電極層１０
０、強誘電体層９９、キャパシタの第１電極層９５の一
部を一定の厚さにＣＭＰなどの工程で除去して各ブロッ
クごとにキャパシタを隔離する。次に、図５０に示すよ
うに、キャパシタの第２電極１００を含む全面に第３層
間絶縁層１０５ｃを形成し、キャパシタの第２電極１０
０上の第３層間絶縁層１０５ｃの一部を除去してシャン
トスプリットワードラインコンタクトホール１０８を形
成する。
【００３１】そして、シャントワードラインコンタクト
ホール１０８を含む全面に金属層を形成し、選択的にエ
ッチングして第１，２シャントスプリットワードライン
１０９ａ，１０９ｂを形成する。後続の工程で第１シャ
ントスプリットワードライン１０９ａと第１スプリット
ワードライン９３ａをセルアレイの外の周辺回路領域で
接触させて２本のラインに同一の信号が印加されるよう
にする。同様に、第２シャントスプリットワードライン
１０９ｂと第２スプリットワードライン９３ｂは、セル
アレイの外の周辺回路領域で接触させて２本のラインに
同一の信号が印加されるようにする。図５１に示すよう
に、この実施形態では各ブロックごとにトランジスタと
キャパシタとが形成され、キャパシタはそれぞれのブロ
ックに平行に形成されるとともにその縁部が立ち上がっ
た立体的な形状で表面積を拡大することができる。
ホール１０８を含む全面に金属層を形成し、選択的にエ
ッチングして第１，２シャントスプリットワードライン
１０９ａ，１０９ｂを形成する。後続の工程で第１シャ
ントスプリットワードライン１０９ａと第１スプリット
ワードライン９３ａをセルアレイの外の周辺回路領域で
接触させて２本のラインに同一の信号が印加されるよう
にする。同様に、第２シャントスプリットワードライン
１０９ｂと第２スプリットワードライン９３ｂは、セル
アレイの外の周辺回路領域で接触させて２本のラインに
同一の信号が印加されるようにする。図５１に示すよう
に、この実施形態では各ブロックごとにトランジスタと
キャパシタとが形成され、キャパシタはそれぞれのブロ
ックに平行に形成されるとともにその縁部が立ち上がっ
た立体的な形状で表面積を拡大することができる。
【００３２】次に、図４２に示すレイアウトを設計する
本発明の第４実施形態を図５２〜図６０に基づいて説明
する。まず、図５２に示すように、半導体基板９０の所
定の領域にフィールド酸化工程で素子隔離層９１を形成
してセルトランジスタ及び強誘電体キャパシタなどの形
成される活性領域を区画する。その形状は、先の例と変
わらない。次に、図５３に示すように、第１，２スプリ
ットワードラインＳＷＬ１，ＳＷＬ２を形成するために
半導体基板９０の全面にゲート酸化膜９２、ゲート形成
用ポリシリコン層を形成する。そして、フォトリソグラ
フィ工程で選択的にゲート形成用ポリシリコン層をエッ
チングして第１，２スプリットワードライン９３ａ，９
３ｂを形成する。
本発明の第４実施形態を図５２〜図６０に基づいて説明
する。まず、図５２に示すように、半導体基板９０の所
定の領域にフィールド酸化工程で素子隔離層９１を形成
してセルトランジスタ及び強誘電体キャパシタなどの形
成される活性領域を区画する。その形状は、先の例と変
わらない。次に、図５３に示すように、第１，２スプリ
ットワードラインＳＷＬ１，ＳＷＬ２を形成するために
半導体基板９０の全面にゲート酸化膜９２、ゲート形成
用ポリシリコン層を形成する。そして、フォトリソグラ
フィ工程で選択的にゲート形成用ポリシリコン層をエッ
チングして第１，２スプリットワードライン９３ａ，９
３ｂを形成する。
【００３３】次に、図５４に示すように、パターニング
された第１，２スプリットワードライン９３ａ，９３ｂ
をマスクとして、露出した活性領域にＮ+ 不純物を注入
し、熱処理過程を経てソース／ドレイン領域９６を形成
する。そして、図５５に示すように、第１，２スプリッ
トワードライン９３ａ，９３ｂの形成された全面に第１
層間絶縁層１０５ａを形成し、ソース／ドレイン領域９
６のいずれか一方の不純物領域上の第１層間絶縁層１０
５ａを選択的に除去してビットラインコンタクトホール
１０６を形成する。次に、図５６に示すように、ビット
ラインコンタクトホール１０６を含む第１層間絶縁層１
０５ａの全面にビットライン形成用金属物質層をビット
ライコンタクトホール１０６が完全埋め込まれるように
形成する。ビットライン形成用金属物質層を選択的にパ
ターニングして第１，２スプリットワードライン９３
ａ，９３ｂに垂直な方向に第１，２ビットライン１０４
ａ，１０４ｂを形成する。
された第１，２スプリットワードライン９３ａ，９３ｂ
をマスクとして、露出した活性領域にＮ+ 不純物を注入
し、熱処理過程を経てソース／ドレイン領域９６を形成
する。そして、図５５に示すように、第１，２スプリッ
トワードライン９３ａ，９３ｂの形成された全面に第１
層間絶縁層１０５ａを形成し、ソース／ドレイン領域９
６のいずれか一方の不純物領域上の第１層間絶縁層１０
５ａを選択的に除去してビットラインコンタクトホール
１０６を形成する。次に、図５６に示すように、ビット
ラインコンタクトホール１０６を含む第１層間絶縁層１
０５ａの全面にビットライン形成用金属物質層をビット
ライコンタクトホール１０６が完全埋め込まれるように
形成する。ビットライン形成用金属物質層を選択的にパ
ターニングして第１，２スプリットワードライン９３
ａ，９３ｂに垂直な方向に第１，２ビットライン１０４
ａ，１０４ｂを形成する。
【００３４】そして、図５７に示すように、第１，２ビ
ットライン１０４ａ，１０４ｂを含む全面に第２層間絶
縁層１０５ｂを形成する。次に、ソース／ドレインのも
う一つの不純物領域上の第２層間絶縁層１０５ｂ、第１
層間絶縁層１０５ａを選択的に除去してキャパシタコン
タクトホール１０７を形成する。次に、図５８に示すよ
うに、キャパシタコンタクトホール１０７を完全に埋め
込むように第２層間絶縁層１０５ｂの全面にキャパシタ
の第１電極層９５を形成し、キャパシタの第１電極層９
５上に強誘電体層９９、キャパシタの第２電極層１００
を形成し、選択的にキャパシタの第１電極層９５、強誘
電体層９９、キャパシタ第２電極層１００をパターニン
グしてキャパシタを形成する。
ットライン１０４ａ，１０４ｂを含む全面に第２層間絶
縁層１０５ｂを形成する。次に、ソース／ドレインのも
う一つの不純物領域上の第２層間絶縁層１０５ｂ、第１
層間絶縁層１０５ａを選択的に除去してキャパシタコン
タクトホール１０７を形成する。次に、図５８に示すよ
うに、キャパシタコンタクトホール１０７を完全に埋め
込むように第２層間絶縁層１０５ｂの全面にキャパシタ
の第１電極層９５を形成し、キャパシタの第１電極層９
５上に強誘電体層９９、キャパシタの第２電極層１００
を形成し、選択的にキャパシタの第１電極層９５、強誘
電体層９９、キャパシタ第２電極層１００をパターニン
グしてキャパシタを形成する。
【００３５】次に、図５９に示すように、キャパシタの
第２電極１００を含む全面に第３層間絶縁層１０５ｃを
形成し、キャパシタの第２電極１００上の第３層間絶縁
層１０５ｃの一部を除去してシャントスプリットワード
ラインコンタクトホール１０８を形成する。そして、図
６０に示すように、シャントワードラインコンタクトホ
ール１０８を含む全面に金属層を形成し、選択的にエッ
チングして第１，２シャントスプリットワードライン１
０９ａ，１０９ｂを形成する。後続の工程で第１シャン
トスプリットワードライン１０９ａと第１スプリットワ
ードライン９３ａをセルアレイの外の周辺回路領域で接
触させて２本のラインに同一の信号が印加されるように
する。同様に、第２シャントスプリットワードライン１
０９ｂと第２スプリットワードライン９３ｂをセルアレ
イの外の周辺回路領域で接触させて２本のラインに同一
の信号が印加されるようにする。
第２電極１００を含む全面に第３層間絶縁層１０５ｃを
形成し、キャパシタの第２電極１００上の第３層間絶縁
層１０５ｃの一部を除去してシャントスプリットワード
ラインコンタクトホール１０８を形成する。そして、図
６０に示すように、シャントワードラインコンタクトホ
ール１０８を含む全面に金属層を形成し、選択的にエッ
チングして第１，２シャントスプリットワードライン１
０９ａ，１０９ｂを形成する。後続の工程で第１シャン
トスプリットワードライン１０９ａと第１スプリットワ
ードライン９３ａをセルアレイの外の周辺回路領域で接
触させて２本のラインに同一の信号が印加されるように
する。同様に、第２シャントスプリットワードライン１
０９ｂと第２スプリットワードライン９３ｂをセルアレ
イの外の周辺回路領域で接触させて２本のラインに同一
の信号が印加されるようにする。
【００３６】以下、レイアウト設計時に単位セルの構造
及びブロック区分を異にした本発明の第５実施形態によ
る強誘電体メモリについて説明する。図６１は本発明の
第５実施形態によるレイアウト設計時のブロック区分を
示す構成図である。本発明の第５実施形態によるＳＷＬ
強誘電体メモリはスプリットワードラインＳＷＬ１，Ｓ
ＷＬ２以外に第４実施形態と同様それぞれの強誘電体キ
ャパシタの一方の電極に連結されるシャントスプリット
ワードライン（ＳＳＷＬ１，２）を形成し、一つのセル
にキャパシタを２個形成したものである。図６１に示す
ように、ＳＷＬ１とＳＷＬ２の一対（ＳＳＷＬ１，２を
含む）が１行に該当し、Ｂｉｔ＿ｎ，Ｂｉｔ＿ｎ＋１の
一対が２列を構成する。即ち、互いに平行に反復構成さ
れる第１，２スプリットワードラインＳＷＬ１，ＳＷＬ
２と、第１，２スプリットワードラインＳＷＬ１，ＳＷ
Ｌ２から分路される第１，２シャントスプリットワード
ラインＳＳＷＬ１，ＳＳＷＬ２と、第１スプリットワー
ドラインＳＷＬ１にゲートが連結される第１トランジス
タＴ１と、第２スプリットワードラインＳＷＬ２にゲー
トが連結される第２トランジスタＴ２と、第１トランジ
スタＴ１の一方の電極が連結され、第１，２スプリット
ワードラインＳＷＬ１，ＳＷＬ２に垂直に構成されるビ
ットラインＢｉｔ＿ｎと、第２トランジスタＴ２の一方
の電極が連結され、ビットラインＢｉｔ＿ｎに平行とな
り、第１，２スプリットワードラインＳＷＬ１，ＳＷＬ
２に垂直となるように構成されるビットラインＢｉｔ＿
ｎ＋１と、第１トランジスタＴ１の他方の電極に一方の
電極が連結され、第２スプリットワードラインＳＷＬ２
に他方の電極が連結される下部第１強誘電体キャパシタ
ＦＣ１−１と、第１トランジスタＴ１の他方の電極に一
方の電極が連結され、第２シャントスプリットワードラ
インＳＳＷＬ２に他方の電極が連結される上部第１強誘
電体キャパシタＦＣ１−２と、第２トランジスタＴ２の
他方電極に一方の電極が連結され、第２スプリットワー
ドラインＳＷＬ２に他方の電極が連結される下部第２強
誘電体キャパシタＦＣ２−１と、第２トランジスタＴ２
の他方の電極に一方の電極が連結され、第１シャントス
プリットワードラインＳＳＷＬ１に他方の電極が連結さ
れる上部第２強誘電体キャパシタＦＣ２−２とから構成
される。
及びブロック区分を異にした本発明の第５実施形態によ
る強誘電体メモリについて説明する。図６１は本発明の
第５実施形態によるレイアウト設計時のブロック区分を
示す構成図である。本発明の第５実施形態によるＳＷＬ
強誘電体メモリはスプリットワードラインＳＷＬ１，Ｓ
ＷＬ２以外に第４実施形態と同様それぞれの強誘電体キ
ャパシタの一方の電極に連結されるシャントスプリット
ワードライン（ＳＳＷＬ１，２）を形成し、一つのセル
にキャパシタを２個形成したものである。図６１に示す
ように、ＳＷＬ１とＳＷＬ２の一対（ＳＳＷＬ１，２を
含む）が１行に該当し、Ｂｉｔ＿ｎ，Ｂｉｔ＿ｎ＋１の
一対が２列を構成する。即ち、互いに平行に反復構成さ
れる第１，２スプリットワードラインＳＷＬ１，ＳＷＬ
２と、第１，２スプリットワードラインＳＷＬ１，ＳＷ
Ｌ２から分路される第１，２シャントスプリットワード
ラインＳＳＷＬ１，ＳＳＷＬ２と、第１スプリットワー
ドラインＳＷＬ１にゲートが連結される第１トランジス
タＴ１と、第２スプリットワードラインＳＷＬ２にゲー
トが連結される第２トランジスタＴ２と、第１トランジ
スタＴ１の一方の電極が連結され、第１，２スプリット
ワードラインＳＷＬ１，ＳＷＬ２に垂直に構成されるビ
ットラインＢｉｔ＿ｎと、第２トランジスタＴ２の一方
の電極が連結され、ビットラインＢｉｔ＿ｎに平行とな
り、第１，２スプリットワードラインＳＷＬ１，ＳＷＬ
２に垂直となるように構成されるビットラインＢｉｔ＿
ｎ＋１と、第１トランジスタＴ１の他方の電極に一方の
電極が連結され、第２スプリットワードラインＳＷＬ２
に他方の電極が連結される下部第１強誘電体キャパシタ
ＦＣ１−１と、第１トランジスタＴ１の他方の電極に一
方の電極が連結され、第２シャントスプリットワードラ
インＳＳＷＬ２に他方の電極が連結される上部第１強誘
電体キャパシタＦＣ１−２と、第２トランジスタＴ２の
他方電極に一方の電極が連結され、第２スプリットワー
ドラインＳＷＬ２に他方の電極が連結される下部第２強
誘電体キャパシタＦＣ２−１と、第２トランジスタＴ２
の他方の電極に一方の電極が連結され、第１シャントス
プリットワードラインＳＳＷＬ１に他方の電極が連結さ
れる上部第２強誘電体キャパシタＦＣ２−２とから構成
される。
【００３７】このように構成される本発明の第５実施形
態ではそれぞれのセル（２つのデータを格納し得る基本
単位）をＡとＢの２つのブロックに分け、それぞれのブ
ロックを次のように設計した。
態ではそれぞれのセル（２つのデータを格納し得る基本
単位）をＡとＢの２つのブロックに分け、それぞれのブ
ロックを次のように設計した。
【００３８】Ａブロックには第１トランジスタＴ１、上
・下部第１強誘電体キャパシタＦＣ１−１，ＦＣ１−
２、そして上・下部第２強誘電体（キャパシタＦＣ２−
１，ＦＣ２−２）、ビットラインＢｉｔ＿ｎ、ノード１
（Ｎ１）、第１シャントスプリットワードラインＳＳＷ
Ｌ１を形成し、Ｂブロックには第２トランジスタＴ２、
上・下部第１強誘電体キャパシタＦＣ１−１，ＦＣ１−
２、そして上・下部第２強誘電体キャパシタＦＣ２−
１，ＦＣ２−２、ビットラインＢｉｔ＿ｎ＋１、ノード
２（Ｎ２）、第２シャントスプリットワードラインＳＳ
ＷＬ２を形成した。
・下部第１強誘電体キャパシタＦＣ１−１，ＦＣ１−
２、そして上・下部第２強誘電体（キャパシタＦＣ２−
１，ＦＣ２−２）、ビットラインＢｉｔ＿ｎ、ノード１
（Ｎ１）、第１シャントスプリットワードラインＳＳＷ
Ｌ１を形成し、Ｂブロックには第２トランジスタＴ２、
上・下部第１強誘電体キャパシタＦＣ１−１，ＦＣ１−
２、そして上・下部第２強誘電体キャパシタＦＣ２−
１，ＦＣ２−２、ビットラインＢｉｔ＿ｎ＋１、ノード
２（Ｎ２）、第２シャントスプリットワードラインＳＳ
ＷＬ２を形成した。
【００３９】以下、このような断面構造をもつ本発明の
第５実施形態による強誘電体メモリのレイアウト及び工
程順序について説明する。それぞれのブロックＡ、Ｂの
活性領域の形状は図６２に示すように前の実施形態と同
じである。次に、図６３に示すように、第１，２スプリ
ットワードラインＳＷＬ１，ＳＷＬ２を形成するため
に、活性領域が区画された半導体基板９０の全面にゲー
ト酸化膜９２、ゲート形成用ポリシリコン層９３、バリ
ヤ導電物質層９４、キャパシタの第１電極層９５を順次
形成する。そして、フォトリソグラフィ工程で前記の積
層構造物を選択的にエッチングして第１，２スプリット
ワードライン９３ａ，９３ｂを形成する。前記バリヤ導
電物質層９４は後続の熱処理工程で酸化して高抵抗の物
質層に変わる可能性があるが、これによる問題発生を防
ぐために周辺回路領域でパターニングされたキャパシタ
の第１電極層９５とゲート形成用物質層９３を互いに接
触させる。そして、キャパシタの第１電極層９５はＰｔ
などの金属を用いて形成する。
第５実施形態による強誘電体メモリのレイアウト及び工
程順序について説明する。それぞれのブロックＡ、Ｂの
活性領域の形状は図６２に示すように前の実施形態と同
じである。次に、図６３に示すように、第１，２スプリ
ットワードラインＳＷＬ１，ＳＷＬ２を形成するため
に、活性領域が区画された半導体基板９０の全面にゲー
ト酸化膜９２、ゲート形成用ポリシリコン層９３、バリ
ヤ導電物質層９４、キャパシタの第１電極層９５を順次
形成する。そして、フォトリソグラフィ工程で前記の積
層構造物を選択的にエッチングして第１，２スプリット
ワードライン９３ａ，９３ｂを形成する。前記バリヤ導
電物質層９４は後続の熱処理工程で酸化して高抵抗の物
質層に変わる可能性があるが、これによる問題発生を防
ぐために周辺回路領域でパターニングされたキャパシタ
の第１電極層９５とゲート形成用物質層９３を互いに接
触させる。そして、キャパシタの第１電極層９５はＰｔ
などの金属を用いて形成する。
【００４０】次に、図６４に示すように、パターニング
された第１，２スプリットワードライン９３ａ，９３ｂ
をマスクとして、露出した活性領域にＮ+ 不純物を注入
し、熱処理過程を経てソース／ドレイン領域９６を形成
する。そして、図６５に示すように、第１，２スプリッ
トワードライン９３ａ，９３ｂの形成された全面に薄い
第１酸化膜９７ａを堆積する。図６６に示すように、前
記薄い第１酸化膜９７ａ上に平坦化絶縁層９８を形成す
る。この平坦化絶縁層９８は、ＳＯＧまたはＢＰＳＧを
使用し、第１，２スプリットワードライン９３ａ，９３
ｂの間を充填する。
された第１，２スプリットワードライン９３ａ，９３ｂ
をマスクとして、露出した活性領域にＮ+ 不純物を注入
し、熱処理過程を経てソース／ドレイン領域９６を形成
する。そして、図６５に示すように、第１，２スプリッ
トワードライン９３ａ，９３ｂの形成された全面に薄い
第１酸化膜９７ａを堆積する。図６６に示すように、前
記薄い第１酸化膜９７ａ上に平坦化絶縁層９８を形成す
る。この平坦化絶縁層９８は、ＳＯＧまたはＢＰＳＧを
使用し、第１，２スプリットワードライン９３ａ，９３
ｂの間を充填する。
【００４１】そして、図６７に示すように、平坦化絶縁
層９８としてＳＯＧを使用する場合、８００〜９００℃
で熱処理して体積を２０〜３０％縮小させる。それによ
り後続の熱処理工程で流れるのを防止し、素子特性の低
下の問題が生じないようにする。このように、平坦化絶
縁層９８の粘度を向上させた後、図６８に示すようにエ
ッチバック工程で平坦化絶縁層９８を一定厚さ除去す
る。この時、キャパシタの第１電極層９５上の第１酸化
膜９７ａも除去されてキャパシタの第１電極層９５が露
出される。次に、図６９に示すように、露出したキャパ
シタの第１電極層９５を含む全面に下部キャパシタを形
成するための第１強誘電体層９９ａを形成する。そし
て、図７０に示すように、第１強誘電体９９ａの全面に
Ｐｔなどの金属を蒸着してキャパシタの第２電極層１０
０を形成する。次に、図７１に示すように、キャパシタ
の第２電極層１００を選択的にパターニングして、キャ
パシタのプレート電極として用いられるキャパシタの第
２電極１００ａを形成する。
層９８としてＳＯＧを使用する場合、８００〜９００℃
で熱処理して体積を２０〜３０％縮小させる。それによ
り後続の熱処理工程で流れるのを防止し、素子特性の低
下の問題が生じないようにする。このように、平坦化絶
縁層９８の粘度を向上させた後、図６８に示すようにエ
ッチバック工程で平坦化絶縁層９８を一定厚さ除去す
る。この時、キャパシタの第１電極層９５上の第１酸化
膜９７ａも除去されてキャパシタの第１電極層９５が露
出される。次に、図６９に示すように、露出したキャパ
シタの第１電極層９５を含む全面に下部キャパシタを形
成するための第１強誘電体層９９ａを形成する。そし
て、図７０に示すように、第１強誘電体９９ａの全面に
Ｐｔなどの金属を蒸着してキャパシタの第２電極層１０
０を形成する。次に、図７１に示すように、キャパシタ
の第２電極層１００を選択的にパターニングして、キャ
パシタのプレート電極として用いられるキャパシタの第
２電極１００ａを形成する。
【００４２】そして、図７２に示すように、第２電極１
００ａを形成させて、その上に第２酸化膜９７ｂを形成
させる。さらに、図７３に示すように、第１，２スプリ
ットワードライン９３ａ，９３ｂの両側に形成されたソ
ース／ドレインのいずれか一方の不純物領域上の第２酸
化膜９７ｂ、第１強誘電体層９９ａ、平坦化絶縁層９
８、第１酸化膜９７ａを選択的に除去して、キャパシタ
の一方の電極をセルトランジスタの一方の電極に接触さ
せるためのコンタクトホール１０１を形成する。そし
て、図７４に示すように、コンタクトホール１０１を埋
め込むコンタクトプラグ層１０２を形成する。その後第
２酸化膜９７ｂを除去する。第２酸化膜９７ｂはトラン
ジスタと接続させる必要のないキャパシタの電極（図の
左側の電極）との接触を避けるためのである。次に、図
７５に示すように、コンタクトプラグ層１０２を含む全
面に第２強誘電体層９９ｂを蒸着する。そして、図７６
に示すように、第２強誘電体層９９ｂ上に上部キャパシ
タを形成するための金属物質層を形成し、パターニング
して下部のスプリットワードライン９３ａ，９３ｂと同
一の形態で第１，２シャントスプリットワードライン１
０９ａ，１０９ｂを形成する。
００ａを形成させて、その上に第２酸化膜９７ｂを形成
させる。さらに、図７３に示すように、第１，２スプリ
ットワードライン９３ａ，９３ｂの両側に形成されたソ
ース／ドレインのいずれか一方の不純物領域上の第２酸
化膜９７ｂ、第１強誘電体層９９ａ、平坦化絶縁層９
８、第１酸化膜９７ａを選択的に除去して、キャパシタ
の一方の電極をセルトランジスタの一方の電極に接触さ
せるためのコンタクトホール１０１を形成する。そし
て、図７４に示すように、コンタクトホール１０１を埋
め込むコンタクトプラグ層１０２を形成する。その後第
２酸化膜９７ｂを除去する。第２酸化膜９７ｂはトラン
ジスタと接続させる必要のないキャパシタの電極（図の
左側の電極）との接触を避けるためのである。次に、図
７５に示すように、コンタクトプラグ層１０２を含む全
面に第２強誘電体層９９ｂを蒸着する。そして、図７６
に示すように、第２強誘電体層９９ｂ上に上部キャパシ
タを形成するための金属物質層を形成し、パターニング
して下部のスプリットワードライン９３ａ，９３ｂと同
一の形態で第１，２シャントスプリットワードライン１
０９ａ，１０９ｂを形成する。
【００４３】後続の工程で第１シャントスプリットワー
ドライン１０９ａと第１スプリットワードライン９３ａ
をセルアレイの外の周辺回路領域で接触させて２本のラ
インに同一の信号が印加されるようにする。同様に、第
２シャントスプリットワードライン１０９ｂと第２スプ
リットワードライン９３ｂをセルアレイの外の周辺回路
領域で接触させて２本のラインに同一の信号が印加され
るようにする。
ドライン１０９ａと第１スプリットワードライン９３ａ
をセルアレイの外の周辺回路領域で接触させて２本のラ
インに同一の信号が印加されるようにする。同様に、第
２シャントスプリットワードライン１０９ｂと第２スプ
リットワードライン９３ｂをセルアレイの外の周辺回路
領域で接触させて２本のラインに同一の信号が印加され
るようにする。
【００４４】次に、図７７に示すように、第１，２シャ
ントスプリットワードライン１０９ａ，１０９ｂを含む
全面に第３酸化膜９７ｃを形成する。そして、図７８に
示すように、第１，２スプリットワードライン９３ａ，
９３ｂの両側に形成されたソース／ドレインのもう一つ
の不純物領域上の第３酸化膜９７ｃ、第２強誘電体層９
９ｂ、第１強誘電体層９９ａ、平坦化絶縁層９８、第１
酸化膜９７ａを選択的に除去してビットラインをセルト
ランジスタの他方の電極に接触させるためのコンタクト
ホール１０３を形成する。次に、図７９に示すように、
コンタクトホール１０３を含む全面にビットライン形成
用金属物質層を形成し、選択的にパターニングして第
１，２スプリットワードライン９３ａ，９３ｂに垂直な
方向に第１，２ビットライン１０４ａ，１０４ｂを形成
する。この実施形態の上部キャパシタは電極１００ａを
共通に使用し、シャントスプリットワードライン１０９
ａ、ｂを他方の電極として使用している。そして、上下
のキャパシタはＡブロックとＢブロックにまたがって、
ワードラインの方向に形成されている。
ントスプリットワードライン１０９ａ，１０９ｂを含む
全面に第３酸化膜９７ｃを形成する。そして、図７８に
示すように、第１，２スプリットワードライン９３ａ，
９３ｂの両側に形成されたソース／ドレインのもう一つ
の不純物領域上の第３酸化膜９７ｃ、第２強誘電体層９
９ｂ、第１強誘電体層９９ａ、平坦化絶縁層９８、第１
酸化膜９７ａを選択的に除去してビットラインをセルト
ランジスタの他方の電極に接触させるためのコンタクト
ホール１０３を形成する。次に、図７９に示すように、
コンタクトホール１０３を含む全面にビットライン形成
用金属物質層を形成し、選択的にパターニングして第
１，２スプリットワードライン９３ａ，９３ｂに垂直な
方向に第１，２ビットライン１０４ａ，１０４ｂを形成
する。この実施形態の上部キャパシタは電極１００ａを
共通に使用し、シャントスプリットワードライン１０９
ａ、ｂを他方の電極として使用している。そして、上下
のキャパシタはＡブロックとＢブロックにまたがって、
ワードラインの方向に形成されている。
【００４５】この本発明のＳＷＬ強誘電体メモリ装置
は、レイアウトの設計時にトランジスタのゲート電極を
強誘電体キャパシタの一方の電極として使用して断面構
造が単純化され、一つのＳＷＬ単位セルを構成するトラ
ンジスタと強誘電体キャパシタをチップ特性によって活
性領域のいずれか２つのブロックで同一のブロックまた
は他のブロックに構成してレイアウト上の構造が単純化
される。
は、レイアウトの設計時にトランジスタのゲート電極を
強誘電体キャパシタの一方の電極として使用して断面構
造が単純化され、一つのＳＷＬ単位セルを構成するトラ
ンジスタと強誘電体キャパシタをチップ特性によって活
性領域のいずれか２つのブロックで同一のブロックまた
は他のブロックに構成してレイアウト上の構造が単純化
される。
【００４６】
【発明の効果】このような本発明のＳＷＬ強誘電体メモ
リ装置は、次のような効果がある。請求項１、請求項
７、そして請求項１１の発明によれば、セルプレートラ
インをワードラインとは別に構成しないので、トランジ
スタ形成時に必要なワードラインだけで構成してあるの
で、強誘電体メモリ装置の単純化されたレイアウト構造
を提供できるという効果がある。また、レイアウトの設
計時にトランジスタのゲート電極を強誘電体キャパシタ
の一方電極として使用しているので断面構造を単純化す
る効果がある。請求項２、請求項３の発明によれば、一
対となるセルを構成する二つのトランジスタと二つの強
誘電体キャパシタを二つのブロックを単位として構成し
たのでレイアウト上の構造を単純化できる効果がある。
請求項４、請求項５、請求項９、請求項１２の発明によ
れば、スプリットワードライン形成後にそのワードライ
ンの間を埋め込んでそれをエッチバックしてキャパシタ
の第１の電極を露出させてその上に誘電体と第２電極と
を構成させるので強誘電体キャパシタの形成が容易にな
るという効果がある。また、セルプレートラインを形成
しないでＳＷＬ強誘電体メモリ装置を製造できるので製
造方法が容易となる。また、本発明方法は、強誘電体キ
ャパシタの第１電極を熱処理した後でキャパシタ第２電
極とトランジスタのソースを連結するので、キャパシタ
上部電極に連結される金属バリヤ層の酸化を防ぎ、素子
の特性を向上させる効果がある。請求項８によれば、キ
ャパシタ電極を平面状に構成して工程の容易性を確保す
る効果がある。そして、請求項６、請求項１０の発明に
よれば、セルプレートラインを形成しないのでＳＷＬ強
誘電体メモリ装置の単純化されたレイアウト設計を可能
にする効果がある。
リ装置は、次のような効果がある。請求項１、請求項
７、そして請求項１１の発明によれば、セルプレートラ
インをワードラインとは別に構成しないので、トランジ
スタ形成時に必要なワードラインだけで構成してあるの
で、強誘電体メモリ装置の単純化されたレイアウト構造
を提供できるという効果がある。また、レイアウトの設
計時にトランジスタのゲート電極を強誘電体キャパシタ
の一方電極として使用しているので断面構造を単純化す
る効果がある。請求項２、請求項３の発明によれば、一
対となるセルを構成する二つのトランジスタと二つの強
誘電体キャパシタを二つのブロックを単位として構成し
たのでレイアウト上の構造を単純化できる効果がある。
請求項４、請求項５、請求項９、請求項１２の発明によ
れば、スプリットワードライン形成後にそのワードライ
ンの間を埋め込んでそれをエッチバックしてキャパシタ
の第１の電極を露出させてその上に誘電体と第２電極と
を構成させるので強誘電体キャパシタの形成が容易にな
るという効果がある。また、セルプレートラインを形成
しないでＳＷＬ強誘電体メモリ装置を製造できるので製
造方法が容易となる。また、本発明方法は、強誘電体キ
ャパシタの第１電極を熱処理した後でキャパシタ第２電
極とトランジスタのソースを連結するので、キャパシタ
上部電極に連結される金属バリヤ層の酸化を防ぎ、素子
の特性を向上させる効果がある。請求項８によれば、キ
ャパシタ電極を平面状に構成して工程の容易性を確保す
る効果がある。そして、請求項６、請求項１０の発明に
よれば、セルプレートラインを形成しないのでＳＷＬ強
誘電体メモリ装置の単純化されたレイアウト設計を可能
にする効果がある。
【図１】 一般的な強誘電体のヒステリシスループを示
す特性図である。
す特性図である。
【図２】 従来の技術の強誘電体メモリの単位セル構成
図である。
図である。
【図３】 従来の技術の強誘電体メモリのセルアレイ構
成図である。
成図である。
【図４】 従来の技術の強誘電体メモリの動作波形図で
ある。
ある。
【図５】 本発明による強誘電体メモリのセルの構成図
である。
である。
【図６】 本発明による強誘電体メモリのセルアレイの
構成図である。
構成図である。
【図７】 本発明による強誘電体メモリの動作波形図で
ある。
ある。
【図８】 本発明の第１実施形態によるレイアウト設計
時のブロック区分を示す構成図である。
時のブロック区分を示す構成図である。
【図９】〜
【図２４】 本発明の第１実施形態による強誘電体メモ
リのレイアウト構成及び工程断面図である。
リのレイアウト構成及び工程断面図である。
【図２５】〜
【図４１】 本発明の第２実施形態による強誘電体メモ
リのレイアウト構成及び工程断面図である。
リのレイアウト構成及び工程断面図である。
【図４２】 本発明の第３実施形態によるレイアウト設
計時のブロック区分を示す構成図である。
計時のブロック区分を示す構成図である。
【図４３】〜
【図５１】 本発明の第３実施形態による強誘電体メモ
リのレイアウト構成及び工程断面図である。
リのレイアウト構成及び工程断面図である。
【図５２】〜
【図６０】 本発明の第４実施形態による強誘電体メモ
リの他のレイアウト構成及び工程断面図である。
リの他のレイアウト構成及び工程断面図である。
【図６１】 本発明の第５実施形態によるレイアウト設
計時のブロック区分を示す構成図である。
計時のブロック区分を示す構成図である。
【図６２】〜
【図７９】 本発明の第５実施形態による強誘電体メモ
リのレイアウト構成及び工程断面図である。
リのレイアウト構成及び工程断面図である。
９０ 半導体基板 ９１ 素子隔離層 ９２ ゲート酸化膜 ９３ａ，９３ｂ 第１，２スプリットワードライン ９４ バリヤ導電物質層 ９５ キャパシタの第１電極層 ９６ ソース／ドレイン領域 ９７ａ，９７ｂ，９７ｃ 第１，２，３酸化膜 ９８ 平坦化絶縁層 ９９ 強誘電体層 １００ キャパシタの第２電極層 １０１，１０３ コンタクトホール １０４ａ，１０４ｂ 第１，２ビットライン
Claims (12)
- 【請求項１】 互いに隔離されて半導体基板に形成させ
た平行に配置される部分を有する第１，２活性領域をそ
の平行な方向と直交する第１方向に横切って平行に形成
される第１，２スプリットワードラインと、 前記第１活性領域の第１スプリットワードラインの両側
と、第２活性領域の第２スプリットワードラインの両側
にそれぞれ形成されるソース／ドレインと、 第１，２スプリットワードラインそれぞれの上に積層さ
れるバリヤ導電物質層、キャパシタの第１電極層及び強
誘電体層と、 前記第２活性領域のソース／ドレインのいずれか一方に
連結され、第１スプリットワードライン上に形成される
第１キャパシタの第２電極層、前記第１活性領域のソー
ス／ドレインのいずれか一方に連結され、第２スプリッ
トワードライン上に形成される第２キャパシタの第２電
極層と、 前記第１活性領域のソース／ドレインのもう一方に連結
され、第１，２スプリットワードラインに第２方向に垂
直に交差して形成される第１ビットラインと、第２活性
領域のソース／ドレインのもう一方に連結され、第１，
２スプリットワードラインに第２方向に垂直に交差して
形成される第２ビットラインとを有することを特徴とす
る不揮発性強誘電体メモリ装置。 - 【請求項２】 半導体基板が長軸と短軸をもつ長方形の
ブロックが繰り返し並んおり、ある一点で全て隣接する
４つのブロックを時計方向にＡブロック、Ｂブロック、
Ａブロック、Ｂブロックと定義し、これらの４つのブロ
ックが複数繰り返し並び、第１活性領域はＡブロックと
それに対角線方向に隣接する他のＡブロックに互いに分
離されて構成され、第２活性領域はＡブロックに水平方
向に隣接するＢブロックと、このＢブロックに対角線方
向に隣接し且つＡブロックに垂直方向に隣接する他のＢ
ブロックにわたって構成されることを特徴とする請求項
１記載の不揮発性強誘電体メモリ装置。 - 【請求項３】 第１方向はＡ，Ｂブロックの長軸方向に
垂直な方向であり、第２方向はＡ，Ｂブロックの長軸方
向であることを特徴とする請求項１記載の不揮発性強誘
電体メモリ装置。 - 【請求項４】 素子隔離層によって隔離される第１，２
活性領域をもつ半導体基板の全面にゲート酸化膜、ゲー
ト形成用ポリシリコン層、バリヤ導電物質層及びキャパ
シタの第１電極層を順次形成する工程と、前記の積層さ
れた層を選択的にエッチングして第１，２活性領域を横
切る第１，２スプリットワードラインを形成する工程
と、 前記パターニングされた第１，２スプリットワードライ
ンをマスクとして、露出した第１，２活性領域にソース
／ドレイン領域を形成し、全面に第１酸化膜を形成させ
た後平坦化絶縁層を堆積する工程と、 熱処理工程で前記平坦化絶縁層の粘度を向上させた後、
エッチバック工程で平坦化絶縁層を一定厚さ除去してキ
ャパシタの第１電極層を露出させた後、全面に強誘電体
層、キャパシタの第２電極層を形成する工程と、 前記キャパシタの第２電極層を選択的にパターニング
し、全面に第２酸化膜を堆積する工程と、 前記第１，２活性領域のドレイン領域が露出されるよう
にコンタクトホールを形成し、これを通して第１活性領
域のドレイン領域と第２スプリットワードライン上のキ
ャパシタの第２電極層に接触されるコンタクトプラグ
層、そして第２活性領域のドレイン領域と第１スプリッ
トワードライン上のキャパシタの第２電極層に接触され
るコンタクトプラグ層を形成する工程と、 前記コンタクトプラグ層を含む全面に第３酸化膜を堆積
し、第１，２活性領域のソース領域が露出されるように
コンタクトホールを形成し、これを通してソース領域に
接触される第１，２ビットラインを第１，２スプリット
ワードラインに垂直な方向に形成する工程とを有するこ
とを特徴とする不揮発性強誘電体メモリ装置の製造方
法。 - 【請求項５】 素子隔離層によって隔離される第１，２
活性領域をもつ半導体基板の全面にゲート酸化膜、ゲー
ト形成用ポリシリコン層、バリヤ導電物質層及びキャパ
シタの第１電極層を順次形成する工程と、 前記積層された層を選択的にエッチングして第１，２活
性領域を横切る第１，２スプリットワードラインを形成
する工程と、 前記パターニングされた第１，２スプリットワードライ
ンをマスクとして、露出した第１，２活性領域にソース
／ドレイン領域を形成し、全面に第１酸化膜、フォトレ
ジスト層を堆積する工程と、 前記第１，２スプリットワードラインの間を充填したフ
ォトレジスト層をエッチバック工程で所定の厚さ除去
し、第１酸化膜を除去してキャパシタの第１電極層を露
させ、残ったフォトレジストを全部除去する工程と、 露出したキャパシタの第１電極層を含む全面に強誘電体
層、キャパシタの第２電極層を形成し、キャパシタの第
２電極層を選択的にパターニングした後、全面に第２酸
化膜を形成する工程と、 前記第１，２活性領域のドレイン領域が露出されるよう
にコンタクトホールを形成し、これを通して第１活性領
域のドレイン領域と第２スプリットワードライン上のキ
ャパシタの第２電極層を連結する連結導電層、そして第
２活性領域のドレイン領域と第１スプリットワードライ
ン上のキャパシタの第２電極層に連結される連結導電層
を形成する工程と前記連結導電層を含む全面に第３酸化
膜を第１，２スプリットワードラインの間を埋め込むよ
うに堆積した後、第１，２活性領域のソース領域が露出
されるようにコンタクトホールを形成し、これを通して
ソース領域に接触される第１，２ビットラインを第１，
２スプリットワードラインに垂直な方向に形成する工程
とを有することを特徴とする不揮発性強誘電体メモリ装
置の製造方法。 - 【請求項６】 互いに平行に構成される第１，２スプリ
ットワードライン（ＳＷＬ１、ＳＷＬ２）と、 前記第１，２スプリットワードライン（ＳＷＬ１、ＳＷ
Ｌ２）から分路される第１，２シャントスプリットワー
ドライン（ＳＳＷＬ１、ＳＳＷＬ２）と、 第１スプリットワードライン（ＳＷＬ１）にゲートが連
結される第１トランジスタ（Ｔ１）と、 第２スプリットワードライン（ＳＷＬ２）にゲートが連
結される第２トランジスタ（Ｔ２）と、 第１トランジスタ（Ｔ１）の一方の電極が連結され、第
１，２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）
に垂直に構成されるビットライン（Ｂｉｔ＿ｎ）と、 第２トランジスタ（Ｔ２）の一方の電極が連結され、ビ
ットライン（Ｂｉｔ＿ｎ）に平行となり、第１，２スプ
リットワードライン（ＳＷＬ１、ＳＷＬ２）に垂直とな
るように構成されるビットライン（Ｂｉｔ＿ｎ＋１）
と、 第１トランジスタ（Ｔ１）の他方の電極に一方の電極が
連結され、第２シャントスプリットワードライン（ＳＳ
ＷＬ２）に他方の電極が連結される第１強誘電体キャパ
シタ（ＦＣ１）と、 第２トランジスタ（Ｔ２）の他方の電極に一方の電極が
連結され、第１シャントスプリットワードライン（ＳＳ
ＷＬ１）に他方の電極が連結される第２強誘電体キャパ
シタ（ＦＣ２）とを有することを特徴とする不揮発性強
誘電体メモリ装置。 - 【請求項７】 互いに隔離されて半導体基板に形成させ
た平行に配置される部分を有する第１，２活性領域をそ
の平行な方向と直交する第１方向に横切って平行に形成
される第１，２スプリットワードラインと、 前記第１活性領域の第１スプリットワードラインの両側
と、第２活性領域の第２スプリットワードラインの両側
にそれぞれ形成されるソース／ドレインと、 周辺層と絶縁され、第１活性領域のソース／ドレインの
いずれか一つの領域に連結され、第１，２スプリットワ
ードラインに第２方向に交差して形成される第１ビット
ライン、そして第２活性領域のソース／ドレインのいず
れか一つの領域に連結され、第１，２スプリットワード
ラインに第２方向に交差して形成される第２ビットライ
ンと、 第１活性領域のソース／ドレインのもう一つの領域に連
結され、第１活性領域を含む部分の第１，２スプリット
ワードラインにまたがってそれらの上側に底面及び角筒
柱をもつシリンダ形態に形成されるキャパシタの第１電
極層、そして第２活性領域のソース／ドレインにもう一
つの領域に連結され、第２活性領域を含む部分の第１，
２スプリットワードラインにまたがってそれらの上側に
底面及び角筒柱をもつシリンダ形態で形成されるキャパ
シタの第１電極層と、 前記双方のキャパシタの第１電極層の底面と内部側面に
わたって形成される強誘電体層と、 前記双方のキャパシタの第１電極層の内部に埋め込まれ
て形成されるキャパシタの第２電極層と、 前記第１スプリットワードラインの上側に形成され、第
２活性領域のキャパシタの第２電極層に連結される第１
シャントスプリットワードライン、そして第２スプリッ
トワードラインの上側に形成され、第１活性領域のキャ
パシタの第２電極層に連結される第２シャントスプリッ
トワードラインとを有することを特徴とする不揮発性強
誘電体メモリ装置。 - 【請求項８】 第１，２活性領域のソース／ドレインの
いずれか一つに連結されるそれぞれのキャパシタの第１
電極は角筒柱部分を持たず平面形状であることを特徴と
する請求項７記載の不揮発性強誘電体メモリ装置。 - 【請求項９】 素子隔離層によって隔離される第１，２
活性領域をもつ半導体基板の全面にゲート酸化膜、ゲー
ト形成用ポリシリコン層を形成し、選択的にエッチング
して第１，２活性領域を横切る第１，２スプリットワー
ドラインを形成する工程と、 前記パターニングされた第１，２スプリットワードライ
ンをマスクとして、露出した活性領域にソース／ドレイ
ン領域を形成し、全面に第１層間絶縁層を形成する工程
と、 前記第１，２活性領域のソース領域が露出されるよう
に、ビットラインコンタクトホールを形成し、これを通
してソース領域に接触される第１，２ビットラインを第
１，２スプリットワードラインに垂直な方向に形成する
工程と、 全面に第２層間絶縁層を形成し、第１，２活性領域のそ
れぞれのドレイン領域が露出されるようにコンタクトホ
ールを形成し、二つの有底角筒状のキャパシタの第１電
極層をそれぞれのドレインに接続されるように形成する
工程と、 前記双方のキャパシタの第１電極層の形成された全面に
強誘電体層を形成し、前記角筒の内部を埋め込むように
キャパシタの第２電極層を形成する工程と、 前記双方のキャパシタの第２電極層を含む全面に第３層
間絶縁層を形成し、キャパシタの第２電極層の一部が露
出されるようにコンタクトホールを形成し、全面に金属
層を形成し、選択的にエッチングして第１，２シャント
スプリットワードラインを形成する工程とを有すること
を特徴とする不揮発性強誘電体メモリ装置の製造方法。 - 【請求項１０】 互いに平行に構成される第１，２スプ
リットワードライン（ＳＷＬ１、ＳＷＬ２）と、 前記第１，２スプリットワードライン（ＳＷＬ１、ＳＷ
Ｌ２）から分路される第１，２シャントスプリットワー
ドライン（ＳＳＷＬ１、ＳＳＷＬ２）と、 第１スプリットワードライン（ＳＷＬ１）にゲートが連
結される第１トランジスタ（Ｔ１）と、第２スプリット
ワードライン（ＳＷＬ２）にゲートが連結される第２ト
ランジスタ（Ｔ２）と、 第１トランジスタ（Ｔ１）の一方の電極が連結され、第
１，２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）
に垂直に構成されるビットライン（Ｂｉｔ＿ｎ）と、 第２トランジスタ（Ｔ２）の一方の電極が連結され、ビ
ットライン（Ｂｉｔ＿ｎ）に平行となり、第１，２スプ
リットワードライン（ＳＷＬ１、ＳＷＬ２）に垂直とな
るように構成されるビットライン（Ｂｉｔ＿ｎ＋１）
と、 第１トランジスタ（Ｔ１）の他方の電極に一方の電極が
連結され、第２スプリットワードライン（ＳＷＬ１）に
他方の電極が連結される下部第１強誘電体キャパシタ
（ＦＣ１−１）と、 第１トランジスタ（Ｔ１）の他方の電極に一方の電極が
連結され、第２シャントスプリットワードライン（ＳＳ
ＷＬ２）に他方の電極が連結される上部第１強誘電体キ
ャパシタ（ＦＣ１−２）と、 第２トランジスタ（Ｔ２）の他方の電極が連結され、第
２スプリットワードライン（ＳＷＬ２）に他方の電極が
連結される下部第２強誘電体キャパシタ（ＦＣ２−１）
と、 第２トランジスタ（Ｔ２）の他方の電極に一方の電極が
連結され、第１シャントスプリットワードライン（ＳＳ
ＷＬ１）に他方の電極が連結される上部第２共有伝対キ
ャパシタ（ＦＣ２−２）とを有することを特徴とする不
揮発性強誘電体メモリ装置。 - 【請求項１１】 互いに隔離されて半導体基板に形成さ
せた平行に配置される部分を有する第１，２活性領域を
その平行な方向と直交する第１方向に横切って平行に形
成される第１，２スプリットワードラインと、 前記第１活性領域の第１スプリットワードラインの両側
と、第２活性領域の第２スプリットワードラインの両側
にそれぞれ形成されるソース／ドレインと、 第１，２スプリットワードライン上に積層されるバリヤ
導電物質層、キャパシタの第１電極層及び第１強誘電体
層と、 前記第２活性領域のソース／ドレインのいずれか一方に
連結され、第１スプリットワードライン上に形成される
第１キャパシタの第２電極層、そして第１活性領域のソ
ース／ドレインのいずれか一方に連結され、第２スプリ
ットワードライン上に形成される第２キャパシタの第２
電極層と、 前記それぞれのキャパシタの第２電極層上に形成される
第２強誘電体層と、 前記第１スプリットワードラインの上側に形成され、第
１キャパシタの第２電極層に連結される第１シャントス
プリットワードライン、そして第２スプリットワードラ
インの上側に形成され、第２キャパシタの第２電極層に
連結される第２シャントスプリットワードラインと、 周辺層と絶縁され、第１活性領域のソース／ドレインの
いずれか一つの領域に連結され、第１，２スプリットワ
ードラインに第２方向に交差して形成される第１ビット
ライン、そして第２活性領域のソース／ドレインのいず
れか一つの領域に連結され、第１，２スプリットワード
ラインに第２方向に交差して形成される第２ビットライ
ンとを有することを特徴とする不揮発性強誘電体メモリ
装置。 - 【請求項１２】 素子隔離層によって隔離される第１，
２活性領域を形成させた半導体基板の全面にゲート酸化
膜、ゲート形成用ポリシリコン層、バリヤ導電物質層、
キャパシタの第１電極層を順次形成する工程と、 前記積層された層を選択的にエッチングして第１，２活
性領域を横切る第１，２スプリットワードラインを形成
する工程と、 前記パターニングされた第１，２スプリットワードライ
ンをマスクとして、露出した第１，２活性領域にソース
／ドレイン領域を形成し、全面に第１酸化膜、平坦化絶
縁層を堆積する工程と、 熱処理工程で平坦化絶縁層の粘度を向上させた後、エッ
チバック工程で平坦化絶縁層を一定厚さ除去してキャパ
シタの第１電極層を露出させた後、全面に第１強誘電体
層、キャパシタの第２電極層を形成する工程と、 前記キャパシタの第２電極層を選択的にパターニング
し、全面に第２酸化膜を堆積する工程と、 前記第１，２活性領域のドレイン領域が露出されるよう
にコンタクトホールを形成し、これを通して第１活性領
域のドレイン領域と第２スプリットワードライン上のキ
ャパシタの第２電極層に接触されるコンタクトプラグ
層、そして第２活性領域のドレイン領域と第１スプリッ
トワードライン上のキャパシタの第２電極層に接触され
るコンタクトプラグ層を形成する工程と、 前記コンタクトプラグ層を含む全面に第２強誘電体層を
形成し、前記第１スプリットワードラインの上側に形成
され、第２活性領域のキャパシタの第２電極層に連結さ
れる第１シャントスプリットワードライン、そして第２
スプリットワードラインの上側に形成され、第１活性領
域のキャパシタの第２電極層に連結される第２シャント
スプリットワードラインを形成する工程と、 第３酸化膜を堆積し、第１，２活性領域のソース領域が
露出されるようにコンタクトホールを形成し、これを通
してソース領域に接触される第１，２ビットラインを第
１，２スプリットワードラインに垂直な方向に形成する
工程とを有することを特徴とする不揮発性強誘電体メモ
リ装置の製造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019980017602A KR100268888B1 (ko) | 1998-05-15 | 1998-05-15 | 비휘발성 강유전체 메모리 소자 |
| KR17602/1998 | 1998-05-15 |
Publications (2)
| Publication Number | Publication Date |
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| JPH11340439A true JPH11340439A (ja) | 1999-12-10 |
| JP3627003B2 JP3627003B2 (ja) | 2005-03-09 |
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Family Applications (1)
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| JP31701398A Expired - Lifetime JP3627003B2 (ja) | 1998-05-15 | 1998-10-21 | 不揮発性強誘電体メモリ装置及びその製造方法 |
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|---|---|
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| KR (1) | KR100268888B1 (ja) |
| DE (1) | DE19922437C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053245A (ja) * | 1999-07-05 | 2001-02-23 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ・デバイス及びその製造方法 |
Families Citing this family (3)
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|---|---|---|---|---|
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| KR100317331B1 (ko) * | 1999-11-11 | 2001-12-24 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
| KR100320438B1 (ko) * | 1999-12-27 | 2002-01-15 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
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|---|---|---|---|---|
| US5731608A (en) * | 1997-03-07 | 1998-03-24 | Sharp Microelectronics Technology, Inc. | One transistor ferroelectric memory cell and method of making the same |
-
1998
- 1998-05-15 KR KR1019980017602A patent/KR100268888B1/ko not_active Expired - Fee Related
- 1998-10-21 JP JP31701398A patent/JP3627003B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-14 DE DE19922437A patent/DE19922437C2/de not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053245A (ja) * | 1999-07-05 | 2001-02-23 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ・デバイス及びその製造方法 |
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| Publication number | Publication date |
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