JPH11340455A - 絶縁ゲート形電界効果トランジスタ素子 - Google Patents
絶縁ゲート形電界効果トランジスタ素子Info
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- JPH11340455A JPH11340455A JP10139988A JP13998898A JPH11340455A JP H11340455 A JPH11340455 A JP H11340455A JP 10139988 A JP10139988 A JP 10139988A JP 13998898 A JP13998898 A JP 13998898A JP H11340455 A JPH11340455 A JP H11340455A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 絶縁ゲート形電界効果トランジスタ素子のゲ
ート電極と外部導体とを電気的に接続するリード細線の
垂下を防止する。 【解決手段】 ゲート電極（６２）は、半導体基体（４
１）の一方の側縁に沿って相互に離間して配置された複
数個のゲートパッド（６２ａ）と、一端でゲートパッド
（６２ａ）がそれぞれ電気的に接続され且つソースフィ
ンガ（６１ｂ）と並行して配置された複数本のゲートフ
ィンガ（６２ｂ）と、半導体基体（４１）の一方の側縁
（４１ａ）に並行して延伸して複数のゲートパッド（６
２ａ）を電気的に接続するパッド連結部（６２ｃ）とを
備えている。ゲートパッド（６２ａ）が半導体基体（４
１）の一方の側縁に沿って複数個配置されているため、
ゲートパッド（６２ａ）に接続されるリード細線（２
７）の配線距離を短くしてリード細線（２７）の垂下を
防止できる。
ート電極と外部導体とを電気的に接続するリード細線の
垂下を防止する。 【解決手段】 ゲート電極（６２）は、半導体基体（４
１）の一方の側縁に沿って相互に離間して配置された複
数個のゲートパッド（６２ａ）と、一端でゲートパッド
（６２ａ）がそれぞれ電気的に接続され且つソースフィ
ンガ（６１ｂ）と並行して配置された複数本のゲートフ
ィンガ（６２ｂ）と、半導体基体（４１）の一方の側縁
（４１ａ）に並行して延伸して複数のゲートパッド（６
２ａ）を電気的に接続するパッド連結部（６２ｃ）とを
備えている。ゲートパッド（６２ａ）が半導体基体（４
１）の一方の側縁に沿って複数個配置されているため、
ゲートパッド（６２ａ）に接続されるリード細線（２
７）の配線距離を短くしてリード細線（２７）の垂下を
防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個のゲートパ
ッドを備えかつゲート電極に接続されるリード細線の垂
下を防止できる絶縁ゲート形電界効果トランジスタ素子
に関する。
ッドを備えかつゲート電極に接続されるリード細線の垂
下を防止できる絶縁ゲート形電界効果トランジスタ素子
に関する。
【０００２】
【従来の技術】絶縁ゲート形電界効果トランジスタ素子
（ＭＯＳＦＥＴチップ）を備えたハイブリッドＩＣは公
知である。例えば、図７に示すように、このハイブリッ
ドＩＣは、端部に配置された第１の支持板（１）及び第
２の支持板（２）と、第１の支持板（１）及び第２の支
持板（２）の内側に配置された第３の支持板（３）及び
第４の支持板（４）と、第３の支持板（３）と第４の支
持板（４）との間に配置された第５の支持板（５）とを
備えている。外部リード（１１）を備え且つ第３の支持
板（３）に対して離間して配置された第１の支持板
（１）上にはＭＯＳＦＥＴチップ（６）が固着される。
第１の支持板（１）に隣接して外部リード（１２）が配
置され、ＭＯＳＦＥＴチップ（６）の半導体基体（６
ａ）上に形成されたソース電極（６ｂ）は複数のリード
細線（２５）により外部リード（１２）に対して電気的
に接続される。
（ＭＯＳＦＥＴチップ）を備えたハイブリッドＩＣは公
知である。例えば、図７に示すように、このハイブリッ
ドＩＣは、端部に配置された第１の支持板（１）及び第
２の支持板（２）と、第１の支持板（１）及び第２の支
持板（２）の内側に配置された第３の支持板（３）及び
第４の支持板（４）と、第３の支持板（３）と第４の支
持板（４）との間に配置された第５の支持板（５）とを
備えている。外部リード（１１）を備え且つ第３の支持
板（３）に対して離間して配置された第１の支持板
（１）上にはＭＯＳＦＥＴチップ（６）が固着される。
第１の支持板（１）に隣接して外部リード（１２）が配
置され、ＭＯＳＦＥＴチップ（６）の半導体基体（６
ａ）上に形成されたソース電極（６ｂ）は複数のリード
細線（２５）により外部リード（１２）に対して電気的
に接続される。
【０００３】外部リード（１３）を備えた第３の支持板
（３）上には、電子部品（図示せず）が実装される回路
基板（８）が固着され、ＭＯＳＦＥＴチップ（６）のソ
ース電極（６ｂ）はリード細線（２６）によって回路基
板（８）上の電子部品と電気的に接続される。ＭＯＳＦ
ＥＴチップ（６）の半導体基体（６ａ）上に形成された
ゲート電極（６ｃ）はリード細線（２７）によって第３
の支持板（３）に電気的に接続される。第３の支持板
（３）に隣接して外部リード（１４）が配置され、外部
リード（１４）の外側に外部リード（１５）が配置され
る。外部リード（１７）を備え且つ略中央に配置された
第５の支持板（５）上にモノリシックＩＣ（１０）が固
着される。外部リード（２１）を有する第４の支持板
（４）上には電子部品（図示せず）が実装される回路基
板（９）が固着される。
（３）上には、電子部品（図示せず）が実装される回路
基板（８）が固着され、ＭＯＳＦＥＴチップ（６）のソ
ース電極（６ｂ）はリード細線（２６）によって回路基
板（８）上の電子部品と電気的に接続される。ＭＯＳＦ
ＥＴチップ（６）の半導体基体（６ａ）上に形成された
ゲート電極（６ｃ）はリード細線（２７）によって第３
の支持板（３）に電気的に接続される。第３の支持板
（３）に隣接して外部リード（１４）が配置され、外部
リード（１４）の外側に外部リード（１５）が配置され
る。外部リード（１７）を備え且つ略中央に配置された
第５の支持板（５）上にモノリシックＩＣ（１０）が固
着される。外部リード（２１）を有する第４の支持板
（４）上には電子部品（図示せず）が実装される回路基
板（９）が固着される。
【０００４】モノリシックＩＣ（１０）は、リード細線
（２８、２９、３０、３１、３２、３３、３４、３５）
によりそれぞれ第３の支持板（３）、回路基板（８）、
外部リード（１４、１６、１８、１９、２０）及び回路
基板（９）に電気的に接続される。外部リード（１５）
と（１７）との間に外部リード（１６）が配置され、外
部リード（１７）と（２１）との間に外部リード（１
８、１９、２０）が配置される。外部リード（２４）を
有する第２の支持板（２）上にはチップ部品等の電子部
品（７）が固着される。外部リード（２１）と（２４）
との間には外部リード（２２、２３）が配置される。回
路基板（９）はリード細線（３６、３９）によりそれぞ
れ第２の支持板（２）及び電子部品（７）に電気的に接
続され、電子部品（７）はリード細線（３７、３８）に
よりそれぞれ外部リード（２２、２３）に接続される。
（２８、２９、３０、３１、３２、３３、３４、３５）
によりそれぞれ第３の支持板（３）、回路基板（８）、
外部リード（１４、１６、１８、１９、２０）及び回路
基板（９）に電気的に接続される。外部リード（１５）
と（１７）との間に外部リード（１６）が配置され、外
部リード（１７）と（２１）との間に外部リード（１
８、１９、２０）が配置される。外部リード（２４）を
有する第２の支持板（２）上にはチップ部品等の電子部
品（７）が固着される。外部リード（２１）と（２４）
との間には外部リード（２２、２３）が配置される。回
路基板（９）はリード細線（３６、３９）によりそれぞ
れ第２の支持板（２）及び電子部品（７）に電気的に接
続され、電子部品（７）はリード細線（３７、３８）に
よりそれぞれ外部リード（２２、２３）に接続される。
【０００５】ハイブリッドＩＣは、図７に示すように、
第１の支持板（１）〜第５の支持板（５）、ＭＯＳＦＥ
Ｔチップ（６）、回路基板（８）、電子部品（７）、回
路基板（９）、モノリシックＩＣチップ（１０）、リー
ド細線（２５〜３８）及び外部リード（１１〜２４）の
端部が封止樹脂体（４０）により封止される。
第１の支持板（１）〜第５の支持板（５）、ＭＯＳＦＥ
Ｔチップ（６）、回路基板（８）、電子部品（７）、回
路基板（９）、モノリシックＩＣチップ（１０）、リー
ド細線（２５〜３８）及び外部リード（１１〜２４）の
端部が封止樹脂体（４０）により封止される。
【０００６】図８及び図９に示すように、ＭＯＳＦＥＴ
チップ（６）は、半導体基体（６ａ）と、半導体基体
（６ａ）の上面に互いに離間して形成されたゲート電極
（６ｃ）及びソース電極（６ｂ）と、半導体基体（６
ａ）の下面に形成されたドレイン電極（６ｄ）とを備え
ている。例えば、半導体基体（６ａ）はｎ形領域と、ｎ
形領域とドレイン電極（６ｄ）との間に形成されたｎ＋
領域と、ｎ形領域の上部に形成されたｐ形領域と、ｐ形
領域内に環状に形成された一対のｎ形領域とを備えてい
る。ゲート電極（６ｃ）のゲートフィンガ（４２ｂ）は
隣り合うｐ形領域の間に形成されたゲート酸化膜（４
５）上に形成され、ソース電極（６ｂ）のソースフィン
ガ（４３ｂ）は隣り合うゲート酸化膜（４５）の間に形
成される。ゲート電極（６ｃ）は、半導体基体（６ａ）
の略中心線（ｌ−ｌ）上に配置されたゲートパッド（ゲ
ート接続用電極）（４２ａ）と、ゲートパッド（４２
ａ）に接続され且つゲートパッド（４２ａ）から中心線
（ｌ−ｌ）に沿って及びＬ字状に半導体基体（６ａ）の
表面に形成されたゲートフィンガ（ゲート配線導体）
（４２ｂ）とを備えている。
チップ（６）は、半導体基体（６ａ）と、半導体基体
（６ａ）の上面に互いに離間して形成されたゲート電極
（６ｃ）及びソース電極（６ｂ）と、半導体基体（６
ａ）の下面に形成されたドレイン電極（６ｄ）とを備え
ている。例えば、半導体基体（６ａ）はｎ形領域と、ｎ
形領域とドレイン電極（６ｄ）との間に形成されたｎ＋
領域と、ｎ形領域の上部に形成されたｐ形領域と、ｐ形
領域内に環状に形成された一対のｎ形領域とを備えてい
る。ゲート電極（６ｃ）のゲートフィンガ（４２ｂ）は
隣り合うｐ形領域の間に形成されたゲート酸化膜（４
５）上に形成され、ソース電極（６ｂ）のソースフィン
ガ（４３ｂ）は隣り合うゲート酸化膜（４５）の間に形
成される。ゲート電極（６ｃ）は、半導体基体（６ａ）
の略中心線（ｌ−ｌ）上に配置されたゲートパッド（ゲ
ート接続用電極）（４２ａ）と、ゲートパッド（４２
ａ）に接続され且つゲートパッド（４２ａ）から中心線
（ｌ−ｌ）に沿って及びＬ字状に半導体基体（６ａ）の
表面に形成されたゲートフィンガ（ゲート配線導体）
（４２ｂ）とを備えている。
【０００７】ソース電極（６ｂ）は、半導体基体（６
ａ）の略中心線（ｌ−ｌ）上に配置されたソースパッド
（ソース接続用電極）（４３ａ）と、ソースパッド（４
３ａ）に接続され且つソースパッド（４３ａ）から中心
線（ｌ−ｌ）に沿って及びＬ字状に半導体基体（６ａ）
の表面に形成されたソースフィンガ（ソース配線導体）
（４３ｂ）とを備えている。半導体基体（４１）の対向
する一対の側縁（４１ａ、４１ｂ）を横切る仮想中心線
（ｌ−ｌ）上に形成されたゲートパッド（４２ａ）とソ
ースパッド（４３ａ）は、互いに向き合って配置され
る。ゲートフィンガ（４２ｂ）とソースフィンガ（４３
ｂ）は相互に噛み合って配置され、ゲート電極（４２）
とソース電極（４３）は、全体として平面的には櫛歯状
に形成される。
ａ）の略中心線（ｌ−ｌ）上に配置されたソースパッド
（ソース接続用電極）（４３ａ）と、ソースパッド（４
３ａ）に接続され且つソースパッド（４３ａ）から中心
線（ｌ−ｌ）に沿って及びＬ字状に半導体基体（６ａ）
の表面に形成されたソースフィンガ（ソース配線導体）
（４３ｂ）とを備えている。半導体基体（４１）の対向
する一対の側縁（４１ａ、４１ｂ）を横切る仮想中心線
（ｌ−ｌ）上に形成されたゲートパッド（４２ａ）とソ
ースパッド（４３ａ）は、互いに向き合って配置され
る。ゲートフィンガ（４２ｂ）とソースフィンガ（４３
ｂ）は相互に噛み合って配置され、ゲート電極（４２）
とソース電極（４３）は、全体として平面的には櫛歯状
に形成される。
【０００８】
【発明が解決しようとする課題】ところで、図７に示す
ハイブリッドＩＣでは、ＭＯＳＦＥＴチップ（６）と回
路基板（８）との配置関係により、ＭＯＳＦＥＴチップ
（６）と回路基板（８）等とを電気的に接続するリード
細線（２６、２７）の配線距離が長くなって、リード細
線（２６、２７）が垂下し、電気的短絡が発生するおそ
れがある。そこで、本発明はリード細線が垂下せずにリ
ード細線によって外部導体と電気的に接続できるゲート
電極を備えた絶縁ゲート形電界効果トランジスタ素子を
提供することを目的とする。
ハイブリッドＩＣでは、ＭＯＳＦＥＴチップ（６）と回
路基板（８）との配置関係により、ＭＯＳＦＥＴチップ
（６）と回路基板（８）等とを電気的に接続するリード
細線（２６、２７）の配線距離が長くなって、リード細
線（２６、２７）が垂下し、電気的短絡が発生するおそ
れがある。そこで、本発明はリード細線が垂下せずにリ
ード細線によって外部導体と電気的に接続できるゲート
電極を備えた絶縁ゲート形電界効果トランジスタ素子を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明による絶縁ゲート
形電界効果トランジスタ素子は、半導体基体（４１）
と、半導体基体（４１）の上面に形成されたソース電極
（６１）及びゲート電極（６２）と、半導体基体（４
１）の下面に形成されたドレイン電極とを備えている。
ソース電極（６１）は、半導体基体（４１）の一方の側
縁（４１ａ）に対向する他方の側縁（４１ｂ）に沿って
長手に延びる長方形の平面形状を有するソースパッド
（６１ａ）と、一端でソースパッド（６１ａ）が電気的
に接続された複数本のソースフィンガ（６１ｂ）とを備
えている。ゲート電極（６２）は、半導体基体（４１）
の一方の側縁に沿って相互に離間して配置された複数個
のゲートパッド（６２ａ）と、一端でゲートパッド（６
２ａ）がそれぞれ電気的に接続され且つソースフィンガ
（６１ｂ）と並行して配置された複数本のゲートフィン
ガ（６２ｂ）と、半導体基体（４１）の一方の側縁（４
１ａ）に並行して延伸して複数のゲートパッド（６２
ａ）を電気的に接続するパッド連結部（６２ｃ）とを備
えている。
形電界効果トランジスタ素子は、半導体基体（４１）
と、半導体基体（４１）の上面に形成されたソース電極
（６１）及びゲート電極（６２）と、半導体基体（４
１）の下面に形成されたドレイン電極とを備えている。
ソース電極（６１）は、半導体基体（４１）の一方の側
縁（４１ａ）に対向する他方の側縁（４１ｂ）に沿って
長手に延びる長方形の平面形状を有するソースパッド
（６１ａ）と、一端でソースパッド（６１ａ）が電気的
に接続された複数本のソースフィンガ（６１ｂ）とを備
えている。ゲート電極（６２）は、半導体基体（４１）
の一方の側縁に沿って相互に離間して配置された複数個
のゲートパッド（６２ａ）と、一端でゲートパッド（６
２ａ）がそれぞれ電気的に接続され且つソースフィンガ
（６１ｂ）と並行して配置された複数本のゲートフィン
ガ（６２ｂ）と、半導体基体（４１）の一方の側縁（４
１ａ）に並行して延伸して複数のゲートパッド（６２
ａ）を電気的に接続するパッド連結部（６２ｃ）とを備
えている。
【００１０】ゲートパッド（６２ａ）が半導体基体（４
１）の一方の側縁に沿って複数個配置されているため、
ゲートパッド（６２ａ）に接続されるリード細線（２
７）の配線距離を短くしてリード細線（２７）の垂下を
防止できる。また、ソースパッド（６１ａ）が半導体基
体（４１）の他方の側縁（４１ｂ）に沿って長手に延び
ているため、同様にリード細線（２６）の配線距離を短
縮してリード細線（２６）の垂下を防止できる。等間隔
に配置された複数のゲートパッド（６２ａ）の各々にゲ
ートフィンガ（６２ｂ）を連結するので、ゲートフィン
ガ（６２ｂ）の抵抗成分を低減して、高周波特性を改善
できる。更に、複数個に分割したゲートパッド（６２
ａ）の半導体基体（４１）の上面に占める面積を比較的
減少して、絶縁ゲート形電界効果トランジスタ素子（Ｍ
ＯＳＦＥＴチップ）（６０）の面積の増大を抑制でき
る。
１）の一方の側縁に沿って複数個配置されているため、
ゲートパッド（６２ａ）に接続されるリード細線（２
７）の配線距離を短くしてリード細線（２７）の垂下を
防止できる。また、ソースパッド（６１ａ）が半導体基
体（４１）の他方の側縁（４１ｂ）に沿って長手に延び
ているため、同様にリード細線（２６）の配線距離を短
縮してリード細線（２６）の垂下を防止できる。等間隔
に配置された複数のゲートパッド（６２ａ）の各々にゲ
ートフィンガ（６２ｂ）を連結するので、ゲートフィン
ガ（６２ｂ）の抵抗成分を低減して、高周波特性を改善
できる。更に、複数個に分割したゲートパッド（６２
ａ）の半導体基体（４１）の上面に占める面積を比較的
減少して、絶縁ゲート形電界効果トランジスタ素子（Ｍ
ＯＳＦＥＴチップ）（６０）の面積の増大を抑制でき
る。
【００１１】本発明の実施の形態では、ソースフィンガ
（６１ｂ）は半導体基体（４１）の他方の側縁（４１
ｂ）側から一方の側縁（４１ａ）に向かって延び、ゲー
トフィンガ（６２ｂ）は半導体基体（４１）の一方の側
縁（４１ａ）から他方の側縁（４１ｂ）側に向かって延
びる。ソース電極（６１）のソースフィンガ（６１ｂ）
とゲート電極（６２）のゲートフィンガ（６２ｂ）は、
相互に噛み合うようにゲートフィンガ（６２ｂ）の両側
にソースフィンガ（６１ｂ）が配置され、ソース電極
（６１）及びゲート電極（６２）は、それぞれ全体とし
て櫛歯形状を有する。ソースパッド（６１ａ）の長手方
向の両端はゲートパッド（６２ａ）のうち両側に配置さ
れたゲートパッド（６２ａ）の端面の延長線上に位置す
る。中央に配置されたゲートパッド（６２ａ）は、大き
い面積を有し、両側に配置された２つのゲートパッド
（６２ａ）は、相対的に小さい面積を有する。ソースパ
ッド（６１ａ）は複数個に分割されたものでもよく、中
央のゲートパッド（６２ａ）を省略してもよい。
（６１ｂ）は半導体基体（４１）の他方の側縁（４１
ｂ）側から一方の側縁（４１ａ）に向かって延び、ゲー
トフィンガ（６２ｂ）は半導体基体（４１）の一方の側
縁（４１ａ）から他方の側縁（４１ｂ）側に向かって延
びる。ソース電極（６１）のソースフィンガ（６１ｂ）
とゲート電極（６２）のゲートフィンガ（６２ｂ）は、
相互に噛み合うようにゲートフィンガ（６２ｂ）の両側
にソースフィンガ（６１ｂ）が配置され、ソース電極
（６１）及びゲート電極（６２）は、それぞれ全体とし
て櫛歯形状を有する。ソースパッド（６１ａ）の長手方
向の両端はゲートパッド（６２ａ）のうち両側に配置さ
れたゲートパッド（６２ａ）の端面の延長線上に位置す
る。中央に配置されたゲートパッド（６２ａ）は、大き
い面積を有し、両側に配置された２つのゲートパッド
（６２ａ）は、相対的に小さい面積を有する。ソースパ
ッド（６１ａ）は複数個に分割されたものでもよく、中
央のゲートパッド（６２ａ）を省略してもよい。
【００１２】
【発明の実施の形態】以下、絶縁ゲート形電界効果トラ
ンジスタ素子として絶縁ゲート形電界効果トランジスタ
装置に適用した本発明によるＭＯＳＦＥＴチップの実施
の形態を図１〜図６について説明する。これらの図面で
は図７〜図９に示す箇所と同一の部分には同一の符号を
付し、説明を省略する。
ンジスタ素子として絶縁ゲート形電界効果トランジスタ
装置に適用した本発明によるＭＯＳＦＥＴチップの実施
の形態を図１〜図６について説明する。これらの図面で
は図７〜図９に示す箇所と同一の部分には同一の符号を
付し、説明を省略する。
【００１３】図１は本発明によるＭＯＳＦＥＴチップ
（６０）の拡大平面図で、図２はＭＯＳＦＥＴチップ
（６０）を使用したハイブリッドＩＣの平面図である。
本実施の形態のＭＯＳＦＥＴチップ（６０）が従来のＭ
ＯＳＦＥＴチップ（６）と相違する点は、半導体基体
（４１）の上面に形成されたソース電極（６１）とゲー
ト電極（６２）の形状にある。本実施の形態のＭＯＳＦ
ＥＴチップ（６０）は、半導体基体（４１）と、半導体
基体（４１）の上面に形成されたソース電極（６１）及
びゲート電極（６２）とを備えている。半導体基体（４
１）の下面には図示しないドレイン電極が形成されてい
る。
（６０）の拡大平面図で、図２はＭＯＳＦＥＴチップ
（６０）を使用したハイブリッドＩＣの平面図である。
本実施の形態のＭＯＳＦＥＴチップ（６０）が従来のＭ
ＯＳＦＥＴチップ（６）と相違する点は、半導体基体
（４１）の上面に形成されたソース電極（６１）とゲー
ト電極（６２）の形状にある。本実施の形態のＭＯＳＦ
ＥＴチップ（６０）は、半導体基体（４１）と、半導体
基体（４１）の上面に形成されたソース電極（６１）及
びゲート電極（６２）とを備えている。半導体基体（４
１）の下面には図示しないドレイン電極が形成されてい
る。
【００１４】全体として櫛歯形状を有するソース電極
（６１）は、半導体基体（４１）の一方の側縁（４１
ａ）に対向する他方の側縁（４１ｂ）に沿って長手に延
びる長方形の平面形状を有するソースパッド（６１ａ）
と、一端でソースパッド（６１ａ）が電気的に接続され
た４本のソースフィンガ（６１ｂ）とから構成される。
ソースパッド（６１ａ）の長手方向の両端はゲートパッ
ド（６２ａ）のうち両側に配置されたゲートパッド（６
２ａ）の端面の延長線上に位置する。
（６１）は、半導体基体（４１）の一方の側縁（４１
ａ）に対向する他方の側縁（４１ｂ）に沿って長手に延
びる長方形の平面形状を有するソースパッド（６１ａ）
と、一端でソースパッド（６１ａ）が電気的に接続され
た４本のソースフィンガ（６１ｂ）とから構成される。
ソースパッド（６１ａ）の長手方向の両端はゲートパッ
ド（６２ａ）のうち両側に配置されたゲートパッド（６
２ａ）の端面の延長線上に位置する。
【００１５】全体として櫛歯形状を有するゲート電極
（６２）は、半導体基体（４１）の一方の側縁（４１
ａ）に沿って相互に離間して配置された３個のゲートパ
ッド（６２ａ）と、一端でゲートパッド（６２ａ）がそ
れぞれ電気的に接続され且つソースフィンガ（６１ｂ）
と並行して配置された３本のゲートフィンガ（６２ｂ）
と、半導体基体（４１）の一方の側縁（４１ａ）に並行
して延伸して複数のゲートパッド（６２ａ）を電気的に
接続するパッド連結部（６２ｃ）から構成される。ソー
スフィンガ（６１ｂ）は半導体基体（４１）の他方の側
縁（４１ｂ）側から一方の側縁（４１ａ）に向かって延
び、ゲートフィンガ（６２ｂ）は半導体基体（４１）の
一方の側縁（４１ａ）から他方の側縁（４１ｂ）側に向
かって延びる。ソース電極（６１）のソースフィンガ
（６１ｂ）とゲート電極（６２）のゲートフィンガ（６
２ｂ）は、相互に噛み合うように各ゲートフィンガ（６
２ｂ）の両側にソースフィンガ（６１ｂ）が配置され
る。
（６２）は、半導体基体（４１）の一方の側縁（４１
ａ）に沿って相互に離間して配置された３個のゲートパ
ッド（６２ａ）と、一端でゲートパッド（６２ａ）がそ
れぞれ電気的に接続され且つソースフィンガ（６１ｂ）
と並行して配置された３本のゲートフィンガ（６２ｂ）
と、半導体基体（４１）の一方の側縁（４１ａ）に並行
して延伸して複数のゲートパッド（６２ａ）を電気的に
接続するパッド連結部（６２ｃ）から構成される。ソー
スフィンガ（６１ｂ）は半導体基体（４１）の他方の側
縁（４１ｂ）側から一方の側縁（４１ａ）に向かって延
び、ゲートフィンガ（６２ｂ）は半導体基体（４１）の
一方の側縁（４１ａ）から他方の側縁（４１ｂ）側に向
かって延びる。ソース電極（６１）のソースフィンガ
（６１ｂ）とゲート電極（６２）のゲートフィンガ（６
２ｂ）は、相互に噛み合うように各ゲートフィンガ（６
２ｂ）の両側にソースフィンガ（６１ｂ）が配置され
る。
【００１６】本実施の形態のＭＯＳＦＥＴチップ（６
０）を使用する絶縁ゲート形電界効果トランジスタ素子
は、以下の作用効果が得られる。 １． ゲートパッド（６２ａ）が半導体基体（４１）の
一方の側縁に沿って複数個配置されているため、ゲート
パッド（６２ａ）に接続されるリード細線（２７）の配
線距離を短くしてリード細線（２７）の垂下を防止でき
る。 ２． ソースパッド（６１ａ）が半導体基体（４１）の
他方の側縁（４１ｂ）に沿って長手に延びているため、
同様にリード細線（２６）の配線距離を短縮してリード
細線（２６）の垂下を防止できる。 ３． 等間隔に配置された複数のゲートパッド（６２
ａ）の各々にゲートフィンガ（６２ｂ）を連結するの
で、ゲートフィンガ（６２ｂ）の抵抗成分を低減して、
高周波特性を改善できる。 ４． 複数個に分割したゲートパッド（６２ａ）の半導
体基体（４１）の上面に占める面積を比較的減少して、
ＭＯＳＦＥＴチップ（６０）の面積の増大を抑制でき
る。
０）を使用する絶縁ゲート形電界効果トランジスタ素子
は、以下の作用効果が得られる。 １． ゲートパッド（６２ａ）が半導体基体（４１）の
一方の側縁に沿って複数個配置されているため、ゲート
パッド（６２ａ）に接続されるリード細線（２７）の配
線距離を短くしてリード細線（２７）の垂下を防止でき
る。 ２． ソースパッド（６１ａ）が半導体基体（４１）の
他方の側縁（４１ｂ）に沿って長手に延びているため、
同様にリード細線（２６）の配線距離を短縮してリード
細線（２６）の垂下を防止できる。 ３． 等間隔に配置された複数のゲートパッド（６２
ａ）の各々にゲートフィンガ（６２ｂ）を連結するの
で、ゲートフィンガ（６２ｂ）の抵抗成分を低減して、
高周波特性を改善できる。 ４． 複数個に分割したゲートパッド（６２ａ）の半導
体基体（４１）の上面に占める面積を比較的減少して、
ＭＯＳＦＥＴチップ（６０）の面積の増大を抑制でき
る。
【００１７】図３及び図５は本発明の第２の実施の形態
を示す。図３に示すＭＯＳＦＥＴチップ（６０）では、
中央に配置されたゲートパッド（６２ａ）は、ワイヤを
その線径方向に押し潰してボンディングする相対的に大
きい面積のウェッジボンディング用のボンディングパッ
ドであり、両側に配置された２つのゲートパッド（６２
ａ）は、ワイヤ先端に加熱して形成したボール部を釘頭
状に押し潰してボンディングする相対的に小さい面積の
ボールボンディング用のボンディングパッドである。一
般に、接続面積の大きいウェッジボンディングの方が大
きなパッドを必要とする。
を示す。図３に示すＭＯＳＦＥＴチップ（６０）では、
中央に配置されたゲートパッド（６２ａ）は、ワイヤを
その線径方向に押し潰してボンディングする相対的に大
きい面積のウェッジボンディング用のボンディングパッ
ドであり、両側に配置された２つのゲートパッド（６２
ａ）は、ワイヤ先端に加熱して形成したボール部を釘頭
状に押し潰してボンディングする相対的に小さい面積の
ボールボンディング用のボンディングパッドである。一
般に、接続面積の大きいウェッジボンディングの方が大
きなパッドを必要とする。
【００１８】本実施の形態のＭＯＳＦＥＴチップ（６
０）では、第１の実施の形態での効果に加えて、図５及
び図６に示すようにアルミニウム製のリード細線（２
７）を使用したウェッジボンディングと、金又は銅製の
リード細線（２７）を使用したボールボンディングの両
方を利用できるため設計の自由度が増大する効果が得ら
れる。また、ウェッジボンディング用のゲートパッド
（６２ａ）を中央に配置し、ボールボンディング用のゲ
ートパッド（６２ａ）を両側に配置したので、半導体基
体（４１）の上面に占めるゲートパッド（６２ａ）の面
積の増大を抑えて、リード細線（２７）の垂下を有効に
防止することができる。
０）では、第１の実施の形態での効果に加えて、図５及
び図６に示すようにアルミニウム製のリード細線（２
７）を使用したウェッジボンディングと、金又は銅製の
リード細線（２７）を使用したボールボンディングの両
方を利用できるため設計の自由度が増大する効果が得ら
れる。また、ウェッジボンディング用のゲートパッド
（６２ａ）を中央に配置し、ボールボンディング用のゲ
ートパッド（６２ａ）を両側に配置したので、半導体基
体（４１）の上面に占めるゲートパッド（６２ａ）の面
積の増大を抑えて、リード細線（２７）の垂下を有効に
防止することができる。
【００１９】即ち、ウェッジボンディングでは比較的線
径の大きいアルミニウムワイヤを使用するため、配線距
離が長くても、金や銅を使用したボールボンディングに
比べてリード細線の垂下が生じ難い。従って、パッドの
面積の大きいウェッジボンディング用のパッドは、パッ
ドの占有面積の増大を抑えるため中央に１個のみ配置す
るのが望ましい。一方、ボールボンディングでは、比較
的線径の小さい金や銅を使用するため、配線距離が長く
なるとリード細線の垂下が生じ易い。従って、配線距離
が短くなるようにパッドを両側に配置するのが望まし
い。この目的のため、本実施の形態では下記の作用効果
が得られる。 １． ＭＯＳＦＥＴチップ（６０）とこれに電気的に接
線される電極（他の電子部品（７）や回路基板（８、
９）の電極、リード端子の電極等）との間隔が増大して
も、リード細線の垂下を防止することができる。 ２． 半導体基体（４１）の上面に占めるパッドの面積
の増大を最小限に抑えて、リード細線の垂下を良好に防
止できる。 ３． リード細線にアルミニウム等から成るウェッジボ
ンディングワイヤと金や銅から成るボールボンディング
ワイヤの両方を適宜使用することができ、ハイブリッド
ＩＣ等の絶縁ゲート形電界効果トランジスタ素子の設計
自由度が増大する。
径の大きいアルミニウムワイヤを使用するため、配線距
離が長くても、金や銅を使用したボールボンディングに
比べてリード細線の垂下が生じ難い。従って、パッドの
面積の大きいウェッジボンディング用のパッドは、パッ
ドの占有面積の増大を抑えるため中央に１個のみ配置す
るのが望ましい。一方、ボールボンディングでは、比較
的線径の小さい金や銅を使用するため、配線距離が長く
なるとリード細線の垂下が生じ易い。従って、配線距離
が短くなるようにパッドを両側に配置するのが望まし
い。この目的のため、本実施の形態では下記の作用効果
が得られる。 １． ＭＯＳＦＥＴチップ（６０）とこれに電気的に接
線される電極（他の電子部品（７）や回路基板（８、
９）の電極、リード端子の電極等）との間隔が増大して
も、リード細線の垂下を防止することができる。 ２． 半導体基体（４１）の上面に占めるパッドの面積
の増大を最小限に抑えて、リード細線の垂下を良好に防
止できる。 ３． リード細線にアルミニウム等から成るウェッジボ
ンディングワイヤと金や銅から成るボールボンディング
ワイヤの両方を適宜使用することができ、ハイブリッド
ＩＣ等の絶縁ゲート形電界効果トランジスタ素子の設計
自由度が増大する。
【００２０】本発明の実施の形態は変更が可能である。
例えば、ゲートパッド（６２ａ）と同様に、ソースパッ
ド（６１ａ）も複数個に分割してもよい。図１に示すＭ
ＯＳＦＥＴチップ（６０）において、図４のように中央
のゲートパッド（６２ａ）を省略することもできる。
例えば、ゲートパッド（６２ａ）と同様に、ソースパッ
ド（６１ａ）も複数個に分割してもよい。図１に示すＭ
ＯＳＦＥＴチップ（６０）において、図４のように中央
のゲートパッド（６２ａ）を省略することもできる。
【００２１】
【発明の効果】前記のように、本発明では、リード細線
の垂下を防止できるので、信頼性の高い絶縁ゲート形電
界効果トランジスタ素子を製造することができる。ま
た、ゲートフィンガの抵抗成分を低減して、絶縁ゲート
形電界効果トランジスタ素子の高周波特性を改善でき、
面積の増大を抑制することができる。
の垂下を防止できるので、信頼性の高い絶縁ゲート形電
界効果トランジスタ素子を製造することができる。ま
た、ゲートフィンガの抵抗成分を低減して、絶縁ゲート
形電界効果トランジスタ素子の高周波特性を改善でき、
面積の増大を抑制することができる。
【図１】 本発明によるＭＯＳＦＥＴチップの拡大平面
図
図
【図２】 図１に示すＭＯＳＦＥＴチップを使用したハ
イブリッドＩＣの平面図
イブリッドＩＣの平面図
【図３】 本発明によるＭＯＳＦＥＴチップの他の実施
の形態を示す拡大平面図
の形態を示す拡大平面図
【図４】 本発明によるＭＯＳＦＥＴチップの別の実施
の形態を示す拡大平面図
の形態を示す拡大平面図
【図５】 アルミニウム製のリード細線を使用したハイ
ブリッドＩＣの平面図
ブリッドＩＣの平面図
【図６】 金製のリード細線を使用したハイブリッドＩ
Ｃの平面図
Ｃの平面図
【図７】 従来のハイブリッドＩＣの平面図
【図８】 従来のＭＯＳＦＥＴチップの平面図
【図９】 従来のＭＯＳＦＥＴチップの断面図
（４１）・・半導体基体、 （４１ａ）・・一方の側
縁、 （４１ｂ）・・他方の側縁、 （６０）・・絶縁
ゲート形電界効果トランジスタ素子（ＭＯＳＦＥＴチッ
プ）、 （６１）・・ソース電極、 （６１ａ）・・ソ
ースパッド、 （６１ｂ）・・ソースフィンガ、 （６
２）・・ゲート電極、 （６２ａ）・・ゲートパッド、
（６２ｂ）・・ゲートフィンガ、 （６２ｃ）・・パ
ッド連結部、
縁、 （４１ｂ）・・他方の側縁、 （６０）・・絶縁
ゲート形電界効果トランジスタ素子（ＭＯＳＦＥＴチッ
プ）、 （６１）・・ソース電極、 （６１ａ）・・ソ
ースパッド、 （６１ｂ）・・ソースフィンガ、 （６
２）・・ゲート電極、 （６２ａ）・・ゲートパッド、
（６２ｂ）・・ゲートフィンガ、 （６２ｃ）・・パ
ッド連結部、
Claims (6)
- 【請求項１】 半導体基体（４１）と、該半導体基体
（４１）の上面に形成されたソース電極（６１）及びゲ
ート電極（６２）と、前記半導体基体（４１）の下面に
形成されたドレイン電極とを備えた絶縁ゲート形電界効
果トランジスタ素子において、 前記ソース電極（６１）は、前記半導体基体（４１）の
一方の側縁（４１ａ）に対向する他方の側縁（４１ｂ）
に沿って長手に延びる長方形の平面形状を有するソース
パッド（６１ａ）と、一端で前記ソースパッド（６１
ａ）が電気的に接続された複数本のソースフィンガ（６
１ｂ）とを備え、 前記ゲート電極（６２）は、前記半導体基体（４１）の
一方の側縁に沿って相互に離間して配置された複数個の
ゲートパッド（６２ａ）と、一端で前記ゲートパッド
（６２ａ）がそれぞれ電気的に接続され且つ前記ソース
フィンガ（６１ｂ）と並行して配置された複数本のゲー
トフィンガ（６２ｂ）と、前記半導体基体（４１）の一
方の側縁（４１ａ）に並行して延伸して複数のゲートパ
ッド（６２ａ）を電気的に接続するパッド連結部（６２
ｃ）とを備えたことを特徴とする絶縁ゲート形電界効果
トランジスタ素子。 - 【請求項２】 前記ソースフィンガ（６１ｂ）は前記半
導体基体（４１）の他方の側縁（４１ｂ）側から一方の
側縁（４１ａ）に向かって延び、前記ゲートフィンガ
（６２ｂ）は前記半導体基体（４１）の一方の側縁（４
１ａ）から他方の側縁（４１ｂ）側に向かって延び、前
記ソース電極（６１）のソースフィンガ（６１ｂ）と前
記ゲート電極（６２）のゲートフィンガ（６２ｂ）は、
相互に噛み合うように前記ゲートフィンガ（６２ｂ）の
両側に前記ソースフィンガ（６１ｂ）が配置され、ソー
ス電極（６１）及びゲート電極（６２）は、それぞれ全
体として櫛歯形状を有する請求項１に記載の絶縁ゲート
形電界効果トランジスタ素子。 - 【請求項３】 前記ソースパッド（６１ａ）の長手方向
の両端は前記ゲートパッド（６２ａ）のうち両側に配置
されたゲートパッド（６２ａ）の端面の延長線上に位置
する請求項１又は２のいずれかに記載の絶縁ゲート形電
界効果トランジスタ素子。 - 【請求項４】 中央に配置された前記ゲートパッド（６
２ａ）は、大きい面積を有し、両側に配置された２つの
前記ゲートパッド（６２ａ）は、相対的に小さい面積を
有する請求項１〜３のいずれか１項に記載の絶縁ゲート
形電界効果トランジスタ素子。 - 【請求項５】 前記ソースパッド（６１ａ）は複数個に
分割された請求項１〜４のいずれか１項に記載の絶縁ゲ
ート形電界効果トランジスタ素子。 - 【請求項６】 中央の前記ゲートパッド（６２ａ）を省
略した請求項１〜５のいずれか１項に記載の絶縁ゲート
形電界効果トランジスタ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139988A JPH11340455A (ja) | 1998-05-21 | 1998-05-21 | 絶縁ゲート形電界効果トランジスタ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139988A JPH11340455A (ja) | 1998-05-21 | 1998-05-21 | 絶縁ゲート形電界効果トランジスタ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340455A true JPH11340455A (ja) | 1999-12-10 |
Family
ID=15258333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10139988A Pending JPH11340455A (ja) | 1998-05-21 | 1998-05-21 | 絶縁ゲート形電界効果トランジスタ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340455A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1460689A3 (en) * | 2003-03-17 | 2005-07-20 | Analog Power Intellectual Properties Limited | Electronic devices |
| JP2005209828A (ja) * | 2004-01-22 | 2005-08-04 | Sanyo Electric Co Ltd | 半導体装置 |
| CN100372127C (zh) * | 2003-12-01 | 2008-02-27 | 三洋电机株式会社 | 半导体装置 |
| DE102007020248A1 (de) * | 2007-04-30 | 2008-11-06 | Infineon Technologies Ag | Vertikaler Leistungstransistor und Verfahren zur Herstellung eines vertikalen Leistungstransistors |
-
1998
- 1998-05-21 JP JP10139988A patent/JPH11340455A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1460689A3 (en) * | 2003-03-17 | 2005-07-20 | Analog Power Intellectual Properties Limited | Electronic devices |
| US6963140B2 (en) | 2003-03-17 | 2005-11-08 | Analog Power Intellectual Properties | Transistor having multiple gate pads |
| CN100372127C (zh) * | 2003-12-01 | 2008-02-27 | 三洋电机株式会社 | 半导体装置 |
| JP2005209828A (ja) * | 2004-01-22 | 2005-08-04 | Sanyo Electric Co Ltd | 半導体装置 |
| DE102007020248A1 (de) * | 2007-04-30 | 2008-11-06 | Infineon Technologies Ag | Vertikaler Leistungstransistor und Verfahren zur Herstellung eines vertikalen Leistungstransistors |
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