JPH11340464A

JPH11340464A - Ｍｏｓ型半導体装置

Info

Publication number: JPH11340464A
Application number: JP12930999A
Authority: JP
Inventors: Hitoshi Mitani; 仁三谷
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-05-10
Filing date: 1999-05-10
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】短チャネル効果を確実に抑え、信頼性の高い
高集積度ＭＯＳ型半導体装置を得る。【解決手段】ゲート電極１３が形成されたｐ型の半導
体基板１１の上に酸化膜を被着させた後、半導体基板１
１にｐ型不純物を注入して、ｐ^＋領域を形成する。次
に、酸化膜の上にＢＰＳＧからなるリフロー膜を形成
し、酸化膜とリフロー膜とを異方性エッチングして、ゲ
ート電極１３の側壁側に所定のプロファイルを有するス
ペーサ１５を形成し、ｎ型不純物をイオン注入する。ス
ペーサ１５下においては、スペーサ１５の厚さに対応し
た不純物プロファイルが得られ、ｐ型不純物が注入され
た領域のうち、ｎ型不純物が到達しない領域が残されて
ｐ^＋ポケット領域１６ａが形成される。このｐ^＋ポケッ
ト領域１６ａは、ソース領域１４、ドレイン領域１４か
らゲート電極１３直下への空乏層の張出しを抑える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＬＤＤ（Lightl
y Doped Drain）構造のソース・ドレインを有するＭＯ
Ｓ型半導体装置に関する。

【０００２】

【従来の技術】近年のＭＯＳメモリの高集積化の要求に
伴って、ＭＯＳＦＥＴにおいては、ゲート長（チャネル
長）の短縮化が求められている。ところが、チャネル長
を短くして行くと、チャネル領域での電界強度が増加
し、ドレイン近傍でホットエレクトロンが生じ、これが
ゲート酸化膜中にトラップされたりする結果、しきい電
圧の変動等の特性劣化を引き起こす。また、チャネル長
の短縮化によって、ドレインとソースからの空乏層がゲ
ート直下に張り出して、チャネル部の電位障壁が下がる
結果、しきい電圧が下がり、ドレイン−ソース耐圧が悪
化する。こうしたホットエレクトロンの問題を含めたチ
ャネル長の短縮化に伴う種々の不都合な効果（以下一括
して、短チャネル効果という）を抑制するために、セル
フアラインポケットイオン注入（Self-aligned Pocket
Implantation）技術を用いて製造されたＬＤＤ構造のＭ
ＯＳＦＥＴが提案されている。これは、ソース・ドレイ
ン−チャネル界面での電界強度を緩和し、かつ、耐圧を
向上させるために、ゲート近傍の低濃度不純物領域とこ
れに隣接する高濃度不純物領域とから構成されたソース
・ドレイン領域に接するゲート近傍の領域に選択的にイ
オン注入を行い、ｐ型（又はｎ型）の不純物領域（ポケ
ット領域）を形成する技術である。

【０００３】例えば、ｎチャネルＭＯＳＦＥＴを製造す
るには、図５（ａ）に示すように、まず、ｐ型の半導体
基板１０１上にゲート酸化膜１０２を形成し、さらにこ
の上にポリシリコンからなるパターンニングされたゲー
ト電極１０３を形成する。次に、イオン注入法を用い
て、ゲート電極１０３をマスクとして、ｎ型不純物イオ
ンによって、半導体基板１０１表面近傍の領域にｎ⁻領
域１０４を、ｐ型不純物イオンによって、ｎ⁻領域１０
４の下側にｐ^＋領域１０５を形成する。次に、同図
（ｂ）に示すように、ＣＶＤによってゲート電極１０３
及び露出しているゲート酸化膜１０２の上からシリコン
酸化膜を堆積させ、この後、ドライエッチング法によっ
て異方性エッチングしてゲート電極１０３の側壁側にス
ペーサ１０６を形成する。次に、このスペーサ１０６と
ゲート電極１０３とをマスクとして、イオン注入法を用
いて、ｎ型不純物を注入して、半導体基板１０１表面近
傍の領域にｎ^＋領域１０７、ｎ領域１０８を形成する。
ここで、ｐ^＋領域１０５のうち、ｎ⁻領域１０４下の領
域が、ドレイン・ソース領域からの空乏層の張り出しを
抑え、しきい電圧の降下を抑制する。

【０００４】しかしながら、上述した工程において、ｎ
⁻領域１０４は、同一のマスクを用いてｎ型不純物及び
ｐ型不純物が注入されることによって形成されるため
に、スペーサ１０６下のｎ⁻領域１０４の不純物濃度を
最適に制御することが困難であり、かつ、安定性も悪い
という欠点がある。また、ｎ領域１０８下のｐ^＋領域１
０５付近においては、ｎ型不純物濃度とｐ型不純物濃度
との間の差が大きいため、この部分における耐圧やリー
ク特性が悪化するという問題点がある。

【０００５】そこで、これらの問題を解消する手段とし
て、特開平６−３２６１２３号公報の半導体装置の製造
方法が提案されている。同公報記載の製造技術では、ま
ず、図６（ａ）に示すように、半導体基板２０１上に、
ゲート酸化膜２０２を形成し、この上にポリシリコン膜
２０３ａとシリコン酸化膜２０３ｂとからなるパターン
ニングされたゲート電極２０３を形成する。次に、イオ
ン注入法を用いて、ゲート電極２０３をマスクとして、
ｎ型不純物イオンによって、半導体基板２０１表面近傍
の領域にｎ⁻低濃度不純物領域２０４を形成する。この
際、ＬＡＴＩ（Large Angle Tilt Implantation）技術
により、ｎ⁻低濃度不純物領域２０４をゲート電極２０
３にオーバラップさせる。

【０００６】次に、同図（ｂ）に示すように、ＣＶＤ法
によってゲート電極２０３及び露出しているゲート酸化
膜２０２の上からシリコン酸化膜を堆積させ、この後、
ドライエッチング法によって異方性エッチングしてゲー
ト電極２０３の側壁側にスペーサ２０５を形成する。次
に、このスペーサ２０５とゲート電極２０３とをマスク
として、イオン注入法を用いて、半導体基板２０１表面
近傍の領域にｎ^＋高濃度不純物領域２０６を形成する。
さらに、図７（ｃ）に示すように、ＣＶＤ法によってポ
リシリコンを堆積させた後、ドライエッチング法によっ
てエッチバックすることにより、ソースドレイン領域の
形成部にのみ残存させてポリシリコン膜２０７を形成す
る。次に、同図（ｄ）に示すように、スペーサ２０５を
選択的に除去し、この除去された箇所の直下の半導体基
板２０１表面近傍にのみｐ型不純物イオンを注入して、
ｐ^＋ポケット領域２０８を形成する。このようにして、
ｐ^＋ポケット領域２０８が必要な箇所のみに設けられた
ＬＤＤ構造のＭＯＳＦＥＴを得ることができる。ここ
で、同図中のｎ⁻低濃度不純物領域２０４のｐ^＋ポケッ
ト領域２０８の真上の領域の不純物濃度は、最初に注入
されるｎ型不純物イオンによる不純物濃度とｐ^＋ポケッ
ト領域２０８の形成時に注入されるｐ型不純物イオンに
よる不純物濃度との差によって容易に設定できる。ま
た、ｎ^＋高濃度不純物領域２０６の底部の領域におい
て、耐圧やリーク特性がｐ^＋ポケット領域２０８によっ
て悪化することはない。

【０００７】

【発明が解決しようとする課題】しかしながら、上記公
報記載のＭＯＳ型半導体装置の製造方法では、ゲート電
極２０３が多層構造であり、かつ、高さが必要であるた
めに、そのパターニングが困難であるという欠点があ
る。また、ポリシリコン膜２０７の形成及び除去の際の
制御が困難であり、かつ、スペーサ２０５を選択的に除
去する際に、ゲート電極２０３等の形状に影響を与えて
しまう。それ故、製造工程が複雑になってコストが嵩む
上に歩留まりが悪くなって信頼性が低下してしまうとい
う問題点がある。

【０００８】この発明は、上述の事情に鑑みてなされた
もので、短チャネル効果を確実に抑え、信頼性の高いＭ
ＯＳ型半導体装置を得ることを目的としている。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係るＭＯＳ型半導体装置は、
第１導電型の半導体基板上に形成されたゲート酸化膜
と、該ゲート酸化膜の上に形成されたゲート電極と、該
ゲート電極の側壁に、なだらかな傾斜を有する絶縁膜の
スペーサと、該ゲート電極の左右の上記半導体基板中に
ソース及びドレインとして設けられた高濃度の第２導電
型の不純物ドープト領域と、該高濃度の第２導電型の不
純物ドープト領域からチャネル領域側に延出した低濃度
の第２導電型の不純物ドープト領域と、該低濃度の第２
導電型の不純物ドープト領域の下方に形成された高濃度
の第１導電型のポケット層とを備えてなると共に、上記
高濃度の第２導電型の不純物ドープト領域、上記低濃度
の第２導電型の不純物ドープト領域及び上記高濃度の第
１導電型のポケット層は、上記絶縁膜のスペーサ形成後
に同時に行われた第２導電型の不純物のイオン注入によ
り、同時形成されたものであることを特徴としている。

【００１０】また、請求項２記載の発明に係るＭＯＳ型
半導体装置は、第１導電型の半導体基板上に形成された
ゲート酸化膜と、該ゲート酸化膜の上に形成されたゲー
ト電極と、該ゲート電極の側壁に、なだらかな傾斜を有
する絶縁膜のスペーサと、該ゲート電極の左右の上記半
導体基板中にソース及びドレインとして設けられた高濃
度の第２導電型の不純物ドープト領域と、該高濃度の第
２導電型の不純物ドープト領域からチャネル領域側に延
出した低濃度の第２導電型の不純物ドープト領域と、該
低濃度の第２導電型の不純物ドープト領域の下方に形成
された高濃度の第１導電型のポケット層とを備えてなる
と共に、上記高濃度の第２導電型の不純物ドープト領
域、上記低濃度の第２導電型の不純物ドープト領域及び
上記高濃度の第１導電型のポケット層にわたる上記第２
導電型の不純物の濃度分布は、上記第２導電型の不純物
のイオン注入が、上記絶縁膜のスペーサ形成後に行わ
れ、かつ、上記低濃度の第２導電型の不純物ドープト領
域及び上記高濃度の第１導電型のポケット層のそれぞれ
の形成予定領域に対して同時に行われた場合に現れる様
相を概略呈していることを特徴としている。

【００１１】

【作用】この発明の構成によれば、前記ゲート電極と、
該ゲート電極の側壁に形成された、なだらかな傾斜を有
する前記スペーサとを自己整合性マスクとして、前記半
導体基板中に第２導電型の不純物イオンを注入するの
で、高濃度不純物ドープト領域、低濃度不純物ドープト
領域、ポケット領域等を同時に形成できる。それゆえ、
イオン注入工程が少ない分、安価に製造できる半導体装
置を実現できる。また、ポケット領域のみの条件を独立
に制御することができるので、不純物プロファイルを容
易に最適化できる。また、ポケット領域を形成すること
によって拡散層の耐圧やリーク特性の悪化が招くことも
ない。しかも、困難な工程を含まず、また、工程数も抑
えられているので、コストを低減させ、歩留まりも向上
させることができる。

【００１２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例図１は、この発明の第１実施例であるＭＯＳＦＥＴの積
層構成を示す部分断面図、また、図２及び図３は、同Ｍ
ＯＳＦＥＴの製造方法を工程順に説明するための部分断
面図である。この例のＭＯＳＦＥＴ１は、図１に示すよ
うに、ｐ型の半導体基板１１上にゲート酸化膜１２を介
してゲート電極１３が設けられ、半導体基板１１中のゲ
ート電極１３の両側には、ｎ型のソース領域１４、ドレ
イン領域１４が対称に形成され、かつ、ゲート電極１３
の側壁に設けられたスペーサ１５下のソース領域１４、
ドレイン領域１４内に、電界強度を緩和するための低濃
度のｎ⁻領域Ａ，Ａを有し、ｎ⁻領域Ａ，Ａ下には、ソ
ース領域１４、ドレイン領域１４からゲート電極１３直
下への空乏層の張出しを抑えるためのｐ^＋ポケット領域
１６ａ，１６ａが形成されて短チャネル効果を抑制する
構造を備え、素子領域以外には素子分離領域１７，１７
が形成され、ゲート電極１３等が形成された半導体基板
１１の上に、保護のためのパッシベーション膜１８が被
着され、さらにアルミニウムの蒸着による配線層１９が
形成されて概略構成されている。なお、このＭＯＳＦＥ
Ｔ１は、動作状態ではゲート電極１３下の半導体基板１
１表面にｎチャネルが形成される。

【００１３】次に、図２及び図３を参照して、上記構成
のＭＯＳＦＥＴ１の製造方法を工程順に説明する。ま
ず、図２（ａ）に示すように、ｐ型の半導体基板１１表
面にゲート酸化膜１２を形成し、さらにこの上に、厚さ
が略１５０ｎｍのポリシリコン層からなるパターンニン
グされたゲート電極１３を形成する。次に、略３０ｎｍ
の厚さの酸化膜２０を減圧ＣＶＤ法によって被着させ
る。次に、同図（ｂ）に示すように、イオン注入法によ
って、半導体基板１１の表面付近にｐ型不純物Ｂを注入
して、ｐ^＋領域１６を形成する。ここで、ｐ型不純物Ｂ
としてボロンを、略５×１０^１２ｃｍ^−２のドーズ量
で、略１０ｋｅＶの加速エネルギでイオン注入する。な
お、このｐ^＋領域１６は、ゲート電極１３と、ゲート電
極１３の側壁に形成された酸化膜２０とによってマスク
されてイオン注入されて形成されるので、同図に示すよ
うに、ゲート電極１３直下の領域の外側にオフセットし
て形成される。

【００１４】次に、同図（ｃ）に示すように、ＣＶＤ法
によってＢＰＳＧ（Borophpsho Sillicate Glass）を酸
化膜２０の上に堆積させた後、略９００℃の温度で軟化
させてリフローさせ、リフロー膜２１を形成する。ここ
で、略９００℃の温度で略２０分間のアニールを窒素雰
囲気中で行う。この際、同図に示すように、ｐ^＋領域１
６は熱拡散によってやや拡がる。次に、図３（ｄ）に示
すように、酸化膜２０とリフロー膜２１とに対して、異
方性エッチング法を用いたエッチバックを施して、ゲー
ト電極１３の側壁側に、ゲート電極１３の厚さ以下の、
リフローによって形成されたリフロー膜２１のリフロー
形状に対応したなだらかな傾斜面を有するスペーサ１５
を形成する。ここで、スペーサ１５の傾斜面の形状は、
後の工程でｐ型半導体基板１１にｎ型不純物Ｃがイオン
注入されることとなる領域のうち、スペーサ１５下にお
いて所望のプロファイルが得られるように略対応させて
おく。次に、同図（ｅ）に示すように、イオン注入法に
よって、ｐ型半導体基板１１にｎ型不純物Ｃを注入し
て、ｎ領域１４ａ、ｎ^＋領域１４ｂ，１４ｃ、ｐ^＋ポケ
ット領域１６ａを形成する。この際、ｎ型不純物Ｃとし
て砒素イオンを、略２×１０^１３ｃｍ^−２のドーズ量
で、略４０ｋｅＶの加速エネルギでイオン注入する。こ
れらドーズ量や加速エネルギのイオン注入条件は、例え
ば、ｎ領域１４ａのうちｐ^＋ポケット領域１６ａの真上
の領域（図１中、ｎ⁻領域Ａの部分）が所望のｎ型不純
物濃度となるように設定される。加速エネルギは、注入
されるｎ型不純物Ｃがゲート電極１３を貫通しない程度
のエネルギに設定される。

【００１５】ここで、ｎ型不純物Ｃが注入される領域の
うち、スペーサ１５下のプロファイル、スペーサ１５の
プロファイル（傾斜面の形状）に略対応したなだらかな
面であるので、先の工程でｐ型不純物Ｂが注入された領
域のうちスペーサ１５下の領域は、このまま残って上記
ｐ^＋ポケット領域１６ａとなる。このｐ^＋ポケット領域
１６ａは、短チャネル効果によってゲート電極１３直下
へソースドレイン領域から張り出してくる空乏層を抑え
る働きをする。また、同図中、ｎ^＋領域１４ｂ（ソース
・ドレイン領域１４の下部）において、ｎ型不純物Ｃの
飛程距離は、ｐ型不純物Ｂの飛程距離よりも長く設定さ
れており、これによって、上記領域において所定の厚さ
を有したｎ^＋領域１４ｂが形成される。

【００１６】この後、ＣＶＤ法によって全面にパッシベ
ーション膜１８が被着され、熱処理によって平坦化さ
れ、ソース・ドレイン領域１４上の所定の箇所にコンタ
クトホールが開口され、さらに、アルミニウムの蒸着に
よって配線層１９が形成されてＭＯＳＦＥＴを得る。

【００１７】このように、この例の構成によれば、スペ
ーサ１５を形成する際に、スペーサ１５のプロファイル
（傾斜面の形状）を、ｐ型半導体基板１１のｎ型不純物
Ｃが注入されることとなる領域のスペーサ１５下のプロ
ファイル（境界面の形状）が所望のプロファイルとなる
ように予め略対応させておくことができるので、所望の
位置に所望の濃度分布を持たせたｐ^＋ポケット領域１６
ａを容易に形成し、短チャネル効果を確実に抑制するこ
とができる。また、ｐ^＋ポケット領域１６ａのみの条件
を独立に制御することができるので、不純物プロファイ
ルを容易に最適化できる。また、ソース・ドレイン領域
１４においては、深さ方向への不純物濃度は穏やかであ
るので、耐圧やリーク特性の悪化を招くこともない。し
かも、困難な工程を含まず、また、工程数も抑えられて
いるので、コストを低減させ、歩留まりも向上させるこ
とができる。

【００１８】◇第２実施例図４は、この発明の第２実施例であるＭＯＳＦＥＴの製
造方法を説明するための部分断面図である。この第２実
施例が上述の第１実施例と大きく異なるところは、ｐ^＋
ポケット領域１６ａを形成した後に、さらにｎ型不純物
Ｄをイオン注入する工程を加えた点である。これ以外は
第１実施例と略同一であるのでその説明を簡略にする。
図４に示すように、図３（ｅ）に示すｐ^＋ポケット領域
形成工程の後に、さらに、イオン注入法によって、ｐ型
半導体基板１１にｎ型不純物Ｄを注入して、ｎ ^＋領域１
４ｄ，１４ｅを形成する。ここで、ｎ型不純物Ｄとして
砒素を、略１×１０^１３ｃｍ^−２のドーズ量で、略１５
ｋｅＶの加速エネルギでイオン注入する。この例では、
上記加速エネルギは、スペーサ１５の高さの２分の１を
貫通しないエネルギに設定されているが、スペーサ１５
の下方の領域の不純物プロファイル調整を目的として任
意に設定することが可能である。

【００１９】この第２実施例の構成によっても、上述し
た第１実施例と略同様の効果を得ることができる。加え
て、さらなるイオン注入を行うことによって、ｐ^＋ポケ
ット領域１６ａ以外のｐ型不純物Ｂが注入された領域に
おけるｐ型不純物Ｂの影響を低減させることができる。
また、ｐ^＋ポケット領域１６ａ以外のｐ型不純物Ｂが注
入された領域を完全に中和するようにイオン注入を行う
ことによって、最適な不純物プロファイルを得ることが
できる。

【００２０】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、上述した
実施例では、リフロー膜として二酸化シリコンとリンガ
ラスとボロンガラスとからなるＢＰＳＧを用いたが、亜
鉛ガラスや砒素ガラス等であっても良い。また、ｎチャ
ネルＭＯＳＦＥＴに限らず、導電型を反対にすれば、ｐ
チャネルＭＯＳＦＥＴを得ることができる。

【００２１】

【発明の効果】以上説明したように、この発明の構成に
よれば、ゲート電極と、該ゲート電極の側壁に形成され
た、なだらかな傾斜を有する前記スペーサとを自己整合
性マスクとして、前記半導体基板中に第２導電型の不純
物イオンを注入するので、高濃度不純物ドープト領域、
低濃度不純物ドープト領域、ポケット領域等を同時に形
成できる。それゆえ、イオン注入工程が少ない分、安価
な半導体装置を実現できる。また、ポケット領域のみの
条件を独立に制御することができるので、不純物プロフ
ァイルを容易に最適化できる。また、ポケット領域を形
成することによって拡散層の耐圧やリーク特性の悪化が
招くこともない。しかも、困難な工程を含まず、また、
工程数も抑えられているので、コストを低減させ、歩留
まりも向上させることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例であるＭＯＳＦＥＴの積
層構成を概略示す部分断面図である。

【図２】同ＭＯＳＦＥＴの製造方法を工程順に説明する
ための部分断面図である。

【図３】同ＭＯＳＦＥＴの製造方法を工程順に説明する
ための部分断面図である。

【図４】この発明の第２実施例であるＭＯＳＦＥＴの製
造方法を説明するための部分断面図である。

【図５】従来技術を説明するための説明図である。

【図６】従来技術を説明するための説明図である。

【図７】従来技術を説明するための説明図である。

【符号の説明】

１ＭＯＳＦＥＴ（ＭＯＳ型半導体装置）１１半導体基板１２ゲート酸化膜１３ゲート電極１４ソース領域、ドレイン領域１５スペーサ１６ａｐ^＋ポケット領域（ポケット領域）２０酸化膜（第１の絶縁膜）２１リフロー膜（第２の絶縁膜）Ｂｐ型不純物（第１導電型の不純物）Ｃ，Ｄｎ型不純物（第２導電型の不純物）

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板上に形成された
ゲート酸化膜と、該ゲート酸化膜の上に形成されたゲート電極と、該ゲート電極の側壁に、なだらかな傾斜を有する絶縁膜
のスペーサと、該ゲート電極の左右の前記半導体基板中にソース及びド
レインとして設けられた高濃度の第２導電型の不純物ド
ープト領域と、該高濃度の第２導電型の不純物ドープト領域からチャネ
ル領域側に延出した低濃度の第２導電型の不純物ドープ
ト領域と、該低濃度の第２導電型の不純物ドープト領域の下方に形
成された高濃度の第１導電型のポケット層とを備えてな
ると共に、前記高濃度の第２導電型の不純物ドープト領域、前記低
濃度の第２導電型の不純物ドープト領域及び前記高濃度
の第１導電型のポケット層は、前記絶縁膜のスペーサ形
成後に同時に行われた第２導電型の不純物のイオン注入
により、同時形成されたものであることを特徴とするＭ
ＯＳ型半導体装置。
【請求項２】第１導電型の半導体基板上に形成された
ゲート酸化膜と、該ゲート酸化膜の上に形成されたゲート電極と、該ゲート電極の側壁に、なだらかな傾斜を有する絶縁膜
のスペーサと、該ゲート電極の左右の前記半導体基板中にソース及びド
レインとして設けられた高濃度の第２導電型の不純物ド
ープト領域と、該高濃度の第２導電型の不純物ドープト領域からチャネ
ル領域側に延出した低濃度の第２導電型の不純物ドープ
ト領域と、該低濃度の第２導電型の不純物ドープト領域の下方に形
成された高濃度の第１導電型のポケット層とを備えてな
ると共に、前記高濃度の第２導電型の不純物ドープト領域、前記低
濃度の第２導電型の不純物ドープト領域及び前記高濃度
の第１導電型のポケット層にわたる前記第２導電型の不
純物の濃度分布は、前記第２導電型の不純物のイオン注
入が、前記絶縁膜のスペーサ形成後に行われ、かつ、前
記低濃度の第２導電型の不純物ドープト領域及び前記高
濃度の第１導電型のポケット層のそれぞれの形成予定領
域に対して同時に行われた場合に現れる様相を概略呈し
ていることを特徴とするＭＯＳ型半導体装置。