JPH11340806A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 スタンバイ時においてＭＯＳＦＥＴのゲート
酸化膜に印加される電圧を小さくし、スタンバイ電流判
定のためのＩｄｄＱ試験等を容易に実施できるようにす
る。 【解決手段】 論理回路部ＬＣのＣＭＯＳ論理ゲートを
構成するＰチャンネルＭＯＳＦＥＴＰ１のソースと電源
電圧ＶＣＣとの間に、そのゲート電位ＶＰが、通常動作
時は電源電圧ＶＣＣより絶対値の大きな第１の電位とさ
れ、待機時には電源電圧ＶＣＣと同電位又は電源電圧Ｖ
ＣＣより絶対値の小さな第２の電位とされるＮチャンネ
ルＭＯＳＦＥＴＮ５１を設けるとともに、ＣＭＯＳ論理
ゲートを構成するＮチャンネルＭＯＳＦＥＴＮ１のソー
スと接地電位ＶＳＳとの間に、そのゲート電位ＶＭが、
通常動作時は接地電位ＶＳＳより低い負電位の第３の電
位とされ、待機時には接地電位ＶＳＳと同電位又は接地
電位ＶＳＳよりやや高い第４の電位とされるＰチャンネ
ルＭＯＳＦＥＴＰ５１を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、ＣＭＯＳ論理ゲートを基本素子とす
る論理回路を含むシングルチップマイクロコンピュータ
等ならびにその高速化及び低消費電力化に利用して特に
有効な技術に関する。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるいわ
ゆるＣＭＯＳ（相補型ＭＯＳ）論理ゲートをその基本素
子とする論理回路があり、このような論理回路を含むシ
ングルチップマイクロコンピュータ（以下、単にマイク
ロコンピュータと略称する）等の半導体集積回路装置が
ある。

【０００３】一方、近年における半導体集積回路の微細
化・高集積化技術の進歩は目覚ましく、マイクロコンピ
ュータ等もその恩恵を受けて大規模化の一途にある。ま
た、半導体集積回路の微細化にともなう素子の耐圧破壊
を防止し、大規模化されたマイクロコンピュータ等の低
消費電力化を図るために動作電源の低電圧化が進みつつ
あり、例えば＋３．３Ｖ（ボルト）又は＋２．５Ｖとい
った絶対値の小さな電源電圧ＶＣＣを動作電源とするマ
イクロコンピュータ等も開発されつつある。しかしなが
ら、半導体集積回路の微細化は、必ずしもＭＯＳＦＥＴ
のしきい値電圧の低減に寄与せず、動作電源の低電圧化
は、その一方でＭＯＳＦＥＴの動作電流を小さくしてマ
イクロコンピュータ等の高速動作の妨げとなる。

【０００４】これに対処するため、ＭＯＳＦＥＴのしき
い値電圧を小さくして、ＣＭＯＳ論理ゲートの高速動作
を確保する方法もあるが、ＭＯＳＦＥＴのしきい値電圧
が小さくなると例えば待機時（３２ＫＨｚ程度の低速動
作時あるいはスタンバイモード時）におけるＣＭＯＳ論
理ゲートのリーク電流が大きくなり、マイクロコンピュ
ータ等の待機時の消費電力が大きくなる。したがって、
近年のマイクロコンピュータ等では、通常動作時はＭＯ
ＳＦＥＴの基板電圧を浅くし、そのしきい値電圧を小さ
くして高速動作を優先し、待機時つまりスタンバイモー
ド時には、ＭＯＳＦＥＴの基板電圧を深くし、そのしき
い値電圧を大きくして低消費電力化を優先するいわゆる
ＶＴ（Ｖａｒｉａｂｌｅ Ｔｈｒｅｓｈｏｌｄ−ｖｏｌ
ｔａｇｅ）方式や、ＣＭＯＳ論理ゲートの電源供給経路
にしきい値電圧の大きなＭＯＳＦＥＴを設け、待機時に
はこのＭＯＳＦＥＴを介してＣＭＯＳ論理ゲートに動作
電源を供給するいわゆるＭＴ（Ｍｕｌｔｉ−Ｔｈｒｅｓ
ｈｏｌｄ）方式をとるケースが多くなりつつある。

【０００５】ＶＴ方式及びＭＴ方式については、例え
ば、『日経マイクロデバイス』１９９６年８月号の第５
０頁〜第６６頁に記載されている。

【０００６】

【発明が解決しようとする課題】ところが、上記ＶＴ方
式をとった場合、比較的大規模の基板電圧発生回路が必
要となり、マイクロコンピュータ等の所要素子数が増大
するとともに、基板電圧が待機時に深くされることで、
基板電圧発生回路の待機時における消費電力が無視でき
なくなり、マイクロコンピュータ等の待機時における消
費電力を思うように低減できない。また、例えばＮチャ
ンネルＭＯＳＦＥＴのしきい値電圧を充分な低消費電力
化が見込まれる０．１Ｖ〜０．５Ｖ程度に小さくするに
は、基板電圧を−３．３Ｖ程度にすることが必要となる
が、この場合、ＭＯＳＦＥＴのゲート酸化膜にはＶＣＣ
＋３．３Ｖの電圧が印加され、これによってＭＯＳＦＥ
Ｔの耐圧破壊を招き、マイクロコンピュータ等の信頼性
が低下する。

【０００７】一方、上記ＭＴ方式を採った場合、待機時
にしきい値電圧の高いＭＯＳＦＥＴがオフ状態とされる
ことで各内部ノードのデータ保持が必要となり、そのた
めのフリップフロップ等の追加によってマイクロコンピ
ュータ等の所要素子数が増大する。また、各ＭＯＳＦＥ
Ｔの素子破壊を考慮すると、比較的絶対値の大きな電源
電圧を印加して行われるスタンバイ電流判定のためのい
わゆるＩｄｄＱ試験が困難となり、マイクロコンピュー
タ等の信頼性が低下する。

【０００８】この発明の目的は、その所要素子数の増大
を抑えつつ、低速動作時あるいはスタンバイ時における
消費電力の低減を図ったマイクロコンピュータ等を提供
することにある。この発明の他の目的は、スタンバイ時
にＭＯＳＦＥＴのゲート酸化膜に印加される電圧を小さ
くし、スタンバイ電流判定のためのＩｄｄＱ試験等を容
易に実施できるようにして、マイクロコンピュータ等の
信頼性を高めることにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＣＭＯＳ論理ゲートを基本素
子とするマイクロコンピュータ等の半導体集積回路装置
において、ＣＭＯＳ論理ゲートを構成するＰチャンネル
型の第１のＭＯＳＦＥＴのソースと電源電圧ＶＣＣとの
間に、そのゲート電位が、通常動作時は電源電圧ＶＣＣ
より絶対値の大きな第１の電位とされ、待機時には電源
電圧ＶＣＣと同電位又は電源電圧ＶＣＣより絶対値の小
さな第２の電位とされるＮチャンネル型の第２のＭＯＳ
ＦＥＴを設けるとともに、ＣＭＯＳ論理ゲートを構成す
るＮチャンネル型の第３のＭＯＳＦＥＴのソースと接地
電位ＶＳＳとの間に、そのゲート電位が、通常動作時は
接地電位ＶＳＳより低い負の第３の電位とされ、待機時
には接地電位ＶＳＳと同電位又は接地電位ＶＳＳよりや
や高い第４の電位とされるＰチャンネル型の第４のＭＯ
ＳＦＥＴを設ける。また、第１及び第３のＭＯＳＦＥＴ
の基板部に、通常動作時は各ＭＯＳＦＥＴのソース電位
あるいは電源電圧ＶＣＣ又は接地電位ＶＳＳをそれぞれ
供給し、待機時には電源電圧ＶＣＣ又は接地電位ＶＳＳ
をそれぞれ供給する。

【００１１】上記した手段によれば、通常動作時は、上
記第２又は第４のＭＯＳＦＥＴのしきい値電圧の影響を
受けることなく、電源電圧ＶＣＣ及び接地電位ＶＳＳを
そのままＣＭＯＳ論理ゲートの動作電源として供給し、
あるいは外部供給される電源電圧ＶＣＣ又は接地電位Ｖ
ＳＳの電位変動の影響を受けない比較的安定した動作電
源をＣＭＯＳ論理ゲートの動作電源として供給し、待機
時には、その絶対値が上記Ｐチャンネル又はＮチャンネ
ルＭＯＳＦＥＴのしきい値電圧分だけ圧縮された電源電
圧ＶＣＣ及び接地電位ＶＳＳをＣＭＯＳ論理ゲートの動
作電源として供給できるとともに、待機時には、さほど
深い基板電圧を印加することなく、第１及び第３のＭＯ
ＳＦＥＴのソース・基板間を逆バイアス状態とし、その
リーク電流を小さくすることができる。この結果、マイ
クロコンピュータ等のスタンバイ時における低消費電力
化を図り、その信頼性を高めることができる。

【００１２】

【発明の実施の形態】図１には、この発明が適用された
マイクロコンピュータ（半導体集積回路装置）の一実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のマイクロコンピュータの構成及び動作の概要
について説明する。なお、この実施例のマイクロコンピ
ュータは、ＣＭＯＳ論理ゲートを基本素子とし、図１の
各ブロックを構成する回路素子は、公知のＣＭＯＳ集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板面上に形成される。

【００１３】図１において、この実施例のマイクロコン
ピュータは、特に制限されないが、ストアドプログラム
方式の中央処理装置ＣＰＵと、クロック発生回路ＣＰＧ
と、内部バスＩＢＵＳを介して中央処理装置ＣＰＵに結
合されるダイレクトメモリアクセスコントローラＤＭＡ
Ｃ，リードオンリメモリＲＯＭ，ランダムアクセスメモ
リＲＡＭならびにバスコントローラＢＳＣとを備える。
このうち、バスコントローラＢＳＣは、さらに内部バス
ＰＢＵＳに結合され、内部バスＰＢＵＳには、さらにタ
イマー回路ＴＩＭ，シリアルコミュニケーションインタ
ーフェイスＳＣＩならびに９個の入出力ポートＩＯＰ１
〜ＩＯＰ９が結合される。入出力ポートＩＯＰ１〜ＩＯ
Ｐ５は、さらに内部バスＩＢＵＳにも結合される。

【００１４】マイクロコンピュータには、外部端子ＶＣ
Ｃ及びＶＳＳを介して、その動作電源となる電源電圧Ｖ
ＣＣ及び接地電位ＶＳＳがそれぞれ供給される。また、
マイクロコンピュータの中央処理装置ＣＰＵには、外部
端子ＭＯＤＥ，ＳＴＢＹならびにＲＥＳを介してモード
制御信号ＭＯＤＥ，スタンバイ信号ＳＴＢＹならびにリ
セット信号ＲＥＳがそれぞれ供給され、クロック発生回
路ＣＰＧには、外部端子ＸＴＡＬ及びＥＸＴＡＬを介し
て所定のクロック信号が供給される。マイクロコンピュ
ータは、さらに、電源電圧ＶＣＣを受けて図示されない
各種の内部電圧を生成する電源制御部ＶＣを備えるが、
この電源制御部ＶＣ及び関連回路の具体的構成及びその
動作等については、後で詳細に説明する。

【００１５】この実施例において、マイクロコンピュー
タは、その動作電源の低電圧化が進み、電源電圧ＶＣＣ
は、＋３．３Ｖのような比較的絶対値の小さな正電位と
される。言うまでもなく、接地電位ＶＳＳは０Ｖとされ
る。

【００１６】クロック発生回路ＣＰＧは、外部端子ＸＴ
ＡＬ及びＥＸＴＡＬを介して供給されるクロック信号を
もとに、所定数の位相を有する内部クロック信号を生成
し、マイクロコンピュータの各部に供給する。また、中
央処理装置ＣＰＵは、予めリードオンリメモリＲＯＭに
格納されたプログラムに従ってステップ制御され、所定
の演算処理を行うとともに、マイクロコンピュータの各
部を統括・制御する。中央処理装置ＣＰＵは、さらに、
モード制御信号ＭＯＤＥ，スタンバイ信号ＳＴＢＹある
いはリセット信号ＲＥＳに従って、マイクロコンピュー
タの動作モードを選択的に設定し、又はマイクロコンピ
ュータを選択的にスタンバイ状態つまり待機状態とし、
あるいは選択的にリセットして初期状態とする。

【００１７】一方、ダイレクトメモリアクセスコントロ
ーラＤＭＡＣは、例えば中央処理装置ＣＰＵとリードオ
ンリメモリＲＯＭ，ランダムアクセスメモリＲＡＭある
いは入出力ポートＩＯＰ１〜ＩＯＰ５との間で直接かつ
連続的に行われるデータ転送を介助する。また、リード
オンリメモリＲＯＭは、マスクＲＯＭやフラッシュメモ
リ等の不揮発性半導体メモリからなり、中央処理装置Ｃ
ＰＵのステップ動作に必要なプログラムや固定データ等
を格納する。さらに、ランダムアクセスメモリＲＡＭ
は、例えばスタティック型ＲＡＭ等の揮発性半導体メモ
リからなり、中央処理装置ＣＰＵによる演算結果や制御
データ等を格納する。

【００１８】次に、タイマー回路ＴＩＭは、クロック発
生回路ＣＰＧから供給されるクロック信号に従って時間
管理を行い、中央処理装置ＣＰＵの割込み処理等に供す
る。また、シリアルコミュニケーションインターフェイ
スＳＣＩは、外部の入出力装置とマイクロコンピュータ
の中央処理装置ＣＰＵ又はランダムアクセスメモリＲＡ
Ｍ等との間のシリアルデータ転送を高速サポートし、バ
スコントローラＢＳＣは、内部バスＩＢＵＳ及びＰＢＵ
Ｓに対するバスアクセスを統括・制御する。さらに、入
出力ポートＩＯＰ１〜ＩＯＰ９は、外部に設けられた各
種入出力装置との間の信号授受を介助するインターフェ
イス装置として機能する。

【００１９】この実施例において、マイクロコンピュー
タの各部は、リードオンリメモリＲＯＭ，ランダムアク
セスメモリＲＡＭ等のモジュールとして形成されるブロ
ックを除き、ＣＭＯＳ論理ゲートを基本素子として構成
され、これらのＣＭＯＳ論理ゲートを構成するＰチャン
ネル及びＮチャンネルＭＯＳＦＥＴは、動作の高速性を
確保するため、比較的小さなしきい値電圧となるべく設
計される。

【００２０】前述のように、この実施例のマイクロコン
ピュータは、スタンバイ信号ＳＴＢＹが有効レベルとさ
れることで選択的にスタンバイ状態とされ、そのスタン
バイ時における消費電力は極めて小さな値とされる。し
かし、その基本素子となるＣＭＯＳ論理ゲートが低しき
い値電圧のＭＯＳＦＥＴにより構成されることから、Ｍ
ＯＳＦＥＴのサブスレッショルド電流つまりリーク電流
が大きくなり、これによってマイクロコンピュータのス
タンバイ時における消費電力が増大する。これに対処す
るため、この実施例のマイクロコンピュータでは、ＣＭ
ＯＳ論理ゲートを構成するＰチャンネル又はＮチャンネ
ルＭＯＳＦＥＴのソース及び基板部の電位を選択的に切
り換え、スタンバイ時におけるリーク電流の低減を図る
電源制御部ＶＣが設けられるが、このことについては後
で詳細に説明する。

【００２１】図２には、図１のマイクロコンピュータに
含まれる電源制御部ＶＣ１（ここで図１ではＶＣとして
示した電源制御部を実施例ごとに分別するため、追番を
付して表す。以下同様）及び論理回路部ＬＣの第１の実
施例の回路図が示され、図３には、その一実施例の信号
波形図が示されている。これらの図をもとに、この実施
例のマイクロコンピュータに含まれる電源制御部ＶＣ１
及び論理回路部ＬＣの具体的構成及び動作ならびにその
特徴について説明する。なお、論理回路部ＬＣとは、モ
ジュールではなくＣＭＯＳ論理ゲートを基本素子として
構成される前記中央処理装置ＣＰＵ，クロック発生回路
ＣＰＧならびにダイレクトメモリアクセスコントローラ
ＤＭＡＣ等を包括的に指すものであり、図２には、論理
回路部ＬＣを構成するＣＭＯＳ論理ゲートのほんの一部
であるインバータＶ１のみが代表して示される。以下の
回路図において、そのゲートに丸印が付されるＭＯＳＦ
ＥＴはＰチャンネル型（第１導電型）であって、丸印の
付されないＮチャンネル型（第２導電型）ＭＯＳＦＥＴ
と区別して示される。

【００２２】図２において、この実施例のマイクロコン
ピュータの論理回路部ＬＣは、前述のように、ＣＭＯＳ
論理ゲートを基本素子して構成され、これらのＣＭＯＳ
論理ゲートは、図のインバータＶ１に代表されるよう
に、そのドレイン及びゲートがそれぞれ共通結合される
ＰチャンネルＭＯＳＦＥＴＰ１（第１のＭＯＳＦＥＴ）
及びＮチャンネルＭＯＳＦＥＴＮ１（第３のＭＯＳＦＥ
Ｔ）を含む。このうち、インバータＶ１の高電位側電源
ノードとなるＭＯＳＦＥＴＰ１のソースは、内部電圧供
給線ＶＣＬＰに結合され、インバータＶ１の低電位側電
源ノードとなるＭＯＳＦＥＴＮ１のソースは、直接接地
電位ＶＳＳに結合される。内部電圧供給線ＶＣＬＰに
は、図示されない他のＣＭＯＳ論理ゲートの高電位側電
源ノードとなるＰチャンネルＭＯＳＦＥＴのソースが共
通結合される。

【００２３】この実施例において、インバータＶ１のＭ
ＯＳＦＥＴＰ１及びＮ１に代表されるＣＭＯＳ論理ゲー
トのＰチャンネル及びＮチャンネルＭＯＳＦＥＴは、例
えばそのチャネル領域における不純物濃度が比較的大き
くされるとともに、そのゲート酸化膜の膜厚が比較的小
さくなるように設計される。このため、ＭＯＳＦＥＴＰ
１及びＮ１等は、その耐圧性は比較的小さいものの、充
分に小さなしきい値電圧を持つものとされ、これによっ
てその基板電圧がソース電位と同電位とされる通常の動
作状態では、比較的高速に動作しうるものとされる。

【００２４】論理回路部ＬＣを構成するインバータＶ１
の入力端子つまりＭＯＳＦＥＴＰ１及びＮ１の共通結合
されたゲートには、論理回路部ＬＣの図示されない前段
回路から内部信号ｓ１が供給され、その出力端子つまり
ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたドレインに
おける電位は、内部信号ｓ２として論理回路部ＬＣの図
示されない後段回路に供給される。ＭＯＳＦＥＴＰ１の
バックゲートつまりその基板部には、電源電圧ＶＣＣが
供給される。なお、電源電圧ＶＣＣは、前述のように、
例えば＋３．３Ｖとされ、接地電位ＶＳＳは０Ｖとされ
る。

【００２５】次に、電源制御部ＶＣ１は、電源電圧供給
点つまり電源電圧ＶＣＣと内部電圧供給線ＶＣＬＰつま
りＭＯＳＦＥＴＰ１のソースとの間に設けられるＮチャ
ンネルＭＯＳＦＥＴＮ１１（第２のＭＯＳＦＥＴ）を含
む。このＭＯＳＦＥＴＮ１１のゲートには、チャージポ
ンプ回路ＣＰ１からその出力たる内部電圧ＶＰが供給さ
れ、その基板部は、接地電位ＶＳＳに結合される。チャ
ージポンプ回路ＣＰ１には、図示されない制御部から電
源制御信号ＣＶが供給される。なお、ＭＯＳＦＥＴＮ１
１は、そのゲート酸化膜の膜厚が比較的大きくなるよう
に設計され、充分な耐圧性を持つものとされる。また、
電源制御信号ＣＶは、図３に示されるように、マイクロ
コンピュータが通常の動作状態とされるとき接地電位Ｖ
ＳＳのようなロウレベルとされ、マイクロコンピュータ
がスタンバイ状態つまり待機状態とされるときは電源電
圧ＶＣＣのようなハイレベルとされる。

【００２６】電源制御部ＶＣ１のチャージポンプ回路Ｃ
Ｐ１はポンプ容量を含み、マイクロコンピュータが通常
の動作状態とされ電源制御信号ＣＶがロウレベルとされ
ることで選択的に動作状態とされる。この動作状態にお
いて、チャージポンプ回路ＣＰ１は、電源電圧ＶＣＣを
もとに所定の内部電圧ＶＰを生成し、ＭＯＳＦＥＴＮ１
１のゲートに供給する。このとき、内部電圧ＶＰの電位
は、図３に示されるように、電源電圧ＶＣＣの絶対値を
ＶＣＣとし、ＭＯＳＦＥＴＮ１１のしきい値電圧をＶｔ
ｈｎとするとき、その絶対値ＶＰがＶＣＣ＋Ｖｔｈｎよ
り大きな例えば＋５Ｖのような高電位Ｖ１１（第１の電
位）とされる。

【００２７】なお、マイクロコンピュータが低速動作状
態あるいはスタンバイ状態とされ電源制御信号ＣＶがハ
イレベルとされるとき、チャージポンプ回路ＣＰ１はそ
のチャージポンプ動作を停止し、内部電圧ＶＰは、電源
電圧ＶＣＣと同電位つまり＋３．３Ｖとされる。このス
タンバイ時における内部電圧ＶＰの電位は、電源電圧Ｖ
ＣＣよりやや絶対値の小さな所定の正電位（第２の電
位）としてもよい。

【００２８】マイクロコンピュータが通常の動作状態と
され、内部電圧ＶＰが＋５Ｖのような高電位Ｖ１１とさ
れるとき、電源制御部ＶＣ１では、ＭＯＳＦＥＴＮ１１
が完全なオン状態となり、内部電圧供給線ＶＣＬＰに
は、電源電圧ＶＣＣがＭＯＳＦＥＴＮ１１のしきい値電
圧の影響を受けることなくそのまま伝達される。このた
め、論理回路部ＬＣのインバータＶ１のＭＯＳＦＥＴＰ
１は、その基板電位とソース電位が同電位となり、比較
的高速に動作しうるものとなる。このことは、その高電
位側電源ノードが内部電圧供給線ＶＣＬＰに共通結合さ
れる他のＣＭＯＳ論理ゲートでも同様であり、これによ
って論理回路部ＬＣひいてはこれを含むマイクロコンピ
ュータの通常動作時の高速性が確保される。

【００２９】一方、マイクロコンピュータが低速動作状
態あるいはスタンバイ状態とされ、内部電圧ＶＰが電源
電圧ＶＣＣつまり＋３．３Ｖのような低電位とされると
き、電源制御部ＶＣ１ではＭＯＳＦＥＴＮ１１がオン状
態とはなるものの、内部電圧供給線ＶＣＬＰには、電源
電圧ＶＣＣがＭＯＳＦＥＴＮ１１のしきい値電圧Ｖｔｈ
ｎ分だけ低くされ、ＶＣＣ−Ｖｔｈｎつまり例えば＋
２．３Ｖの電位Ｖ１２となって伝達される。このため、
論理回路部ＬＣのインバータＶ１に代表されるＣＭＯＳ
論理ゲートは、その動作電源の絶対値が圧縮されること
自体によってその動作速度が遅くされ、その動作電流が
低減されるとともに、ＭＯＳＦＥＴＰ１に代表されるＰ
チャンネルＭＯＳＦＥＴの基板部及びソース間が逆バイ
アス状態となり、基板効果によりそのしきい値電圧が大
きくなって、動作電流がさらに低減される。

【００３０】以上の説明から明らかなように、電源制御
部ＶＣ１のチャージポンプ回路ＣＰ１は、電源電圧ＶＣ
Ｃより若干高い電位の内部電圧ＶＰを生成すればよく、
その回路構成は比較的簡素化される。また、チャージポ
ンプ回路ＣＰ１は、マイクロコンピュータがスタンバイ
状態とされるときそのチャージポンプ動作を停止し、動
作電流を必要としない。さらに、インバータＶ１に代表
されるＣＭＯＳ論理ゲートのＰチャンネルＭＯＳＦＥＴ
Ｐ１等には、その基板電圧として通常動作時の動作電源
たる電源電圧ＶＣＣをそのまま供給すればよく、そのゲ
ート基板間に不必要な高電圧が印加されることもない。
これらの結果、この実施例のマイクロコンピュータで
は、ＭＯＳＦＥＴの耐圧破壊を防止しつつ、スタンバイ
時の動作電流を低減でき、これによってマイクロコンピ
ュータのスタンバイ時における低消費電力化を図り、そ
の信頼性を高めることができるものとなる。

【００３１】なお、この実施例の電源制御部ＶＣ１を構
成するＭＯＳＦＥＴＮ１１は、前述のように、そのゲー
ト酸化膜の膜厚が比較的大きくなるように設計され、充
分な耐圧性を持つものとされる。したがって、この実施
例のマイクロコンピュータでは、論理回路部ＬＣを構成
するＰチャンネルＭＯＳＦＥＴの耐圧性を気にすること
なく、電源電圧ＶＣＣの電位を比較的大きく変化させな
がらスタンバイ電流判定のためのいわゆるＩｄｄＱ試験
を容易に実施することができ、これによってマイクロコ
ンピュータの信頼性を高めることができるものとなる。

【００３２】図４には、図１のマイクロコンピュータの
電源制御部ＶＣ２及び論理回路部ＬＣの第２の実施例の
回路図が示され、図５には、その一実施例の信号波形図
が示されている。なお、この実施例は、前記図２及び図
３の実施例を基本的に踏襲するものであるため、これと
異なる部分についてのみ説明を追加する。

【００３３】図４において、この実施例の論理回路部Ｌ
Ｃは、インバータＶ１に代表されるＣＭＯＳ論理ゲート
を基本素子として構成される。インバータＶ１の高電位
側電源ノードとなるＭＯＳＦＥＴＰ１のソースは、前記
図２の実施例の場合と同様、内部電圧供給線ＶＣＬＰに
結合され、その基板部となるバックゲートは、内部電圧
供給線ＶＣＢＰに結合される。内部電圧供給線ＶＣＬＰ
には、図示されない他のＣＭＯＳ論理ゲートの高電位側
電源ノードとなるＰチャンネルＭＯＳＦＥＴのソースが
共通結合され、内部電圧供給線ＶＣＢＰには、これらの
ＰチャンネルＭＯＳＦＥＴのバックゲートつまり基板部
が共通結合される。

【００３４】次に、電源制御部ＶＣ２は、電源電圧ＶＣ
Ｃと内部電圧供給線ＶＣＬＰとの間に設けられるＮチャ
ンネルＭＯＳＦＥＴＮ２１（第２のＭＯＳＦＥＴ）と、
電源電圧ＶＣＣと内部電圧供給線ＶＣＢＰとの間に設け
られるＰチャンネルＭＯＳＦＥＴＰ２１と、内部電圧供
給線ＶＣＬＰ及びＶＣＢＰ間に設けられるＰチャンネル
ＭＯＳＦＥＴＰ２２とを含む。このうち、ＭＯＳＦＥＴ
Ｎ２１のゲートには、電源制御信号ＣＶを受けるチャー
ジポンプ回路ＣＰ２からその出力たる内部電圧ＶＰが供
給され、そのバックゲートつまり基板部は、接地電位Ｖ
ＳＳに結合される。また、ＭＯＳＦＥＴＰ２２のゲート
には、電源制御信号ＣＶが供給され、ＭＯＳＦＥＴＰ２
１のゲートには、そのインバータＶ２１による反転信号
が供給される。これらのＭＯＳＦＥＴＰ２１及びＰ２２
の基板部には、電源電圧ＶＣＣが供給される。なお、Ｍ
ＯＳＦＥＴＮ２１は、そのゲート酸化膜の膜厚が比較的
大きくなるように設計され、充分な耐圧性を持つものと
される。

【００３５】電源制御部ＶＣ２のチャージポンプ回路Ｃ
Ｐ２は、マイクロコンピュータが通常の動作状態とさ
れ、電源制御信号ＣＶがロウレベルとされることで選択
的に動作状態とされる。この動作状態において、チャー
ジポンプ回路ＣＰ２は、電源電圧ＶＣＣをもとに内部電
圧ＶＰを生成し、ＭＯＳＦＥＴＮ２１のゲートに供給す
る。このとき、内部電圧ＶＰの電位は、図５に示される
ように、電源電圧ＶＣＣより高く、電源電圧ＶＣＣにＭ
ＯＳＦＥＴＮ２１のしきい値電圧Ｖｔｈｎを加えた電位
より低い例えば＋４．０Ｖのような電位Ｖ２１とされ
る。

【００３６】マイクロコンピュータが通常の動作状態と
され、内部電圧ＶＰが＋４．０Ｖのような電位Ｖ２１と
されるとき、電源制御部ＶＣ２では、ＭＯＳＦＥＴＮ２
１がオン状態となる。しかし、上記のように、内部電圧
ＶＰの電位Ｖ２１が電源電圧ＶＣＣの電位にＭＯＳＦＥ
ＴＮ２１のしきい値電圧Ｖｔｈｎを加えた電位より低い
電位とされることで、内部電圧供給線ＶＣＬＰには、内
部電圧ＶＰよりＭＯＳＦＥＴＮ２１のしきい値電圧Ｖｔ
ｈｎ分だけ低いＶ２１−Ｖｔｈｎ、つまり例えば＋３．
０Ｖのような電位Ｖ２３が伝達される。

【００３７】このとき、電源制御部ＶＣ２では、さらに
ＭＯＳＦＥＴＰ２２が電源制御信号ＣＶのロウレベルを
受けてオン状態となり、ＭＯＳＦＥＴＰ２１はオフ状態
となって、内部電圧供給線ＶＣＢＰには内部電圧供給線
ＶＣＬＰと同じ＋３．０Ｖのような電位Ｖ２３が伝達さ
れる。このため、論理回路部ＬＣのインバータＶ１のＭ
ＯＳＦＥＴＰ１は、その基板電位とソース電位が同電位
となり、比較的高速に動作しうるものとなる。このこと
は、その高電位側電源ノードが内部電圧供給線ＶＣＬＰ
に共通結合され、ＰチャンネルＭＯＳＦＥＴの基板部が
内部電圧供給線ＶＣＢＰに共通結合される他のＣＭＯＳ
論理ゲートでも同様であり、これによってマイクロコン
ピュータの通常動作時の高速性が確保される。

【００３８】一方、マイクロコンピュータが低速動作状
態あるいはスタンバイ状態とされ、内部電圧ＶＰが電源
電圧ＶＣＣつまり＋３．３Ｖのような比較的低電位とさ
れると、電源制御部ＶＣ２では、ＭＯＳＦＥＴＮ２１が
オン状態とはなるものの、内部電圧供給線ＶＣＬＰに
は、電源電圧ＶＣＣがＭＯＳＦＥＴＮ２１のしきい値電
圧Ｖｔｈｎ分だけ低くされ、ＶＣＣ−Ｖｔｈｎつまり例
えば＋２．３Ｖのような電位Ｖ２２となって伝達され
る。このとき、電源制御部ＶＣ２では、ＭＯＳＦＥＴＰ
２２が電源制御信号ＣＶのハイレベルを受けてオフ状態
となり、ＭＯＳＦＥＴＰ２１がオン状態となって、内部
電圧供給線ＶＣＢＰには、電源電圧ＶＣＣがそのまま伝
達される。これにより、論理回路部ＬＣのインバータＶ
１に代表されるＣＭＯＳ論理ゲートは、その動作電源の
絶対値が圧縮されること自体によってその動作速度が遅
くされ、その動作電流が低減されるとともに、ＭＯＳＦ
ＥＴＰ１に代表されるＰチャンネルＭＯＳＦＥＴの基板
部及びソース間が逆バイアス状態となり、基板効果によ
りそのしきい値電圧が大きくなって、動作電流がさらに
低減される。

【００３９】以上の説明から明らかなように、この実施
例の場合も、前記図２及び図３の実施例と同様な作用効
果を得ることができ、マイクロコンピュータの待機時に
おける低消費電力化を図り、その信頼性を高めることが
できるとともに、スタンバイ電流判定のためのＩｄｄＱ
試験を容易に実施することができ、これによってマイク
ロコンピュータの信頼性を高めることができる。

【００４０】さらに、この実施例では、上記のように、
マイクロコンピュータが通常の動作状態とされるとき、
電源制御部ＶＣ２のＭＯＳＦＥＴＮ２１のゲートに供給
される内部電圧ＶＰの電位２１が、電源電圧ＶＣＣより
高く、電源電圧ＶＣＣにＭＯＳＦＥＴＮ２１のしきい値
電圧Ｖｔｈｎを加えた電位より低い例えば＋４．０Ｖと
され、内部電圧供給線ＶＣＬＰを介して論理回路部ＬＣ
のＣＭＯＳ論理ゲートの高電位側電源ノードに供給され
る高電位側動作電源の電位は、これよりＭＯＳＦＥＴＮ
２１のしきい値電圧Ｖｔｈｎだけ低い例えば＋３．０Ｖ
とされる。このため、電源電圧ＶＣＣの電位が例えば＋
３．６Ｖ程度に変動した場合でも、論理回路部ＬＣのＣ
ＭＯＳ論理ゲートの高電位側電源ノードに供給される高
電位側動作電源の電位を＋３．０Ｖに固定することがで
き、これによってマイクロコンピュータの動作を安定化
することができる。また、内部電圧供給線ＶＣＬＰつま
り論理回路部ＬＣのＣＭＯＳ論理ゲートの高電位側電源
ノードと電源電圧ＶＣＣとの間にＭＯＳＦＥＴＮ２１が
設けられることで、逆に高電位側電源ノードの電位変動
が電源電圧ＶＣＣに伝達されるのを防止することがで
き、これによって電源電圧ＶＣＣの電位変動を抑制し、
マイクロコンピュータひいてはこれを含むシステムの動
作をさらに安定化することができるものとなる。

【００４１】図６には、図１のマイクロコンピュータに
含まれる電源制御部ＶＣ３及び論理回路部ＬＣの第３の
実施例の回路図が示されている。なお、この実施例の電
源制御部ＶＣ３及び論理回路部ＬＣは、前記図２の実施
例を基本的に踏襲するものであるため、これと異なる部
分についてのみ説明を追加する。

【００４２】図６において、この実施例の論理回路部Ｌ
Ｃは、インバータＶ１に代表されるＣＭＯＳ論理ゲート
を基本素子として構成される。インバータＶ１の高電位
側電源ノードとなるＭＯＳＦＥＴＰ１のソースは、直接
電源電圧ＶＣＣに結合され、インバータＶ１の低電位側
電源ノードとなるＮチャンネルＭＯＳＦＥＴＮ１（第３
のＭＯＳＦＥＴ）のソースは、内部電圧供給線ＶＣＬＳ
に結合される。ＭＯＳＦＥＴＮ１のバックゲートつまり
基板部には、接地電位ＶＳＳが供給される。内部電圧供
給線ＶＣＬＳには、図示されない他のＣＭＯＳ論理ゲー
トの低電位側電源ノードとなるＮチャンネルＭＯＳＦＥ
Ｔのソースが共通結合される。

【００４３】次に、電源制御部ＶＣ３は、内部電圧供給
線ＶＣＬＳつまりＭＯＳＦＥＴＮ１のソースと接地電位
供給点つまり接地電位ＶＳＳとの間に設けられるＰチャ
ンネルＭＯＳＦＥＴＰ３１（第４のＭＯＳＦＥＴ）を含
む。このＭＯＳＦＥＴＰ３１のゲートには、チャージポ
ンプ回路ＣＰ３からその出力たる内部電圧ＶＭが供給さ
れ、その基板部は、電源電圧ＶＣＣに結合される。チャ
ージポンプ回路ＣＰ３には、電源制御信号ＣＶが供給さ
れる。なお、ＭＯＳＦＥＴＰ３１は、そのゲート酸化膜
の膜厚が比較的大きくなるように設計され、充分な耐圧
性を持つものとされる。また、電源制御信号ＣＶは、前
述のように、マイクロコンピュータが通常の動作状態と
されるとき接地電位ＶＳＳのようなロウレベルとされ、
スタンバイ状態とされるとき電源電圧ＶＣＣのようなハ
イレベルとされる。

【００４４】電源制御部ＶＣ３のチャージポンプ回路Ｃ
Ｐ３は、マイクロコンピュータが通常の動作状態とさ
れ、電源制御信号ＣＶがロウレベルとされることで選択
的に動作状態とされる。この動作状態において、チャー
ジポンプ回路ＣＰ３は、電源電圧ＶＣＣをもとに所定の
内部電圧ＶＭを生成し、ＭＯＳＦＥＴＰ３１のゲートに
供給する。このとき、内部電圧ＶＭの電位は、図６に併
記されるように、ＭＯＳＦＥＴＰ３１のしきい値電圧を
Ｖｔｈｐとするとき、ＶＳＳ−Ｖｔｈｐ（Ｖｔｈｐは絶
対値とする）より低い例えば−２Ｖのような負電位（第
３の電位）とされる。

【００４５】なお、マイクロコンピュータがスタンバイ
状態とされ電源制御信号ＣＶがハイレベルとされると
き、チャージポンプ回路ＣＰ３はそのチャージポンプ動
作を停止し、内部電圧ＶＰは、接地電位ＶＳＳと同電位
つまり０Ｖとされる。このスタンバイ時における内部電
圧ＶＭの電位は、例えば電源電圧ＶＣＣと同極性とされ
その絶対値が小さな正電位（第４の電位）としてよい。

【００４６】マイクロコンピュータが通常の動作状態と
され、内部電圧ＶＰが−２Ｖのような負電位とされると
き、電源制御部ＶＣ３では、ＭＯＳＦＥＴＰ３１が完全
なオン状態となり、内部電圧供給線ＶＣＬＳには、接地
電位ＶＳＳがＭＯＳＦＥＴＰ３１のしきい値電圧の影響
を受けることなくそのまま伝達される。このため、論理
回路部ＬＣのインバータＶ１のＭＯＳＦＥＴＮ１は、そ
の基板電位とソース電位が同電位となり、比較的高速に
動作しうるものとなる。このことは、その低電位側電源
ノードが内部電圧供給線ＶＣＬＳに共通結合される他の
ＣＭＯＳ論理ゲートの場合も同様であり、これによって
論理回路部ＬＣひいてはこれを含むマイクロコンピュー
タの通常動作時の高速性が確保される。

【００４７】一方、マイクロコンピュータが低速動作状
態あるいはスタンバイ状態とされ、内部電圧ＶＰが接地
電位ＶＳＳつまり０Ｖとされるとき、電源制御部ＶＣ３
ではＭＯＳＦＥＴＰ３１がオン状態とはなるものの、内
部電圧供給線ＶＣＬＳには、接地電位ＶＳＳがＭＯＳＦ
ＥＴＰ３１のしきい値電圧Ｖｔｈｐ分だけ高くされ、Ｖ
ＳＳ＋Ｖｔｈｐつまり例えば＋１．０Ｖとなって伝達さ
れる。このため、論理回路部ＬＣのインバータＶ１に代
表されるＣＭＯＳ論理ゲートは、その動作電源の絶対値
が圧縮されること自体によりその動作速度が遅くされ、
その動作電流が低減されるとともに、ＭＯＳＦＥＴＮ１
に代表されるＮチャンネルＭＯＳＦＥＴの基板部及びソ
ース間が逆バイアス状態となり、基板効果によりそのし
きい値電圧が大きくなって、各ＣＭＯＳ論理ゲートの動
作電流がさらに低減される。

【００４８】以上の結果、この実施例の場合も、前記図
２及び図３の実施例と同様な作用効果を得ることがで
き、これによってマイクロコンピュータの待機時におけ
る低消費電力化を図り、その信頼性を高めることができ
るとともに、スタンバイ電流判定のためのＩｄｄＱ試験
を容易に実施することができ、これによってマイクロコ
ンピュータの信頼性を高めることができる。

【００４９】図７には、図１のマイクロコンピュータに
含まれる電源制御部ＶＣ４及び論理回路部ＬＣの第４の
実施例の回路図が示されている。なお、この実施例の電
源制御部ＶＣ４及び論理回路部ＬＣは、前記図６の実施
例を基本的に踏襲するものであるため、これと異なる部
分についてのみ説明を追加する。

【００５０】図７において、この実施例の論理回路部Ｌ
Ｃは、インバータＶ１に代表されるＣＭＯＳ論理ゲート
を基本素子として構成される。インバータＶ１の高電位
側電源ノードとなるＰチャンネルＭＯＳＦＥＴＰ１のソ
ースは、直接電源電圧ＶＣＣに結合される。また、イン
バータＶ１の低電位側電源ノードとなるＮチャンネルＭ
ＯＳＦＥＴＮ１（第３のＭＯＳＦＥＴ）のソースは、内
部電圧供給線ＶＣＬＳに結合され、そのバックゲートつ
まり基板部は、内部電圧供給線ＶＣＢＮに結合される。
内部電圧供給線ＶＣＬＳには、図示されない他のＣＭＯ
Ｓ論理ゲートの低電位側電源ノードとなるＮチャンネル
ＭＯＳＦＥＴのソースが共通結合され、内部電圧供給線
ＶＣＢＮには、その基板部が共通結合される。

【００５１】次に、電源制御部ＶＣ４は、内部電圧供給
線ＶＣＬＳと接地電位ＶＳＳとの間に設けられるＰチャ
ンネルＭＯＳＦＥＴＰ４１（第４のＭＯＳＦＥＴ）と、
内部電圧供給線ＶＣＢＮと接地電位ＶＳＳとの間に設け
られるＮチャンネルＭＯＳＦＥＴＮ４１と、内部電圧供
給線ＶＣＬＳ及びＶＣＢＮ間に設けられるＮチャンネル
ＭＯＳＦＥＴＮ４２とを含む。このうち、ＭＯＳＦＥＴ
Ｐ４１のゲートには、電源制御信号ＣＶを受けるチャー
ジポンプ回路ＣＰ４からその出力たる内部電圧ＶＭが供
給され、そのバックゲートつまり基板部は、電源電圧Ｖ
ＣＣに結合される。また、ＭＯＳＦＥＴＮ４１のゲート
には、電源制御信号ＣＶが供給され、ＭＯＳＦＥＴＮ４
２のゲートには、そのインバータＶ４１による反転信号
が供給される。これらのＭＯＳＦＥＴＮ４１及びＮ４２
の基板部には、接地電位ＶＳＳが供給される。なお、Ｍ
ＯＳＦＥＴＰ４１は、そのゲート酸化膜の膜厚が比較的
大きくなるように設計され、充分な耐圧性を持つものと
される。

【００５２】電源制御部ＶＣ４のチャージポンプ回路Ｃ
Ｐ４は、マイクロコンピュータが通常の動作状態とさ
れ、電源制御信号ＣＶがロウレベルとされることで選択
的に動作状態とされる。この動作状態において、チャー
ジポンプ回路ＣＰ４は、電源電圧ＶＣＣをもとに内部電
圧ＶＭを生成し、ＭＯＳＦＥＴＰ４１のゲートに供給す
る。このとき、内部電圧ＶＭの電位は、図７に併記され
るように、接地電位ＶＳＳより低く、接地電位ＶＳＳか
らＭＯＳＦＥＴＰ４１のしきい値電圧Ｖｔｈｐを差し引
いた電位よりは高い例えば−０．７Ｖのような負電位と
される。

【００５３】マイクロコンピュータが通常の動作状態と
され、内部電圧ＶＭが−０．７Ｖのような負電位とされ
るとき、電源制御部ＶＣ４では、ＭＯＳＦＥＴＰ４１が
オン状態となる。しかし、上記のように、内部電圧ＶＭ
の電位が接地電位ＶＳＳからＭＯＳＦＥＴＰ４１のしき
い値電圧Ｖｔｈｐを差し引いた電位より高い電位とされ
ることで、内部電圧供給線ＶＣＬＳには、内部電圧ＶＭ
よりＭＯＳＦＥＴＰ３１のしきい値電圧Ｖｔｈｐ分だけ
高い例えば＋０．３Ｖのような電位が伝達される。この
とき、電源制御部ＶＣ４では、さらにＭＯＳＦＥＴＮ４
２が電源制御信号ＣＶのロウレベルを受けてオン状態と
なり、ＭＯＳＦＥＴＮ４１はオフ状態となって、内部電
圧供給線ＶＣＢＮには、内部電圧供給線ＶＣＬＳと同じ
例えば＋０．３Ｖが伝達される。このため、論理回路部
ＬＣのインバータＶ１のＭＯＳＦＥＴＮ１は、その基板
電位とソース電位が同電位となり、比較的高速に動作し
うるものとなる。このことは、その低電位側電源ノード
が内部電圧供給線ＶＣＬＳに共通結合され、Ｎチャンネ
ルＭＯＳＦＥＴの基板部が内部電圧供給線ＶＣＢＮに共
通結合される他のＣＭＯＳ論理ゲートでも同様であり、
これによってマイクロコンピュータの通常動作時の高速
性が確保される。

【００５４】一方、マイクロコンピュータがスタンバイ
状態とされ、内部電圧ＶＭが接地電位ＶＳＳつまり０Ｖ
とされると、電源制御部ＶＣ４では、ＭＯＳＦＥＴＰ４
１がオン状態とはなるものの、内部電圧供給線ＶＣＬＳ
には、接地電位ＶＳＳがＭＯＳＦＥＴＰ４１のしきい値
電圧Ｖｔｈｐ分だけ高くされ、ＶＳＳ＋Ｖｔｈｐつまり
例えば＋１．０Ｖのような電位Ｖ２２となって伝達され
る。このとき、電源制御部ＶＣ４では、ＭＯＳＦＥＴＮ
４２が電源制御信号ＣＶのハイレベルを受けてオフ状態
となり、ＭＯＳＦＥＴＮ４１がオン状態となって、内部
電圧供給線ＶＣＢＮには、接地電位ＶＳＳがそのまま伝
達される。これにより、論理回路部ＬＣのインバータＶ
１に代表されるＣＭＯＳ論理ゲートは、その動作電源の
絶対値が圧縮されること自体によってその動作速度が遅
くされ、その動作電流が低減されるとともに、ＭＯＳＦ
ＥＴＮ１に代表されるＮチャンネルＭＯＳＦＥＴの基板
部及びソース間が逆バイアス状態となり、基板効果によ
りそのしきい値電圧が大きくなって、ＣＭＯＳ論理ゲー
トの動作電流がさらに低減される。

【００５５】以上の結果、この実施例の場合も、前記図
６の実施例と同様な作用効果を得ることができ、これに
よってマイクロコンピュータの待機時における低消費電
力化を図り、その信頼性を高めることができるととも
に、スタンバイ電流判定のためのＩｄｄＱ試験を容易に
実施することができ、これによってマイクロコンピュー
タの信頼性を高めることができる。

【００５６】さらに、この実施例では、上記のように、
マイクロコンピュータが通常の動作状態とされるとき、
電源制御部ＶＣ４のＭＯＳＦＥＴＰ４１のゲートに供給
される内部電圧ＶＭの電位が、接地電位ＶＳＳより低
く、接地電位ＶＳＳからＭＯＳＦＥＴＰ４１のしきい値
電圧Ｖｔｈｐを差し引いた電位より高い例えば−０．７
Ｖとされ、内部電圧供給線ＶＣＬＳを介して論理回路部
ＬＣのＣＭＯＳ論理ゲートの低電位側電源ノードに供給
される低電位側動作電源の電位は、これよりＭＯＳＦＥ
ＴＰ４１のしきい値電圧Ｖｔｈｐだけ低い例えば＋０．
３Ｖとされる。このため、接地電位ＶＳＳの電位が変動
した場合でも、論理回路部ＬＣのＣＭＯＳ論理ゲートの
低電位側電源ノードに供給される低電位側動作電源の電
位を＋０．３Ｖに固定することができ、これによってマ
イクロコンピュータの動作を安定化することができる。
また、内部電圧供給線ＶＣＬＳつまり論理回路部ＬＣの
ＣＭＯＳ論理ゲートの低電位側電源ノードと接地電位Ｖ
ＳＳとの間にＭＯＳＦＥＴＰ４１が設けられることで、
逆に低電位側電源ノードの電位変動が接地電位ＶＳＳに
伝達されるのを防止することができ、これによって外部
供給される接地電位ＶＳＳの電位変動をさらに抑制し、
マイクロコンピュータひいてはこれを含むシステムの動
作をさらに安定化することができるものとなる。

【００５７】図８には、図１のマイクロコンピュータに
含まれる電源制御部ＶＣ５１及びＶＣ５２ならびに論理
回路部ＬＣの第５の実施例の回路図が示されている。な
お、この実施例は、前記図２及び図６の実施例を併合し
たものに相当するため、これらの実施例と異なる部分に
ついてのみ説明を追加する。

【００５８】図８において、この実施例の論理回路部Ｌ
Ｃは、インバータＶ１に代表されるＣＭＯＳ論理ゲート
を基本素子として構成される。インバータＶ１の高電位
側電源ノードとなるＰチャンネルＭＯＳＦＥＴＰ１（第
１のＭＯＳＦＥＴ）のソースは、内部電圧供給線ＶＣＬ
Ｐに結合され、そのバックゲートつまり基板部には、電
源電圧ＶＣＣが供給される。また、インバータＶ１の低
電位側電源ノードとなるＮチャンネルＭＯＳＦＥＴＮ１
（第３のＭＯＳＦＥＴ）のソースは、内部電圧供給線Ｖ
ＣＬＳに結合され、その基板部には、接地電位ＶＳＳが
供給される。内部電圧供給線ＶＣＬＰには、論理回路部
ＬＣの図示されない他のＣＭＯＳ論理ゲートの高電位側
電源ノードとなるＰチャンネルＭＯＳＦＥＴのソースが
共通結合され、内部電圧供給線ＶＣＬＳには、その低電
位側電源ノードとなるＮチャンネルＭＯＳＦＥＴのソー
スが共通結合される。

【００５９】次に、電源制御部ＶＣ５１は、電源電圧Ｖ
ＣＣ及び内部電圧供給線ＶＣＬＰ間に設けられるＮチャ
ンネルＭＯＳＦＥＴＮ５１（第２のＭＯＳＦＥＴ）を含
む。このＭＯＳＦＥＴＮ５１のゲートには、チャージポ
ンプ回路ＣＰ５１からその出力たる内部電圧ＶＰが供給
され、その基板部は、接地電位ＶＳＳに結合される。な
お、ＭＯＳＦＥＴＮ５１は、そのゲート酸化膜の膜厚が
比較的大きくなるように設計され、充分な耐圧性を持つ
ものとされる。

【００６０】同様に、電源制御部ＶＣ５２は、内部電圧
供給線ＶＣＬＳと接地電位ＶＳＳとの間に設けられるＰ
チャンネルＭＯＳＦＥＴＰ５１（第４のＭＯＳＦＥＴ）
を含む。このＭＯＳＦＥＴＰ５１のゲートには、チャー
ジポンプ回路ＣＰ５２からその出力たる内部電圧ＶＭが
供給され、その基板部は、電源電圧ＶＣＣに結合され
る。なお、ＭＯＳＦＥＴＰ５１は、そのゲート酸化膜の
膜厚が比較的大きくなるように設計され、充分な耐圧性
を持つものとされる。

【００６１】電源制御部ＶＣ５１及びＶＣ５２のチャー
ジポンプ回路ＣＰ５１及びＣＰ５２はポンプ容量を含
み、マイクロコンピュータが通常の動作状態とされ電源
制御信号ＣＶがロウレベルとされることで選択的に動作
状態とされる。この動作状態において、チャージポンプ
回路ＣＰ５１及びＣＰ５２は、電源電圧ＶＣＣをもとに
所定の内部電圧ＶＰ及びＶＭをそれぞれ生成し、ＭＯＳ
ＦＥＴＮ５１又はＰ５１のゲートにそれぞれ供給する。
このとき、内部電圧ＶＰの電位は、図８に併記されるよ
うに、その絶対値ＶＰがＶＣＣ＋Ｖｔｈｎより大きな例
えば＋５Ｖのような高電位とされ、内部電圧ＶＭの電位
は、接地電位ＶＳＳからＭＯＳＦＥＴＰ５１のしきい値
電圧Ｖｔｈｐを差し引いた電位ＶＳＳ−Ｖｔｈｐより低
い例えば−２．０Ｖのような負電位とされる。なお、マ
イクロコンピュータがスタンバイ状態とされ電源制御信
号ＣＶがハイレベルとされるとき、チャージポンプ回路
ＣＰ５１及びＣＰ５２はチャージポンプ動作を停止し、
内部電圧ＶＰ及びＶＭはそれぞれ電源電圧ＶＣＣ又は接
地電位ＶＳＳと同電位とされる。

【００６２】マイクロコンピュータが通常の動作状態と
され、内部電圧ＶＰが＋５Ｖのような高電位とされ内部
電圧ＶＭが−２．０Ｖのような負電位とされるとき、電
源制御部ＶＣ５１では、ＭＯＳＦＥＴＮ５１が完全なオ
ン状態となり、内部電圧供給線ＶＣＬＰには、電源電圧
ＶＣＣがＭＯＳＦＥＴＮ５１のしきい値電圧の影響を受
けることなくそのまま伝達される。また、電源制御部Ｖ
Ｃ５２では、ＭＯＳＦＥＴＰ５１が完全なオン状態とな
り、内部電圧供給線ＶＣＬＳには、接地電位ＶＳＳがＭ
ＯＳＦＥＴＰ５１のしきい値電圧の影響を受けることな
くそのまま伝達される。このため、論理回路部ＬＣのイ
ンバータＶ１を構成するＭＯＳＦＥＴＰ１及びＮ１は、
ともにその基板電位とソース電位が同電位となり、比較
的高速に動作しうるものとなる。このことは、その高電
位側電源ノードが内部電圧供給線ＶＣＬＰに共通結合さ
れその低電位側電源ノードが内部電圧供給線ＶＣＬＳに
共通結合される他のＣＭＯＳ論理ゲートでも同様であ
り、これによってマイクロコンピュータの通常動作時の
高速性が確保される。

【００６３】一方、マイクロコンピュータが低速動作状
態あるいはスタンバイ状態とされ、内部電圧ＶＰが電源
電圧ＶＣＣつまり＋３．３Ｖのような低電位とされ内部
電圧ＶＭが接地電位ＶＳＳつまり０Ｖとされるとき、電
源制御部ＶＣ５１では、ＭＯＳＦＥＴＮ５１がオン状態
とはなるものの、内部電圧供給線ＶＣＬＰには、電源電
圧ＶＣＣがＭＯＳＦＥＴＮ５１のしきい値電圧Ｖｔｈｎ
分だけ低くされ、ＶＣＣ−Ｖｔｈｎつまり例えば＋２．
３Ｖのような電位となって伝達される。また、電源制御
部ＶＣ５２では、ＭＯＳＦＥＴＰ５１がオン状態とはな
るものの、内部電圧供給線ＶＣＬＳには、接地電位ＶＳ
ＳがＭＯＳＦＥＴＰ５１のしきい値電圧Ｖｔｈｐ分だけ
高くされ、ＶＳＳ＋Ｖｔｈｐつまり例えば＋１．０Ｖと
なって伝達される。このため、論理回路部ＬＣのインバ
ータＶ１に代表されるＣＭＯＳ論理ゲートは、その動作
電源の絶対値が圧縮されること自体によってその動作速
度が遅くされ、その動作電流が低減されるとともに、Ｍ
ＯＳＦＥＴＰ１に代表されるＰチャンネルＭＯＳＦＥＴ
ならびにＭＯＳＦＥＴＮ１に代表されるＮチャンネルＭ
ＯＳＦＥＴの基板部及びソース間が逆バイアス状態とな
り、基板効果によりそのしきい値電圧が大きくなって、
各ＣＭＯＳ論理ゲートの動作電流がさらに低減される。

【００６４】以上の結果、この実施例では、前記図２及
び図６の実施例の作用効果を併せて得ることができ、こ
れによってマイクロコンピュータの待機時におけるさら
なる低消費電力化を図り、その信頼性を高めることがで
きるとともに、スタンバイ電流判定のためのＩｄｄＱ試
験を容易に実施することができ、これによってマイクロ
コンピュータの信頼性をさらに高めることができる。

【００６５】図９には、図１のマイクロコンピュータに
含まれる電源制御部ＶＣ６及び論理回路部ＬＣの第６の
実施例の回路図が示されている。なお、この実施例の電
源制御部及び論理回路部は、前記図４の実施例を基本的
に踏襲するものであるため、これと異なる部分について
のみ説明を追加する。

【００６６】図９において、この実施例の論理回路部Ｌ
Ｃは、インバータＶ１に代表されるＣＭＯＳ論理ゲート
を基本素子して構成される。論理回路部ＬＣを構成する
インバータＶ１の高電位側電源ノードとなるＭＯＳＦＥ
ＴＰ１のソースは、内部電圧供給線ＶＣＬＰに結合さ
れ、その基板部は、内部電圧供給線ＶＣＢＰに結合され
る。内部電圧供給線ＶＣＬＰには、図示されない他のＣ
ＭＯＳ論理ゲートの高電位側電源ノードとなるＰチャン
ネルＭＯＳＦＥＴのソースが共通結合され、内部電圧供
給線ＶＣＢＰには、その基板部が共通結合される。

【００６７】次に、電源制御部ＶＣ６は、電源電圧ＶＣ
Ｃと内部電圧供給線ＶＣＬＰつまりＭＯＳＦＥＴＰ１の
ソースとの間に設けられるＮチャンネルＭＯＳＦＥＴＮ
６１（第２のＭＯＳＦＥＴ）を含む。このＭＯＳＦＥＴ
Ｎ６１のゲートには、チャージポンプ回路ＣＰ６からそ
の出力たる内部電圧ＶＰが供給され、その基板部は、接
地電位ＶＳＳに結合される。ＭＯＳＦＥＴＮ６１は、そ
のゲート酸化膜の膜厚が比較的大きくなるように設計さ
れ、充分な耐圧性を持つ。

【００６８】この実施例において、マイクロコンピュー
タは、内部電圧供給線ＶＣＬＰつまり論理回路部ＬＣの
インバータＶ１のＭＯＳＦＥＴＰ１のソースに結合され
る外部端子つまり試験パッドＴＰＡＤを備える。この試
験パッドＴＰＡＤには、マイクロコンピュータが通常の
動作状態とされるとき、例えば比較的大きな静電容量値
を有する電源平滑用のキャパシタを結合することがで
き、これによって内部電圧供給線ＶＣＬＰにおける高電
位側動作電源の電位を安定化することができる。また、
マイクロコンピュータが所定のテストモードとされると
きには、この試験パッドＴＰＡＤを介して内部電圧供給
線ＶＣＬＰにおける高電位側動作電源の電位をモニタ
し、その正常性を確認できるとともに、テストモード時
には、例えばチャージポンプ回路ＣＰ６の出力たる内部
電圧ＶＰを強制的に接地電位ＶＳＳとし、電源制御部Ｖ
Ｃ６のＭＯＳＦＥＴＮ６１をオフ状態として、試験パッ
ドＴＰＡＤから任意の高電位側動作電源を入力すること
もでき、これによってマイクロコンピュータの試験動作
を効率良く実施することができる。

【００６９】図１０には、図１のマイクロコンピュータ
に含まれる入出力バッファＩＯＢ１及びＩＯＢ２の第１
の実施例の回路図が示され、図１１には、その一実施例
の信号波形図が示されている。また、図１２には、図１
のマイクロコンピュータに含まれる入出力バッファＩＯ
Ｂ１及びＩＯＢ２の第２の実施例の回路図が示されてい
る。これらの図をもとに、この実施例のマイクロコンピ
ュータに含まれる入出力バッファの具体的構成及び動作
ならびにその特徴について説明する。なお、図１０及び
図１２の入出力バッファＩＯＢ１は、言わばこの発明の
主旨を用いた応用例となる。また、入出力バッファＩＯ
Ｂ１は、例えばマイクロコンピュータの中央処理装置Ｃ
ＰＵ又はダイレクトメモリアクセスコントローラＤＭＡ
Ｃ等に内部バスＩＢＵＳの各ビットに対応して設けられ
るものの一つであり、入出力バッファＩＯＢ２は、例え
ば入出力ポートＩＯＰ１〜ＩＯＰ５に内部バスＩＢＵＳ
の各ビットに対応して設けられるものの一つである。さ
らに、図１２の入出力バッファＩＯＢ１は、図１０の入
出力バッファＩＯＢ１にバスデータ保持回路ＢＤＨを追
加したものであり、その他の部分はこれと同一構成とさ
れる。

【００７０】図１０において、入出力バッファＩＯＢ１
は、電源電圧ＶＣＣ１と内部ノードｎ１つまり内部バス
ＩＢＵＳの対応するビット（信号経路）との間に直列形
態に設けられるＮチャンネルＭＯＳＦＥＴＮ７１（第２
のＭＯＳＦＥＴ）及びＰチャンネルＭＯＳＦＥＴＰ７１
（第１のＭＯＳＦＥＴ）を含む。このうち、ＭＯＳＦＥ
ＴＮ７１のゲートには、チャージポンプ回路ＣＰ７の出
力たる内部電圧ＶＰが供給され、その基板部には接地電
位ＶＳＳが供給される。また、ＭＯＳＦＥＴＰ７１のゲ
ートには、ナンド（ＮＡＮＤ）ゲートＮＡ７１の出力信
号が供給され、その基板部は、そのソースつまり内部ノ
ードｎ２に結合される。内部ノードｎ１は、さらにＮチ
ャンネルＭＯＳＦＥＴＮ７２を介して接地電位ＶＳＳに
結合される。このＭＯＳＦＥＴＮ７２のゲートには、ノ
ア（ＮＯＲ）ゲートＮＯ７１の出力信号が供給され、そ
の基板部には接地電位ＶＳＳが供給される。

【００７１】この実施例において、入出力バッファＩＯ
Ｂ１の高電位側動作電源となる電源電圧ＶＣＣ１は、特
に制限されないが、例えば＋２．０Ｖとされ、その低電
位側動作電源となる接地電位ＶＳＳは０Ｖとされる。

【００７２】入出力バッファＩＯＢ１のチャージポンプ
回路ＣＰ７には、図示されない制御部から入出力制御信
号ＩＯＣが供給される。また、ナンドゲートＮＡ７１の
一方の入力端子には、出力イネーブル信号ＯＥ１が供給
され、ノアゲートＮＯ１の一方の入力端子には、そのイ
ンバータＶ７１による反転信号が供給される。ナンドゲ
ートＮＡ７１及びノアゲートＮＯ７１の他方の入力端子
には、図示されない前段のレジスタから内部出力データ
ＯＤ１が共通に供給される。

【００７３】入出力バッファＩＯＢ１は、さらに、その
一方の入力端子に入出力制御信号ＩＯＣを受けるナンド
ゲートＮＡ７２を含む。このナンドゲートＮＡ７２の他
方の入力端子は、内部ノードｎ１つまり内部バスＩＢＵ
Ｓに結合され、その出力信号は、内部入力データＩＤ１
として図示されない後段回路に供給される。

【００７４】次に、入出力バッファＩＯＢ２は、特に制
限されないが、電源電圧ＶＣＣ２と接地電位ＶＳＳとの
間に設けられるＰチャンネルＭＯＳＦＥＴＰ８１及びＮ
チャンネルＭＯＳＦＥＴＮ８１を含む。これらのＭＯＳ
ＦＥＴＰ８１及びＮ８１の共通結合されたドレインは、
内部バスＩＢＵＳの対応するビットに結合される。ま
た、ＭＯＳＦＥＴＰ８１のゲートには、ナンドゲートＮ
Ａ８１の出力信号が供給され、ＭＯＳＦＥＴＮ８１のゲ
ートには、ノアゲートＮＯ８１の出力信号が供給され
る。ナンドゲートＮＡ８１の一方の入力端子には、出力
イネーブル信号ＯＥ２が供給され、ノアゲートＮＯ８１
の一方の入力端子には、そのインバータＶ８１による反
転信号が供給される。ナンドゲートＮＡ８１及びノアゲ
ートＮＯ８１の他方の入力端子には、内部出力データＯ
Ｄ２が共通に供給される。

【００７５】入出力バッファＩＯＢ２は、さらに、その
入力端子が内部バスＩＢＵＳの対応するビットに結合さ
れるレベル変換回路ＬＣを含む。このレベル変換回路Ｌ
Ｃの出力信号は、内部入力データＩＤ２として、入出力
バッファＩＯＢ２の図示されない後段回路に供給され
る。なお、入出力バッファＩＯＢ２の高電位側動作電源
となる電源電圧ＶＣＣ２は、例えば＋３．３Ｖとされ
る。

【００７６】ここで、入出力制御信号ＩＯＣは、特に制
限されないが、図１１に示されるように、入出力バッフ
ァＩＯＢ１が出力モードとされるとき選択的に接地電位
ＶＳＳのようなロウレベルとされ、入出力バッファＩＯ
Ｂ１が入力モードとされるとき選択的に電源電圧ＶＣＣ
１のようなハイレベルとされる。また、出力イネーブル
信号ＯＥ１は、入出力バッファＩＯＢ１が出力モードと
されかつその出力動作を可能とするとき選択的に電源電
圧ＶＣＣ１のようなハイレベルとされ、内部出力データ
ＯＤ１は、出力イネーブル信号ＯＥ１がハイレベルとさ
れる間に選択的に論理“０”のロウレベル又は論理
“１”のハイレベルとされる。

【００７７】一方、入出力バッファＩＯＢ１のチャージ
ポンプ回路ＣＰ７は、入出力バッファＩＯＢ１が出力モ
ードとされ入出力制御信号ＩＯＣがロウレベルとされる
ことで選択的に動作状態とされる。この動作状態におい
て、チャージポンプ回路ＣＰ７は電源電圧ＶＣＣ１をも
とに内部電圧ＶＰを生成し、ＭＯＳＦＥＴＮ７１のゲー
トに供給する。このとき、内部電圧ＶＰの電位は、図１
１に示されるように、入出力バッファＩＯＢ２の高電位
側動作電源たる電源電圧ＶＣＣ２つまり例えば＋３．３
Ｖとされる。入出力バッファＩＯＢ１が入力モードとさ
れ入出力制御信号ＩＯＣがハイレベルとされるとき、チ
ャージポンプ回路ＣＰ７はその動作を停止し、内部電圧
ＶＰは電源電圧ＶＣＣ１つまり＋２．０Ｖとされる。

【００７８】入出力バッファＩＯＢ１が出力モードとさ
れて入出力制御信号ＩＯＣがロウレベルとされ、かつ出
力イネーブル信号ＯＥ１がハイレベルとされるとき、入
出力バッファＩＯＢ１では、チャージポンプ回路ＣＰ７
が動作状態とされ、内部電圧ＶＰは電源電圧ＶＣＣ２の
ような高電位とされる。このとき、ＭＯＳＦＥＴＮ７１
は、内部電圧ＶＰの高電位を受けて完全なオン状態とな
り、電源電圧ＶＣＣ１はＭＯＳＦＥＴＮ７１のしきい値
電圧の影響を受けることなくそのままＭＯＳＦＥＴＰ７
１のソースつまり内部ノードｎ２に伝達される。また、
ナンドゲートＮＡ７１及びノアゲートＮＯ７１の出力信
号は、内部出力データＯＤ１の論理値に応じて選択的に
かつ相補的にハイレベル又はロウレベルとされる。

【００７９】すなわち、内部出力データＯＤ１が論理
“０”つまり接地電位ＶＳＳのようなロウレベルとされ
るとき、ノアゲートＮＯ７１の出力信号は電源電圧ＶＣ
Ｃ１のようなハイレベルとなり、ナンドゲートＮＡ７１
の出力信号も電源電圧ＶＣＣ１のようなハイレベルとな
る。このため、ＭＯＳＦＥＴＰ７１がオフ状態となり、
ＭＯＳＦＥＴＮ７１がオン状態となって、内部バスＩＢ
ＵＳの対応するビットには接地電位ＶＳＳのようなロウ
レベルが出力される。

【００８０】一方、内部出力データＯＤ１が論理“１”
つまり電源電圧ＶＣＣ１のようなハイレベルとされる
と、ノアゲートＮＯ７１の出力信号は接地電位ＶＳＳの
ようなロウレベルとなり、ナンドゲートＮＡ７１の出力
信号も接地電位ＶＳＳのようなハイレベルとなる。この
ため、ＭＯＳＦＥＴＮ７１はオフ状態となり、代わって
ＭＯＳＦＥＴＰ７１がオン状態となって、内部バスＩＢ
ＵＳの対応するビットには電源電圧ＶＣＣ１のようなハ
イレベルが出力される。

【００８１】言うまでもなく、入出力バッファＩＯＢ１
が出力モードとされるとき、入出力バッファＩＯＢ２は
入力モードとされ、出力イネーブル信号ＯＥ２は接地電
位ＶＳＳのようなロウレベルとされる。入出力バッファ
ＩＯＢ２では、出力イネーブル信号ＯＥ２のロウレベル
を受けてナンドゲートＮＡ８１の出力信号が電源電圧Ｖ
ＣＣ２のようなハイレベルとされ、ノアゲートＮＯ８１
の出力信号は接地電位ＶＳＳのようなロウレベルとされ
る。したがって、ＭＯＳＦＥＴＰ８１及びＮ８１はとも
にオフ状態となり、内部バスＩＢＵＳの入出力バッファ
ＩＯＢ２側からみた電位はハイインピーダンス状態Ｈｚ
とされる。このとき、出力モードにある入出力バッファ
ＩＯＢ１から内部バスＩＢＵＳに出力される接地電位Ｖ
ＳＳのようなロウレベルあるいは電源電圧ＶＣＣ１のよ
うなハイレベルは、入出力バッファＩＯＢ２のレベル変
換回路ＬＣにより、接地電位ＶＳＳをロウレベルとし電
源電圧ＶＣＣ２をハイレベルとする内部入力データＩＤ
２に変換され、入出力バッファＩＯＢ２の図示されない
後段回路に伝達される。

【００８２】次に、入出力バッファＩＯＢ１が入力モー
ドとされ、入出力制御信号ＩＯＣが電源電圧ＶＣＣ１の
ようなハイレベルとされるとき、入出力バッファＩＯＢ
１では、チャージポンプ回路ＣＰ７のチャージポンプ動
作が停止され、内部電圧ＶＰは電源電圧ＶＣＣ１つまり
＋２．０Ｖのような比較的低い電位とされる。このと
き、ＭＯＳＦＥＴＮ７１は一応オン状態となるが、電源
電圧ＶＣＣ１は、ＭＯＳＦＥＴＮ７１のしきい値電圧Ｖ
ｔｈｎ分だけ低い電位つまり例えば＋１．０Ｖとなって
ＭＯＳＦＥＴＮ７１のソースつまり内部ノードｎ２に伝
達される。また、出力イネーブル信号ＯＥ１のロウレベ
ルを受けてナンドゲートＮＡ７１の出力信号が電源電圧
ＶＣＣ１のようなハイレベルとされ、ノアゲートＮＯ７
１の出力信号は接地電位ＶＳＳのようなロウレベルとさ
れる。したがって、ＭＯＳＦＥＴＰ７１及びＮ７２がと
もにオフ状態となり、内部バスＩＢＵＳの入出力バッフ
ァＩＯＢ１側からみた電位はハイインピーダンス状態Ｈ
ｚとされる。

【００８３】入出力バッファＩＯＢ１が入力モードとさ
れるとき、入出力バッファＩＯＢ２は出力モードとさ
れ、出力イネーブル信号ＯＥ２は電源電圧ＶＣＣ２のよ
うなハイレベルとされる。このため、入出力バッファＩ
ＯＢ２では、出力イネーブル信号ＯＥ２のハイレベルを
受けてナンドゲートＮＡ８１及びノアゲートＮＯ８１の
出力信号は選択的にかつ相補的にロウレベル又はハイレ
ベルとされ、これを受けてＭＯＳＦＥＴＰ８１及びＮ８
１が選択的にかつ相補的にオン状態となって、内部バス
ＩＢＵＳには接地電位ＶＳＳのような論理“０”あるい
は電源電圧ＶＣＣ２のような論理“１”の出力信号が選
択的に伝達される。これらの出力信号は、入出力バッフ
ァＩＯＢ１のナンドゲートＮＡ７２を経て内部入力デー
タＩＤ１となり、入出力バッファＩＯＢ１の図示されな
い後段回路に伝達される。

【００８４】ところで、入出力バッファＩＯＢ１が入力
モードとされ、内部バスＩＢＵＳを介して電源電圧ＶＣ
Ｃ２つまり＋３．３Ｖのような高電位のハイレベルが伝
達されるとき、入出力バッファＩＯＢ１では、ＭＯＳＦ
ＥＴＰ７１のドレイン及びチャネル間のＰＮ接合部が順
バイアス状態となり、ＭＯＳＦＥＴＮ７１のソースつま
り内部ノードｎ２には、電源電圧ＶＣＣ２よりＭＯＳＦ
ＥＴＰ７１の順方向電圧α分だけ低い高電位つまりＶＣ
Ｃ２−αが伝達される。しかし、この実施例では、前述
のように、入出力バッファＩＯＢ１が入力モードとされ
るときチャージポンプ回路ＣＰ７の出力たる内部電圧Ｖ
Ｐの電位が電源電圧ＶＣＣ１つまり＋２．０Ｖとされる
ため、ＭＯＳＦＥＴＮ７１は逆バイアス状態となってオ
フ状態となる。したがって、電源電圧ＶＣＣ１は、内部
ノードｎ１の高電位による影響を受けなくなり、その電
位変動を防止することができる。

【００８５】以上のように、この実施例では、比較的簡
素な構成をもって、異なる電位の電源電圧ＶＣＣ２を高
電位側動作電源とする入出力バッファＩＯＢ２との間で
信号を授受し、かつその高電位側動作電源たる電源電圧
ＶＣＣ１の電位変動を抑制しうる入出力バッファＩＯＢ
１を構成することができるものである。

【００８６】なお、マイクロコンピュータが待機状態と
されるとき、内部バスＩＢＵＳに電源電圧ＶＣＣ２のよ
うな高電位が出力されたままの状態とされ、かつ内部バ
スＩＢＵＳ上の信号をそのままの論理レベルで保持した
い場合、入出力バッファＩＯＢ１に図１２のようなバス
データ保持回路ＢＤＨを追加すればよい。このバスデー
タ保持回路ＢＤＨは、ＰチャンネルＭＯＳＦＥＴ９１及
びＮチャンネルＭＯＳＦＥＴＮ９１からなるインバータ
Ｖ９１と、ＰチャンネルＭＯＳＦＥＴＰ９２及びＮチャ
ンネルＭＯＳＦＥＴＮ９２からなるインバータＶ９２
と、ＰチャンネルＭＯＳＦＥＴＰ９３及びＰ９４ならび
にＮチャンネルＭＯＳＦＥＴＮ９３及びＮ９４からなる
インバータＶ９３とを含む。このうち、インバータＶ９
１及びＶ９３は、マイクロコンピュータがスタンバイ状
態とされ内部制御信号ＳＴＢＹＮがロウレベルとされる
とき、インバータＶ９２の出力信号がハイレベルとされ
ることで選択的に交差結合され、一つのラッチ回路を構
成する。このラッチ回路は、その入出力端子が内部バス
ＩＢＵＳの対応するビットに結合され、スタンバイ時に
おける内部バスＩＢＵＳの論理レベルを保持する。

【００８７】この実施例において、ラッチ回路のＰチャ
ンネルＭＯＳＦＥＴＰ９１，Ｐ９２ならびにＰ９３のソ
ースは、そのゲートにチャージポンプ回路ＣＰ９の出力
たる内部電圧ＶＰを受けるＮチャンネルＭＯＳＦＥＴＮ
９０（第５のＭＯＳＦＥＴ）を介して電源電圧ＶＣＣ１
に結合される。この内部電圧ＶＰの電位は、マイクロコ
ンピュータが通常の動作状態とされるとき、電源電圧Ｖ
ＣＣ１より高い例えば電源電圧ＶＣＣ２つまり＋３．３
Ｖのような高電位（第５の電位）とされ、スタンバイ時
には、電源電圧ＶＣＣ１と同電位つまり＋２．０Ｖとさ
れる。これにより、マイクロコンピュータが通常の動作
状態とされＭＯＳＦＥＴＰ９１〜Ｐ９４がオフ状態とさ
れる場合でも、入出力バッファＩＯＢ２から内部バスＩ
ＢＵＳに出力される電源電圧ＶＣＣ２のような高電位に
よって内部電圧ＶＣＣ１が影響を受け、その電位が変動
するのを防止することができる。

【００８８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ＣＭＯＳ論理ゲートを基本素子とするマイクロコ
ンピュータ等の半導体集積回路装置において、ＣＭＯＳ
論理ゲートを構成するＰチャンネル型の第１のＭＯＳＦ
ＥＴのソースと電源電圧ＶＣＣとの間に、そのゲート電
位が、通常動作時は電源電圧ＶＣＣより絶対値の大きな
第１の電位とされ、待機時には電源電圧ＶＣＣと同電位
とされるＮチャンネル型の第２のＭＯＳＦＥＴを設け、
あるいはＣＭＯＳ論理ゲートを構成するＮチャンネル型
の第３のＭＯＳＦＥＴのソースと接地電位ＶＳＳとの間
に、そのゲート電位が、通常動作時は接地電位ＶＳＳよ
り低い負の第３の電位とされ、待機時には接地電位ＶＳ
Ｓと同電位とされるＰチャンネル型の第４のＭＯＳＦＥ
Ｔを設けることで、通常動作時は、上記第２又は第４の
ＭＯＳＦＥＴのしきい値電圧の影響を受けることなく、
電源電圧ＶＣＣ及び接地電位ＶＳＳをそのままＣＭＯＳ
論理ゲートの動作電源として供給し、ＣＭＯＳ論理ゲー
トの高速性を確保できるという効果が得られる。

【００８９】（２）上記（１）項により、待機時には、
その絶対値が上記Ｐチャンネル又はＮチャンネルＭＯＳ
ＦＥＴのしきい値電圧分だけ圧縮された電源電圧ＶＣＣ
及び接地電位ＶＳＳをＣＭＯＳ論理ゲートの動作電源と
して供給し、ＣＭＯＳ論理ゲートの動作電流を低減でき
るという効果が得られる。 （３）上記（１）項により、待機時には、それほど深い
基板電圧を印加することなく、第１及び第３のＭＯＳＦ
ＥＴのソース・基板間を逆バイアス状態とし、そのリー
ク電流を小さくすることができるという効果が得られ
る。

【００９０】（４）上記（１）項ないし（３）項におい
て、第２のＭＯＳＦＥＴの通常動作時におけるゲート電
位を、電源電圧ＶＣＣに第２のＭＯＳＦＥＴのしきい値
電圧を加えた電位よりやや低い電位とし、第４のＭＯＳ
ＦＥＴの通常動作時におけるゲート電位を、接地電位Ｖ
ＳＳから第４のＭＯＳＦＥＴのしきい値電圧を差し引い
た電位よりやや低い負電位とすることで、電源電圧の電
位変動の影響を受けることなく、第１及び第３のソース
電位たるＣＭＯＳ論理ゲートの高電位側動作電源の電位
を安定化することができるという効果が得られる。 （５）上記（１）項ないし（４）項により、ＣＭＯＳ論
理ゲートを基本素子とするマイクロコンピュータ等の動
作を安定化しつつ、スタンバイ時における低消費電力化
を図り、その信頼性を高めることができるという効果が
得られる。

【００９１】（６）上記（１）項において、第１及び第
２のＭＯＳＦＥＴをもとにマイクロコンピュータ等の入
出力バッファを構成することで、比較的簡素な構成をも
って、絶対値の大きな電源電圧を動作電源とする他の入
出力バッファとの間で信号を授受し、かつ絶対値の大き
な信号が伝達される場合でもその電源電圧の電位変動を
抑制しうる入出力バッファを実現できるという効果が得
られる。 （７）上記（６）項において、入出力バッファに、上記
第１及び第２のＭＯＳＦＥＴと同様なＭＯＳＦＥＴを含
むバスデータ保持回路を設けることで、マイクロコンピ
ュータ等がスタンバイ状態とされ、信号経路に高電位が
出力されたままの状態とされる場合でも、電源電圧の電
位変動を抑制しつつ、信号レベルを保持しうる入出力バ
ッファを実現できるという効果が得られる。

【００９２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、マイクロコンピュータのブロック構
成は、この実施例による制約を受けない。図２，図４な
らびに図６〜９において、論理回路部ＬＣはインバータ
以外の各種論理ゲートを含むことができるし、その論理
構成や電源電圧の極性ならびにＭＯＳＦＥＴの導電型等
も、各実施例による制約を受けない。図３及び図５にお
いて、電源制御信号ＣＶの有効レベルは任意に設定でき
るし、電源電圧及び各内部電圧の具体的な絶対値ならび
にそのレベル関係は本発明の主旨に影響を与えない。

【００９３】図８において、電源制御部ＶＣ５１及びＶ
Ｃ５２は、インバータＶ１を構成するＭＯＳＦＥＴＰ１
及びＮ１の基板部を内部電圧供給線ＶＣＢＰ又はＶＣＢ
Ｎに結合することで、それぞれ図４の電源制御部ＶＣ２
又は図７の電源制御部ＶＣ４に置き換えてもよい。図９
において、試験パッドＴＰＡＤは、外部端子としてもよ
い。また、試験パッドＴＰＡＤは、テストモード時に選
択的にオン状態とされるトランスファゲートを介して内
部電圧供給線ＶＣＬＰに結合されるようにしてもよい。
マイクロコンピュータは、例えば図６の内部電圧供給線
ＶＣＬＳに結合される試験パッドを備えることができる
し、例えば内部電圧ＶＰ又はＶＭの電位をモニタし設定
するための試験パッドを備えることもできる。

【００９４】図１０及び図１２において、入出力バッフ
ァＩＯＢ１及びＩＯＢ２の具体的構成は種々の実施形態
をとりうるし、電源電圧ＶＣＣ１及びＶＣＣ２の極性及
び絶対値も任意に設定できる。図１１において、各制御
信号等の具体的なレベル及び時間関係は、本発明の主旨
に影響を与えない。

【００９５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、ＣＭＯＳ論理ゲートを基本素子とする各種の論理集
積回路装置やメモリ集積回路装置等にも適用できる。こ
の発明は、少なくともＭＯＳＦＥＴ論理ゲートを基本素
子とする半導体集積回路装置ならびにこれを含む装置又
はシステムに広く適用できる。

【００９６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＣＭＯＳ論理ゲートを基本
素子とするシングルチップマイクロコンピュータ等の半
導体集積回路装置において、ＣＭＯＳ論理ゲートを構成
するＰチャンネル型の第１のＭＯＳＦＥＴのソースと電
源電圧ＶＣＣとの間に、そのゲート電位が、通常動作時
は電源電圧ＶＣＣより絶対値の大きな第１の電位とさ
れ、待機時には電源電圧ＶＣＣと同電位又は電源電圧Ｖ
ＣＣより絶対値の小さな第２の電位とされるＮチャンネ
ル型の第２のＭＯＳＦＥＴを設けるとともに、ＣＭＯＳ
論理ゲートを構成するＮチャンネル型の第３のＭＯＳＦ
ＥＴのソースと接地電位ＶＳＳとの間に、そのゲート電
位が、通常動作時は接地電位ＶＳＳより低い負の第３の
電位とされ、待機時には接地電位ＶＳＳと同電位又は接
地電位ＶＳＳよりやや高い第４の電位とされるＰチャン
ネル型の第４のＭＯＳＦＥＴを設ける。また、ＣＭＯＳ
論理ゲートを構成する第１及び第３のＭＯＳＦＥＴの基
板部に、通常動作時は各ＭＯＳＦＥＴのソース電位ある
いは電源電圧ＶＣＣ又は接地電位ＶＳＳをそれぞれ供給
し、待機時には電源電圧ＶＣＣ又は接地電位ＶＳＳをそ
れぞれそのまま供給する。

【００９７】これにより、通常動作時は、上記第２又は
第４のＭＯＳＦＥＴのしきい値電圧の影響を受けること
なく、電源電圧ＶＣＣ及び接地電位ＶＳＳをそのままＣ
ＭＯＳ論理ゲートの動作電源として供給し、あるいは外
部供給される電源電圧ＶＣＣ又は接地電位ＶＳＳの電位
変動の影響を受けない比較的安定した動作電源をＣＭＯ
Ｓ論理ゲートに供給し、待機時には、その絶対値が上記
Ｐチャンネル又はＮチャンネルＭＯＳＦＥＴのしきい値
電圧分だけ圧縮された電源電圧ＶＣＣ及び接地電位ＶＳ
ＳをＣＭＯＳ論理ゲートの動作電源として供給すること
ができるとともに、待機時には、それほど深い基板電圧
を印加することなく、上記第１及び第３のＭＯＳＦＥＴ
のソース・基板間を逆バイアス状態とし、そのリーク電
流を小さくすることができる。この結果、マイクロコン
ピュータ等のスタンバイ時における低消費電力化を図
り、その信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシングルチップマイクロ
コンピュータの一実施例を示すブロック図である。

【図２】図１のシングルチップマイクロコンピュータに
含まれる電源制御部及び論理回路部の第１の実施例を示
す部分的な回路図である。

【図３】図２の電源制御部及び論理回路部の一実施例を
示す信号波形図である。

【図４】図１のシングルチップマイクロコンピュータに
含まれる電源制御部及び論理回路部の第２の実施例を示
す部分的な回路図である。

【図５】図４の電源制御部及び論理回路部の一実施例を
示す信号波形図である。

【図６】図１のシングルチップマイクロコンピュータに
含まれる電源制御部及び論理回路部の第３の実施例を示
す部分的な回路図である。

【図７】図１のシングルチップマイクロコンピュータに
含まれる電源制御部及び論理回路部の第４の実施例を示
す部分的な回路図である。

【図８】図１のシングルチップマイクロコンピュータに
含まれる電源制御部及び論理回路部の第５の実施例を示
す部分的な回路図である。

【図９】図１のシングルチップマイクロコンピュータに
含まれる電源制御部及び論理回路部の第６の実施例を示
す部分的な回路図である。

【図１０】図１のシングルチップマイクロコンピュータ
に含まれる入出力バッファの第１の実施例を示す回路図
である。

【図１１】図１０の入出力バッファの一実施例を示す回
路図である。

【図１２】図１のシングルチップマイクロコンピュータ
に含まれる入出力バッファの第２の実施例を示す回路図
である。

【符号の説明】

ＣＰＵ……中央処理装置、ＣＰＧ……クロック発生回
路、ＩＢＵＳ，ＰＢＵＳ……内部バス、ＤＭＡＣ……ダ
イレクトメモリアクセスコントローラ、ＲＯＭ……リー
ドオンリーメモリ、ＲＡＭ……ランダムアクセスメモ
リ、ＴＩＭ……タイマー回路、ＳＣＩ……シリアルコミ
ュニケーションインターフェイス、ＢＳＣ……バスコン
トローラ、ＩＯＰ１〜ＩＯＰ９……入出力ポート、ＶＣ
……電源制御部、ＸＴＡＬ，ＥＸＴＡＬ，ＭＯＤＥ，Ｓ
ＴＢＹ，ＲＥＳ，ＶＣＣ，ＶＳＳ……外部端子。ＬＣ…
…論理回路部、ＶＣ１〜ＶＣ６，ＶＣ５１〜ＶＣ５２…
…電源制御部、ＣＰ１〜ＣＰ９，ＣＰ５１〜ＣＰ５２…
…チャージポンプ回路。ＣＶ……電源制御信号、ＶＰ，
ＶＣＬＰ，ＶＣＢＰ……内部電圧。ＴＰＡＤ……試験パ
ッド。ＩＯＢ１〜ＩＯＢ２……入出力バッファ、ＬＣ…
…レベル変換回路。ＢＤＨ……バスデータ保持回路。Ｉ
ＯＣ……入出力制御信号、ＯＥ１〜ＯＥ２……出力イネ
ーブル信号、ＯＤ１〜ＯＤ２……内部出力データ、ＩＤ
１〜ＩＤ２……内部入力データ、ＶＰ……内部電圧、ｎ
１〜ｎ２……内部ノード。Ｐ１，Ｐ２１〜Ｐ２２，Ｐ３
１，Ｐ４１，Ｐ５１，Ｐ７１，Ｐ８１，Ｐ９１〜Ｐ９４
……ＰチャンネルＭＯＳＦＥＴ、Ｎ１，Ｎ１１，Ｎ２
１，Ｎ４１〜Ｎ４２，Ｎ５１，Ｎ６１，Ｎ７１〜Ｎ７
２，Ｎ８１，Ｎ９０〜Ｎ９４……ＮチャンネルＭＯＳＦ
ＥＴ、Ｖ１，Ｖ２１，Ｖ４１，Ｖ７１，Ｖ８１，Ｖ９１
〜Ｖ９３……インバータ、ＮＡ７１〜ＮＡ７２，ＮＡ８
１……ナンド（ＮＡＮＤ）ゲート、ＮＯ７１，ＮＯ８１
……ノア（ＮＯＲ）ゲート、ｓ１〜ｓ２……内部信号、
ＶＣＣ，ＶＣＣ１，ＶＣＣ２……電源電圧、ＶＳＳ……
接地電位。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｋ 19/094 (72)発明者 藤戸 正道 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 河合 洋造 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１導電型の第１のＭＯＳＦＥＴと、 上記第１のＭＯＳＦＥＴのソースと電源電圧供給点との
   間に設けられ、そのゲート電位が、通常動作時、上記電
   源電圧より絶対値の大きな第１の電位とされ、待機時に
   は、上記電源電圧と同電位又は上記電源電圧より絶対値
   の小さな第２の電位とされる第２導電型の第２のＭＯＳ
   ＦＥＴとを含んでなることを特徴とする半導体集積回路
   装置。
2. 【請求項２】 請求項１において、 上記半導体集積回路装置は、さらに、 第２導電型の第３のＭＯＳＦＥＴと、 上記第３のＭＯＳＦＥＴのソースと接地電位供給点との
   間に設けられ、そのゲート電位が、通常動作時、上記電
   源電圧とは逆極性の第３の電位とされ、待機時には、上
   記接地電位と同電位又は上記電源電圧と同極性の比較的
   絶対値の小さな第４の電位とされる第１導電型の第４の
   ＭＯＳＦＥＴとを含むものであることを特徴とする半導
   体集積回路装置。
3. 【請求項３】 請求項１又は請求項２において、 上記第１の電位は、その絶対値が上記電源電圧に上記第
   ２のＭＯＳＦＥＴのしきい値電圧を加えた値より大きく
   され、 上記第３の電位は、その絶対値が上記第４のＭＯＳＦＥ
   Ｔのしきい値電圧より大きくされるものであって、 上記第１のＭＯＳＦＥＴの基板部には、上記電源電圧が
   供給され、上記第３のＭＯＳＦＥＴの基板部に、上記接
   地電位が供給されるものであることを特徴とする半導体
   集積回路装置。
4. 【請求項４】 請求項１又は請求項２において、 上記第１の電位は、その絶対値が上記電源電圧に上記第
   ２のＭＯＳＦＥＴのしきい値電圧を加えた値より小さく
   され、 上記第３の電位は、その絶対値が上記第４のＭＯＳＦＥ
   Ｔのしきい値電圧より小さくされるものであって、 上記第１及び第３のＭＯＳＦＥＴの基板部には、通常動
   作時、そのソース電位がそれぞれ供給され、待機時に
   は、上記電源電圧又は接地電位がそれぞれ供給されるも
   のであることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体集積回路装置は、上記第１又は第３のＭＯＳ
   ＦＥＴの実質的なソース電位をモニタし又は設定するた
   めのパッド又は外部端子を備えるものであることを特徴
   とする半導体集積回路装置。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記第２及び第４のＭＯＳＦＥＴは、そのゲート酸化膜
   の膜厚が上記第１及び第３のＭＯＳＦＥＴに比較して大
   きくされるものであることを特徴とする半導体集積回路
   装置。
7. 【請求項７】 請求項１において、 上記第１及び第２のＭＯＳＦＥＴは、その絶対値が上記
   電源電圧より大きな他の電源電圧を動作電源とする他の
   入出力バッファとの間で、対応する信号経路を介して所
   定の信号を授受する入出力バッファであって、 上記第１のＭＯＳＦＥＴのドレインは、上記対応する信
   号経路に結合されるものであり、その基板部は、そのソ
   ースに共通結合されるものであることを特徴とする半導
   体集積回路装置。
8. 【請求項８】 請求項７において、 上記半導体集積回路装置は、さらに、 その入出力端子が上記対応する信号経路に結合されるラ
   ッチ回路を含むバスデータ保持回路を備えるものであっ
   て、 上記ラッチ回路には、そのゲート電位が、通常動作時、
   上記電源電圧より絶対値の大きな第５の電位とされ、待
   機時には、上記電源電圧と同電位とされる第２導電型の
   第５のＭＯＳＦＥＴを介して、上記電源電圧がその高電
   位側動作電源として供給されるものであることを特徴と
   する半導体集積回路装置。