JPH11340973A - 伝送路終端方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 １種類のインタフェース装置で複数の伝送装
置側インタフェースに対応する。 【解決手段】 端末より上位の伝送装置と当該端末との
あいだの伝送路上にインタフェース装置を設けること
で、伝送路を終端する方法において、前記伝送装置側の
伝送路に接続され、当該伝送装置側の１又は複数のイン
タフェースを終端する回路で、同時には１つだけが使用
される上位インタフェース回路を、前記インタフェース
装置内にあらかじめ１又は複数設けておき、前記端末側
の伝送路に接続され、当該端末側のインタフェースを終
端する下位インタフェース回路を、この上位インタフェ
ース回路に接続して前記インタフェース装置内に設ける
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送路終端方法及
び装置に関し、たとえば局側の交換機などに搭載してＩ
ＳＤＮ等のディジタル回線などを、加入者ごとに終端す
る場合に適用し得るものである。

【０００２】

【従来の技術】局側に配置される伝送路終端装置（Ｌ
Ｔ）は一般に、加入者線交換機および加入者線伝送装置
（多重化装置）で多重化されたＨＷフレーム信号を、デ
ィジタル加入者線ユーザごとに終端する装置で、ユーザ
宅に配置されている網終端装置（ＮＴ）に対してＩＴＵ
−Ｔ勧告Ｇ．９６１に準拠したディジタル加入者線イン
タフェースを提供するものである。すなわち加入者伝送
装置と網終端装置のあいだに設けられている伝送路終端
装置は、Ｖ点を介して前記加入者伝送装置と接続され、
メタル加入者線（すなわちＵ点）を介して前記網終端装
置と接続されている。

【０００３】前記伝送装置などのシステムが変更され、
Ｖ点インタフェースが変化した場合でも、ユーザ宅に設
置されている端末などは、そのまま使用しつづけること
が求められる。

【０００４】伝送路終端装置内の集積回路１０の構成例
としては、図２に示すように、Ｖ点のインタフェースを
終端する回路であるＶ−ＩＮＦ部１１と、メタル加入者
線のインタフェースを終端する回路であるＵ−ＩＮＦ部
１２と、アナログフロントエンド回路であるＡＦＥ部１
３とを備えている。

【０００５】Ｖ点インタフェースにおいては、たとえば
ビット速度２ＭＨｚの２ＭＨＷ（Mbpsハイウェイ）や、
ビット速度が４ＭＨｚの４ＭＨＷなどがあり得る。

【０００６】図２に示したＶ−ＩＮＦ部１１は、２ＭＨ
Ｗに対応する２ＭＶ−ＩＮＦ部である。

【０００７】Ｖ−ＩＮＦ部１１によるＶ点インタフェー
スの終端機能は、運用上規定されたＶ点インタフェース
のフレーム同期確立（ＶＦ ＳＹＮＣ）と、Ｕ点インタ
フェース部への各制御信号とタイミングの生成（ＥＳ
ＴＩＭ ＧＥＮ）と、データ（２Ｂ＋Ｄ）の速度および
フォーマット変換（ＦＯＲＭ ＣＮＧ）と、伝送路終端
装置および網終端装置の制御コマンドの終端（２Ｍ Ｉ
Ｆ）と、伝送路終端装置１０および網終端装置の制御の
監視ビットの挿入（ＳＴ）である。必要であればさらに
Ｖ点クロックの保護などの機能も追加される。

【０００８】また、Ｕ−ＩＮＦ部１２によるＵ点インタ
フェースの終端では、ＩＴＵ−Ｔ勧告Ｇ．９６１に準拠
したディジタル加入者線インタフェースが終端される。

【０００９】このＵ−ＩＮＦ部１２の終端機能は、加入
者線フレーム同期確立（Ｆ ＳＹＮＣ）と、ＡＭＩ符号
に対するスクランブラ／デスクランブラ（ＳＣＲ／ＤＳ
ＣＲ）およびＣＲＣチェック（ＣＲＣ ＧＥＮ／ＣＲＣ
ＣＨＫ）と、各種信号送出条件の制御（ＭＰＵ）と、
Ｖ点インタフェースでフォーマット変換されたデータの
ディジタル加入者線への乗せ換え（ＢＡＦＦ，ＭＵＸ，
Ｕ／Ｂ，ＣＤ）と、アナログ部による各線路等化の制御
（ＢＴ ＥＱＡ）およびアナログ部の制御信号生成と、
ディジタルＰＬＬによる加入者線受信データからの３２
０ＫＨｚ受信クロックの再生（ＴＩＭ）と、線路試験お
よび装置試験引込み制御と、ノーマル（待機時）／リバ
ース（起動時）スイッチの制御（ＭＰＵ）と、ＴＣＭ
（ピンポン）方式に応じた加入者線の上り下りの切替え
制御（ＢＵＲＳＴ ＣＯＮＴ）などである。

【００１０】そして前記ＡＦＥ部１３の機能は、網終端
装置側からトランスでアース分離され送出された信号の
メタル加入者線ケーブルによる歪みの除去のための線路
補償自動利得制御回路（√ｆＡＧＣ）と、ブリッジタッ
プ等化器（ＢＴ等化器）とを含んでいる。

【００１１】加入者線交換機側のクロックとは非同期で
受信される加入者線側からの信号を検出するために、こ
の信号に同期した内部クロックが生成される。これはＬ
ＳＩ構成１０の内部クロックとしても使用される。

【００１２】したがってＬＳＩ１０には、この内部クロ
ックを生成するための定数倍の周波数をもつ高精度な発
振器（ＯＳＣ）が必要となり、普通この発振器は、当該
ＬＳＩ１０に外付けされる。

【００１３】またＬＳＩ１０には、電源や加入者線交換
機側からのクロックと信号が投入された瞬間のＬＳＩ１
０の誤動作を防止するパワーオンリセット回路（ＰＯ
Ｒ）も必要であり、このパワーオンリセット回路も、図
２に示すように外付けされるのが普通である。

【００１４】

【発明が解決しようとする課題】上記に述べたように、
異なるＶ点インタフェースたとえば２ＭＨＷや４ＭＨＷ
などに対応するためには複数のＶ−ＩＮＦ部が必要とな
るが、従来の方法では異なるＶ−ＩＮＦ部ごとに上述し
たＬＳＩを構成しなければならず、ＬＳＩの種別が増
え、開発、製造、メンテナンスのコストが高い。

【００１５】一方、Ｖ−ＩＮＦ部１１とＵ−ＩＮＦ部１
２を１チップのディジタルＬＳＩのなかに構成し、ＡＦ
Ｅ部１３はこれとは別に、アナログの１チップＬＳＩと
して構成することも考えられるが、この場合でもやはり
ＬＳＩの種別が増えてしまう。

【００１６】また、上述した図２のような構成では、Ｕ
−ＩＮＦ部１２でもＶ−ＩＮＦ部１１でも、高精度な発
振器が必ず必要となるが、発振器などの外付け部品のた
めに実装面積が増加することは、小型化、低コスト化の
妨げとなっている。

【００１７】さらに、このように多機能を統合したＬＳ
Ｉの小型化においては、通常動作時に使用されるピンの
ほかに、テスト時、デバッグ時に用いられるピンが多数
必要で、これが小型化を妨げている。

【００１８】

【課題を解決するための手段】かかる課題を解決するた
めに、第１の発明では、端末より上位の伝送装置と当該
端末とのあいだの伝送路上にインタフェース装置を設け
ることで、伝送路を終端する方法において、前記伝送装
置側の伝送路に接続され、当該伝送装置側の１又は複数
のインタフェースを終端する回路で、同時には１つだけ
が使用される上位インタフェース回路を、前記インタフ
ェース装置内にあらかじめ１又は複数設けておき、前記
端末側の伝送路に接続され、当該端末側のインタフェー
スを終端する下位インタフェース回路を、この上位イン
タフェース回路に接続して前記インタフェース装置内に
設けることを特徴とする。

【００１９】また、第２の発明では、端末より上位の伝
送装置と当該端末とのあいだの伝送路上にインタフェー
ス装置を設けて、伝送路を終端する装置において、前記
伝送装置側の伝送路に接続され、当該伝送装置側の１又
は複数のインタフェースを終端する１又は複数の回路で
あって、同時には１つだけが使用される上位インタフェ
ース回路と、前記端末側の伝送路に接続され、当該端末
側のインタフェースを終端する下位インタフェース回路
とを、前記インタフェース装置内に備え、前記上位イン
タフェース回路とこの下位インタフェース回路を接続す
ることを特徴とする。

【００２０】

【発明の実施の形態】以下、本発明にかかる伝送路終端
方法及び装置を、基本ＩＳＤＮの伝送路終端方法及び装
置に適用した場合を例に、実施形態について説明する。
基本ＩＳＤＮのユーザ・網インタフェースである基本イ
ンタフェースは、既存電話網のメタリック加入者線路を
使用する単独加入者線用のインタフェースで、その論理
構造は、チャネル速度６４KbpsのＢ１およびＢ２チャネ
ルと、１６KbpsのＤチャネル１つからなる２Ｂ＋Ｄであ
る。

【００２１】本実施形態にかかる伝送路終端方法及び装
置は、Ｕ−ＩＮＦ部、Ｖ−ＩＮＦ部およびＡＦＥ部を、
発振器やパワーオンリセット回路の機能も含めて、１チ
ップのＬＳＩ内に納めることで、上述した種々の課題を
一挙に解決することを特徴とする。

【００２２】（Ａ）実施形態の構成 本実施形態にかかるＴＣＭ（Time Compression Modul
ation)方式の伝送路終端装置２０、すなわち１チップＬ
ＳＩ２０の内部の回路ブロックを図１に示す。そして図
１に示した各回路ブロックが備える各機能ブロックを示
したのが、図３である。

【００２３】図１において、ＡＦＥ部２１はアナログフ
ロントエンド回路の回路ブロックで、すでに説明した図
２のＡＦＥ部１３とほぼ同一の各機能ブロックを備えて
いる。

【００２４】すなわちＡＦＥ部２１は、図３に示すよう
に、網終端装置側からトランスでアース分離され送出さ
れた信号のメタル加入者線ケーブルによる歪みの除去の
ための線路補償自動利得制御回路（√ｆＡＧＣ）と、ブ
リッジタップ等化器（ＢＴ等化器）などを含んでいる。

【００２５】ただしＡＦＥ部２１は、ＡＦＥ部１３に含
まれていない２つの機能ブロックを備えている。すなわ
ち、リセット回路（ＰＲＳＴ）２１ＢとアナログＰＬＬ
（ＡＰＬＬ）の発振回路２１Ａを備えている。

【００２６】この発振回路２１Ａは、図１で明らかなよ
うに、外付け不要なアナログＰＬＬの発振回路である。
またリセット回路（ＰＲＳＴ）２１Ｂは、図２のパワー
オンリセット回路ＰＯＲに代わる回路で、回路ブロック
２１Ａの内部に設けられている。

【００２７】Ｕ点インタフェース部すなわちＵ−ＩＮＦ
部２２は、図２のＵ−ＩＮＦ部１２の機能ブロックとほ
ぼ同様である。

【００２８】すなわちＵ−ＩＮＦ部２２は、加入者線フ
レーム同期確立（Ｆ ＳＹＮＣ）と、ＡＭＩ符号に対す
るスクランブラ／デスクランブラ（ＳＣＲ／ＤＳＣＲ）
およびＣＲＣチェック（ＣＲＣ ＧＥＮ／ＣＲＣ ＣＨ
Ｋ）と、各種信号送出条件の制御（ＭＰＵ）と、Ｖ点イ
ンタフェースでフォーマット変換されたデータのディジ
タル加入者線への乗せ換え（ＢＡＦＦ，ＭＵＸ，Ｕ／
Ｂ，ＣＤ）と、アナログ部による各線路等化の制御（Ｂ
Ｔ ＥＱＡ）およびアナログ部の制御信号生成と、ディ
ジタルＰＬＬによる加入者線受信データからの３２０Ｋ
Ｈｚ受信クロックの再生（ＴＩＭ）と、線路試験および
装置試験引込み制御と、ノーマル（待機時）／リバース
（起動時）スイッチの制御（ＭＰＵ）と、ＴＣＭ（ピン
ポン）方式に応じた加入者線の上り下りの切替え制御
（ＢＵＲＳＴ ＣＯＮＴ）の各機能ブロックを備えてい
る。

【００２９】２ＭＶ点インタフェース部すなわち２ＭＶ
−ＩＮＦ部２３は、Ｖ点インタフェース２ＭＨＷを終端
するＶ−ＩＮＦ部の回路ブロックで、その内部構成は図
２に示した２ＭＶ−ＩＮＦ部１１とまったく同一であ
る。

【００３０】すなわち２ＭＶ−ＩＮＦ部２３のもつ機能
ブロックは、運用上規定されたＶ点インタフェースのフ
レーム同期確立（ＶＦ ＳＹＮＣ）と、Ｕ点インタフェ
ース部への各制御信号とタイミングの生成（ＥＳ ＴＩ
Ｍ ＧＥＮ）と、データ（２Ｂ＋Ｄ）の速度およびフォ
ーマット変換（ＦＯＲＭ ＣＮＧ）と、伝送路終端装置
および網終端装置の制御コマンドの終端（２Ｍ ＩＦ）
と、伝送路終端装置２０および網終端装置の制御の監視
ビットの挿入（ＳＴ）である。そして必要であればさら
にＶ点クロックの保護などの機能が追加される点も同じ
である。

【００３１】４ＭＶ点インタフェース部すなわち４ＭＶ
−ＩＮＦ部２４は、Ｖ点インタフェース４ＭＨＷを終端
するＶ−ＩＮＦ部の回路ブロックで、その内部構成は図
２に示した２ＭＶ−ＩＮＦ部１１とくらべて、伝送路終
端装置２０および網終端装置の制御コマンドの終端が２
Ｍ ＩＦから４Ｍ ＩＦに代わるだけである。

【００３２】本実施形態の伝送路終端装置２０では、こ
れら２Ｍおよび４ＭＶ−ＩＮＦ部２３，２４の２つの回
路から、Ｖ−ＩＮＦ部２５が構成されている。後述する
ように、運用時にはこれらのＶ−ＩＮＦ部２３，２４
は、どちらか一方が選択されて用いられる。

【００３３】次に、１チップＬＳＩ２０におけるこれら
の回路ブロック２１〜２４の接続関係について説明す
る。

【００３４】ＬＳＩチップ２０の右端のピン２７〜３２
は、多重化装置などの伝送装置（図示せず）に接続され
ている。そしてピン２６にはセレクト信号が供給され、
ピン２７には他信号、クロックが供給され、ピン２８に
はシステムクロックが供給され、ピン３１には下り２
（その他）が供給され、ピン３２には下り１がそれぞれ
供給される。

【００３５】またピン２９からは、上り２（その他）が
送出され、ピン３０からは上り１が送出される。

【００３６】前記ピン３２にはＡＮＤ回路３３の一方の
入力端子が接続され、このＡＮＤ回路３３の他方の負論
理の入力端子には、前記ピン２６が接続されている。

【００３７】同様に、ＡＮＤ回路３４の２つの入力端子
には、そのままでピン３１が、負論理でピン２６が接続
され、ＡＮＤ回路３５の２つの入力端子には、そのまま
でピン２８が、負論理でピン２６が接続され、ＡＮＤ回
路３６の２つの入力端子には、そのままでピン２７が、
負論理でピン２６が接続されている。

【００３８】そしてこれらＡＮＤ回路３３〜３６の出力
端子は、４ＭＶ点インタフェース部２４の各入力端子に
接続されている。

【００３９】一方、ＡＮＤ回路３７の２つの入力端子に
は、そのままピン２７とピン２６が接続され、ＡＮＤ回
路３８の２つの入力端子には、そのままピン２８とピン
２６が接続され、ＡＮＤ回路３９の２つの入力端子に
は、そのままピン３２とピン２６が接続され、ＡＮＤ回
路４０の２つの入力端子には、そのままピン３１とピン
２６が接続されている。

【００４０】そしてこれらＡＮＤ回路３７〜４０の出力
端子は、２ＭＶ点インタフェース部２３の各入力端子に
接続されている。

【００４１】また、セレクタ４１，４２は、ともにその
制御端子にピン２６を接続し、セレクタ４１の出力端子
はピン３０に、セレクタ４２の出力端子はピン２９に、
それぞれ接続されている。セレクタ４１，４２はとも
に、ピン２６に供給されるセレクト信号に応じて入力
［０］、［１］を切替える。

【００４２】２Ｍ、４ＭＶ−ＩＮＦ部２３、２４と、Ｕ
−ＩＮＦ部２２との接続は、３つのセレクタ４５〜４７
と、４つのゲート４８〜５１によって行われる。

【００４３】出力端子（バス端子）をＵ−ＩＮＦ部２２
の入力端子（バス端子）に接続しているセレクタ４５〜
４７は、ピン２６に供給されるセレクト信号に応じて、
２ＭＶ−ＩＮＦ部２３または４ＭＶ−ＩＮＦ部２４のあ
いだで入力[０］、[１］を切替える。

【００４４】セレクタ４５の出力端子からは書き込みデ
ータ、書き込みリセット、書き込みイネーブルなどが送
出され、セレクタ４６の出力端子からは読み出しデー
タ、読み出しリセット、読み出しイネーブルなどが送出
される。またセレクタ４７の出力端子からは、下り方向
のデータが送出される。

【００４５】ゲート４８および４９は４ＭＶ−ＩＮＦ部
２４に内蔵されているメモリ（図示せず）に上り方向の
データを書き込むためのゲートで、ピン２６に供給され
るセレクト信号に応じて開閉され、ゲート４８はデータ
を、ゲート４９はアドレスを通過させ得る。

【００４６】同様に、ゲート５０および５１は２ＭＶ−
ＩＮＦ部２３に内蔵されているメモリ（図示せず）に上
り方向のデータを書き込むためのゲートで、ピン２６に
供給されるセレクト信号に応じて開閉され、ゲート５０
はデータを、ゲート５１はアドレスを通過させ得る。

【００４７】また、前記ＡＦＥ部２１内の発振回路２１
Ａとパワーオンリセット回路２１Ｂに出力端子を接続し
ているセレクタ５２は、入力端子［０］には１／２分周
５３を介して、４ＭＨＷの４Ｍクロックを出力する前記
ＡＮＤ回路３５の出力端子がが接続されている。また入
力端子[１］には、２ＭＨＷの２Ｍクロックを出力する
前記ＡＮＤ回路３８の出力端子が、そのまま接続されて
いる。

【００４８】このセレクタ５２も、ピン２６のセレクト
信号に応じて入力［０］、［１］を切替える。これによ
りＡＦＥ部２１内の発振回路２１Ａは、伝送装置側のＶ
点インタフェースが２ＭＨＷでも４ＭＨＷでも、同じ動
作を行うことで、当該ＬＳＩ２０内で必要な所定の発振
周波数、たとえば１５．３６ＭＨｚのクロックを生成す
ることができる。

【００４９】このクロックやパワーオンリセット回路２
１Ｂの出力は、ＡＦＥ部２１、Ｕ−ＩＮＦ部２２、２Ｍ
Ｖ−ＩＮＦ部２３および４ＭＶ−ＩＮＦ部２４に接続さ
れている。

【００５０】またＡＦＥ部２１は、ユーザ端末からの上
り信号を受信するために加入者線に接続されている。

【００５１】これらのＡＦＥ部２１、Ｕ−ＩＮＦ部２
２、Ｖ−ＩＮＦ部２３，２４、セレクタ４１，４２，４
５〜３７，５２、ＡＮＤ回路３３，３４，３５〜４０、
ゲート４８〜５１、および１／２分周５３などはすべ
て、１チップＬＳＩ２０内に設けられている。 （Ａ−１）実施形態の動作 まずユーザ端末１つにつき１個のＬＳＩ２０が、伝送装
置側の基板に搭載される。このときＶ点インタフェース
に応じてピン２６に処理が施され、セレクト信号が設定
される。たとえばＶ点インタフェースが４ＭＨＷである
場合には、セレクト信号はローレベル“０”とされ、２
ＭＨＷである場合には、ハイレベル“１”とされる。こ
れによりＶ点インタフェースの変更があったとしてもセ
レクタ２６の変更のみで、本１チップＬＳＩまたは装置
を使いつづけることができる。

【００５２】セレクト信号がハイレベルの場合には、図
１に示すＬＳＩ２０内のすべてのセレクタが入力端子
[１］を選択し、ローレベルの場合にはすべてのセレク
タが入力端子［０］を選択する。

【００５３】ここではＶ点インタフェースが２ＭＨＷ
で、セレクト信号はハイレベル、２ＭＶ−ＩＮＦ部２３
が使用される場合を中心に説明する。

【００５４】このとき４ＭＶ−ＩＮＦ部２４は使用され
ないので、４ＭＶ−ＩＮＦ部２４の動作は停止される。
したがって、ＬＳＩ２０全体の消費電力は、当初からＶ
−ＩＮＦ部２５として２ＭＶ−ＩＮＦ部２３だけを備え
るＬＳＩチップを用いる場合や、ＡＦＥ部２１、Ｕ−Ｉ
ＮＦ部２２、２ＭＶ−ＩＮＦ部２３を２チップまたは３
チップのＬＳＩに割り付ける場合とくらべて、同等であ
る。

【００５５】このときピン２９〜３２を介して伝送され
るフレームフォーマットを図４（Ｃ）〜（Ｆ）に示す。

【００５６】ピン３２で上位の伝送装置からユーザ端末
に向けて伝送される下り１のフレームは、図４（Ｃ）に
示すように、８ビットのＢ１ｃｈと、８ビットの制御コ
マンドからなる。ピン３１で伝送される下り２のフレー
ムは、同図(Ｄ）に示すように、８ビットのＢ２ｃｈ、
２ビットのＤｃｈおよび６ビットの空きからなる。

【００５７】また、ピン３０で下位のユーザ端末から上
位の伝送装置の方向に伝送される上り１のフレームは、
図４（Ｅ）に示すように、８ビットのＢ１ｃｈと、８ビ
ットの状態監視ビットからなる。ピン２９で伝送される
上り２のフレームは、同図(Ｆ）に示すように、８ビッ
トのＢ２ｃｈ、２ビットのＤｃｈおよび６ビットの空き
からなる。

【００５８】このときＶ点インタフェース（伝送装置）
からピン２８に供給されるシステムクロックは２ＭＨｚ
で、ＡＮＤ回路３８を介して２ＭＶ−ＩＮＦ部２３に供
給され、セレクタ５２を介してＡＦＥ部２１内の発振回
路２１Ａ、パワーオンリセット回路２１Ｂにも供給され
る。

【００５９】図４（Ｃ）および（Ｄ）の下り方向のフレ
ームなどは、Ｖ−ＩＮＦ部２３で終端され、セレクタ４
５〜４７を介してＵ−ＩＮＦ部２２に供給される。Ｕ−
ＩＮＦ部２２では、下り情報を所定のメタル加入者線の
インタフェースにあわせて加入者線へ送出する。

【００６０】加入者線からＡＦＥ部２２が受信する上り
方向の情報は、ＡＦＥ部２１を介してＵ−ＩＮＦ部２２
で終端され、ゲート５０および５１を介して２ＭＶ−Ｉ
ＮＦ部２３に送られる。

【００６１】Ｖ−ＩＮＦ部２３は、この情報を図４
（Ｅ）および（Ｆ）のフレームフォーマットに変換する
ことでＶ点のインタフェースに適合させて、ピン３０，
２９からＶ点、伝送装置に伝送する。一方、Ｖ点インタ
フェースが４ＭＨＷの場合には、フレームフォーマット
は図４（Ａ）および（Ｂ）に示すようになる。

【００６２】２ＭＨＷにくらべて伝送速度が倍になるの
で、図４（Ａ）の１フレームだけでともに８ビットのＢ
１ｃｈ、Ｂ２ｃｈ、制御コマンドと、２ビットのＤｃｈ
と、６ビットの空き、すなわち図４（Ｃ）および（Ｄ）
に相当する情報量を収容することができる。したがって
２ＭＨＷで使用した下り２のピン３１は不要になる。こ
の場合このピン３１の下り２を用いてその他のサービス
をユーザに提供することが可能になる。

【００６３】この点は上り方向についても同様で、ピン
２９の上り２をその他の用途に活用することができる。

【００６４】上述のように、本実施形態では、セレクタ
４１，４２やＡＮＤ回路３３〜４０などで、ピンの共
用、削減をはかっているが、ピンと内部ブロックの接続
関係を図５〜７に示す。

【００６５】（Ａ−２）ピン共用回路 図５には、選択される回路ブロックたとえば２ＭＶ−Ｉ
ＮＦ部２３、４ＭＶ−ＩＮＦ部２４だけに存在する独自
の信号のためのピン共用を示す。

【００６６】図５において、ピン共用回路６０は、ピン
６１〜６３と、ＡＮＤ回路６４，６５と、セレクタ６６
とからなる。

【００６７】共用入力ピンであるピン６１には、ＡＮＤ
回路６４と６５の一方の入力端子が接続され、共用出力
ピンであるピン６３には、バッファ６７を介してセレク
タ６６の出力端子が接続されている。セレクト信号入力
ピンであるピン６２には、ＡＮＤ回路６４の他方の入力
端子がそのまま接続され、ＡＮＤ回路６５の他方の入力
端子が負論理で接続されている。またこのピン６２に
は、セレクタ６６の制御端子と、Ｖ−ＩＮＦ部２３，２
４の制御端子が接続されている。

【００６８】たとえばセレクト信号がローレベルの場合
には、選択されない２ＭＶ−ＩＮＦ部２３のクロック入
力端子はローレベルに固定され、選択される４ＭＶ−Ｉ
ＮＦ部２４のクロック入力端子にはクロックが供給され
る。そしてピン６１に供給された信号は、ＡＮＤ回路６
５を介してＶ−ＩＮＦ部２４に供給され、Ｖ−ＩＮＦ部
２４から出力される信号は、セレクタ６６を介してピン
６３から送出される。このようなピン共用回路６０は、
図１でＶ−ＩＮＦ部２３，２４の右側に配置されたＡＮ
Ｄ回路やセレクタに相当する。

【００６９】次いで、テスト時と通常時のためのピン共
用回路７０を図６に示す。

【００７０】図６において、入力用の共用ピンであるピ
ン７１は、バッファ７４を介してセレクタ７７の２つの
入力端子に接続されている。ただしこのピン７１に対し
ては、テスト時にはテスト用の外部機器が接続され、通
常時にはなんらかの信号線が接続されるのであるから、
セレクタ７７を設けなくてもピン７１の共用をはかるこ
とができる。セレクタ７７を設ける意味があるのは、セ
レクタ７７の通常時用の入力端子[１］を同じＬＳＩチ
ップ内の他の内部ロジックなどに接続する場合である。

【００７１】またピン７２にはバッファ７５を介してセ
レクタ７８の出力端子が接続されている。このセレクタ
７８は、ピン７３に供給されるセレクト信号に応じて入
力端子［０］、［１］を切替える。セレクト信号のハイ
レベルでセレクタ７８は入力端子[１］を選択し、ロー
レベルで入力端子[０］を選択する。これにより出力ピ
ン７２は、テスト時と通常時で共用される。

【００７２】また、図７には、回路ブロック８６をデバ
ッグする場合のデバッグ用のピン共用回路８０を示す。
図７において、ピン８１〜８４は通常時とデバッグ時で
共用される。これらのピンは、通常時はモニタピンであ
るが、デバッグ時には入力ピンまたは出力ピンとなる。

【００７３】回路ブロック８５と８６のあいだにピン共
用回路８０が設けられている。

【００７４】ピン共用回路８０のなかで、符合８７〜９
０は３ステートゲートで、符合９１〜９４はバッファ
で、符号９６，９７はセレクタである。

【００７５】セレクト信号供給用のピン９８にハイレベ
ルを供給する通常時には、回路ブロック８５の出力信号
がピン８１，８２から送出され、ローレベルを供給する
デバッグ時にはこれらのピン８１および８２は回路ブロ
ック８６に対する入力ピンとなる。

【００７６】また前記通常時には、ピン８３および８４
は回路ブロック８５に対する入力ピンとなり、前記デバ
ッグ時には回路ブロック８６の出力ピンとなる。

【００７７】図６および図７のピン共用回路７０，８０
も活用することによって、実際のＬＳＩ２０のピンの共
用をさらに促進し、ピン数を削減することができる。

【００７８】（Ａ−３）実施形態の効果 以上のように、本実施形態によれば、異なるＶ点インタ
フェースに対しても１種類の１チップＬＳＩだけで対応
でき、またその設定操作は、セレクト信号を変更するだ
けという非常に簡単なものである。

【００７９】１種類の１チップＬＳＩだけで対応できる
ことにより、開発、製造、メンテナンスのコストを低下
できる。

【００８０】またＶ点側のシステムクロックを活用する
ことにより、外付け部品を使わずに高精度な発振器を構
成でき、実装面積が小さく、小型化、低コスト化を促進
できる。

【００８１】さらに、ピン共用を促進することで、ＬＳ
Ｉのいっそうの小型化をはかることができる。

【００８２】（Ｂ）他の実施形態 以上の説明では、１チップＬＳＩに内蔵されているＶ−
ＩＮＦ部は２ＭＨＷ用と４ＭＨＷ用の２つであったが、
１ＭＨＷ用や８ＭＨＷ用のＶ−ＩＮＦ部であってもよい
し、Ｖ−ＩＮＦ部の数は３つ以上であってもよい。

【００８３】なお、請求項で述べた伝送装置は、交換機
なども包含し、端末から見てネットワークの上位にある
装置すべてを意味する。

【００８４】また以上の説明では、ＴＣＭ方式の基本Ｉ
ＳＤＮについて述べたが、本発明はＴＣＭ方式ではなく
いわゆるエコー・キャンセラ方式のＩＳＤＮについても
適用可能である。

【００８５】さらに、ディジタル回線にも限定せず、ア
ナログ電話回線の局側の加入者回路（ＳＬＩＣ）に搭載
するＬＳＩについても本発明を適用することができる。

【００８６】またＬＳＩなどの集積回路に限らず、基板
レベルでも本発明を適用することは可能である。

【００８７】すなわち本発明は、端末より上位の伝送装
置と当該端末とのあいだの伝送路上にインタフェース装
置を設けることで、伝送路を終端する場合に広く適用す
ることができる。

【００８８】

【発明の効果】以上詳細に説明したように本発明によれ
ば、伝送装置側の複数のインタフェーに対応する上位イ
ンタフェース回路をあらかじめインタフェース装置内に
複数設けるようにしたので、１種類のインタフェース装
置を用いて、簡単な操作で、伝送装置側の複数のインタ
フェースに対応することが可能になる。

【図面の簡単な説明】

【図１】実施形態に係る１チップＬＳＩの回路構成を示
すブロック図である。

【図２】従来のＬＳＩの機能を示すブロック図である。

【図３】実施形態に係る１チップＬＳＩの機能を示すブ
ロック図である。

【図４】実施形態に係るフレームフォーマットを示す概
略図である。

【図５】実施形態に係るピン共用回路を示す概略図であ
る。

【図６】実施形態に係るピン共用回路を示す概略図であ
る。

【図７】実施形態に係るピン共用回路を示す概略図であ
る。

【符号の説明】

１０、２０…ＬＳＩ、２１…ＡＦＥ部、２２…Ｕ−ＩＮ
Ｆ部、２３…２ＭＶ−ＩＮＦ部、２４…４ＭＶ−ＩＮＦ
部、２５…Ｖ−ＩＮＦ部。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 端末より上位の伝送装置と当該端末との
   あいだの伝送路上にインタフェース装置を設けること
   で、伝送路を終端する方法において、 前記伝送装置側の伝送路に接続され、当該伝送装置側の
   １又は複数のインタフェースを終端する回路で、同時に
   は１つだけが使用される上位インタフェース回路を、前
   記インタフェース装置内にあらかじめ１又は複数設けて
   おき、 前記端末側の伝送路に接続され、当該端末側のインタフ
   ェースを終端する下位インタフェース回路を、この上位
   インタフェース回路に接続して前記インタフェース装置
   内に設けることを特徴とする伝送路終端方法。
2. 【請求項２】 請求項１の伝送路終端方法において、 前記上位インタフェース回路を複数設けた場合には、前
   記伝送装置側のインタフェースに対応している上位イン
   タフェース回路以外の上位インタフェース回路の動作を
   停止することを特徴とする伝送路終端方法。
3. 【請求項３】 請求項１又は２の伝送路終端方法におい
   て、 前記伝送装置で生成されるクロックを、前記上位インタ
   フェース回路で受け取り、 このクロックに基づいて、前記上位インタフェース回路
   又は下位インタフェース回路で使用するクロックを生成
   することを特徴とする伝送路終端方法。
4. 【請求項４】 請求項１〜３のいずれかの伝送路終端方
   法において、 前記上位インタフェース回路を複数設けた場合には、少
   なくともこれら上位インタフェース回路のあいだで、ピ
   ンを共用することを特徴とする伝送路終端方法。
5. 【請求項５】 請求項１〜４のいずれかの伝送路終端方
   法において、 少なくとも前記上位インタフェース回路および下位イン
   タフェース回路としては、同一チップの集積回路のなか
   に構成されている上位インタフェース回路および下位イ
   ンタフェース回路を使用することを特徴とする伝送路終
   端方法。
6. 【請求項６】 端末より上位の伝送装置と当該端末との
   あいだの伝送路上にインタフェース装置を設けて、伝送
   路を終端する装置において、 前記伝送装置側の伝送路に接続され、当該伝送装置側の
   １又は複数のインタフェースを終端する１又は複数の回
   路であって、同時には１つだけが使用される上位インタ
   フェース回路と、 前記端末側の伝送路に接続され、当該端末側のインタフ
   ェースを終端する下位インタフェース回路とを、前記イ
   ンタフェース装置内に備え、 前記上位インタフェース回路とこの下位インタフェース
   回路を接続することを特徴とする伝送路終端装置。
7. 【請求項７】 請求項６の伝送路終端装置において、 前記上位インタフェース回路を複数設けた場合には、前
   記伝送装置側のインタフェースに対応している上位イン
   タフェース回路以外の上位インタフェース回路の動作を
   停止することを特徴とする伝送路終端装置。
8. 【請求項８】 請求項６又は７の伝送路終端装置におい
   て、 前記伝送装置で生成されるクロックを、前記上位インタ
   フェース回路で受け取り、 このクロックに基づいて、前記上位インタフェース回路
   又は下位インタフェース回路で使用するクロックを生成
   することを特徴とする伝送路終端装置。
9. 【請求項９】 請求項６〜８のいずれかの伝送路終端装
   置において、 前記上位インタフェース回路を複数設けた場合には、少
   なくともこれら上位インタフェース回路のあいだで、ピ
   ンを共用することを特徴とする伝送路終端装置。
10. 【請求項１０】 請求項６〜９のいずれかの伝送路終端
    装置において、 少なくとも前記上位インタフェース回路および下位イン
    タフェース回路は、同一チップの集積回路のなかに構成
    することを特徴とする伝送路終端装置。