JPH11344534A - フルスキャンテストが可能な半導体集積回路及びテストデータ生成方法 - Google Patents
フルスキャンテストが可能な半導体集積回路及びテストデータ生成方法Info
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- JPH11344534A JPH11344534A JP10151837A JP15183798A JPH11344534A JP H11344534 A JPH11344534 A JP H11344534A JP 10151837 A JP10151837 A JP 10151837A JP 15183798 A JP15183798 A JP 15183798A JP H11344534 A JPH11344534 A JP H11344534A
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Abstract
(57)【要約】
【課題】 半導体集積回路の面積を増大させることなく
フルスキャンテストにおけるスキャンデータのシフト動
作の不具合を防止することができる集積回路及びテスト
データ生成方法を提供する。 【解決手段】 複数のフリップフロップ及び組合せ回路
が順次接続された集積回路において、フリップフロップ
１０５を含む回路ブロック１１１が、通常動作時は組合
せ回路からの信号を入力しテスト動作時は前段のフリッ
プフロップからの信号を直接入力するように切り換える
第１のセレクタ１０４と、通常動作時は入力されたクロ
ック１０７をそのまま出力し、テスト動作時は入力され
たクロック１０７をインバータ１０８で反転させたクロ
ックを出力して次段のフリップフロップに与えるように
切り換える第２のセレクタ１０９とを備えている。
フルスキャンテストにおけるスキャンデータのシフト動
作の不具合を防止することができる集積回路及びテスト
データ生成方法を提供する。 【解決手段】 複数のフリップフロップ及び組合せ回路
が順次接続された集積回路において、フリップフロップ
１０５を含む回路ブロック１１１が、通常動作時は組合
せ回路からの信号を入力しテスト動作時は前段のフリッ
プフロップからの信号を直接入力するように切り換える
第１のセレクタ１０４と、通常動作時は入力されたクロ
ック１０７をそのまま出力し、テスト動作時は入力され
たクロック１０７をインバータ１０８で反転させたクロ
ックを出力して次段のフリップフロップに与えるように
切り換える第２のセレクタ１０９とを備えている。
Description
【０００１】
【発明の属する技術的分野】本発明は、入力端子から入
力されたデータがクロック入力端子から入力されたクロ
ックの変化に応じて出力端子から出力されるフリップフ
ロップと組合せ回路とを含み、組合せ回路の出力データ
がフリップフロップに入力され、フリップフロップの出
力が次段の組合せ回路に入力されるように、複数のフリ
ップフロップ及び組合せ回路が順次接続され、クロック
入力端子から入力されたクロックがクロック出力端子か
ら出力されて次段のフリップフロップのクロック入力端
子に与えられるように構成された集積回路と、そのテス
トパターン生成方法に関する。
力されたデータがクロック入力端子から入力されたクロ
ックの変化に応じて出力端子から出力されるフリップフ
ロップと組合せ回路とを含み、組合せ回路の出力データ
がフリップフロップに入力され、フリップフロップの出
力が次段の組合せ回路に入力されるように、複数のフリ
ップフロップ及び組合せ回路が順次接続され、クロック
入力端子から入力されたクロックがクロック出力端子か
ら出力されて次段のフリップフロップのクロック入力端
子に与えられるように構成された集積回路と、そのテス
トパターン生成方法に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路として、
複数のフリップフロップが直列接続された回路が複数の
ブロックに分割され、同一ブロック内のフリップフロッ
プには同一のクロックを供給するシフトパスが備えら
れ、各ブロックに供給されるクロックの遅延時間が前段
から後段へ順次増加するように構成した回路がある（例
えば、特開平３−４６８２１号公報参照）。このよう
に、クロックの遅延時間を後段のフリップフロップほど
大きくすることにより、スキャン動作の不具合、いわゆ
るデータのすり抜けを防止している。
複数のフリップフロップが直列接続された回路が複数の
ブロックに分割され、同一ブロック内のフリップフロッ
プには同一のクロックを供給するシフトパスが備えら
れ、各ブロックに供給されるクロックの遅延時間が前段
から後段へ順次増加するように構成した回路がある（例
えば、特開平３−４６８２１号公報参照）。このよう
に、クロックの遅延時間を後段のフリップフロップほど
大きくすることにより、スキャン動作の不具合、いわゆ
るデータのすり抜けを防止している。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の半導体集積回路では、ブロックの段数が多い場合に
必要な遅延素子の数が増加し、半導体集積回路の面積つ
まりチップサイズが増大するといった問題があった。
来の半導体集積回路では、ブロックの段数が多い場合に
必要な遅延素子の数が増加し、半導体集積回路の面積つ
まりチップサイズが増大するといった問題があった。
【０００４】本発明はこのような問題を解決するために
なされたものであり、半導体集積回路の面積を増大させ
ることなくフルスキャンテストにおけるスキャンデータ
のシフト動作の不具合を防止することができる集積回路
及びテストデータ生成方法を提供することを目的とす
る。
なされたものであり、半導体集積回路の面積を増大させ
ることなくフルスキャンテストにおけるスキャンデータ
のシフト動作の不具合を防止することができる集積回路
及びテストデータ生成方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、入力端子から入力されたデータがクロック入力端子
から入力されたクロックの変化に応じて出力端子から出
力されるフリップフロップと 組合せ回路とを含み、組
合せ回路の出力データがフリップフロップに入力され、
フリップフロップの出力が次段の組合せ回路に入力され
るように、複数のフリップフロップ及び組合せ回路が順
次接続され、クロック入力端子から入力されたクロック
がクロック出力端子から出力されて次段のフリップフロ
ップのクロック入力端子に与えられるように構成された
集積回路において、テスト動作時にはフリップフロップ
の出力が組合せ回路を通らず次段のフリップフロップに
直接入力されると共に、クロック入力端子から入力され
たクロックが反転されてクロック出力端子から出力され
るように構成されていることを特徴とする。この構成に
より、直列に接続された複数のフリップフロップに供給
されるクロックは、一段置きに逆相となる。
は、入力端子から入力されたデータがクロック入力端子
から入力されたクロックの変化に応じて出力端子から出
力されるフリップフロップと 組合せ回路とを含み、組
合せ回路の出力データがフリップフロップに入力され、
フリップフロップの出力が次段の組合せ回路に入力され
るように、複数のフリップフロップ及び組合せ回路が順
次接続され、クロック入力端子から入力されたクロック
がクロック出力端子から出力されて次段のフリップフロ
ップのクロック入力端子に与えられるように構成された
集積回路において、テスト動作時にはフリップフロップ
の出力が組合せ回路を通らず次段のフリップフロップに
直接入力されると共に、クロック入力端子から入力され
たクロックが反転されてクロック出力端子から出力され
るように構成されていることを特徴とする。この構成に
より、直列に接続された複数のフリップフロップに供給
されるクロックは、一段置きに逆相となる。
【０００６】また、本発明による集積回路のテストデー
タ生成方法は、クロックを反転させる回路を有しない従
来のフルスキャンテスト回路のためのテスト用パターン
を生成し、そのテスト用パターンをクロック部のテスト
パターンとデータ部のテストパターンとに分離し、デー
タ部のテストパターンの時間軸をクロック部のテストパ
ターンの時間軸より短縮した後、データ部のテストパタ
ーン及びクロック部のテストパターンと合成して新たな
テスト用パターンを得ることを特徴とする。このように
して上記のような構成の本発明による半導体集積回路の
ためのテスト用パターンが生成される。
タ生成方法は、クロックを反転させる回路を有しない従
来のフルスキャンテスト回路のためのテスト用パターン
を生成し、そのテスト用パターンをクロック部のテスト
パターンとデータ部のテストパターンとに分離し、デー
タ部のテストパターンの時間軸をクロック部のテストパ
ターンの時間軸より短縮した後、データ部のテストパタ
ーン及びクロック部のテストパターンと合成して新たな
テスト用パターンを得ることを特徴とする。このように
して上記のような構成の本発明による半導体集積回路の
ためのテスト用パターンが生成される。
【０００７】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて説明する。 （実施形態１）図１に、本発明の第１の実施形態に係る
半導体集積回路を構成する１ブロックの回路図を示す。
このブロックは、フリップフロップ１０５と、入力デー
タを選択する第１のセレクタ１０４と、インバータ１０
８と、クロック信号を選択して出力する第２のセレクタ
とを備えている。
て、図面を用いて説明する。 （実施形態１）図１に、本発明の第１の実施形態に係る
半導体集積回路を構成する１ブロックの回路図を示す。
このブロックは、フリップフロップ１０５と、入力デー
タを選択する第１のセレクタ１０４と、インバータ１０
８と、クロック信号を選択して出力する第２のセレクタ
とを備えている。
【０００８】図１において、選択信号１０３が与えられ
たセレクタ１０４は、その選択信号に応じてテスト時入
力１０１及び通常動作時入力１０２のいずれかを選択す
る。選択出力はフリップフロップ１０５の入力１０６に
供給されている。クロック入力１０７は３つに分岐し
て、フリップフロップ１０５のクロック１１２、インバ
ータ１０８、及び第２のセレクタ１０９の一入力に供給
されている。セレクタ１０９の別の入力にはインバータ
１０８の出力が供給されている。セレクタ１０９の選択
信号１１０はセレクタ１０４の選択信号１０３と接続さ
れている。以下の説明で、上記の回路（ブロック）１１
１をクロック反転スキャンレジスタという。
たセレクタ１０４は、その選択信号に応じてテスト時入
力１０１及び通常動作時入力１０２のいずれかを選択す
る。選択出力はフリップフロップ１０５の入力１０６に
供給されている。クロック入力１０７は３つに分岐し
て、フリップフロップ１０５のクロック１１２、インバ
ータ１０８、及び第２のセレクタ１０９の一入力に供給
されている。セレクタ１０９の別の入力にはインバータ
１０８の出力が供給されている。セレクタ１０９の選択
信号１１０はセレクタ１０４の選択信号１０３と接続さ
れている。以下の説明で、上記の回路（ブロック）１１
１をクロック反転スキャンレジスタという。
【０００９】フリップフロップ１０５のデータ出力１１
３はクロック反転スキャンレジスタ１１１のデータ出力
となっている。セレクタ１０９で選択されたクロックは
クロック反転スキャンレジスタ１１１のクロック出力１
１４となる。このクロック反転スキャンレジスタ１１１
と組合せ回路を図２に示すように接続する。
３はクロック反転スキャンレジスタ１１１のデータ出力
となっている。セレクタ１０９で選択されたクロックは
クロック反転スキャンレジスタ１１１のクロック出力１
１４となる。このクロック反転スキャンレジスタ１１１
と組合せ回路を図２に示すように接続する。
【００１０】図２において、２０１、２０２が図１に示
したクロック反転スキャンレジスタである。第１のクロ
ック反転スキャンレジスタ２０１のデータ出力２０４
は、第２のクロック反転スキャンレジスタ２０２のテス
ト動作時入力２０７と組合せ回路２０５の入力２０６に
供給される。組合せ回路２０５の出力は第２のクロック
反転スキャンレジスタ２０２の通常動作時入力２１０に
供給される。第１のクロック反転スキャンレジスタ２０
１のクロック出力２０８は第２のクロック反転スキャン
レジスタ２０２のクロック入力２０９に供給される。
したクロック反転スキャンレジスタである。第１のクロ
ック反転スキャンレジスタ２０１のデータ出力２０４
は、第２のクロック反転スキャンレジスタ２０２のテス
ト動作時入力２０７と組合せ回路２０５の入力２０６に
供給される。組合せ回路２０５の出力は第２のクロック
反転スキャンレジスタ２０２の通常動作時入力２１０に
供給される。第１のクロック反転スキャンレジスタ２０
１のクロック出力２０８は第２のクロック反転スキャン
レジスタ２０２のクロック入力２０９に供給される。
【００１１】第１のクロック反転スキャンレジスタ２０
１の前段には、同様に、別のクロック反転レジスタ及び
組合せ回路が接続されており、これらの出力が第１のク
ロック反転レジスタ２０１のテスト動作時入力２１１、
通常動作時入力２０３、及びクロック入力２１２となっ
ている。また、第２のクロック反転レジスタ２０２の後
段にも同様に別のクロック反転レジスタ及び組合せ回路
が接続されており、これらの入力には、第２のクロック
反転レジスタ２０２の出力が接続されている。各クロッ
ク反転レジスタの通常動作／テスト動作選択信号２１
１，２１２は選択信号ライン２１３に接続されている。
１の前段には、同様に、別のクロック反転レジスタ及び
組合せ回路が接続されており、これらの出力が第１のク
ロック反転レジスタ２０１のテスト動作時入力２１１、
通常動作時入力２０３、及びクロック入力２１２となっ
ている。また、第２のクロック反転レジスタ２０２の後
段にも同様に別のクロック反転レジスタ及び組合せ回路
が接続されており、これらの入力には、第２のクロック
反転レジスタ２０２の出力が接続されている。各クロッ
ク反転レジスタの通常動作／テスト動作選択信号２１
１，２１２は選択信号ライン２１３に接続されている。
【００１２】上記のような構成によれば、図３に示すよ
うに、クロック３０１をテストモード時のクロック反転
スキャンレジスタ２０１のクロック入力２１２に与え、
データ３０２をテスト動作時入力２１１にを与えると、
第１のクロック反転スキャンレジスタ２０１の内部遅延
３０３を伴うデータ３０４がデータ出力２０４から出力
される。このデータはクロック反転スキャンレジスタ２
０１、２０２間の配線２１３による更なる遅延３０５を
伴うデータ３０６となり、第２のクロック反転スキャン
レジスタ２０２のテスト動作時入力２０７に与えられ
る。
うに、クロック３０１をテストモード時のクロック反転
スキャンレジスタ２０１のクロック入力２１２に与え、
データ３０２をテスト動作時入力２１１にを与えると、
第１のクロック反転スキャンレジスタ２０１の内部遅延
３０３を伴うデータ３０４がデータ出力２０４から出力
される。このデータはクロック反転スキャンレジスタ２
０１、２０２間の配線２１３による更なる遅延３０５を
伴うデータ３０６となり、第２のクロック反転スキャン
レジスタ２０２のテスト動作時入力２０７に与えられ
る。
【００１３】クロック３０１はクロック反転スキャンレ
ジスタ２０１の内部で遅延し反転してクロック３０７と
なり、クロック出力２０８から出力される。このクロッ
クはクロック反転スキャンレジスタ２０１、２０２間の
配線２１４による遅延３０８を伴うクロック３０９とし
て第２のクロック反転スキャンレジスタ２０２のクロッ
ク入力２０９に与えられる。第２のクロック反転スキャ
ンレジスタ２０２ではクロック３０９の立上りエッジ３
１０でデータ３０６が保持され、セットアップマージン
３１１、ホールドマージン３１２が十分に確保されるた
め、クロック反転スキャンレジスタ間のデータシフト動
作に不具合が発生しない。
ジスタ２０１の内部で遅延し反転してクロック３０７と
なり、クロック出力２０８から出力される。このクロッ
クはクロック反転スキャンレジスタ２０１、２０２間の
配線２１４による遅延３０８を伴うクロック３０９とし
て第２のクロック反転スキャンレジスタ２０２のクロッ
ク入力２０９に与えられる。第２のクロック反転スキャ
ンレジスタ２０２ではクロック３０９の立上りエッジ３
１０でデータ３０６が保持され、セットアップマージン
３１１、ホールドマージン３１２が十分に確保されるた
め、クロック反転スキャンレジスタ間のデータシフト動
作に不具合が発生しない。
【００１４】つぎに、図４に本発明の第２の実施形態に
係る半導体集積回路を構成する１ブロックの回路図を示
す。図１に示した第１の実施形態に対して本実施形態が
異なる点は、クロック反転スキャンレジスタ４０１の通
常動作時に選択されるクロックの入力回路にインバータ
４０６、４０７を挿入し、テスト動作時に選択されるク
ロックの入力回路にインバータ４０４、４０５を追加し
た点である。
係る半導体集積回路を構成する１ブロックの回路図を示
す。図１に示した第１の実施形態に対して本実施形態が
異なる点は、クロック反転スキャンレジスタ４０１の通
常動作時に選択されるクロックの入力回路にインバータ
４０６、４０７を挿入し、テスト動作時に選択されるク
ロックの入力回路にインバータ４０４、４０５を追加し
た点である。
【００１５】この構成によれば、テスト動作時のクロッ
クの遅延量が第１の実施形態より増加するため、テスト
動作時のセットアップマージンを多く確保することがで
きる。また、通常動作時に各クロック反転スキャンレジ
スタに供給されるクロック入力をクロック反転スキャン
レジスタが後段になるにしたがって多く遅延させること
ができる。
クの遅延量が第１の実施形態より増加するため、テスト
動作時のセットアップマージンを多く確保することがで
きる。また、通常動作時に各クロック反転スキャンレジ
スタに供給されるクロック入力をクロック反転スキャン
レジスタが後段になるにしたがって多く遅延させること
ができる。
【００１６】図５のタイミングチャートに示すように、
前段のクロック反転スキャンレジスタへのクロックの入
力５０１の立上りエッジ５０２で前段の組合せ回路から
の出力５０３を保持し、内部遅延５０４を伴うデータ５
０５を出力する。このデータは組合せ回路に入力され、
その組合せ回路から出力され遅延５０６を伴うデータ５
０７として次段のクロック反転スキャンレジスタの通常
動作時データ入力に与えられる。一方クロックはインバ
ータ４０３、４０４、４０５により遅延５０８を伴って
クロック５０９として次段のクロック反転スキャンレジ
スタのクロック入力に供給される。このクロックの立上
りエッジによってデータ５０７を保持するのでセットア
ップマージン５１０及びホールドマージン５１１が確保
され、通常動作時の動作に不具合が発生しない。
前段のクロック反転スキャンレジスタへのクロックの入
力５０１の立上りエッジ５０２で前段の組合せ回路から
の出力５０３を保持し、内部遅延５０４を伴うデータ５
０５を出力する。このデータは組合せ回路に入力され、
その組合せ回路から出力され遅延５０６を伴うデータ５
０７として次段のクロック反転スキャンレジスタの通常
動作時データ入力に与えられる。一方クロックはインバ
ータ４０３、４０４、４０５により遅延５０８を伴って
クロック５０９として次段のクロック反転スキャンレジ
スタのクロック入力に供給される。このクロックの立上
りエッジによってデータ５０７を保持するのでセットア
ップマージン５１０及びホールドマージン５１１が確保
され、通常動作時の動作に不具合が発生しない。
【００１７】なお、第１の実施形態では、通常動作時に
選択されるクロックはそのまま出力し、テスト動作時に
選択されるクロックは１つのインバータを介して出力し
たのに対し、第２の実施形態では、通常動作時に選択さ
れるクロックは２つのインバータを介して出力し、テス
ト動作時に選択されるクロックは３つのインバータ介し
て出力した。しかし、本発明はこれらの実施形態に限ら
ず、他の数のインバータ又は遅延素子を介して各クロッ
クを出力するように構成してもよい。
選択されるクロックはそのまま出力し、テスト動作時に
選択されるクロックは１つのインバータを介して出力し
たのに対し、第２の実施形態では、通常動作時に選択さ
れるクロックは２つのインバータを介して出力し、テス
ト動作時に選択されるクロックは３つのインバータ介し
て出力した。しかし、本発明はこれらの実施形態に限ら
ず、他の数のインバータ又は遅延素子を介して各クロッ
クを出力するように構成してもよい。
【００１８】つぎに、本発明の実施形態に係る半導体集
積回路のテストパターン生成方法を図６に示す。まず、
従来のフルスキャン用の回路挿入を行う（６０１）。こ
れによりスキャン回路挿入済回路６０２が生成される。
この回路から自動テストパターン生成を行い（６０
３）、テストパターン６０４を生成する。このテストパ
ターンについてテストパターン分離を行い（６０５）、
クロック部のテストパターン６０６とデータ部のテスト
パターン６０７とに分離する。
積回路のテストパターン生成方法を図６に示す。まず、
従来のフルスキャン用の回路挿入を行う（６０１）。こ
れによりスキャン回路挿入済回路６０２が生成される。
この回路から自動テストパターン生成を行い（６０
３）、テストパターン６０４を生成する。このテストパ
ターンについてテストパターン分離を行い（６０５）、
クロック部のテストパターン６０６とデータ部のテスト
パターン６０７とに分離する。
【００１９】データ部のテストパターン６０６について
は時間のスケールを２倍にする処理を行い（６０８）、
新しいデータ部のパターンを生成する（６０９）。つま
り、図７に示すように、データのパターン７０１の時間
のスケール７０２を１／２にする。元のパターン７０１
の全体時間７０２をｔとすると、生成された新しいデー
タのパターン７０３の全体時間７０４はｔ／２となる。
このパターンは分離されたクロックのテストパターン６
０６と合成される（６１０）。
は時間のスケールを２倍にする処理を行い（６０８）、
新しいデータ部のパターンを生成する（６０９）。つま
り、図７に示すように、データのパターン７０１の時間
のスケール７０２を１／２にする。元のパターン７０１
の全体時間７０２をｔとすると、生成された新しいデー
タのパターン７０３の全体時間７０４はｔ／２となる。
このパターンは分離されたクロックのテストパターン６
０６と合成される（６１０）。
【００２０】一方、スキャン回路挿入済回路（６０２）
は、フリップフロップを本発明のクロック反転レジスタ
で置換し（６１１）、クロックラインを第１の実施形態
のように接続して本発明の半導体集積回路６１２を生成
し、テストを行う（６１３）。これにより、本発明の半
導体集積回路は、従来の自動テストパターン生成６０３
のプログラムをそのまま使用することができる。また、
データ部のパターンが１／２に圧縮されるためテスト時
間が短縮される。したがって、自動テストパターン生成
プログラム６０３を変更することなく、高速なテストパ
ターン６１４を生成することができる。
は、フリップフロップを本発明のクロック反転レジスタ
で置換し（６１１）、クロックラインを第１の実施形態
のように接続して本発明の半導体集積回路６１２を生成
し、テストを行う（６１３）。これにより、本発明の半
導体集積回路は、従来の自動テストパターン生成６０３
のプログラムをそのまま使用することができる。また、
データ部のパターンが１／２に圧縮されるためテスト時
間が短縮される。したがって、自動テストパターン生成
プログラム６０３を変更することなく、高速なテストパ
ターン６１４を生成することができる。
【００２１】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、半導体集積回路の面積の増加を抑え、
マスクレイアウト上で素子間の寄生抵抗及び容量による
遅延によって、フリップフロップのセットアップマージ
ンが不足することに起因するテスト動作時におけるフリ
ップフロップ間のデータシフト動作の不具合と、通常動
作時における組合せ回路からの出力のデータの保持の不
具合を防止することができる。
積回路によれば、半導体集積回路の面積の増加を抑え、
マスクレイアウト上で素子間の寄生抵抗及び容量による
遅延によって、フリップフロップのセットアップマージ
ンが不足することに起因するテスト動作時におけるフリ
ップフロップ間のデータシフト動作の不具合と、通常動
作時における組合せ回路からの出力のデータの保持の不
具合を防止することができる。
【００２２】また、本発明による集積回路のテストデー
タ生成方法は、クロックを反転させる回路を有しない従
来のフルスキャンテスト回路のためのテスト用パターン
を生成し、そのテスト用パターンをクロック部のテスト
パターンとデータ部のテストパターンとに分離し、デー
タ部のテストパターンの時間軸をクロック部のテストパ
ターンの時間軸より短縮した後、データ部のテストパタ
ーン及びクロック部のテストパターンと合成して新たな
テスト用パターンとする。したがって、従来のテスト用
データ生成方法の大幅な変更を伴わずに、高速テストが
可能なテスト用データを生成することができる。
タ生成方法は、クロックを反転させる回路を有しない従
来のフルスキャンテスト回路のためのテスト用パターン
を生成し、そのテスト用パターンをクロック部のテスト
パターンとデータ部のテストパターンとに分離し、デー
タ部のテストパターンの時間軸をクロック部のテストパ
ターンの時間軸より短縮した後、データ部のテストパタ
ーン及びクロック部のテストパターンと合成して新たな
テスト用パターンとする。したがって、従来のテスト用
データ生成方法の大幅な変更を伴わずに、高速テストが
可能なテスト用データを生成することができる。
【図１】本発明の第１の実施形態に係る半導体集積回路
を構成するクロック反転スキャンレジスタを示す回路図
を構成するクロック反転スキャンレジスタを示す回路図
【図２】図１のクロック反転スキャンレジスタと組合せ
回路ブロックを連結した半導体集積回路の一部を示す回
路図
回路ブロックを連結した半導体集積回路の一部を示す回
路図
【図３】図２の半導体集積回路の主な信号波形を示す図
【図４】本発明の第２の実施形態に係る半導体集積回路
を構成するクロック反転スキャンレジスタを示す回路図
を構成するクロック反転スキャンレジスタを示す回路図
【図５】図４の半導体集積回路の主な信号波形を示す図
【図６】本発明の実施形態に係る半導体集積回路のテス
トパターン生成方法を示すフローチャート
トパターン生成方法を示すフローチャート
【図７】テストパターンの生成方法を説明するための波
形図
形図
１０１ テスト時入力 １０２ 通常動作時入力 １０３ 選択信号 １０４，１０９ セレクタ １０５ フリップフロップ １０７ クロック入力 １０８ インバータ １１１，２０１，２０２ 回路ブロック（クロック反転
スキャンレジスタ） １１３ データ出力 ２０５ 組合せ回路 ２１３ 選択信号ライン
スキャンレジスタ） １１３ データ出力 ２０５ 組合せ回路 ２１３ 選択信号ライン
Claims (2)
- 【請求項１】 入力端子から入力されたデータがクロッ
ク入力端子から入力されたクロックの変化に応じて出力
端子から出力されるフリップフロップと組合せ回路とを
含み、前記組合せ回路の出力データが前記フリップフロ
ップに入力され、前記フリップフロップの出力が次段の
組合せ回路に入力されるように、複数のフリップフロッ
プ及び組合せ回路が順次接続され、前記クロック入力端
子から入力されたクロックがクロック出力端子から出力
されて次段のフリップフロップのクロック入力端子に与
えられるように構成された集積回路において、 テスト動作時には前記フリップフロップの出力が組合せ
回路を通らず次段のフリップフロップに直接入力される
と共に、前記クロック入力端子から入力されたクロック
が反転されて前記クロック出力端子から出力されるよう
に構成されていることを特徴とするフルスキャンテスト
が可能な半導体集積回路。 - 【請求項２】 クロックを反転させる回路を有しないフ
ルスキャンテスト回路のためのテスト用パターンを生成
し、前記テスト用パターンをクロック部のテストパター
ンとデータ部のテストパターンとに分離し、前記データ
部のテストパターンの時間軸をクロック部のテストパタ
ーンの時間軸より短縮した後、前記データ部のテストパ
ターン及び前記クロック部のテストパターンを合成し、
新たなテスト用パターンを得ることを特徴とする半導体
集積回路のテストデータ生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10151837A JPH11344534A (ja) | 1998-06-02 | 1998-06-02 | フルスキャンテストが可能な半導体集積回路及びテストデータ生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10151837A JPH11344534A (ja) | 1998-06-02 | 1998-06-02 | フルスキャンテストが可能な半導体集積回路及びテストデータ生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11344534A true JPH11344534A (ja) | 1999-12-14 |
Family
ID=15527391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10151837A Pending JPH11344534A (ja) | 1998-06-02 | 1998-06-02 | フルスキャンテストが可能な半導体集積回路及びテストデータ生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11344534A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146550B2 (en) | 2002-10-28 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Isolation testing circuit and testing circuit optimization method |
| CN101127030B (zh) | 2006-08-18 | 2010-05-19 | 富士通微电子株式会社 | 半导体器件 |
-
1998
- 1998-06-02 JP JP10151837A patent/JPH11344534A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146550B2 (en) | 2002-10-28 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Isolation testing circuit and testing circuit optimization method |
| CN101127030B (zh) | 2006-08-18 | 2010-05-19 | 富士通微电子株式会社 | 半导体器件 |
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