JPH11345122A - プロセッサ - Google Patents
プロセッサInfo
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- JPH11345122A JPH11345122A JP11134565A JP13456599A JPH11345122A JP H11345122 A JPH11345122 A JP H11345122A JP 11134565 A JP11134565 A JP 11134565A JP 13456599 A JP13456599 A JP 13456599A JP H11345122 A JPH11345122 A JP H11345122A
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 パイプラインプロセッサにおいて、簡単にハ
ザードを回避する。 【解決手段】 レジスタロック５０のセットが、ビット
ベクトルの形式で管理される。各ビットは、対応するレ
ジスタ３６の現在のロックステータスを示す。プロセッ
サのデコードユニット３４は、メモリからフェッチされ
た命令をデコードしてソースレジスタおよびデスティネ
ーションレジスタを決定する。それらのレジスタのいず
れかが既にロックしている場合に、少なくとも１プロセ
ッササイクルの間、命令はストールされる。このストー
ルは、命令のソースレジスタおよびデスティネーション
レジスタがいずれもアンロックされるまで継続する。命
令が実行のためにディスパッチされる前に、命令のデス
ティネーションレジスタがロックされる。このロック
は、命令が実行を完了し結果をデスティネーションレジ
スタに書き込むまで維持される。
ザードを回避する。 【解決手段】 レジスタロック５０のセットが、ビット
ベクトルの形式で管理される。各ビットは、対応するレ
ジスタ３６の現在のロックステータスを示す。プロセッ
サのデコードユニット３４は、メモリからフェッチされ
た命令をデコードしてソースレジスタおよびデスティネ
ーションレジスタを決定する。それらのレジスタのいず
れかが既にロックしている場合に、少なくとも１プロセ
ッササイクルの間、命令はストールされる。このストー
ルは、命令のソースレジスタおよびデスティネーション
レジスタがいずれもアンロックされるまで継続する。命
令が実行のためにディスパッチされる前に、命令のデス
ティネーションレジスタがロックされる。このロック
は、命令が実行を完了し結果をデスティネーションレジ
スタに書き込むまで維持される。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サおよびその他のタイプのディジタルデータプロセッサ
に関し、特に、パイプライン処理技術を利用するディジ
タルデータプロセッサに関する。
サおよびその他のタイプのディジタルデータプロセッサ
に関し、特に、パイプライン処理技術を利用するディジ
タルデータプロセッサに関する。
【０００２】
【従来の技術】最近のプロセッサはパイプライン化、す
なわち、各命令の実行がいくつかのステージに分けられ
ていることが多い。図１は、従来のパイプラインプロセ
ッサ１０の機能ブロック図である。この例示的なパイプ
ラインプロセッサは、４個のステージ、すなわち、フェ
ッチ（Ｆ）ステージ１２、デコード（Ｄ）ステージ１
４、実行（Ｅ）ステージ１６、およびライトバック
（Ｗ）ステージ１８を有する。プロセッサ１０のような
パイプラインプロセッサは、レジスタ方式であることが
可能である。すなわち、命令のロード用およびストア用
の他に、各命令のソースおよびデスティネーションがレ
ジスタであることが可能である。フェッチユニット１２
は、命令メモリから命令を取り出す。デコードステージ
１４は、命令のソースレジスタを読み取り、ライトバッ
クステージ１８は命令のデスティネーションレジスタに
書き込む。実行ステージ１６では、命令が、４つの特殊
な実行ユニットのうちの１つによって実行される。それ
らの実行ユニットは、１サイクルの整数（Ｉ）ユニット
２０、８サイクルの整数／浮動小数点乗算器（Ｍ）２
２、４サイクルの浮動小数点加算器（Ｆａｄｄ）２４、
および、１５サイクルの整数／浮動小数点除算器（Ｄｉ
ｖ）２６である。この例の実行ユニットは完全にパイプ
ライン化されている。すなわち、いずれのクロックサイ
クルでも新しい命令を受け入れることができる。これら
の特殊ユニットは、特定のタイプの命令を実行するため
に使用され、それぞれのユニットは相異なるレイテンシ
を有する。命令は、デコードステージ１４でレジスタ読
み出しを完了し、実行ステージ１６で実行を開始したと
き、「ディスパッチ」されたという。換言すれば、ディ
スパッチは、命令がデコードステージ１４から実行ステ
ージ１６内の実行ユニットのうちの１つに渡るときに起
こる。
なわち、各命令の実行がいくつかのステージに分けられ
ていることが多い。図１は、従来のパイプラインプロセ
ッサ１０の機能ブロック図である。この例示的なパイプ
ラインプロセッサは、４個のステージ、すなわち、フェ
ッチ（Ｆ）ステージ１２、デコード（Ｄ）ステージ１
４、実行（Ｅ）ステージ１６、およびライトバック
（Ｗ）ステージ１８を有する。プロセッサ１０のような
パイプラインプロセッサは、レジスタ方式であることが
可能である。すなわち、命令のロード用およびストア用
の他に、各命令のソースおよびデスティネーションがレ
ジスタであることが可能である。フェッチユニット１２
は、命令メモリから命令を取り出す。デコードステージ
１４は、命令のソースレジスタを読み取り、ライトバッ
クステージ１８は命令のデスティネーションレジスタに
書き込む。実行ステージ１６では、命令が、４つの特殊
な実行ユニットのうちの１つによって実行される。それ
らの実行ユニットは、１サイクルの整数（Ｉ）ユニット
２０、８サイクルの整数／浮動小数点乗算器（Ｍ）２
２、４サイクルの浮動小数点加算器（Ｆａｄｄ）２４、
および、１５サイクルの整数／浮動小数点除算器（Ｄｉ
ｖ）２６である。この例の実行ユニットは完全にパイプ
ライン化されている。すなわち、いずれのクロックサイ
クルでも新しい命令を受け入れることができる。これら
の特殊ユニットは、特定のタイプの命令を実行するため
に使用され、それぞれのユニットは相異なるレイテンシ
を有する。命令は、デコードステージ１４でレジスタ読
み出しを完了し、実行ステージ１６で実行を開始したと
き、「ディスパッチ」されたという。換言すれば、ディ
スパッチは、命令がデコードステージ１４から実行ステ
ージ１６内の実行ユニットのうちの１つに渡るときに起
こる。
【０００３】図１のプロセッサ１０のような従来のパイ
プラインプロセッサの重大な問題点は、パイプラインが
ないときには存在しないデータハザードがパイプライン
の使用により生じることである。その理由は、前の命令
の結果が後の命令で利用可能であるとは限らないからで
ある。さらに、インオーダ（プログラムの順序通りの）
命令ディスパッチの場合でも、異なる実行ユニットで同
時にアクティブになることが可能である場合には、実行
ユニットの相異なるレイテンシにより制御ハザードが生
じ、アウトオブオーダ（プログラムの順序通りでない）
命令完了が起こりうる。データハザードおよび制御ハザ
ードは一般に、パイプラインプロセッサの正しい動作を
保証するためには避けなければならない。
プラインプロセッサの重大な問題点は、パイプラインが
ないときには存在しないデータハザードがパイプライン
の使用により生じることである。その理由は、前の命令
の結果が後の命令で利用可能であるとは限らないからで
ある。さらに、インオーダ（プログラムの順序通りの）
命令ディスパッチの場合でも、異なる実行ユニットで同
時にアクティブになることが可能である場合には、実行
ユニットの相異なるレイテンシにより制御ハザードが生
じ、アウトオブオーダ（プログラムの順序通りでない）
命令完了が起こりうる。データハザードおよび制御ハザ
ードは一般に、パイプラインプロセッサの正しい動作を
保証するためには避けなければならない。
【０００４】パイプラインプロセッサで起こりうる非常
に一般的なデータハザードは、ＲＡＷ（read after wri
te：書き込み後読み出し）データハザードというもので
ある。図２のＡに、例示的なＲＡＷデータハザードを示
す。この図は、図１のパイプラインプロセッサ１０がプ
ロセッサクロックサイクル１〜５の間にどのようにして
ａｄｄ（加算）命令ｉ1およびｉ2を実行するかを示す。
命令ｉ1は、ソースレジスタｒ2とｒ3の内容を加算し、
その結果をデスティネーションレジスタｒ1に書き込
む。命令ｉ2は、ソースレジスタｒ5とｒ1の内容を加算
し、その結果をデスティネーションレジスタｒ4に書き
込む。理解されるように、他に対策を講じなければ、従
来のプロセッサ１０において命令ｉ2はクロックサイク
ル３でレジスタｒ1を読み出すことになるが、これはｒ1
の新しい値が命令ｉ1によって書き込まれる前である。
非パイプラインプロセッサでは、図２のＡに示した命令
はハザードを生じることはない。命令ｉ2の開始前に命
令ｉ1は完了しているからである。
に一般的なデータハザードは、ＲＡＷ（read after wri
te：書き込み後読み出し）データハザードというもので
ある。図２のＡに、例示的なＲＡＷデータハザードを示
す。この図は、図１のパイプラインプロセッサ１０がプ
ロセッサクロックサイクル１〜５の間にどのようにして
ａｄｄ（加算）命令ｉ1およびｉ2を実行するかを示す。
命令ｉ1は、ソースレジスタｒ2とｒ3の内容を加算し、
その結果をデスティネーションレジスタｒ1に書き込
む。命令ｉ2は、ソースレジスタｒ5とｒ1の内容を加算
し、その結果をデスティネーションレジスタｒ4に書き
込む。理解されるように、他に対策を講じなければ、従
来のプロセッサ１０において命令ｉ2はクロックサイク
ル３でレジスタｒ1を読み出すことになるが、これはｒ1
の新しい値が命令ｉ1によって書き込まれる前である。
非パイプラインプロセッサでは、図２のＡに示した命令
はハザードを生じることはない。命令ｉ2の開始前に命
令ｉ1は完了しているからである。
【０００５】図２のＢに、従来のパイプラインプロセッ
サで起こりうるＷＡＷ（write after write：書き込み
後書き込み）という、それほど一般的でないデータハザ
ードを例示する。この例でプロセッサは、プロセッサク
ロックサイクル１〜１１の間に命令ｉ1およびｉ2を実行
する。命令ｉ1は、ソースレジスタｒ2とｒ3の内容を乗
算し、その結果をデスティネーションレジスタｒ1に書
き込む。命令ｉ2は、ソースレジスタｒ4とｒ5の内容を
加算し、その結果をデスティネーションレジスタｒ1に
書き込む。理解されるように、他に対策を講じなけれ
ば、従来のプロセッサにおいて命令ｉ2はクロックサイ
クル５でレジスタｒ1に書き込むことになるが、これは
命令ｉ1による書き込みの前であり、その後、ｉ1は、ク
ロックサイクル１１で、レジスタｒ1において、ｉ2の結
果に誤って上書きすることになる。このタイプのハザー
ドは、例えば、ｉ1とｉ2の間に静的に誤予測された分岐
に対してコンパイラによって投機的に命令ｉ1が発行さ
れた場合に起こりうる。インオーダ命令完了の場合、命
令ｉ1は結果に影響を与えない。インオーダ完了ではｉ1
の結果は捨てられるからである。しかし、上記のよう
に、アウトオブオーダ命令完了がある場合には、ハザー
ドは重大である。
サで起こりうるＷＡＷ（write after write：書き込み
後書き込み）という、それほど一般的でないデータハザ
ードを例示する。この例でプロセッサは、プロセッサク
ロックサイクル１〜１１の間に命令ｉ1およびｉ2を実行
する。命令ｉ1は、ソースレジスタｒ2とｒ3の内容を乗
算し、その結果をデスティネーションレジスタｒ1に書
き込む。命令ｉ2は、ソースレジスタｒ4とｒ5の内容を
加算し、その結果をデスティネーションレジスタｒ1に
書き込む。理解されるように、他に対策を講じなけれ
ば、従来のプロセッサにおいて命令ｉ2はクロックサイ
クル５でレジスタｒ1に書き込むことになるが、これは
命令ｉ1による書き込みの前であり、その後、ｉ1は、ク
ロックサイクル１１で、レジスタｒ1において、ｉ2の結
果に誤って上書きすることになる。このタイプのハザー
ドは、例えば、ｉ1とｉ2の間に静的に誤予測された分岐
に対してコンパイラによって投機的に命令ｉ1が発行さ
れた場合に起こりうる。インオーダ命令完了の場合、命
令ｉ1は結果に影響を与えない。インオーダ完了ではｉ1
の結果は捨てられるからである。しかし、上記のよう
に、アウトオブオーダ命令完了がある場合には、ハザー
ドは重大である。
【０００６】図２のＣに、従来のパイプラインプロセッ
サで起こりうる制御ハザードの例を示す。制御ハザード
は一般に、命令ストリームにおけるジャンプ（分岐）に
より生じる。例えば、分岐が成立すると、命令アドレス
レジスタ（プログラムカウンタとして作用する）は新し
い値に変わる。その結果、既にパイプライン内にフェッ
チされているが実行されるべきでない命令が存在しう
る。図２のＣの例では、制御ハザードは、命令ｉ1〜ｉ4
がクロックサイクル１〜１１の間に実行されるときに起
こる。命令ｉ2は、ソースレジスタｒ4の内容が特定の値
である場合にｌａｂｅｌすなわち命令ｉ4へ分岐する分
岐命令ｂｒｚである。図１のパイプラインプロセッサ１
０では、分岐命令ｉ2の結果は、ｉ2がクロックサイクル
５のライトバック（Ｗ）に到達するまで有効でないと仮
定する。分岐が成立した場合、制御は、命令ｉ3に到達
することなく命令ｉ4にジャンプすべきであるが、この
ことがわかるときまでに命令ｉ3は既に実行中である。
サで起こりうる制御ハザードの例を示す。制御ハザード
は一般に、命令ストリームにおけるジャンプ（分岐）に
より生じる。例えば、分岐が成立すると、命令アドレス
レジスタ（プログラムカウンタとして作用する）は新し
い値に変わる。その結果、既にパイプライン内にフェッ
チされているが実行されるべきでない命令が存在しう
る。図２のＣの例では、制御ハザードは、命令ｉ1〜ｉ4
がクロックサイクル１〜１１の間に実行されるときに起
こる。命令ｉ2は、ソースレジスタｒ4の内容が特定の値
である場合にｌａｂｅｌすなわち命令ｉ4へ分岐する分
岐命令ｂｒｚである。図１のパイプラインプロセッサ１
０では、分岐命令ｉ2の結果は、ｉ2がクロックサイクル
５のライトバック（Ｗ）に到達するまで有効でないと仮
定する。分岐が成立した場合、制御は、命令ｉ3に到達
することなく命令ｉ4にジャンプすべきであるが、この
ことがわかるときまでに命令ｉ3は既に実行中である。
【０００７】データハザードおよび制御ハザードに伴う
問題点を解決するためにいくつかの技術が開発されてい
る。そのような技術の１つは「スコアボーディング」と
して知られているものであり、スコアボードという中央
コントローラを用いて命令の動的スケジューリングを行
うことにより、アウトオブオーダ命令発行を可能にする
ものである。このアプローチは、Control Data 6600コ
ンピュータに結びつけられることが多く、さらに詳細に
は、D. A. Patterson and J. L. Hennessy, "Computer
Architecture: A Quantitative Approach", Second Edi
tion, Morgan Kaufmann, San Francisco, CA, USA, pp.
240-251, 1996、に記載されている。同じく動的スケジ
ューリングを利用してアウトオブオーダ命令発行に対処
する関連技術にはTomasuloアルゴリズムとして知られて
いるものがあり、上記のD. A. Patterson and J. L. He
nnessyの文献の第２５１〜２６１ページに記載されてい
る。別の知られている技術には、リオーダ（reorder：
並べ替え）バッファ（リタイアバッファ(retire buffe
r)ともいう。）を利用するものがある。この技術によれ
ば、レジスタへの実行直後のライトバックを許すのでは
なく、シーケンシャルなプログラム順序でのライトバッ
クが可能になるまで結果はリタイアバッファに記憶され
る。
問題点を解決するためにいくつかの技術が開発されてい
る。そのような技術の１つは「スコアボーディング」と
して知られているものであり、スコアボードという中央
コントローラを用いて命令の動的スケジューリングを行
うことにより、アウトオブオーダ命令発行を可能にする
ものである。このアプローチは、Control Data 6600コ
ンピュータに結びつけられることが多く、さらに詳細に
は、D. A. Patterson and J. L. Hennessy, "Computer
Architecture: A Quantitative Approach", Second Edi
tion, Morgan Kaufmann, San Francisco, CA, USA, pp.
240-251, 1996、に記載されている。同じく動的スケジ
ューリングを利用してアウトオブオーダ命令発行に対処
する関連技術にはTomasuloアルゴリズムとして知られて
いるものがあり、上記のD. A. Patterson and J. L. He
nnessyの文献の第２５１〜２６１ページに記載されてい
る。別の知られている技術には、リオーダ（reorder：
並べ替え）バッファ（リタイアバッファ(retire buffe
r)ともいう。）を利用するものがある。この技術によれ
ば、レジスタへの実行直後のライトバックを許すのでは
なく、シーケンシャルなプログラム順序でのライトバッ
クが可能になるまで結果はリタイアバッファに記憶され
る。
【０００８】
【発明が解決しようとする課題】以上およびその他の従
来技術はパイプラインハザード問題を解決することが可
能であるが、これらの技術は一般に、プロセッサに大幅
に複雑さを追加することを必要とする。例えば、スコア
ボーディングは別個の中央制御ユニットを必要とし、To
masuloアルゴリズムは、ブロードキャスト結果バス、レ
ジスタリネーミング（名前替え）機構、およびリザベー
ションステーションのような追加構造を必要とし、リタ
イアバッファは、結果記憶領域および並べ替えロジック
を必要とする。従って、パイプラインハザードを回避す
るための別のさらに簡単な機構が必要とされている。
来技術はパイプラインハザード問題を解決することが可
能であるが、これらの技術は一般に、プロセッサに大幅
に複雑さを追加することを必要とする。例えば、スコア
ボーディングは別個の中央制御ユニットを必要とし、To
masuloアルゴリズムは、ブロードキャスト結果バス、レ
ジスタリネーミング（名前替え）機構、およびリザベー
ションステーションのような追加構造を必要とし、リタ
イアバッファは、結果記憶領域および並べ替えロジック
を必要とする。従って、パイプラインハザードを回避す
るための別のさらに簡単な機構が必要とされている。
【０００９】
【課題を解決するための手段】本発明は、パイプライン
プロセッサにおいて実行ユニットレイテンシおよびアウ
トオブオーダ命令完了によって引き起こされるハザード
を回避する方法および装置を実現する。本発明によれ
ば、プロセッサは、実行ユニットの実際のレイテンシを
無視し、実質的に単一サイクル実行であるかのように扱
うことが可能となる。そこで、本発明のこの特徴を、
「仮想単一サイクル実行」あるいは「インペーシャント
(impatient)実行」と呼ぶ。本発明によれば、レジスタ
にロックをかけ、レジスタロックステータスによる判定
で必要なときに命令をストールすることによって、デー
タハザードおよび制御ハザードは回避される。命令はプ
ログラム指定の順序でディスパッチされるが、別の順序
で実行完了することが許される。これは、実行ユニット
の真のレイテンシを隠蔽し、各命令の実行が単一プロセ
ッササイクルで完了しているかのように命令デコードユ
ニットが命令のディスパッチを継続することを可能にす
る。
プロセッサにおいて実行ユニットレイテンシおよびアウ
トオブオーダ命令完了によって引き起こされるハザード
を回避する方法および装置を実現する。本発明によれ
ば、プロセッサは、実行ユニットの実際のレイテンシを
無視し、実質的に単一サイクル実行であるかのように扱
うことが可能となる。そこで、本発明のこの特徴を、
「仮想単一サイクル実行」あるいは「インペーシャント
(impatient)実行」と呼ぶ。本発明によれば、レジスタ
にロックをかけ、レジスタロックステータスによる判定
で必要なときに命令をストールすることによって、デー
タハザードおよび制御ハザードは回避される。命令はプ
ログラム指定の順序でディスパッチされるが、別の順序
で実行完了することが許される。これは、実行ユニット
の真のレイテンシを隠蔽し、各命令の実行が単一プロセ
ッササイクルで完了しているかのように命令デコードユ
ニットが命令のディスパッチを継続することを可能にす
る。
【００１０】本発明の実施例では、レジスタロックのセ
ットが、記憶されたビットベクトルの形式で管理され
る。ここで、各ビットは、対応するレジスタの現在のロ
ックステータスを示す。プロセッサのデコードユニット
は、メモリからフェッチされた命令を受け取り、その命
令をデコードして、ソースレジスタおよびデスティネー
ションレジスタを決定する。ソースレジスタまたはデス
ティネーションレジスタのいずれかが既にロックしてい
る場合に、少なくとも１プロセッササイクルの間、命令
はストールされる。このストールは、命令のソースレジ
スタおよびデスティネーションレジスタがいずれもアン
ロックされるまで、すなわち、他の命令による使用中で
なくなるまで、継続する。命令が実行のためにディスパ
ッチされる前に、命令のデスティネーションレジスタが
ロックされ(locked)、このロックは、命令が実行を完了
しその結果をデスティネーションレジスタに書き込むま
で維持される。
ットが、記憶されたビットベクトルの形式で管理され
る。ここで、各ビットは、対応するレジスタの現在のロ
ックステータスを示す。プロセッサのデコードユニット
は、メモリからフェッチされた命令を受け取り、その命
令をデコードして、ソースレジスタおよびデスティネー
ションレジスタを決定する。ソースレジスタまたはデス
ティネーションレジスタのいずれかが既にロックしてい
る場合に、少なくとも１プロセッササイクルの間、命令
はストールされる。このストールは、命令のソースレジ
スタおよびデスティネーションレジスタがいずれもアン
ロックされるまで、すなわち、他の命令による使用中で
なくなるまで、継続する。命令が実行のためにディスパ
ッチされる前に、命令のデスティネーションレジスタが
ロックされ(locked)、このロックは、命令が実行を完了
しその結果をデスティネーションレジスタに書き込むま
で維持される。
【００１１】こうして、本発明によれば、命令は、ハザ
ードによって阻止されるときを除いて、各プロセッササ
イクル中に実行へとディスパッチされることにより、個
々の実行ユニットのレイテンシを実質的にマスクする。
本発明は、複雑なロジックや、他の追加回路構造を必要
とせず、また、本発明を用いて、異なるプロセッサ実装
間のオブジェクトコード互換性を提供することができ
る。
ードによって阻止されるときを除いて、各プロセッササ
イクル中に実行へとディスパッチされることにより、個
々の実行ユニットのレイテンシを実質的にマスクする。
本発明は、複雑なロジックや、他の追加回路構造を必要
とせず、また、本発明を用いて、異なるプロセッサ実装
間のオブジェクトコード互換性を提供することができ
る。
【００１２】
【発明の実施の形態】本発明について、パイプラインプ
ロセッサの例示的な実装に関連して以下で説明する。し
かし、理解されるべき点であるが、本発明は、さらに一
般的に、実行ユニットを実質的に単一サイクル実行を行
うものとして扱う（すなわち、「仮想」単一サイクル実
行を提供する）ことが所望される任意のプロセッサに適
用可能である。本明細書で用いられる「プロセッサ」と
いう用語は、メモリなどの記憶要素から取得される命令
が１個以上の実行ユニットを用いて実行されるような任
意のデバイスを含むものとする。従って、本発明による
プロセッサの例としては、マイクロプロセッサ、特定用
途向け集積回路（ＡＳＩＣ）、パーソナルコンピュー
タ、メインフレームコンピュータ、ネットワークコンピ
ュータ、ワークステーションおよびサーバや、その他の
タイプのデータ処理装置を含む。
ロセッサの例示的な実装に関連して以下で説明する。し
かし、理解されるべき点であるが、本発明は、さらに一
般的に、実行ユニットを実質的に単一サイクル実行を行
うものとして扱う（すなわち、「仮想」単一サイクル実
行を提供する）ことが所望される任意のプロセッサに適
用可能である。本明細書で用いられる「プロセッサ」と
いう用語は、メモリなどの記憶要素から取得される命令
が１個以上の実行ユニットを用いて実行されるような任
意のデバイスを含むものとする。従って、本発明による
プロセッサの例としては、マイクロプロセッサ、特定用
途向け集積回路（ＡＳＩＣ）、パーソナルコンピュー
タ、メインフレームコンピュータ、ネットワークコンピ
ュータ、ワークステーションおよびサーバや、その他の
タイプのデータ処理装置を含む。
【００１３】図３のＡに、本発明の実施例によるパイプ
ラインプロセッサの一部を示す。このプロセッサは、フ
ェッチユニット３２、デコードユニット３４およびレジ
スタ３６のセットを有するプロセッサコア３０を含む。
命令は、フェッチユニット３２によって命令メモリから
フェッチされ、デコードユニット３４に送られる。デコ
ードユニット３４は、命令をデコードし、その命令に関
連する１個以上のソースレジスタからデータを読み出
し、命令および必要なデータを実行ユニットのうちの１
つに送る。この実施例の実行ユニットは、メモリ（Ｍｅ
ｍ）実行ユニット３８、１サイクルの整数（Ｉ）ユニッ
ト４０、８サイクルの整数／浮動小数点乗算器（Ｍ）４
２、４サイクルの浮動小数点加算器（Ｆａｄｄ）４４、
および１５サイクルの整数／浮動小数点除算器（Ｄｉ
ｖ）４６を有する。これらの実行ユニットは従来通りに
動作するのでここで詳細には説明しない。実行ユニット
で実行された演算の結果は、レジスタ３６のセットにお
ける１個以上の指定されたデスティネーションレジスタ
に記憶される。例えば従来のロードおよびストア命令を
用いて、レジスタ３６と、プロセッサコア３０の外部の
データメモリとの間でデータを移動することが可能であ
る。強調されるべき点であるが、プロセッサコア３０内
の要素のタイプおよび配置は単なる例示であり、本発明
は、これらおよびその他の要素のいくつもの代替構成で
実装可能である。
ラインプロセッサの一部を示す。このプロセッサは、フ
ェッチユニット３２、デコードユニット３４およびレジ
スタ３６のセットを有するプロセッサコア３０を含む。
命令は、フェッチユニット３２によって命令メモリから
フェッチされ、デコードユニット３４に送られる。デコ
ードユニット３４は、命令をデコードし、その命令に関
連する１個以上のソースレジスタからデータを読み出
し、命令および必要なデータを実行ユニットのうちの１
つに送る。この実施例の実行ユニットは、メモリ（Ｍｅ
ｍ）実行ユニット３８、１サイクルの整数（Ｉ）ユニッ
ト４０、８サイクルの整数／浮動小数点乗算器（Ｍ）４
２、４サイクルの浮動小数点加算器（Ｆａｄｄ）４４、
および１５サイクルの整数／浮動小数点除算器（Ｄｉ
ｖ）４６を有する。これらの実行ユニットは従来通りに
動作するのでここで詳細には説明しない。実行ユニット
で実行された演算の結果は、レジスタ３６のセットにお
ける１個以上の指定されたデスティネーションレジスタ
に記憶される。例えば従来のロードおよびストア命令を
用いて、レジスタ３６と、プロセッサコア３０の外部の
データメモリとの間でデータを移動することが可能であ
る。強調されるべき点であるが、プロセッサコア３０内
の要素のタイプおよび配置は単なる例示であり、本発明
は、これらおよびその他の要素のいくつもの代替構成で
実装可能である。
【００１４】本発明のこの実施例では、命令はデコーダ
ユニット３４によって順番に実行のためにディスパッチ
されると仮定する。この順序は、命令を含むプログラム
によって指定される。また、実行に到達した命令が、完
了し結果をライトバックすることが可能となると仮定す
る。換言すれば、命令はディスパッチ時にコミットされ
る。
ユニット３４によって順番に実行のためにディスパッチ
されると仮定する。この順序は、命令を含むプログラム
によって指定される。また、実行に到達した命令が、完
了し結果をライトバックすることが可能となると仮定す
る。換言すれば、命令はディスパッチ時にコミットされ
る。
【００１５】本発明によれば、図３のＡのデコードユニ
ット３４は、レジスタロック５０のセットを有する。レ
ジスタロック５０は、レジスタ３６のセット内のレジス
タの少なくともサブセットの各レジスタに対するロック
指示を提供する。一般に、プロセッサコア３０は、ハザ
ードにつながる可能性のある演算が実行されるときにレ
ジスタをロックするように構成される。あるレジスタが
ある命令によって必要とされ、そのレジスタのロック指
示が、そのレジスタがロックされていないことを示して
いる場合、その命令は自由にそのレジスタを使用するこ
とができる。しかし、ロック指示が、そのレジスタがロ
ックされていることを示している場合、その命令は、そ
のレジスタを使用する前に、そのレジスタがアンロック
されるまで待機する。以下で詳細に説明するように、レ
ジスタロック５０を、適当な命令ストールとともに用い
て、データハザードおよび制御ハザードを回避すること
ができる。本発明におけるこのレジスタロックおよび命
令ストールのプロセスを「仮想単一サイクル実行」ある
いは「インペーシャント実行」という。
ット３４は、レジスタロック５０のセットを有する。レ
ジスタロック５０は、レジスタ３６のセット内のレジス
タの少なくともサブセットの各レジスタに対するロック
指示を提供する。一般に、プロセッサコア３０は、ハザ
ードにつながる可能性のある演算が実行されるときにレ
ジスタをロックするように構成される。あるレジスタが
ある命令によって必要とされ、そのレジスタのロック指
示が、そのレジスタがロックされていないことを示して
いる場合、その命令は自由にそのレジスタを使用するこ
とができる。しかし、ロック指示が、そのレジスタがロ
ックされていることを示している場合、その命令は、そ
のレジスタを使用する前に、そのレジスタがアンロック
されるまで待機する。以下で詳細に説明するように、レ
ジスタロック５０を、適当な命令ストールとともに用い
て、データハザードおよび制御ハザードを回避すること
ができる。本発明におけるこのレジスタロックおよび命
令ストールのプロセスを「仮想単一サイクル実行」ある
いは「インペーシャント実行」という。
【００１６】図３のＢに、本発明によるレジスタロック
５０のセットの１つの可能な実装を示す。この実装で
は、レジスタロック５０は、いくつかのビットを含む記
憶されたビットベクトルの形式である。ビットベクトル
の各ビットは、論理的に、レジスタ３６のセット内のレ
ジスタのうちの１つに対応する。この例では、レジスタ
３６のセットは全部で３２個のレジスタを含むと仮定す
る。従って、レジスタロック５０は３２ビットであり、
図示のようにｒ0，ｒ1，...，ｒ31で表す。各ビットｒi
は、対応するレジスタ３６のロックステータスを示す。
各ビットｒiは、対応するレジスタがアンロックされて
いるときに０にセットされ、対応するレジスタがロック
されているときに１にセットされる。このように、レジ
スタロック５０は、各レジスタ３６のロックステータス
の指示を行う。図３のＡの実施例ではデコードユニット
３４内に実装されるように図示されているが、本発明に
よるロック機構は、いずれかのレジスタ３６において、
または、プロセッサコア３０の別の構成要素内に、ある
いは、コア３０内の独立要素としてのいずれでも提供可
能である。
５０のセットの１つの可能な実装を示す。この実装で
は、レジスタロック５０は、いくつかのビットを含む記
憶されたビットベクトルの形式である。ビットベクトル
の各ビットは、論理的に、レジスタ３６のセット内のレ
ジスタのうちの１つに対応する。この例では、レジスタ
３６のセットは全部で３２個のレジスタを含むと仮定す
る。従って、レジスタロック５０は３２ビットであり、
図示のようにｒ0，ｒ1，...，ｒ31で表す。各ビットｒi
は、対応するレジスタ３６のロックステータスを示す。
各ビットｒiは、対応するレジスタがアンロックされて
いるときに０にセットされ、対応するレジスタがロック
されているときに１にセットされる。このように、レジ
スタロック５０は、各レジスタ３６のロックステータス
の指示を行う。図３のＡの実施例ではデコードユニット
３４内に実装されるように図示されているが、本発明に
よるロック機構は、いずれかのレジスタ３６において、
または、プロセッサコア３０の別の構成要素内に、ある
いは、コア３０内の独立要素としてのいずれでも提供可
能である。
【００１７】以下で、図３のＡのパイプラインプロセッ
サがＲＡＷデータハザードを回避する方法について詳細
に説明する。ＲＡＷデータハザードの状況では、ロック
されているレジスタは、まだ完了していない命令によっ
てこれから内容が更新されるレジスタ、すなわち、現在
は内容が不正なレジスタ、とみなすことができる。フェ
ッチユニット３２によって取り出されデコードユニット
３４でデコードされた命令がレジスタ３６のセット内の
ソースレジスタを使用することができる前に、次のregi
ster read（レジスタ読み出し）アルゴリズムを実行す
る。 register read: while(いずれかのソースレジスタがロックされている) １サイクルストールする； デスティネーションレジスタをロックする； ソースレジスタを読み出す； register readアルゴリズムは、対応するソースレジス
タからまだオペランドを読み出していないすべての命令
に対してストールを行いながら、他のすべての命令の進
行を許す。このアルゴリズムは、デコードユニット３４
に組み込まれたレジスタ読み出しユニットとして実装可
能である。図３のＡの実施例では、ストールはデコード
ユニット３４で実行され、それにより、実行ユニットへ
既にディスパッチされたすべての命令がストールなしで
進行するようにする。レジスタ３６のセット内のデステ
ィネーションレジスタに結果をライトバックするときに
は、次のregister writeback（レジスタライトバック）
アルゴリズムを実行する。 register writebackアルゴリズムは、ライトバック動作
が完了した後にデスティネーションレジスタがアンロッ
クされることを保証する。図３のＡの実施例では、実行
ユニット３８、４０、４２、４４および４６のそれぞれ
がこのアルゴリズムを含むように構成される。
サがＲＡＷデータハザードを回避する方法について詳細
に説明する。ＲＡＷデータハザードの状況では、ロック
されているレジスタは、まだ完了していない命令によっ
てこれから内容が更新されるレジスタ、すなわち、現在
は内容が不正なレジスタ、とみなすことができる。フェ
ッチユニット３２によって取り出されデコードユニット
３４でデコードされた命令がレジスタ３６のセット内の
ソースレジスタを使用することができる前に、次のregi
ster read（レジスタ読み出し）アルゴリズムを実行す
る。 register read: while(いずれかのソースレジスタがロックされている) １サイクルストールする； デスティネーションレジスタをロックする； ソースレジスタを読み出す； register readアルゴリズムは、対応するソースレジス
タからまだオペランドを読み出していないすべての命令
に対してストールを行いながら、他のすべての命令の進
行を許す。このアルゴリズムは、デコードユニット３４
に組み込まれたレジスタ読み出しユニットとして実装可
能である。図３のＡの実施例では、ストールはデコード
ユニット３４で実行され、それにより、実行ユニットへ
既にディスパッチされたすべての命令がストールなしで
進行するようにする。レジスタ３６のセット内のデステ
ィネーションレジスタに結果をライトバックするときに
は、次のregister writeback（レジスタライトバック）
アルゴリズムを実行する。 register writebackアルゴリズムは、ライトバック動作
が完了した後にデスティネーションレジスタがアンロッ
クされることを保証する。図３のＡの実施例では、実行
ユニット３８、４０、４２、４４および４６のそれぞれ
がこのアルゴリズムを含むように構成される。
【００１８】図４のＡに、上記のレジスタロック機構が
図２のＡに関して述べたＲＡＷデータハザードを回避す
る様子を例示する。ａｄｄ命令ｉ1およびｉ2の実行はク
ロック１〜７の間に示されている。理解されるように、
図２のＡのＲＡＷハザードは回避される。その理由は、
register readアルゴリズムによれば、命令ｉ2は、ソー
スレジスタｒ1が利用可能になるまではデコードステー
ジ（Ｄ）でストール（ｓｔ．）するからである。ソース
レジスタｒ1が利用可能になるのは、命令ｉ1のライトバ
ック（Ｗ）ステージの完了後、すなわち、register wri
tebackアルゴリズムによりレジスタｒ1がアンロックさ
れた後である。
図２のＡに関して述べたＲＡＷデータハザードを回避す
る様子を例示する。ａｄｄ命令ｉ1およびｉ2の実行はク
ロック１〜７の間に示されている。理解されるように、
図２のＡのＲＡＷハザードは回避される。その理由は、
register readアルゴリズムによれば、命令ｉ2は、ソー
スレジスタｒ1が利用可能になるまではデコードステー
ジ（Ｄ）でストール（ｓｔ．）するからである。ソース
レジスタｒ1が利用可能になるのは、命令ｉ1のライトバ
ック（Ｗ）ステージの完了後、すなわち、register wri
tebackアルゴリズムによりレジスタｒ1がアンロックさ
れた後である。
【００１９】また、図３のＡのパイプラインプロセッサ
は、ＷＡＷデータハザードも回避する。この場合、修正
されたregister readアルゴリズムを用いて、ソースレ
ジスタおよびデスティネーションレジスタの両方がアン
ロックされていることをチェックする。修正register r
eadアルゴリズムは次の通りである。 register read: while(いずれかのソースレジスタまたはデスティネーションレジスタがロ ックされている) １サイクルストールする； デスティネーションレジスタをロックする； ソースレジスタを読み出す； 前のregister readアルゴリズムの場合と同様に、このr
egister readアルゴリズムは、対応するソースレジスタ
からまだオペランドを読み出していないすべての命令に
対してストールを行いながら、他のすべての命令の進行
を許す。このアルゴリズムもまた、デコードユニット３
４に組み込まれたレジスタ読み出しユニットとして実装
可能である。レジスタ３６のセット内のデスティネーシ
ョンレジスタに結果をライトバックするときには、前と
同じregister writebackアルゴリズムを実行し、ライト
バック動作が完了した後にデスティネーションレジスタ
がアンロックされることを保証する。
は、ＷＡＷデータハザードも回避する。この場合、修正
されたregister readアルゴリズムを用いて、ソースレ
ジスタおよびデスティネーションレジスタの両方がアン
ロックされていることをチェックする。修正register r
eadアルゴリズムは次の通りである。 register read: while(いずれかのソースレジスタまたはデスティネーションレジスタがロ ックされている) １サイクルストールする； デスティネーションレジスタをロックする； ソースレジスタを読み出す； 前のregister readアルゴリズムの場合と同様に、このr
egister readアルゴリズムは、対応するソースレジスタ
からまだオペランドを読み出していないすべての命令に
対してストールを行いながら、他のすべての命令の進行
を許す。このアルゴリズムもまた、デコードユニット３
４に組み込まれたレジスタ読み出しユニットとして実装
可能である。レジスタ３６のセット内のデスティネーシ
ョンレジスタに結果をライトバックするときには、前と
同じregister writebackアルゴリズムを実行し、ライト
バック動作が完了した後にデスティネーションレジスタ
がアンロックされることを保証する。
【００２０】図４のＢに、上記のレジスタロック機構が
図２のＢに関して述べたＷＡＷデータハザードを回避す
る様子を例示する。図２のＢの命令ｉ1およびｉ2の実行
は、図４のＢでは、クロックサイクル１〜１４の間に示
されている。理解されるように、図２のＢのＷＡＷハザ
ードは回避される。その理由は、修正register readア
ルゴリズムによれば、命令ｉ2は、デスティネーション
レジスタｒ1が利用可能になるまではデコードステージ
（Ｄ）でストールするからである。図４のＡの例の場合
と同様に、命令ｉ2は、命令ｉ1のライトバック（Ｗ）ス
テージの完了後までストールする。命令ｉ1のライトバ
ック（Ｗ）ステージの完了時に、レジスタｒ1は、regis
ter writebackアルゴリズムによりアンロックされる。
図２のＢに関して述べたＷＡＷデータハザードを回避す
る様子を例示する。図２のＢの命令ｉ1およびｉ2の実行
は、図４のＢでは、クロックサイクル１〜１４の間に示
されている。理解されるように、図２のＢのＷＡＷハザ
ードは回避される。その理由は、修正register readア
ルゴリズムによれば、命令ｉ2は、デスティネーション
レジスタｒ1が利用可能になるまではデコードステージ
（Ｄ）でストールするからである。図４のＡの例の場合
と同様に、命令ｉ2は、命令ｉ1のライトバック（Ｗ）ス
テージの完了後までストールする。命令ｉ1のライトバ
ック（Ｗ）ステージの完了時に、レジスタｒ1は、regis
ter writebackアルゴリズムによりアンロックされる。
【００２１】次に、図３のＡのパイプラインプロセッサ
が制御ハザードを回避する方法について詳細に説明す
る。上記のように、本発明のこの実施例におけるインペ
ーシャント実行では、命令が順にディスパッチされるこ
と、および、命令がディスパッチ時にコミットされるこ
とを仮定する。さまざまなタイプの分岐命令の効果につ
いて考える。命令は一般に、分岐が成立するか否かにか
かわらず、論理的に正しい順序で実行されなければなら
ない。従って、分岐後の命令は分岐が解決されるまでス
トールされ、分岐が成立した場合、分岐後の新しい命令
がフェッチされる。プロセッサは、正しい命令を有して
いることを知った後、それをディスパッチする。注意す
べき点であるが、分岐に先行する命令は、分岐後の命令
が開始または完了するときまでに実行を完了してない可
能性がある。このような状況は、本発明によるプロセッ
サでは許容される。その理由は、上記のレジスタロック
が、データハザードが回避されることを保証するからで
ある。
が制御ハザードを回避する方法について詳細に説明す
る。上記のように、本発明のこの実施例におけるインペ
ーシャント実行では、命令が順にディスパッチされるこ
と、および、命令がディスパッチ時にコミットされるこ
とを仮定する。さまざまなタイプの分岐命令の効果につ
いて考える。命令は一般に、分岐が成立するか否かにか
かわらず、論理的に正しい順序で実行されなければなら
ない。従って、分岐後の命令は分岐が解決されるまでス
トールされ、分岐が成立した場合、分岐後の新しい命令
がフェッチされる。プロセッサは、正しい命令を有して
いることを知った後、それをディスパッチする。注意す
べき点であるが、分岐に先行する命令は、分岐後の命令
が開始または完了するときまでに実行を完了してない可
能性がある。このような状況は、本発明によるプロセッ
サでは許容される。その理由は、上記のレジスタロック
が、データハザードが回避されることを保証するからで
ある。
【００２２】第１の例として、ユーザ状態を保存（セー
ブ）する必要のない割込みハンドラを考える。このハン
ドラは、例えば、特権的なレジスタのセットを使用し、
ユーザに見えるプロセッサの状態を乱す必要がないもの
である。この場合、割込みハンドラは、フェッチストリ
ーム中に自分の命令を単に入れ始めることが可能であ
る。ユーザプログラム命令は依然として実行中かも知れ
ないが、いずれ完了し、命令が完了するとレジスタロッ
クが更新される。割込みハンドラが終わると、制御は単
に、ディスパッチされなかった最初のユーザプログラム
命令に戻ることが可能である。
ブ）する必要のない割込みハンドラを考える。このハン
ドラは、例えば、特権的なレジスタのセットを使用し、
ユーザに見えるプロセッサの状態を乱す必要がないもの
である。この場合、割込みハンドラは、フェッチストリ
ーム中に自分の命令を単に入れ始めることが可能であ
る。ユーザプログラム命令は依然として実行中かも知れ
ないが、いずれ完了し、命令が完了するとレジスタロッ
クが更新される。割込みハンドラが終わると、制御は単
に、ディスパッチされなかった最初のユーザプログラム
命令に戻ることが可能である。
【００２３】第２の例として、ユーザ状態を保存する必
要のあるルーチンの呼出しを考える。この場合、以下の
アプローチのうちの１つを使用可能である。 （１）ディスパッチされた命令が実行を完了するのを許
す。 （２）ルーチンによって要求されるレジスタを直ちに保
存しようと試みるが、レジスタロックのステータスは尊
重する。 アプローチ（１）では、すべてのディスパッチされた命
令が実行を完了するのを許した後は、すべてのレジスタ
がアンロックされることが保証される。アプローチ
（２）は、より高速である可能性がある。その理由は、
少数のレジスタしか使用しない被呼出し側保存ルーチン
のほうが、使用する必要のあるすべてのレジスタがアン
ロックされていることを見出す可能性があるからであ
る。このような判定は、例えば、必要なレジスタのビッ
トマスクを図３のＢのレジスタロックビットベクトル５
０と比較することによって単一の演算で行うことが可能
である。ルーチンが使用する必要のあるすべてのレジス
タがアンロックされている場合、一部の命令が完了して
いなくても、ルーチンは直ちに保存に進むことが可能で
ある。アプローチ（１）および（２）のいずれの場合
も、レジスタロックを保存することなしに状態を保存す
ることが可能である。その理由は、保存されるすべての
レジスタはアンロックされているためである。呼出しの
最後に、状態は復元（リストア）され、実行は、前にデ
ィスパッチされなかった最初の命令から開始する。
要のあるルーチンの呼出しを考える。この場合、以下の
アプローチのうちの１つを使用可能である。 （１）ディスパッチされた命令が実行を完了するのを許
す。 （２）ルーチンによって要求されるレジスタを直ちに保
存しようと試みるが、レジスタロックのステータスは尊
重する。 アプローチ（１）では、すべてのディスパッチされた命
令が実行を完了するのを許した後は、すべてのレジスタ
がアンロックされることが保証される。アプローチ
（２）は、より高速である可能性がある。その理由は、
少数のレジスタしか使用しない被呼出し側保存ルーチン
のほうが、使用する必要のあるすべてのレジスタがアン
ロックされていることを見出す可能性があるからであ
る。このような判定は、例えば、必要なレジスタのビッ
トマスクを図３のＢのレジスタロックビットベクトル５
０と比較することによって単一の演算で行うことが可能
である。ルーチンが使用する必要のあるすべてのレジス
タがアンロックされている場合、一部の命令が完了して
いなくても、ルーチンは直ちに保存に進むことが可能で
ある。アプローチ（１）および（２）のいずれの場合
も、レジスタロックを保存することなしに状態を保存す
ることが可能である。その理由は、保存されるすべての
レジスタはアンロックされているためである。呼出しの
最後に、状態は復元（リストア）され、実行は、前にデ
ィスパッチされなかった最初の命令から開始する。
【００２４】図４のＣに、上記の技術が図２のＣに関し
て述べた制御ハザードを回避する様子を例示する。図２
のＣの命令ｉ1〜ｉ4の実行は、図４のＣでは、クロック
サイクル１〜１１の間に示されている。サイクル４で、
分岐命令ｉ2の結果は未知であるため、ｉ2の後の命令に
ついてパイプラインは図示のようにストールされる。サ
イクル５で、分岐命令ｉ2の結果がわかり、命令ｉ3は実
行されるべきではないため、デコードステージ（Ｄ）か
ら除去される。同じくサイクル５で、命令ｉ 4がフェッ
チされる。一方、命令ｉ1はサイクル１１まで完了しな
い。従って、命令ｉ3の不正実行から生じる制御ハザー
ドは、本発明によるレジスタロックおよびストールを用
いて回避される。
て述べた制御ハザードを回避する様子を例示する。図２
のＣの命令ｉ1〜ｉ4の実行は、図４のＣでは、クロック
サイクル１〜１１の間に示されている。サイクル４で、
分岐命令ｉ2の結果は未知であるため、ｉ2の後の命令に
ついてパイプラインは図示のようにストールされる。サ
イクル５で、分岐命令ｉ2の結果がわかり、命令ｉ3は実
行されるべきではないため、デコードステージ（Ｄ）か
ら除去される。同じくサイクル５で、命令ｉ 4がフェッ
チされる。一方、命令ｉ1はサイクル１１まで完了しな
い。従って、命令ｉ3の不正実行から生じる制御ハザー
ドは、本発明によるレジスタロックおよびストールを用
いて回避される。
【００２５】上記のインペーシャント実行の実施例では
一般に、ある命令が他の結果を待機するようにしている
ので、デッドロック、すなわち、決して来ない結果を命
令が待機する可能性があると思われるかも知れない。し
かし、本実施例では、命令は順にディスパッチされると
仮定しているので、デッドロックは回避される。これは
次のように示すことができる。命令ストリームｉ1，
ｉ2，...，ｉn，...において、命令ｉnは命令ｉ1，
ｉ2，...，ｉn-1のみに依存する。命令ｉnが１個以上の
命令ｉkを待機してストールしている場合、それぞれの
このような命令ｉkに対してｋ＜ｎであり、命令は順に
ディスパッチされるため、それぞれのこのような命令ｉ
kは既にディスパッチされており、いずれ完了する。注
意すべき点であるが、各命令ｉnは、先行する命令に依
存するという点でのみ制限される。各ｉnは、各命令が
先行する命令または命令パケットのみに依存し、同じパ
ケットの他の命令には依存しない限りにおいて、命令の
パケット｛ｉj，ｉj+1，...，ｉj+l｝であることも可能
である。
一般に、ある命令が他の結果を待機するようにしている
ので、デッドロック、すなわち、決して来ない結果を命
令が待機する可能性があると思われるかも知れない。し
かし、本実施例では、命令は順にディスパッチされると
仮定しているので、デッドロックは回避される。これは
次のように示すことができる。命令ストリームｉ1，
ｉ2，...，ｉn，...において、命令ｉnは命令ｉ1，
ｉ2，...，ｉn-1のみに依存する。命令ｉnが１個以上の
命令ｉkを待機してストールしている場合、それぞれの
このような命令ｉkに対してｋ＜ｎであり、命令は順に
ディスパッチされるため、それぞれのこのような命令ｉ
kは既にディスパッチされており、いずれ完了する。注
意すべき点であるが、各命令ｉnは、先行する命令に依
存するという点でのみ制限される。各ｉnは、各命令が
先行する命令または命令パケットのみに依存し、同じパ
ケットの他の命令には依存しない限りにおいて、命令の
パケット｛ｉj，ｉj+1，...，ｉj+l｝であることも可能
である。
【００２６】本発明の仮想単一サイクル実行は、超長形
式機械命令（ＶＬＩＷ）プロセッサでも使用可能であ
る。前述のように、命令ストリームは、独立な命令から
なるパケットを含むことが可能である。仮想単一サイク
ル実行により、複合ＶＬＩＷ命令を各サイクルでディス
パッチし、ハザードを回避する必要がある場合にのみス
トールすることが可能である。各ＶＬＩＷ命令は部分ご
とに異なる時刻に完了するかも知れないが、レジスタロ
ックがハザードを防止する。
式機械命令（ＶＬＩＷ）プロセッサでも使用可能であ
る。前述のように、命令ストリームは、独立な命令から
なるパケットを含むことが可能である。仮想単一サイク
ル実行により、複合ＶＬＩＷ命令を各サイクルでディス
パッチし、ハザードを回避する必要がある場合にのみス
トールすることが可能である。各ＶＬＩＷ命令は部分ご
とに異なる時刻に完了するかも知れないが、レジスタロ
ックがハザードを防止する。
【００２７】注意すべき点であるが、本発明は、レジス
タ読み出しポートの利用率分布に影響を及ぼす可能性が
ある。本発明は、結果が使用される前あるいは状態が保
存される前に命令がプログラム順に完了したように見え
ることを保証するが、本実施例では、命令が順に完了す
るようには制限されていないため、レジスタは一般に順
に書き込まれるとは限らない。プロセッサが各サイクル
で実行ユニットに１個の命令のみを発行するとしても、
複数の命令が同じサイクルでライトバックに到達する可
能性がある。各サイクルで必要なレジスタ書き込みポー
トの平均個数は一般に同一のままであるが、ピーク個数
は高くなる可能性がある。レジスタ書き込みポートの個
数が制限された実装では、利用可能な個数より多くの書
き込みポートが要求される場合に、一部の命令をストー
ルさせなければならない可能性がある。
タ読み出しポートの利用率分布に影響を及ぼす可能性が
ある。本発明は、結果が使用される前あるいは状態が保
存される前に命令がプログラム順に完了したように見え
ることを保証するが、本実施例では、命令が順に完了す
るようには制限されていないため、レジスタは一般に順
に書き込まれるとは限らない。プロセッサが各サイクル
で実行ユニットに１個の命令のみを発行するとしても、
複数の命令が同じサイクルでライトバックに到達する可
能性がある。各サイクルで必要なレジスタ書き込みポー
トの平均個数は一般に同一のままであるが、ピーク個数
は高くなる可能性がある。レジスタ書き込みポートの個
数が制限された実装では、利用可能な個数より多くの書
き込みポートが要求される場合に、一部の命令をストー
ルさせなければならない可能性がある。
【００２８】上記の本発明の実施例は、任意の所望のタ
イプのパイプライン処理を用いて、さまざまな処理のア
プリケーションおよび環境の要求を満たすように構成す
ることが可能である。従って、上記の本発明の実施例は
単なる例示である。
イプのパイプライン処理を用いて、さまざまな処理のア
プリケーションおよび環境の要求を満たすように構成す
ることが可能である。従って、上記の本発明の実施例は
単なる例示である。
【００２９】
【発明の効果】以上述べたごとく、本発明によれば、パ
イプラインハザードを回避するための簡単な機構が、複
雑なロジックや、他の追加回路構造を必要とせずに実現
される。
イプラインハザードを回避するための簡単な機構が、複
雑なロジックや、他の追加回路構造を必要とせずに実現
される。
【図１】従来のパイプラインプロセッサの機能ブロック
図である。
図である。
【図２】図１の従来のパイプラインプロセッサで起こり
うるデータハザードおよび制御ハザードを例示する図で
ある。
うるデータハザードおよび制御ハザードを例示する図で
ある。
【図３】Ａは、本発明の実施例によるパイプラインプロ
セッサの機能ブロック図である。Ｂは、Ａのパイプライ
ンプロセッサで利用可能なレジスタロック機構の１つの
可能な実装を示す図である。
セッサの機能ブロック図である。Ｂは、Ａのパイプライ
ンプロセッサで利用可能なレジスタロック機構の１つの
可能な実装を示す図である。
【図４】本発明によるパイプラインプロセッサが例示的
なデータハザードおよび制御ハザードを回避する様子を
説明する図である。
なデータハザードおよび制御ハザードを回避する様子を
説明する図である。
１０ パイプラインプロセッサ １２ フェッチ（Ｆ）ステージ １４ デコード（Ｄ）ステージ １６ 実行（Ｅ）ステージ １８ ライトバック（Ｗ）ステージ ２０ 整数（Ｉ）ユニット ２２ 整数／浮動小数点乗算器（Ｍ） ２４ 浮動小数点加算器（Ｆａｄｄ） ２６ 整数／浮動小数点除算器（Ｄｉｖ） ３０ プロセッサコア ３２ フェッチユニット ３４ デコードユニット ３６ レジスタ ３８ メモリ（Ｍｅｍ）実行ユニット ４０ 整数（Ｉ）ユニット ４２ 整数／浮動小数点乗算器（Ｍ） ４４ 浮動小数点加算器（Ｆａｄｄ） ４６ 整数／浮動小数点除算器（Ｄｉｖ） ５０ レジスタロック
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ポール ジェラード ダルシー アメリカ合衆国，19438 ペンシルバニア, ハーリースビル，ディアー ラン コート 114 (72)発明者 シー ジョン グロスナー アメリカ合衆国，18104 ペンシルバニア, アレンタウン，アレキサンダー ドライブ 226 (72)発明者 サンジェイ ジンターカー アメリカ合衆国，18017 ペンシルバニア, ベスレヘム，イースト ブールバード 3148，アパートメント ナンバービー (72)発明者 ジェッセ シロ アメリカ合衆国，18015 ペンシルバニア, ベスレヘム，ダフ ドライブ 10−214
Claims (20)
- 【請求項１】 メモリから取り出した命令をデコードす
るデコードユニットと、 命令の少なくとも一部を実行する実行ユニットと、 命令に関連する少なくとも１つのレジスタを含む複数の
レジスタと、 前記複数のレジスタの少なくともサブセットの各レジス
タのロックステータスを示すロック機構とからなるプロ
セッサにおいて、 前記サブセットは、前記命令に関連するレジスタを含
み、 前記命令に関連するレジスタのロックステータスが、該
命令の実行を許す前にチェックされることを特徴とする
プロセッサ。 - 【請求項２】 前記ロック機構は、複数のビットを有す
る記憶されたビットベクトルの形式のレジスタロックの
セットを有し、各ビットは論理的に前記複数のレジスタ
のうちの１つに関連づけられることを特徴とする請求項
１に記載のプロセッサ。 - 【請求項３】 前記命令に関連するレジスタは、前記命
令のソースレジスタおよびデスティネーションレジスタ
のうちの少なくとも一方を含むことを特徴とする請求項
１に記載のプロセッサ。 - 【請求項４】 前記プロセッサは、複数の実行ユニット
をさらに有し、 前記デコードユニットは、各命令の実行が単一プロセッ
ササイクルで完了したかのように複数の命令を実行ユニ
ットにディスパッチすることを特徴とする請求項１に記
載のプロセッサ。 - 【請求項５】 前記プロセッサは、複数の実行ユニット
をさらに有し、 前記命令は、前記デコードユニットによって実行ユニッ
トのうちの１つにディスパッチされるときに実行がコミ
ットされることを特徴とする請求項１に記載のプロセッ
サ。 - 【請求項６】 前記プロセッサは、複数の実行ユニット
をさらに有し、 プログラムシーケンスによって設定された順序で複数の
命令が前記デコードユニットによって実行ユニットにデ
ィスパッチされるが、命令は異なる順序で実行完了する
ことが許されることを特徴とする請求項１に記載のプロ
セッサ。 - 【請求項７】 レジスタのロックステータスは、該レジ
スタが命令のデスティネーションレジスタであると判定
された場合にロックされることを特徴とする請求項１に
記載のプロセッサ。 - 【請求項８】 命令のソースレジスタおよびデスティネ
ーションレジスタのうちの少なくとも一方が、該レジス
タが既に他の命令によってロックされていることを示す
ロックステータスを有する場合に、該命令は、少なくと
も１つのプロセッササイクルの間ストールされることを
特徴とする請求項１に記載のプロセッサ。 - 【請求項９】 命令のデスティネーションレジスタのロ
ックステータスは、該命令の結果が該デスティネーショ
ンレジスタに書き込まれるとロックからアンロックに変
化することを特徴とする請求項１に記載のプロセッサ。 - 【請求項１０】 デコードユニット、少なくとも１つの
実行ユニットおよび複数のレジスタを有するプロセッサ
で命令を処理する方法において、該方法は、 ａ．メモリから取り出した命令をデコードするステップ
と、 ｂ．前記命令の実行を許す前に、前記命令に関連するレ
ジスタのロックステータスをチェックするステップと、 ｃ．前記複数のレジスタの少なくともサブセットの各レ
ジスタのロックステータスを記憶するステップとからな
り、 前記サブセットは、前記命令に関連するレジスタを含む
ことを特徴とする命令処理方法。 - 【請求項１１】 前記ステップｃは、複数のビットを有
するビットベクトルを記憶するステップを含み、各ビッ
トは論理的に前記複数のレジスタのうちの１つに関連づ
けられることを特徴とする請求項１０に記載の方法。 - 【請求項１２】 前記命令に関連するレジスタは、前記
命令のソースレジスタおよびデスティネーションレジス
タのうちの少なくとも一方を含むことを特徴とする請求
項１０に記載の方法。 - 【請求項１３】 前記デコードユニットが、各命令の実
行が単一プロセッササイクルで完了したかのように複数
の命令を実行ユニットにディスパッチするステップをさ
らに有することを特徴とする請求項１０に記載の方法。 - 【請求項１４】 前記命令は、前記デコードユニットに
よって実行ユニットのうちの１つにディスパッチされる
ときに実行がコミットされることを特徴とする請求項１
０に記載の方法。 - 【請求項１５】 前記デコードユニットが、プログラム
シーケンスによって設定された順序で複数の命令を実行
ユニットにディスパッチするステップをさらに有し、命
令は異なる順序で実行完了することが許されることを特
徴とする請求項１０に記載の方法。 - 【請求項１６】 レジスタが命令のデスティネーション
レジスタであると判定された場合に該レジスタのロック
ステータスをセットするステップをさらに有することを
特徴とする請求項１０に記載の方法。 - 【請求項１７】 命令のソースレジスタおよびデスティ
ネーションレジスタのうちの少なくとも一方が、該レジ
スタが既に他の命令によってロックされていることを示
すロックステータスを有する場合に、少なくとも１つの
プロセッササイクルの間、該命令をストールするステッ
プをさらに有することを特徴とする請求項１０に記載の
方法。 - 【請求項１８】 命令の結果がデスティネーションレジ
スタに書き込まれるときに、該命令のデスティネーショ
ンレジスタのロックステータスを変更するステップをさ
らに有することを特徴とする請求項１０に記載の方法。 - 【請求項１９】 命令をデコードするデコードユニット
と、 命令の少なくとも一部を実行する実行ユニットと、 命令に関連する少なくとも１つのレジスタを含む複数の
レジスタと、 前記複数のレジスタの少なくともサブセットの各レジス
タのロックステータスを示すロック機構とからなる集積
回路において、 前記サブセットは、前記命令に関連するレジスタを含
み、 前記命令に関連するレジスタのロックステータスが、該
命令の実行を許す前にチェックされることを特徴とする
集積回路。 - 【請求項２０】 命令のソースレジスタおよびデスティ
ネーションレジスタのうちの少なくとも一方が、該レジ
スタが既に他の命令によってロックされていることを示
すロックステータスを有する場合に、該命令は、少なく
とも１つのプロセッササイクルの間ストールされること
を特徴とする請求項１９に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/080,787 US6317821B1 (en) | 1998-05-18 | 1998-05-18 | Virtual single-cycle execution in pipelined processors |
| US09/080787 | 1998-05-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345122A true JPH11345122A (ja) | 1999-12-14 |
Family
ID=22159607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11134565A Pending JPH11345122A (ja) | 1998-05-18 | 1999-05-14 | プロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6317821B1 (ja) |
| EP (1) | EP0959402A3 (ja) |
| JP (1) | JPH11345122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003058367A (ja) * | 2001-08-17 | 2003-02-28 | Victor Co Of Japan Ltd | 演算装置 |
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|---|---|---|---|---|
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| US6842848B2 (en) | 2002-10-11 | 2005-01-11 | Sandbridge Technologies, Inc. | Method and apparatus for token triggered multithreading |
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| CN115033289B (zh) * | 2022-08-12 | 2022-11-22 | 南京砺算科技有限公司 | 图形处理器及其伪指令处理方法、编译方法及装置、介质 |
-
1998
- 1998-05-18 US US09/080,787 patent/US6317821B1/en not_active Expired - Lifetime
-
1999
- 1999-05-10 EP EP99303631A patent/EP0959402A3/en not_active Withdrawn
- 1999-05-14 JP JP11134565A patent/JPH11345122A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003058367A (ja) * | 2001-08-17 | 2003-02-28 | Victor Co Of Japan Ltd | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0959402A2 (en) | 1999-11-24 |
| US6317821B1 (en) | 2001-11-13 |
| EP0959402A3 (en) | 2002-11-06 |
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