JPH11345176A - バス制御装置およびバス制御方法、それを利用したボードおよびデータ受信装置 - Google Patents

Abstract

(57)【要約】 【課題】デバッグ時やエラー発生時等の処理を容易とす
る。 【解決手段】バス制御部１３７は、フィルタリング回路
１３５より供給されるデータＤＴをＰＣＩバス１０５に
供給するＦＩＦＯメモリ１５１及びその動作に係るデー
タを保持するレジスタ１５２を含むＰＣＩコントローラ
１５０を持つ。レジスタ１５７のデータの設定により、
制御レジスタ１５２に対するアクセスを、ＰＣＩバス１
０５側、あるいは外部ハードウェア（制御データ発生部
１５４）側から、選択的に行うことが可能となる。 レ
ジスタ１５２に対するアクセスのうち、頻度の高いアク
セスは外部ハードウェア側より行うと共に、頻度の低い
アクセスはＰＣＩバス１０５側より行うようにする。Ｐ
ＣＩバス１０５側からもアクセス可能であり、デバッグ
時やエラー発生時等に、ＰＣＩバス１０５側よりレジス
タ１５２にアクセスし、状況を把握したり、設定を変更
したりできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばコンピュ
ータ内のバスとの間のインタフェースをするバス制御装
置およびバス制御方法、それを利用したボードおよびデ
ータ受信装置に関する。詳しくは、バスに接続されたデ
ィバイスの動作に係るデータを保持するレジスタに対
し、外部ハードウェア側だけでなくバス側からもアクセ
ス可能とすることによって、デバッグ時やエラー発生時
等の処理が容易となるようにしたバス制御装置等に係る
ものである。

【０００２】

【従来の技術】従来、受信機で受信されたプログラムや
ファイル等のデータをパーソナルコンピュータに転送し
て利用することが提案されている。この場合、コンピュ
ータ内のバス、例えばＰＣＩ（Peripheral Component I
nterconnect）バスに受信ボードが接続され、この受信
ボードを通じて上述した受信データがＰＣＩバスに供給
される。

【０００３】ここで、受信ボードはＰＣＩバスとの間の
インタフェースをするバス制御装置を有しており、この
バス制御装置はＰＣＩバスに接続されるバスコントロー
ラの動作に係るデータを保持するレジスタを持ってい
る。レジスタには、例えばバスコントローラ内に存在
し、受信データをＰＣＩバスに供給するためのＦＩＦＯ
（first-in first-out）メモリの動作に係るデータが保
持される。

【０００４】

【発明が解決しようとする課題】従来、上述したレジス
タに対するデータの設定は、通常、外付けのマイクロコ
ンピュータ等の外部ハードウェア側から行うようになっ
ている。そのため、外部ハードウェアが正常に動作しな
くなった場合等は、ＰＣＩ側からは状況を把握すること
も、設定を変更することもできなかった。そのため、デ
バッグ時の検討に時間がかかる他、エラー発生時の復帰
も複雑になる等の問題点があった。

【０００５】そこで、この発明では、デバッグ時やエラ
ー発生時等の処理が容易となるようにしたバス制御装置
等を提供することを目的とする。

【０００６】

【課題を解決するための手段】この発明に係るバス制御
装置は、バスに接続されるディバイスと、このディバイ
スの動作に係るデータを保持するレジスタと、このレジ
スタに対するアクセスをバス側から行う第１のアクセス
経路と、レジスタに対するアクセスを外部ハードウェア
側から行う第２のアクセス経路と、第１および第２のア
クセス経路のいずれかをバス側より選択するセレクト手
段とを備えるものである。

【０００７】このバス制御装置は、例えばコンピュータ
内のバスに接続される受信ボードに適用される。レジス
タには、バスに接続されるディバイスの動作に係るデー
タが保持される。例えば、受信データをバスに供給する
ためのＦＩＦＯメモリの動作に係るデータが保持され
る。このレジスタに対するアクセスは、外部ハードウェ
ア側から行うことができる他、バス側から行うこともで
きる。このアクセス経路の選択は、バス側より選択され
る。例えば、レジスタに対するアクセスのうち、頻度の
高いアクセスは外部ハードウェア側より行われ、頻度の
低いアクセスはバス側より行われるように、アクセス経
路の切換が行われる。

【０００８】このように、レジスタに対し、外部ハード
ウェア側だけでなくバス側からもアクセス可能とされる
ため、例えば外部ハードウェアが正常に動作しなくなっ
た場合等は、バス側から状況を把握し、設定の変更も可
能であり、デバッグ時やエラー発生時等の処理が容易と
なる。

【０００９】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について説明する。

【００１０】図１は、実施の形態としてのディジタル放
送受信システム１００の構成を示している。この受信シ
ステム１００は、例えば放送衛星（図示せず）からのデ
ィジタル放送信号を受信するためのアンテナ１０１と、
このアンテナ１０１で受信されたディジタル放送信号に
対して受信処理をして所望のチャネルのビデオ信号ＳＶ
およびオーディオ信号ＳＡを得る受信機１０２と、コン
ピュータ（例えばパーソナルコンピュータ）１０３と、
受信機１０２からの所定のＲＦチャネルの放送信号に対
応したＭＰＥＧ２（Moving Picture Experts Group 2）
トランスポート・ストリームＴＳより、コンピュータ１
０３からの受信命令に従ったデータ（プログラムデー
タ、ファイルデータ）を抽出し、そのデータをコンピュ
ータ１０３に転送する受信ボード１０４とから構成され
ている。受信ボード１０４は、コンピュータ１０３内の
バス、例えばＰＣＩバス１０５に接続される。

【００１１】受信機１０２は、マイクロコンピュータを
有して構成され、全体の動作を制御するためのコントロ
ーラ１１１と、アンテナ１０１で受信される複数のＲＦ
チャネルのディジタル放送信号より所定のＲＦチャネル
の放送信号を選択し、その所定のＲＦチャネルの放送信
号に対応したディジタル変調データを出力するチューナ
１１３とを有している。チューナ１１３における選局動
作は、ユーザのキー操作部１１２の操作に基づき、コン
トローラ１１１によって制御される。

【００１２】また、受信機１０２は、チューナ１１３よ
り出力されるディジタル変調データに対して復調処理を
する復調器１１４と、この復調器１１４の出力データに
対して誤り訂正処理をするＥＣＣ（Error Correction C
ode）デコーダ１１５と、このデコーダ１１５の出力デ
ータに対してデスクランブル処理をして、上述の選択さ
れた所定のＲＦチャネルの放送信号に対応したＭＰＥＧ
２トランスポート・ストリーム（ビデオデータ、オーデ
ィオデータ、サービスデータ等の固定長のパケットを時
分割多重してなるデータ）ＴＳを得るデスクランブラ１
１６とを有している。

【００１３】また、受信機１０２は、デスクランブラ１
１６より出力されるトランスポート・ストリームＴＳよ
り、ユーザのキー操作部１１２の操作によって指定され
たプログラム番号（チャネル）のビデオデータやオーデ
ィオデータのパケットを分離し、それらのパケットから
なるビデオデータ・ストリームＶＤＳやオーディオデー
タ・ストリームＡＤＳを出力するデマルチプレクサ１１
７と、ビデオデータ・ストリームＶＤＳに対してデータ
伸長処理等をしてビデオ信号ＳＶを得るビデオ処理部１
１８と、そのビデオ信号ＳＶを出力する出力端子１１９
と、オーディオデータ・ストリームＡＤＳに対してデー
タ伸長処理等をしてオーディオ信号ＳＡを得るオーディ
オ処理部１２０と、そのオーディオ信号ＳＡを出力する
出力端子１２１とを有している。

【００１４】次に、図１に示す受信機１０２の動作を説
明する。アンテナ１０１で受信された複数のＲＦチャネ
ルのディジタルテレビ放送信号がチューナ１１３に供給
され、所定のＲＦチャネルの放送信号が選択され、チュ
ーナ１１３からその放送信号に対応したディジタル変調
データが出力される。そして、チューナ１１３より出力
されるディジタル変調データに対して復調器１１４で復
調処理が行われ、この復調器１１４の出力データに対し
てＥＣＣデコーダ１１５で誤り訂正処理が行われ、この
ＥＣＣデコーダ１１５の出力データに対してデスクラン
ブラ１１６でデスクランブル処理が行われて、上述の所
定のＲＦチャネルの放送信号に対応したＭＰＥＧ２トラ
ンスポート・ストリームＴＳが得られる。

【００１５】このトランスポート・ストリームＴＳがデ
マルチプレクサ１１７に供給され、ユーザの操作で指定
されたプログラム番号（チャネル）のビデオデータやオ
ーディオデータのパケットが分離され、それらのパケッ
トからなるビデオデータ・ストリームＶＤＳやオーディ
オデータ・ストリームＡＤＳが得られる。そして、ビデ
オデータ・ストリームＶＤＳに対してビデオ処理部１１
８でデータ伸長等の処理が行われてビデオ信号ＳＶが生
成され、このビデオ信号ＳＶが出力端子１１９に出力さ
れる。また、オーディオデータ・ストリームＡＤＳに対
してオーディオ処理部１２０でデータ伸長等の処理が行
われてオーディオ信号ＳＡが生成され、このオーディオ
信号ＳＡが出力端子１２１に出力される。

【００１６】図２は、受信ボード１０４の構成を示して
いる。

【００１７】受信ボード１０４は、全体の動作を制御す
るコントローラとしてのＣＰＵ（central processing u
nit）１３１と、受信機１０２からのＭＰＥＧ２トラン
スポート・ストリームＴＳが供給されるコネクタ１３２
と、このトランスポート・ストリームＴＳより、コンピ
ュータ１０３からの受信命令に従ったプログラム番号
（チャネル）のデータパケットを分離し、それらのパケ
ットからなるデータ・ストリームＤＳを出力するデマル
チプレクサ１３３と、このデータ・ストリームＤＳを一
時的に記憶するためのバッファメモリとしてのＲＡＭ１
３４とを有している。

【００１８】また、受信ボード１０４は、デマルチプレ
クサ１３３より出力されるデータ・ストリームＤＳよ
り、コンピュータ１０３からの受信命令に従った番組の
データ（プログラムやファイル等のデータ）ＤＴを抽出
し、このデータＤＴをＩＰ（Internet Protocol）パケ
ットに変換して出力するフィルタリング回路１３５と、
コンピュータ１０３のＰＣＩバス１０５に接続するため
のコネクタ１３６と、ＰＣＩバス１０５との間のインタ
フェースをするバス制御部１３７と、作業用のＲＡＭ
（random access memory）１３８とを有している。

【００１９】図３は、コンピュータ１０３の要部構成を
示している。コンピュータ１０３は、ＰＣＩバス１０５
に接続され、受信ボード１０４を接続するためのコネク
タ１４１と、ＰＣＩバス１０５に接続されるドライバ１
４２と、バッファメモリ１４３と、アプリケーション１
４４とを有している。アプリケーション１４４は、コン
ピュータ１０３上で動くソフトウェアであって、ユーザ
インタフェースを持ち、ユーザが直接操作することがで
きる。

【００２０】次に、ユーザの操作によって、コンピュー
タ１０３のアプリケーション１４４よりドライバ１４２
に所定番組のデータ（プログラムやファイル等のデー
タ）の受信命令ＲＣＭが供給された場合の動作を説明す
る。

【００２１】この場合、受信命令ＲＣＭは、ドライバ１
４２より、ＰＣＩバス１０５、コネクタ１４１、受信ボ
ード１０４のコネクタ１３６、バス制御部１３７を介し
て、受信ボード１０４のＣＰＵ１３１に供給される。そ
して、ＣＰＵ１３１により、その受信命令ＲＣＭに従っ
たプログラム番号（チャネル）のパケットを分離するよ
うに、デマルチプレクサ１３３の分離動作が制御され
る。

【００２２】ここで、デマルチプレクサ１３３における
パケットの分離動作は、ＴＳパケットの先頭に配置され
たヘッダ（ＴＳヘッダ）に含まれるＰＩＤ（Packet Ide
ntication：パケット識別情報）に基づいて行われる。
例えば、デマルチプレクサ１３３に、図４Ａに示すよう
なトランスポート・ストリームＴＳが供給される場合で
あって、受信命令ＲＣＭによって分離すべきパケットの
ＰＩＤがＰＩＤ＃１であるとき、デマルチプレクサ１３
３ではＰＩＤ＝ＰＩＤ＃１であるパケットのみが分離さ
れ、従って図４Ｂに示すように分離されたパケットに係
るデータ・ストリームＤＳが得られる。

【００２３】デマルチプレクサ１３３で得られるデータ
・ストリームＤＳは、一時的にバッファメモリとしての
ＲＡＭ１３４に格納される。そして、このＲＡＭ１３４
より読み出されるデータ・ストリームＤＳはデマルチプ
レクサ１３３を介してフィルタリング回路１３５に供給
される。フィルタリング回路１３５は、ＣＰＵ１３１に
より、受信命令ＲＣＭに従った番組のデータ（プログラ
ムやファイル等のデータ）ＤＴを抽出するように制御さ
れる。

【００２４】ここで、抽出動作は、番組を識別するため
に付加されているプログラムＩＤを利用して行われる。
例えば、フィルタリング回路１３５に、図４Ｂに示すよ
うなデータ・ストリームＤＳが供給される場合であっ
て、受信命令ＲＣＭによって抽出すべき番組が番組Ａで
あるとき、フィルタリング回路１３５では番組Ａのみが
抽出され、従って図４Ｃに示すように番組ＡのデータＤ
Ｔが得られる。

【００２５】フィルタリング回路１３５では、さらに、
上述したように抽出された受信命令ＲＣＭに従ったデー
タＤＴが、図４Ｄに示すように、ＩＰパケットに変換さ
れる。そして、フィルタリング回路１３５で抽出された
データＤＴが、ＩＰパケットの形式で、バス制御部１３
７、コネクタ１３６、コンピュータ１０３のコネクタ１
４１、ＰＣＩバス１０５を介して、コンピュータ１０３
のドライバ１４２に転送され、一時的にバッファメモリ
１４３に格納される。

【００２６】そして、バッファメモリ１４３より読み出
されるデータＤＴは、ドライバ１４２を介してアプリケ
ーション１４４に供給され、このアプリケーション１４
４ではプログラムやファイルが再構成される。ここで、
データＤＴがドライバ１４２よりアプリケーション１４
４に供給される過程では、図示せずも、ＩＰパケットか
らＵＤＰ（User Datagram Protocol）パケット（図４
Ｅ）に変換され、さらにこのＵＤＰパケットからアプリ
ケーション層（図４Ｆ）に変換される。アプリケーショ
ン１４４には、アプリケーション層の形式でデータＤＴ
が供給され、図４Ｇに示すように、プログラムやファイ
ルが再構成される。

【００２７】次に、受信ボード１０４のバス制御部１３
７について説明する。図５は、バス制御部１３７の要部
構成を示している。

【００２８】バス制御部１３７は、フィルタリング回路
１３５（図２参照）より供給されるデータＤＴをＰＣＩ
バス１０５に供給するためのＦＩＦＯメモリ１５１およ
びこのＦＩＦＯメモリ１５１の動作に係るデータを保持
する制御レジスタ１５２を含むＰＣＩコントローラ１５
０を有している。制御レジスタ１５２には、ＦＩＦＯメ
モリ１５１からＰＣＩバス１０５へのデータ転送のオン
オフを制御するデータ、ＦＩＦＯメモリ１５１にどれだ
けのデータが貯まったらデータを出力するかを示すしき
い値データ、ＦＩＦＯメモリ１５１より出力されるデー
タの転送先であるコンピュータ１０３のバッファメモリ
１４３（図３参照）のアドレスデータ、ＦＩＦＯメモリ
１５１の動作状況（ステータス）を示すデータ等であ
る。

【００２９】また、バス制御部１３７は、制御レジスタ
１５２に対してＰＣＩバス１０５側よりＰＣＩコントロ
ーラを介してアクセスするためのデータ線および制御線
からなるアクセス経路１５３と、制御レジスタ１５２に
格納すべきデータを発生させるための制御データ発生部
１５４と、この制御データ発生部１５４より制御レジス
タ１５２をアクセスするためのデータ線および制御線か
らなるアクセス経路１５５とを有している。

【００３０】また、バス制御部１３７は、アクセス経路
１５３とアクセス経路１５５を切り換えるためのスイッ
チ回路１５６と、このスイッチ回路１５６の動作を制御
するためのデータを保持するセレクト用レジスタ１５７
とを有している。上述したアクセス経路１５３およびア
クセス経路１５５は、それぞれスイッチ回路１５６のａ
側およびｂ側の固定端子に接続され、このスイッチ回路
１５６の可動端子は制御レジスタ１５２に接続される。
セレクト用レジスタ１５７に対するデータの設定は、Ｐ
ＣＩバス１０５側よりＰＣＩコントローラ１５０を介し
て行われる。

【００３１】図５に示すようなバス制御部１３７におい
て、制御レジスタ１５２に対するアクセスのうち、頻度
の低いアクセスはＰＣＩバス１０５側から行われる。例
えば、コンピュータ１０３の電源がオンとされるとき、
スイッチ回路１５６がａ側に接続されるように、セレク
ト用レジスタ１５７のデータがＰＣＩバス１０５側より
設定される。これにより、スイッチ回路１５６がａ側に
接続され、ＰＣＩバス１０５側より制御レジスタ１５２
のアクセスが可能な状態とされる。そして、この状態
で、ＰＣＩバス１０５側より制御レジスタ１５２にアク
セスが行われ、データ転送のオンオフデータがオン状態
に設定されると共に、しきい値データの設定もされる。

【００３２】また、制御レジスタ１５２に対するアクセ
スのうち、頻度の高いアクセスは外部ハードウェア側、
つまり制御データ発生部１５４から行われる。例えば、
上述したようにＰＣＩバス１０５側より制御レジスタ１
５２のオンオフデータがオン状態に設定される等した
後、スイッチ回路１５６がｂ側に接続されるように、セ
レクト用レジスタ１５７のデータがＰＣＩバス１０５側
より設定される。これにより、スイッチ回路１５６がｂ
側に接続され、制御データ発生部１５４より制御レジス
タ１５２のアクセスが可能な状態とされる。

【００３３】この場合、フィルタリング回路１３５より
制御データ発生部１５４に転送先のアドレスデータＤＡ
Ｄが供給される毎に、この制御データ発生部１５４のア
クセスにより、制御レジスタ１５２に転送先のアドレス
データＤＡＤが設定される。上述せずも、制御レジスタ
１５２には、あるサイズのデータの転送が終わる毎に
“０”とされるデータも格納される。したがって、この
データも、上述したように制御レジスタ１５２に転送先
のアドレスデータＤＡＤが設定される毎に、制御データ
発生部１５４のアクセスによって“１”に設定される。

【００３４】次に、コンピュータ１０３で、ドライバ１
４２が確保するバッファメモリ１４３の制御について説
明する。

【００３５】本実施の形態において、バッファメモリ１
４３は、図６に示すように複数のセクタに区切って制御
される。上述したように受信ボード１０４のフィルタリ
ング回路１３５よりバス制御部１３７を介して転送され
てくるデータＤＴに係るＩＰパケットは、それぞれバッ
ファメモリ１４３の各セクタに順次書き込まれ、その後
に読み出される。上述せずも、バス制御部１３７のＦＩ
ＦＯメモリ１５１は、データＤＴに係る各ＩＰパケット
を、転送先のアドレスデータが付加された状態で出力す
る。この転送先のアドレスデータは、コンピュータ１０
３のバッファメモリ１４３のセクタアドレスを示すもの
となる。

【００３６】セクタのサイズは、ＩＰパケットのパケッ
トサイズの最大値以上とされる。図６において、各セク
タのハッチング部分はＩＰパケットが書き込まれた領域
を示し、残りの白紙部分は空き領域を示している。受信
ボード１０４およびコンピュータ１０３のドライバ１４
２は、書き込みポインタＷＰＴおよび読み出しポインタ
ＲＰＴを、実際のＩＰパケットのパケットサイズではな
く、セクタサイズの単位で更新していく。セクタサイズ
を１ｋバイト等の区切りのいいサイズに設定しておく
と、パケットサイズが半端な値であっても、書き込みポ
インタおよび読み出しポインタの制御やバッファ占有量
の算出等に必要とするデータ量（ビット数）が少なくて
済み、ハードウェア、ソフトウェアの規模が小さくて済
む。

【００３７】受信ボード１０４側は、コンピュータ１０
３のバッファメモリ１４３があふれないように、バッフ
ァメモリ１４３に対する書き込みを制御する。すなわ
ち、受信ボード１０４は、図７Ｂに示すように、書き込
みポインタＷＰＴの値が読み出しポインタＲＰＴの値の
１セクタ前になった時点で、データＤＴとしてのＩＰパ
ケットの転送を停止する。この状態がバッファメモリ１
４３がフルの状態であり、逆に、図７Ａに示すように、
読み出しポインタの値と書き込みポインタの値が等しい
場合はバッファが空の状態である。このように、バッフ
ァメモリ１４３がフルの状態にあるとき、受信ボード１
０４よりバッファメモリ１４３に対するＩＰパケットの
転送が停止されるが、受信ボード１０４にはデマルチプ
レクサ１３３にＲＡＭ１３４が接続されており、このＲ
ＡＭ１３４がバッファメモリとして機能しているため何
等問題はない。

【００３８】これにより、ドライバ１４２がデータの有
無を検出する際に、バッファメモリ１４３のフルの状態
と空の状態とを明確に判断することができる。なお、受
信ボード１０４が、バッファメモリ１４３の書き込みポ
インタＷＰＴの値が読み出しポインタＲＰＴの値と一致
したときをフルの状態とする制御を行うと、ドライバ１
４２にはその状態がフルの状態であるか、空の状態であ
るかを容易に判定できなくなる。

【００３９】以上説明したように、本実施の形態におい
ては、スイッチ回路１５６をａ側に接続することで、Ｐ
ＣＩバス１０５側よりＰＣＩコントローラ１５０の制御
レジスタ１５２をアクセスできるようになる。したがっ
て、例えばデバッグ時やエラー発生時に、スイッチ回路
１５６をａ側に接続し、ＰＣＩバス１０５側より制御レ
ジスタ１５２のアクセスが可能な状態とすることで、Ｐ
ＣＩバス１０５側より制御レジスタ１５２にアクセスし
て、状況を把握したり、設定を変更することができ、デ
バッグ時やエラー発生時の処理を容易に行うことができ
る。

【００４０】また、コンピュータ１０３のバッファメモ
リ１４３をＩＰパケットのパケットサイズの最大値以上
のセクタサイズの複数のセクタに区切り、各セクタに対
してデータＤＴに係るＩＰパケットの書き込み、読み出
しを行うと共に、書き込みポインタＷＰＴおよび読み出
しポインタＲＰＴをセクタサイズの単位で更新していく
ものである。

【００４１】そのため、セクタサイズを区切りのいいサ
イズに設定しておくと、パケットサイズが半端な値であ
っても、書き込みポインタＷＰＴおよび読み出しポイン
タＲＰＴの制御やバッファ占有量の算出等に必要とする
データ量（ビット数）は少なくなり、ハードウェア、ソ
フトウェアの規模が小さくて済み、パケットデータの処
理を効率よく行うことができる。

【００４２】また、ＩＰパケットのヘッダのデータサイ
ズと実際の伝送サイズが異なるようなエラーが発生した
としても、セクタサイズの単位で更新されている限り、
書き込み側でエラーが次のパケットに伝播することがな
くなる。読み出し側もセクタサイズを越えるパケットは
存在し得ないという理由から、そのエラーパケットの検
出および次の正しいパケットの検出を容易に行うことが
できる。

【００４３】例えば、図８Ａはセクタ１にＩＰパケット
が書き込まれ、その次のセクタに書き込まれるべきＩＰ
パケットがエラーパケットであって、そのエラーパケッ
トがセクタ２およびセクタ３に亘って書き込まれた状態
を示している。この場合、その次のセクタに書き込まれ
るべきＩＰパケットは、セクタ３にエラーパケットの書
き込みがあっても、図８Ｂに示すようにセクタ３の最初
から書き込まれる。したがって、書き込み側でエラーが
次のパケットに伝播することがない。

【００４４】なお、上述実施の形態においては、この発
明をディジタル放送受信システム１００に適用したもの
であるが、この発明はコンピュータのバスに接続される
ボード、さらにはそのような受信ボードを持つデータ受
信機に同様に適用できることは勿論である。

【００４５】

【発明の効果】この発明によれば、バスに接続されたデ
ィバイスの動作に係るデータを保持するレジスタに対
し、外部ハードウェア側だけでなくバス側からもアクセ
ス可能としたものであり、デバッグ時やエラー発生時等
の処理が容易とできる利益がある。

【図面の簡単な説明】

【図１】実施の形態としてのディジタル放送受信システ
ムの構成を示すブロック図である。

【図２】ディジタル放送受信システムを構成する受信ボ
ードの構成を示すブロック図である。

【図３】ディジタル放送受信システムを構成するコンピ
ュータの要部構成を示すブロック図である。

【図４】コンピュータからの受信命令の発生に伴う受信
ボード等の動作を説明するための図である。

【図５】受信ボードを構成するバス制御部の要部構成を
示すブロック図である。

【図６】バッファメモリの制御を説明するための図であ
る。

【図７】バッファメモリの空の状態およびフルの状態を
説明するための図である。

【図８】エラー時のバッファメモリの動きを説明するた
めの図である。

【符号の説明】

１００・・・ディジタル放送受信システム、１０１・・
・アンテナ、１０２・・・受信機、１０３・・・コンピ
ュータ、１０４・・・受信ボード、１０５・・・ＰＣＩ
バス、１１１・・・システムコントローラ、１１３・・
・チューナ、１１４・・・復調器、１１５・・・ＥＣＣ
デコーダ、１１６，１３３・・・デスクランブラ、１１
７・・・デマルチプレクサ、１１８・・・ビデオ処理
部、１１９，１２１・・・出力端子、１２０・・・オー
ディオ処理部、１３１・・・ＣＰＵ、１３２，１３６，
１４１・・・コネクタ、１３４・・・バッファメモリと
してのＲＡＭ、１３５・・・フィルタリング回路、１３
７・・・バス制御部、１３８・・・作業用のＲＡＭ、１
４２・・・ドライバ、１４３・・・バッファメモリ、１
４４・・・アプリケーション

Claims (8)

【特許請求の範囲】
1. 【請求項１】 バスに接続されるディバイスと、 上記ディバイスの動作に係るデータを保持するレジスタ
   と、 上記レジスタに対するアクセスを上記バス側から行う第
   １のアクセス経路と、 上記レジスタに対するアクセスを外部ハードウェア側か
   ら行う第２のアクセス経路と、 上記第１および第２のアクセス経路のいずれかを上記バ
   ス側より選択するセレクト手段とを備えることを特徴と
   するバス制御装置。
2. 【請求項２】 上記セレクト手段は、 上記第１および第２のアクセス経路のいずれかを選択す
   るスイッチ回路と、 上記スイッチ回路の動作を制御するデータを保持し、そ
   のデータが上記バス側から設定されるようになされたレ
   ジスタとを有してなることを特徴とする請求項１に記載
   のバス制御装置。
3. 【請求項３】 上記バスは、コンピュータ内に配されて
   いることを特徴とする請求項１に記載のバス制御装置。
4. 【請求項４】 バスに接続されたディバイスの動作に係
   るデータを保持するレジスタを有し、このレジスタに対
   するアクセスを上記バス側または外部ハードウェア側よ
   り選択的に行うことを特徴とするバス制御方法。
5. 【請求項５】 上記レジスタに対するアクセスのうち、
   頻度の高いアクセスは上記外部ハードウェア側より行う
   と共に、頻度の低いアクセスは上記バス側より行うこと
   を特徴とする請求項４に記載のバス制御方法。
6. 【請求項６】 コンピュータ内のバスに接続されるボー
   ドであって、 上記バスとの間のインタフェースをするバス制御装置を
   有し、 上記バス制御装置は、上記バスに接続されるディバイス
   と、上記ディバイスの動作に係るデータを保持するレジ
   スタと、上記レジスタに対するアクセスを上記バス側か
   ら行う第１のアクセス経路と、上記レジスタに対するア
   クセスを外部ハードウェア側から行う第２のアクセス経
   路と、上記第１および第２のアクセス経路のいずれかを
   上記バス側より選択するセレクト手段とを備えることを
   特徴とするボード。
7. 【請求項７】 コンピュータで使用されるデータを受信
   する受信部と、 上記コンピュータ内のバスに接続され、上記受信部から
   の受信データを上記コンピュータに転送する受信ボード
   とを有するデータ受信装置であって、 上記受信ボードは上記バスとの間のインタフェースをす
   るバス制御装置を有し、 上記バス制御装置は、上記バスに接続されるディバイス
   と、上記ディバイスの動作に係るデータを保持するレジ
   スタと、上記レジスタに対するアクセスを上記バス側か
   ら行う第１のアクセス経路と、上記レジスタに対するア
   クセスを外部ハードウェア側から行う第２のアクセス経
   路と、上記第１および第２のアクセス経路のいずれかを
   上記バス側より選択するセレクト手段とを備えることを
   特徴とするデータ受信装置。
8. 【請求項８】 上記ディバイスは上記受信データを上記
   バスに供給するためのＦＩＦＯメモリであり、 上記レジスタで保持するデータは、上記ＦＩＦＯメモリ
   の動作に係るデータであることを特徴とする請求項７に
   記載のデータ受信装置。