JPH11345836A - アンダフィリングのフリップチップ電子デバイスの歪み低減方法及びその装置 - Google Patents

アンダフィリングのフリップチップ電子デバイスの歪み低減方法及びその装置

Info

Publication number
JPH11345836A
JPH11345836A JP11121398A JP12139899A JPH11345836A JP H11345836 A JPH11345836 A JP H11345836A JP 11121398 A JP11121398 A JP 11121398A JP 12139899 A JP12139899 A JP 12139899A JP H11345836 A JPH11345836 A JP H11345836A
Authority
JP
Japan
Prior art keywords
semiconductor
chip
temperature
substrate
contact pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP11121398A
Other languages
English (en)
Other versions
JPH11345836A5 (ja
Inventor
Sunil Thomas
スニル トーマス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH11345836A publication Critical patent/JPH11345836A/ja
Publication of JPH11345836A5 publication Critical patent/JPH11345836A5/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/011—Apparatus therefor
    • H10W72/0113—Apparatus for manufacturing die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/0711—Apparatus therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/012—Manufacture or treatment of encapsulations on active surfaces of flip-chip devices, e.g. forming underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/853—On the same surface
    • H10W72/856—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半田取り付け及びアンダフィル処理の選択温
度のプロファイリングにより半導体ボールグリッドアレ
イ及びチップサイズパッケージの信頼性を一気に上昇さ
せる。 【解決手段】 集積回路チップ、電気的に絶縁している
基板、ギャップにより空間を置かれている間に両部分を
接合する多数の半田ボール、及びギャップを充填する重
合体の被覆材料を含む半導体部品及び製作方法である。
製作方法は歪みモデリングを基にした加熱及び冷却サイ
クルを含み、回路チップの誘電層及び半田ボールの全て
の機械歪みレベルが半導体部品の動作に安全なレベルま
で減少されるようになっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般には集積回路部
品の分野に関し、より詳細には低誘電定数の誘電層を有
する半導体チップが基板に組立てられたフリップチップ
である時の機械歪みを減少する方法に関する。
【０００２】
【従来の技術】集積回路チップを有する半導体チップを
半田バンプ接合により、プリント回路基板に取りつける
ことは公知である。半導体チップの集積回路はプリント
配線基板からギャップにより間隔を置かれている。半田
バンプ接合はギャップ全域に広がり、集積回路チップ上
の接点パッドをプリント回路基板上の接点パッドに接続
しチップを取りつけ、その後処理用チップとの間で電気
信号、電力及び接地電位を伝達する。チップとして使用
される半導体材料と通常基板として使用される材料、例
えば半導体材料としてのシリコンと基板材料としてのプ
ラスチックＦＲ−４との間の熱膨張係数（ＣＴＥ）には
著しい相違があり、ＣＴＥの相違はほぼ一桁分ある。
【０００３】ＣＴＥの相違の結果、部品が使用又はテス
トの間に熱サイクルを受けている時、機械歪みが引き起
こされる。これらの歪みは突き合わせ半田バンプ接合を
弱らせる傾向があり、亀裂が入り、そのため部品が最終
的に破損する結果となる。電気接続に影響を及ぼすこと
なく半田接合部を強化するため、ギャップは慣例的に重
合体材料で充填され、該重合体材料はバンプを被膜で覆
い半導体チップと基板との間のギャップを充填する。例
えば、International Business Machines Corporation
により開発された公知の「Ｃ−４」処理では、重合体材
料がシリコンチップとセラミック基板との間のギャップ
の間隙を充填するために使用されている。
【０００４】前記被膜材料は通常、半田バンプがリフロ
ーされ集積回路チップをプリント回路基板に固着後に使
用される。重合体の先駆物質、これは時々「アンダフィ
ル」と呼ばれるがチップに近接の基板に分配され、毛細
管力によりギャップに引込まれる。先駆物質が加熱さ
れ、重合され硬化され、被覆材料を形成する。高い温度
及びこの硬化に必要な温度サイクルも又、チップと半田
接合に有害となり得る機械歪みを引き起こすことが本産
業界において周知である。歪みは半田接合部を薄片に裂
き、チップのパシベーションを亀裂させ、又は回路構造
に破断を広げる。一般に、集積回路の層状構造の亀裂に
対する敏感度は各種層の厚みの減少と共にますます著し
く増加している。
【０００５】技術上のアプローチは、部品に熱で誘導さ
れる歪みの有害な影響を減少又は緩和して、それにより
部品の使用寿命を延ばす目的で提案されていた。例とし
て、1998年２月24日の米国特許No.5,720,100（Skiporら
による「重合体の被覆材料に埋め込まれたフレームを有
する部品及びその形成方法（Assembly Having a Frame
Embedded in a Polymeric Encapsulant and Method for
Forming Same）」）は、フレームが集積回路チップの
回りに配置されるように、硬化する前に重合体の先駆物
質にセラミック又はアルミナ製のフレームを埋め込む方
法を説明している。硬化中及びその後の熱サイクル中、
フレームは基板及び被覆材料を局部的に圧迫することに
よる増加した機械的強度を提供し、歪みの影響を減少
し、フレームが基板に付着されフレームが基板の構成部
分となるようになっている。その提案は高価で歪みが第
１に発生するのを防止しない。今まで、機械的に傷つき
やすい絶縁体又は金属−半導体構造に熱により誘導され
る歪み及び有害な影響の問題に対して、提供するにふさ
わしい解決策が知られていなかった。
【０００６】更に、半導体産業界を通じて、抵抗Ｒより
むしろレベル間及びレベル内容量Ｃを減少させることを
優先して、ＲＣ時定数を減少することにより多レベルに
金属被覆された集積回路の速度を増加するという強い努
力が現在ある。Ｃを減少する１つの方法は低誘電定数を
示す材料又は構造で絶縁層を発生させることによるもの
であり、電圧誘導又は近接信号線間の漏話を最小にする
更なる利点をもたらす（特にデジタル信号処理装置にと
っては重要な要求）。
【０００７】低誘電定数の薄層を製作する１つのアプロ
ーチは1997年３月４日の米国特許No.5,607,773（Ahlbur
nらによる「多レベルの誘電体を形成する方法(Method o
fForming a Multilevel Dielectric)」）で説明されて
いる。プラズマ発生したテトラエチル珪酸塩（ＴＥＯ
Ｓ）酸化物とシリコン含有の水素シルセスキオザン（si
lsesquioxane）（ＨＳＱ）間で交替する層を堆積及び硬
化させる方法を教示している。ＨＳＱ薄膜の誘電定数は
プラズマＴＥＯＳ酸化物又はオゾンＴＥＯＳ酸化物の誘
電定数より低い。また、誘電性薄膜の密度と多孔性は吸
水及び脱水により誘電定数に影響を及ぼす。他の努力と
して有機材料又は化学的に蒸着したポリマの薄層の形成
を研究している。全てのこれらの努力では（堅い酸化物
でさえ）、薄膜の厚みを減少させることは機械歪みに対
する層の感度の劇的な増加を引き起こすことを十分示し
ている。歪みレベルがチップの中心からの距離が増える
と共に歪みレベルが増加するので、この傾向は特に広い
領域のチップで表わされる。カスタム回路板への取り付
け中又はデバイス動作及び温度サイクル及びテスト中
に、薄層は容易に亀裂を発生させ、そのためデバイスを
破壊させる。
【０００８】従って、大型チップの半導体製品に適用可
能で、チップと基板間の組立にとっての歪みのない、簡
単で低コストの処理を提供する部品材料の選択及び製作
方法に対する要求が高まってきた。同時に、その方法は
柔軟性があり、材料の広い周波数及び処理変化に適応可
能であるべきであり、向上した半導体デバイスの信頼性
を与える。これらの向上は設置された基本的な装置を使
用して成し遂げられ、新しい製造機械の投資が要求とさ
れないようにすべきである。
【０００９】本発明は半導体ボールグリッドアレイパッ
ケージ、チップサイズパッケージ及びフリップチップ部
品を含み、向上した機械の信頼性が製作中の歪みを劇的
に減少させることにより達成される。本発明は、しばし
ば多レベル構造において、低い誘電定数で高い機械脆性
を有する薄い絶縁層を使用する全ての半導体製品にとっ
て特に重要である。本発明は、薄い誘電層を亀裂させる
ことのない、半田取り付けとアンダフィルの処理規則及
びチップ／基板部品の製作方法を定義する。
【００１０】ボールグリッドアレイパッケージのような
半導体部品は異なる熱膨張率（ＣＴＥ）の材料を含み、
それらは互いに機械的に完全に、一様にしっかりと結合
されている。ｐｐｍ／℃でＣＴＥを表すと、シリコンは
ほぼ２．３で、４．３〜１７．０の各種金属、１６．０
〜２５．０の各種プラスチックを有している。従って、
これらの部品が温度偏位を受けるたびに、温度の増減の
揺れは互いに結合される材料の異なる拡張及び収縮を誘
導し、構成部品に伸張及び圧縮の歪みを蓄積させる原因
となる。パッケージが一様な薄層状構造であれば、各個
の層の歪みは分析的にかたどることができるであろう。
しかし、パッケージは一様な薄層状ではなく、一様な薄
層状ケースからの変量は歪みの集中を生み出す。更に、
パッケージは各種層の間に歪みを作り出す一連の熱処理
段階によって組立てられる。テスト構造による有限要素
の分析と測定は、これらの歪みの量を測ると共に張力と
歪みの最大量の位置を捜し求めるのに不可欠であること
が証明された。
【００１１】
【発明が解決しようとする課題】公知の技術では、これ
らの張力と歪みの最大量は厳格な信頼性の破壊の原因と
なると見られている。危険性は特に、チップの多レベル
の相互接合階層の損傷しやすい絶縁薄膜、半導体上のパ
シベーション層、チップのコーナー近傍のプラスチック
材料、及びチップとパッケージのコーナー近傍に位置す
る半田接合部である。この発明の処理のアプローチは第
１に歪みの形成を除去し、従って製品の信頼性の徹底的
な向上を可能にする。
【００１２】装置の設計にとって、本発明は流体力学の
確実な法則と変形可能な媒体を適用し、それらを半導体
製品の製作の複雑な状態に広げる。
【００１３】いろいろな部分で異なる断面ｑを有する管
内を流れる変形可能な媒体にとって、各断面を通って単
位時間当たりに流れる変形可能な媒体量は、ｑ及びこの
断面での速度ｖに正比例することを連続性は要求する。
【００１４】ｑｖ＝一定 管内では、変形可能な媒体は最小断面で最も速く流れ
る。
【００１５】密度の流動媒体の速度ｖは １／２ ｖ2＋ｐ＝一定 によるベルヌーイの後のその圧力に相関している。
【００１６】流動媒体の圧力は速度が大きくなると小さ
くなる。その結果として、小断面での圧力は大断面での
より小さくなる。
【００１７】異なる断面の管の部分は管の異なる長さｌ
により分割され、また、管長に沿った圧力低下を考慮し
なければならず、順番に、低下は乱流に対する層流の特
性による。
【００１８】速度ｖで半径ｒ、長さｌの管内を流れる変
形可能な媒体は管断面を通して平均化され、摩擦により
圧力低下ｐを経験する。
【００１９】流動媒体の慣性を無視するような理想的な
状態では、ハーゲンとポアズイユは層流のため ｐ＝８ ｌｖ／ｒ2（＝動粘性） を見出した。
【００２０】管長に沿った媒体の圧力低下は平均速度の
第１の力に正比例し、管の半径の第２の力に反比例す
る。
【００２１】対照的に、乱流に対して関係式は ｐ＝ｌｖ2／ｒ（＝密度、＝層流から乱流に変化するレ
イノルド律に関する無次元数） 管長に沿った媒体の圧力低下は平均速度の第２の力に正
比例し、管の半径の第１の力に反比例する。
【００２２】本発明は、単位時間当たり、全ての分配管
の出口での変形可能な媒体の等しい量を分配する要求の
下に変形可能な媒体を分配する装置を含んでいる。分配
管は異なる長さのヘッダにより接続されているので、こ
れらの長さに沿った圧力低下は各出口（ノズル）の断面
を修正することにより補正され、単位時間当たりの変形
可能な媒体の等しい量がノズルを通って出るようになっ
ていなければならない。実際の解決法は使用される変形
可能な媒体のかなりの高速度のため複雑であり、媒体は
プラスチック先駆物質と最終的に分散されるが凝縮され
た固体の充填剤との混合物であるという事実がある。装
置の重要な設計の特徴はパラメータとして媒体の流動特
性（重合体の先駆物質、充填剤、温度、速度）で線図で
得られる。各距離（ピッチ）での分配ノズルのため、組
立てられる基板上のチップの縁部の外形の整数倍が別の
パラメータとして役に立つ。
【００２３】
【課題を解決するための手段】半田取り付け及びアンダ
フィル処理の選択温度のプロファイリングにより半導体
ボールグリッドアレイ及びチップサイズパッケージの信
頼性を一気に上昇させるのが本発明の目的である。
【００２４】本発明の別の目的は柔軟な装置設計及び処
理方法を提供し、それらが幾つかの製品グループに適用
でき一般的で、幾つかの将来の製品の発生に適用できる
ようになっていることである。
【００２５】本発明の別の目的は製作及び組立の低コス
トで高速処理を提供することである。
【００２６】本発明の別の目的は設備投資のコストを最
小にし設置された基本的な製作装置を使用することであ
る。
【００２７】これらの目的は装置の設計と本発明の処理
フローと大量生産処理とにより達成された。各種修正
が、製品結合構造と材料選択を満足するためにうまく用
いられてきた。
【００２８】本発明の１実施例において、アンダフィル
処理での温度の変更方法は、有限な要素分析に基づいて
提供され、チップの誘電層及び部品の半田ボール接合部
での歪みを部品の動作に安全な値まで減少する。
【００２９】本発明の別の実施例は温度制御及び温度測
定のための装置を含み、該装置は本発明の製作方法を実
行し、歪みを減少させた部品を大量生産するのに適して
いる。
【００３０】本発明の別の実施例は変形可能な媒体の多
重制御された分配装置を含んでいる。
【００３１】本発明の更なる実施例では、多重制御され
た分配装置の分配率は中央供給管からのノズルの距離と
ノズルの断面に相関し、所望の分配率、例えば全てのノ
ズルに等しい率が製造できるようになっている。
【００３２】本発明によって示された技術進歩は、その
目的と同様に、添付した図面に関連して考慮し新しい特
徴が添付した特許請求の範囲で述べられている時、本発
明の好適な実施例の以下の説明から明らかになるであろ
う。
【００３３】
【発明の実施の形態】本発明は、図１に概略的に簡略し
て示したようにマイクロエレクトロニクス部品の機械歪
みを最小にする処理を提供している。図１の部品の一部
は図２で拡大され、薄層構造の詳細を示している。集積
回路チップ１０、これはシリコンで形成されるのが好ま
しいが、平坦で互いに平行な活性面１１と非活性面１２
を含んでいる。複数の接触パッド１３、これはアルミニ
ウム１３ａ製及びチタン又はタングステンのような難溶
性金属とパラジウム、金又はプラチナのような貴金属製
の混合物であるのが好ましいが、活性面１１に配置され
ている。チップ１０は基板１４に取り付けられ、該基板
は接合部と複数の接触パッド１５が不可欠であり、更に
ギャップ１６により間隔を置かれている。基板１４はＦ
Ｒ−４又はガラスエポキシ積層品製のプリント回路板を
含んでいるのが好ましく、接触パッド１５は可溶性の半
田銅を含んでいるのが好ましい。チップ１０は半田バン
プ接合１７により取り付けられ、該半田バンプ接合はギ
ャップ全域に広がり、チップの接触パッド１３を基板の
接触パッド１５に電気的かつ機械的に接続する。所望の
溶融温度の鉛錫合金が半田バンプ１７のため選択され、
実際の温度で半田リフローを成し遂げる。
【００３４】シリコンチップにとって、図１及び２の保
護膜１９は典型的には８００から１２００ｎｍの範囲の
シリコン窒化物製であるのが好ましい。ほとんどの現代
の高速度集積回路自体の内部に、多レベルの金属階層で
使用される誘電層は低誘電定数の絶縁体製であるのが好
ましい。これらの誘電層の例は水素シルセスキオザン基
（ＨＳＱ）スパンオンガラス、又はプラズマ発生のテト
ラエチル珪酸塩（ＴＥＯＳ）酸化物により形成された第
１薄膜のサンドイッチ構造であり、無機質で多孔性の低
密度のＨＳＱシリコン酸化物で形成された第２薄膜が続
き、プラズマ発生のＴＥＯＳ酸化物、又はメチルシロキ
サン基のスパンオンガラスで形成された第３薄膜が続
く。通常のサンドイッチの厚みは３００から７００ｎｍ
まで変動するのが好ましい。別のオプションは有機材料
製の層である。目的は約４．０と３．０の間の誘電率で
誘電層を生成するどの場合にもある。
【００３５】ギャップ１６は重合体の被覆材料１８で充
填され、該被覆材料はチップの外辺部回りのプリント回
路板上に広がっている。通常「アンダフィル」材料と呼
ばれる被覆材料１８の主目的は部品の機械歪みの減少で
あり、別の目的は活性チップ表面の保護である。アンダ
フィルに関する公知技術の欠点及び本発明の重要性を正
しく認識するため、機械歪みの原因が調査されなければ
ならない。
【００３６】チップ１０の好適な半導体材料であるシリ
コンは２及び３ｐｐｍ／℃のＣＴＥを有しているが、通
常の基板１４は約１５と２２ｐｐｍ／℃の間のＣＴＥで
あり、部品の金属のＣＴＥは４．３から１７．０まで変
化する。材料はボールグリッドアレイパッケージの部品
でお互いに気密に、まさに正確に機械的に結合されてい
る。大型チップボールグリッドアレイパッケージの標準
組立処理に対して、温度プロファイルは、℃で測定され
た温度、分での時間で、図３の組立時間の関数として描
かれている。同じグラフでは、同じパッケージの有限の
要素の形をあらわすことにより決定されるような歪み
（任意の単位）も組立て時間の関数として描かれてい
る。
【００３７】図３で描かれた標準組立処理フローの最初
の２０分では、相当する歪みプロファイルがグラフの一
区分３１により描かれている間、半田バンプのリフロー
はグラフの一区分３０により示された温度プロファイル
に従う。温度は、共融の錫鉛合金（６３重量％錫）の１
８３℃の溶融温度を飛び越えるので、２２０℃の最大値
（参照番号３０ａ）に達する。半田が溶融して冷却し始
めた後、参照点３１ａにより示されているように、歪み
はゼロとなり、共融温度の１８３℃までゼロのままでい
る。しかし、部品が連続的に冷却されると、歪みは発生
し始め（３１ｂ）急激に増加する。室温に達すると（３
０ｂ）、歪みレベルは高いレベルに達し（３１ｃ）、部
品の構造的に最も弱い部分、特に半田接合部、チップの
多レベル誘電薄膜、又は図１及び２の保護薄膜１９に、
亀裂による損傷が加えられるようになる。図１及び２の
集積回路チップ１０は今基板１４に配置され、基板の接
触パッド１５のそれぞれがその間の半田バンプでチップ
接触パッド１３に合うようになっている。例として、チ
ップの活性面１１と基板との間のギャップ１６は２５と
１５０μｍの間であるのが好ましい。
【００３８】標準処理フローでは、次の段階が再開さ
れ、重合体の先駆物質１８をギャップ１６にアンダフィ
ルするため、部品を加熱する。部品はアンダフィルワー
クステーションに移動され、プラスチックの先駆物質の
粘性を低くするため温度は７５から９０℃まで増加され
る（図３の参照番号３２）。単一ノズルを有する洗浄器
を使用する標準分配手順は図７で説明されるだろう。通
常、重合体の先駆物質の１以上の滴下がチップ１０の外
辺部近傍の基板１４に施される。その後、先駆物質がチ
ップ面から基板までのギャップ１６を完全に充填し、半
田ボールを取り囲み、更なる欠陥の機構を起こす空隙を
残さなくなるまで、先駆物質は毛細管力によりギャップ
１６に引込まれる。
【００３９】分配温度で、３１ｃから３３ａへの図３の
歪みデータの下がり勾配により示されるように、部品の
歪みは低下する。しかし、室温への冷却のため部品が次
のワークステーションに移動されるとすぐに（３２
ｂ）、歪みは以前の冷却サイクル（３１ｃ）と同様に高
い値（３３ｂ）まで再び増加する。これらの歪みレベル
では、チップの構造的に弱い誘電薄膜の亀裂による連続
的な損傷が起こりやすい。部品を次のワークステーショ
ンに移動して、重合体の先駆物質を重合又は硬化するた
め約１２０から１８０℃の間に温度が再び上げられる
（３４）。６０から１２０分後、完了した被覆を有する
部品はゆっくりと室温に戻る（３６）。
【００４０】硬化サイクルの間、歪みの値は再び小さく
なる（３５）が、冷却期間の間、１回以上増加する。歪
みを分配及び吸収する被覆材料の特性のため、それらは
許容可能な低から中間のレベルにとどまる（３７）。通
常、結果の被覆材料は約１８と３０ｐｐｍ／℃の間のＣ
ＴＥで、ほぼシリコンチップのＣＴＥより高い程度の大
きさを示す。
【００４１】本発明によれば、上述した製作方法は第１
に歪みの出現を防止するために注意深く修正される。後
述される広範囲な歪みモデリング結果を基に、図４は新
しい組立処理フローの新しい温度−時間及び歪み−時間
線図を示している。２０分の半田リフロー期間４０の
間、共融鉛錫混合物の１８３℃の溶融温度は約２２０℃
まで飛び越える（図４の参照番号４０ａにより示されて
いるように、約６０から１２０秒間）。歪み曲線４１は
歪みレベルゼロ４１ａを示し、共融溶融温度の１８３℃
までゼロレベル４１ａでとどまる。以下の冷却中、半田
は凝固されるが、部品は８０と１４０℃の間、好ましく
は９０と１００℃の間の高い温度で維持されている（図
４での参照番号４０ｂ）。この時の期間では、歪みはそ
のゼロレベル４１ａから臨界でない値４１ｂまで僅かに
増加し、それはチップの構造的に弱い誘電層又は半田接
合部に対して危険性を有する如何なるレベルより十分下
である。凝固させる半田バンプの高さは２５と５０μと
の間であるのが好ましく、しばしばほぼ１００μｍとな
る。
【００４２】部品は室温まで冷却処理を続けることを許
容されないが、約２０分続くアンダフィル期間中一定の
高い温度（図４の４２）に維持されることが極めて重要
である。本発明による装置が図６において後述され、ア
ンダフィル処理のための装置が図８，９及び１０で説明
されている。図１及び２を再び参照すると、重合体の先
駆物質はチップ１０の外辺部近傍の基板１４に分配され
ている。重合体の先駆物質は熱又は放射エネルギにより
治癒可能な材料で形成され、好ましくはエポキシ樹脂の
ような無水物で強化されたプレポリマからなっている。
それは通常、アミン混合物のような触媒、及び二酸化珪
素（又はアルミナ）のような充填剤を含んでいる。適当
な材料は商標ＦＰ4527の下、デクスタハイソルコーポレ
ーション（Dexter Hysol Corporatin）により提供され
ている。冷却のないアンダフィルサイクルの間、部品の
歪みは図４の低レベル４３にとどまっている。
【００４３】更に、本発明の装置はアンダフィル処理後
の室温まで冷却する必要性を回避する。むしろ、部品は
同じチャンバにとどまり、アンダフィルの先駆物質を重
合する（「硬化する」）ために必要とされる増加温度４
４に直接移る。この期間の間（約６０から１２０分）、
歪みは図４の非常に低いレベル４５に落ちる。被覆材料
が十分に硬化された後、構造的に弱い誘電薄膜又は半田
接合部への損傷のための危険性より十分下の値４７まで
歪みが僅かだけ増加する間、温度は冷却期間の室温４６
に低下することを許容される。意図したように、部品中
の歪みはほぼ一様に分配され、大部分は被覆材料に吸収
される。
【００４４】半田接合を使用して基板に半導体チップを
組立てるときに発生する過度の歪みの有害な影響を最小
にする効果的かつ実際的な手順を定義するため、チップ
基板部品のコーナーの最悪の位置の０．１ｍｍの高さ又
は直径の半田ボール又はバンプが有限の要素分析のため
に選択された。亀裂の入った半田接合部、又は亀裂の入
った誘電体又は保護絶縁層のユニットの欠陥分析によ
り、最悪の位置が一層速く確認された。剪断歪みと剥離
（引張り）歪みの大きさはバンプ外辺部の１点から斜め
に横切る対向点へのそれらの位置の関数として分析され
た。パラメータとして、歪みは冷却温度に従属して描か
れる（間の幾つかのオプションで、２２０から１８０℃
に比較して２２０から２０℃）。例として、剪断歪みの
グラフは図１１で再生され、剥離（引張り）歪みのグラ
フは図１２で再生される。
【００４５】両方の図１１及び１２の共通の特徴は、メ
ガパスカル、ＭＰａの測定単位でバンプ直径に渡る著し
い量の歪みの出現であり、該歪みが部品中央近傍に位置
する外辺部側の負の値から部品中央から離れて位置する
外辺部側の正の値に変化することである。２２０から１
００℃までのように適度の温度偏位が使用される時にの
み、剪断と引張りの両方の歪みが広い温度偏位のための
高い値に達すると共に許容可能な歪み値まで減る。この
結果は１００℃付近の冷却サイクルの最終温度を魅力的
かつ実際的にする。図１１の挿入では、剪断歪みに起因
する剪断力及びそれが冷却サイクルの最終温度にどのよ
うに依存するかを示している。図１２の挿入では、冷却
サイクルの最終温度の関数として引張り歪みにより引き
起こされる剥離（引張り）力の傾向を示している。両方
の場合では、１００℃回りの最終温度は半田接合部と誘
電層の機械強度を考慮して、かなり許容できる力を引き
起こす。
【００４６】図１１及び図１２は図５で要約可能であ
る。例として、図５では、バンプ界面に渡る置換により
増加された統合力により発生したバンプ／ボールの中央
に関するモーメント（トルク）はバンプ内の位置に従属
して分析される。再び、パッケージのコーナーの最悪の
場合の半田ボールが分析のため選択され、バンプの高さ
又は直径は０．１ｍｍである。明確に分かるように、モ
ーメントはバンプ／ボールの外辺部で意味のある値に届
くが、冷却サイクルの最終温度を１００℃当たりの値に
維持することにより許容可能な値に減少させることがで
きる。図５の挿入は合成モーメント（トルク）を描いて
おり、冷却サイクルの最終温度の関数として、ニュート
ン−時間−ミリメーター、Ｎｍｍで表される。冷却サイ
クルの最終温度は１００℃付近で一定に保たれる時、合
成モーメントは許容値に達する。この冷却温度で経験し
たモーメント（トルク）は機械的に最も弱い半田接合部
又は誘電層でさえ耐えることができる。９０から１３０
℃の温度範囲は材料、処理と装置、及び大量生産の制約
の見地からかなり実際的である。結果として、本発明で
は冷却サイクルで最終温度は約１００℃であることが好
ましい。幾つかの製品にとって、１１０℃は好適な冷却
温度であり、この値は図４で使用されている。
【００４７】本発明の１実施例として、図６は半導体ボ
ールグリッドアレイパッケージ及び基板部品上のフリッ
プチップ６０ａのための処理チャンバの一部を概略的に
示しており、図４に描かれた処理により要求される温度
サイクル及び制御を提供する。ガスと湿度が制御された
雰囲気のチャンバ６１は一連のタングステンハロゲンラ
ンプ６２ａの上に多数（数百まで）のユニットを同時に
配置することができる。放射熱は基板６０ａの後方から
照射される。放射エネルギはランプ自体を使用して、又
は反射板６２ｂを使用して照射され、効率を高めてもよ
い。タングステンハロゲンランプは、1994年６月７日に
出願されたNo.08/255,197の継続であり、1996年11月６
日に出願され、「半導体デバイスのための光学ダイボン
ディング（Optical Die Bonding for Semiconductor De
vices）」という表題の特許出願No.08/743,691、及び19
97年11月20日に出願され、「チップサイズパッケージの
ウェーハスケール部品（Wafer-Scale Assembly of Chip
-Size Packages）」という表題の特許出願No.60/066,26
8で説明されたタイプであり、共にテキサスインストル
メンツインコーポレーティッド（Texas Instruments In
corporated）に譲渡されている。炉とは対照的に、放射
エネルギ源の使用は、急速な温度の傾斜又はプロファイ
リングを可能にし、更に又より均一でより容易に制御可
能な加熱及び冷却サイクルを可能にする。放射加熱は周
囲温度から所望の高温度への円滑な移行、及び急速な熱
応答を可能にする。放射エネルギは、白熱ランプ（タン
グステンフィラメントとキセノン充填材を有するハロゲ
ンランプ）のような近赤外線光を放射する光学の熱源に
より提供されるのが好ましい。例えば、シリコンは０．
８から約２．８μｍの波長を有する光の近赤外線光を急
速に吸収することが分かった。更に、選択した反射表面
は近赤外線光を吸収せず、加熱がパッケージ自体に制限
できるようになっており、キャリアの選択した反射表面
又は光りに晒された他の不活性領域を使用することによ
り、表面の残部が非常に低い温度にとどまっている間に
パッケージが加熱可能である。従って、パッケージは半
田ボール６０ｃが溶融しリフローし始める温度（通常１
８３℃）まで急速に加熱される。
【００４８】従来のチェーン炉加熱動作で容易に起こり
得るように、移動することがないと共に整列を失ったり
微粒子汚染をこうむる危険性なしに、単一の装置かつ単
一の動作で加熱及び先駆物質の分配段階が行われること
がこの発明の重要な特徴である。半田リフロー段階が引
き続いて行われアンダフィル段階と結合して、予め組立
てた部分の加熱を表さない。
【００４９】閉ループ温度制御戦略はチップスアンダア
センブリ(chips‐under‐assembly)の温度プロファイル
を制御するために使用されている。ランプにより発生し
た熱量はその電圧に正比例するので、パッケージ温度は
ランプ全域の電圧を変えることにより変えられる。非接
触又は接触式の熱伝対又は高温計６３は部品の実時間／
温度を監視し、温度コントローラ６４に情報をフィード
バックし、該温度コントローラは実際のパッケージ温度
と所定の所望パッケージ温度との間の相違の幾つかの数
学的関数に関して、ランプ全域の電圧を修正する。加熱
及び冷却段階は例えば、窒素又は濾過ガスのような不活
性ガス環境で行われて、更なる処理制御を提供し、デバ
イス表面に微粒子が降りるのを妨げてもよい。
【００５０】急速な温度プロファイリングの好適な実施
例では、反射板部品（図６での参照番号６２b）は、薄
板金属の反射板表面の軽量の剛体の骨組みを使用して、
特に小質量に作られている。反射板表面の内面は良く磨
かれたアルミニウムである（使用波長域で高反射率かつ
低吸収率）。反射構成要素の外面は高温度に適合する暗
表面のため処理され、外面からの放射率及び再放射を増
加させ、従って反射板部品の冷却能力をより速くする。
【００５１】標準の処理フローでは、半田ボール７０ｂ
と基板７１を有する複数のチップ７０ａは図７に概略的
に示されているように支持部に配置される。単一ノズル
７３を有する洗浄器７２はチップ７０ａの外辺部近傍に
配置されている。重合体の先駆物質７４は僅かな圧力下
で分配され、滴下７５がノズルで形成されるようになっ
ている。滴下の分離後、ビードがチップの外辺部に沿っ
て与えられる。上述したように予熱された基板７１にお
いて、先駆物質は毛細管力によりチップ７０ａと基板７
１の間のギャップに引込まれる。従って、重合体の先駆
物質の１滴以上の滴下が組立のための隅肉を形成する。
その後は、毛細管７２は次の部品を製造するため、次の
チップ及び基板の上に移動する。全体の処理は多くの時
間を消費し、制御するのが困難である。
【００５２】本発明は図８に概略的に示された実施例に
描かれている。制御可能に加熱可能な支持部８０は多数
の基板８１を受け取り保持する。各基板は電気的に絶縁
された材料製であり、複数の接合配線ストリップ及び金
属接触パッドのパターンを有している。各基板上はデジ
タル信号プロセッサ、マイクロプロセッサ、アナログデ
バイス、ロジックデバイス、又はメモリデバイスのよう
な半導体集積回路チップ８２ａを整列させている。各チ
ップ８２ａは基板８１の接触パッドのパターンを鏡像す
る金属接触パッドのパターン及び各接触パッドに取り付
けられた半田ボール８２ｂを有している。半田ボール８
２ｂを有するチップ８２ａは、半田ボールが各基板接触
パッドに配置されるように各基板に整列されている。
【００５３】熱エネルギが供給され、その後に、図４で
説明された発明の温度−時間プロファイルを達成するた
め、図６で示された装置及び制御を使用するチップ及び
基板から回収される。半田ボール８２ｂがそれらの溶融
温度（共融の鉛錫混合物のため１８３℃）に達した時、
それらのリフローが制御され、それらの結果として生じ
る高さがチップと基板との間に間隔を置くギャップ（例
えば、０．１ｍｍ）を形成するようになっている。図４
で説明された処理に従って部品が冷却され、半田が凝固
するが、部品は９０と１３０℃の間の温度にとどまるよ
うになっている。好適な温度はほぼ１００℃である。こ
の温度では、部品の機械的歪みは半田接合部及び誘電薄
膜の様に弱い構造に亀裂を導入する危険性より十分下の
低い値にとどまる(図５参照)。
【００５４】重合体の先駆物質を多重に制御する分配装
置は図８に示すように部品上に移動する。この装置は中
央の供給管８３を含み、該供給管を介して重合体の先駆
物質又は他の変形可能な媒体８４が僅かな圧力下で供給
される。ヘッダー８５は中央の供給管８３及び複数の分
配管８６に接続されている。図８は３本の分配管の例を
示しているが、如何なる本数でも配列可能である。各分
配管８６は供給管８３の中央から所定の明確な距離を必
要とする。各供給管８６の端部はノズル８７である。
【００５５】各ノズル８７の断面は中央の供給管８３の
中心線からの各分配管８６の距離に相関していることが
本発明にとって極めて重要である。ノズルは断面をます
ます大きくするにつれて、各分配管は中央の管から離れ
て配置される。この関係は図８の３本の分配管のため図
９に概略的に示されている。この関係を基に、重合体の
先駆物質又は他の変形可能な媒体８４の分配率は全ての
分配管に対して同一性を維持することができる。この状
態は勿論、大量生産方法にとって重要である。より量的
には、図１０は、供給管の中央から特定の分配管の距離
の関数としてミリグラム毎秒（ｍｇ／ｓ）で測定され、
ミリメータ（ｍｍ）で測定される所望の分配率を示して
いる。図１０のグラフセットのパラメータは平方ミリメ
ータ（ｍｍ2）で測定されたノズル断面である。
【００５６】飛沫の形成、従って速く信頼性のある大量
生産のために必要とされるアンダフィル量を供給する所
望の分配率は、変形可能な媒体の選択された材料（例と
しては液体、粘性の重合体の先駆物質、或いは、二酸化
珪素、アルミナ又は無水物を混ぜたエポキシ基材料）に
依存するが、理論は変形可能な媒体の古典的理論又は流
体力学により発展してきた。上記した式は、乱流と同様
に層流に対して、管内に流れる変形可能な媒体の圧力低
下の量を計る。異なる管長を通って流れた後に流体によ
り達せられる一連の出口から出る流体量は単位時間当た
り同じであることが要求され、その後、各出口の断面は
異なる管長を補正するために修正されなければならな
い。選択された流体に適切な設計の特徴は図１０の例に
示されているように線図でよく得られる。
【００５７】アンダフィリングのため１列に整列された
基板上のチップの各距離（「ピッチ」）に分配ノズルが
配置されるように多ノズル分配装置を構成することが利
点である。あらゆる他のチップが１回の分配動作で間に
合うように分配ノズルが配置される例が図８に示されて
いる。基板上のチップの第１グループのアンダフィルの
完了後、分配装置は整列された製品のピッチをできるだ
け詰めて進められ、次のグループがアンダフィルでき
る。この方法では、多数の製品でさえ短時間に大量生産
のため組立可能である。
【００５８】この発明は説明に役立つ実施例に関して説
明されているが、この説明は限定の意味に解釈されるこ
とを意図しているものではない。当業者にとって説明を
参照すれば、本発明の他の実施例と同様に、説明に役立
つ実施例の各種修正及び組み合わせが明白であろう。そ
のため、添付した特許請求の範囲がそのような修正又は
実施例を含むことを意図している。
【００５９】以上の記載に関連して、以下の各項を開示
する。 １．少なくとも１つの電気的連結パターンと低誘電定数
の少なくとも１つの平坦な誘電層とを有する半導体回路
チップと、異なる機械歪みレベルの領域に配置される誘
電性材料の前記少なくとも１つの層と、第１の複数の金
属接触パッドを更に有する前記少なくとも１つの連結パ
ターンと、第２の複数の金属接触パッドを有する電気的
に絶縁している基板と、前記第１の複数の接触パッドを
前記第２の複数の接触パッドに連結し、前記チップがギ
ャップによって間隔を置いて基板に取り付けられると共
に低レベルの機械歪みだけが発生する多数の半田ボール
と、前記ギャップを充填する重合体の被覆材料とを含
み、全ての前記機械歪みレベルが前記半導体部品の動作
に安全な値まで減少されることを特徴とする半導体部
品。 ２．前記誘電層が無機材料を含む前記１項に記載の半導
体部品。 ３．前記誘電層が水素シルセスキオザン（silsesquioxa
ne）基のスパンオンガラスを含む前記第２項に記載の半
導体部品。 ４．前記誘電層が、プラズマ発生のＴＥＯＳ酸化物で形
成される第１薄層と、それに続く無機で多孔性で低密度
のＨＳＱシリコン酸化物で形成される第２薄層と、それ
に続くプラズマ発生のＴＥＯＳ酸化物で形成された第３
薄層とのサンドイッチ構造を有する前記第２項に記載の
半導体部品。 ５．前記誘電層が有機材料を含む前記第１項に記載の半
導体部品。 ６．前記誘電層がメチルシロザン（methylsiloxane）基
のスパンオンガラスである前記第５項に記載の半導体部
品。 ７．前記誘電層が４．０とほぼ３．０と間の低誘電定数
を有する前記第１項に記載の半導体部品。 ８．前記重合体の被覆材料が二酸化珪素と無水物を混ぜ
たエポキシ基材料を含む前記第１項に記載の半導体デバ
イス。 ９．前記半導体チップがシリコン、ガリウム砒素又は電
子デバイス製品に慣例的に使用される他の半導体材料を
含む前記第１項に記載の半導体デバイス。 １０．集積回路を有する半導体回路チップを提供し、前
記チップが低誘電定数の絶縁材料の少なくとも１つの層
をも有し、前記少なくとも１つの誘電層が異なる機械歪
みレベルの領域に配置され、第１の複数の金属接触パッ
ドを前記チップに提供し、電気的に絶縁している基板を
提供し、前記基板が第２の複数の金属接触パッドを有
し、第１の複数の各接触パッドに１つの半田ボールを取
り付けると共に前記第２の複数のそれぞれの接触パッド
に組立てたボールを整列し、前記半導体チップ及び前記
基板に熱エネルギを提供し、半田が半田接合部を形成す
るためにリフローされると共に前記チップがギャップに
より間隔を置いて前記基板に取り付けられ、部品を形成
し、リフロー温度から室温よりまだ高い温度まで前記部
品を冷却すると共に実質的に一定レベルの前記高い温度
に維持し、前記少なくとも１つの誘電層及び前記半田接
合部の前記機械歪みが前記半導体部品の動作に安全な低
い値に維持され、前記高い温度で重合体の先駆物質を前
記ギャップに充填し、前記重合体の先駆物質を硬化する
ため更なる熱エネルギを提供し、重合体の被覆材料が形
成され、完成した部品を特定の割合で室温まで冷却する
ことを含み、前記機械歪みレベルが前記半導体部品の動
作に安全な低い値のままであることを特徴とする半導体
部品の製作方法。 １１．前記高い温度が９０と１３０℃の間である前記第
１０項に記載の方法。 １２．前記高い温度がほぼ１００℃である前記第１０項
に記載の方法。 １３．集積回路チップ、電気的に絶縁している基板、ギ
ャップにより空間を置かれている間に両部分を接合する
多数の半田ボール、及びギャップを充填する重合体の被
覆材料を含む半導体部品及び製作方法である。製作方法
は歪みモデリングを基にした加熱及び冷却サイクルを含
み、回路チップの誘電層及び半田ボールの全ての機械歪
みレベルが半導体部品の動作に安全なレベルまで減少さ
れるようになっている。
【図面の簡単な説明】
【図１】 チップと基板の間のギャップを重合体の被覆
材料で充填して、半田ボールを使用して基板に取り付け
られた集積回路チップの簡略化した概略断面図である。
【図２】 図１の一部の拡大図であり、薄層構造の詳細
を強調している。
【図３】 フリップチップボールグリッドアレイデバイ
スの標準組立処理での温度及び歪みの時間線図を示して
いる。
【図４】 本発明による、フリップチップボールグリッ
ドアレイデバイスの組立処理での温度及び歪みの時間線
図を示している。
【図５】 本発明による処理に従って作られた結果を例
示し、部品冷却温度の関数としてモーメント（トルク）
を描いている。
【図６】 本発明の処理による大量生産のための装置の
温度制御及び測定の特徴を概略的に示している。
【図７】 単一の分配ノズルでの従来のアンダフィル処
理を概略的に示している。
【図８】 変形可能な材料を分配するために使用され一
様な割合でデバイスをアンダフィルする、本発明による
多数ノズル分配装置を概略的に示している。
【図９】 図８の分配装置で使用されるノズルの断面を
比較している。
【図１０】 分配率、中央供給管からの分配ノズルの距
離、及び本発明によるノズル断面との間に発生した関係
を示している。
【図１１】 本発明の処理パラメータを定義するための
基礎として剪断歪み及び剪断力の結果を形に表すグラフ
である。
【図１２】 本発明の処理パラメータを定義する基礎と
して剥離（トルク）歪み及び剥離（トルク）力の結果を
形に表すグラフである。
【符号の説明】
１０ 集積回路チップ １３ 接触パッド １４ 基板 １５ 接触パッド １６ ギャップ ６０ａ 基板 ７０ａ チップ ７０ｂ 半田ボール ７１ 基板 ８１ 基板 ８２ａ チップ ８２ｂ 半田ボール

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの電気的連結パターンと
    低誘電定数の少なくとも１つの平坦な誘電層とを有する
    半導体回路チップと、 異なる機械歪みレベルの領域に配置される誘電性材料の
    前記少なくとも１つの層と、 第１の複数の金属接触パッドを更に有する前記少なくと
    も１つの連結パターンと、 第２の複数の金属接触パッドを有する電気的に絶縁して
    いる基板と、 前記第１の複数の接触パッドを前記第２の複数の接触パ
    ッドに連結し、前記チップがギャップによって間隔を置
    いて基板に取り付けられると共に低レベルの機械歪みだ
    けが発生する多数の半田ボールと、 前記ギャップを充填する重合体の被覆材料とを含み、 全ての前記機械歪みレベルが前記半導体部品の動作に安
    全な値まで減少されることを特徴とする半導体部品。
  2. 【請求項２】 前記誘電層が無機材料を含む請求項１に
    記載の半導体部品。
  3. 【請求項３】 前記誘電層が水素シルセスキオザン（si
    lsesquioxane）基のスパンオンガラスを含む請求項２に
    記載の半導体部品。
  4. 【請求項４】 前記誘電層が、プラズマ発生のＴＥＯＳ
    酸化物で形成される第１薄層と、それに続く無機で多孔
    性で低密度のＨＳＱシリコン酸化物で形成される第２薄
    層と、それに続くプラズマ発生のＴＥＯＳ酸化物で形成
    された第３薄層とのサンドイッチ構造を有する請求項１
    に記載の半導体部品。
  5. 【請求項５】 前記誘電層が有機材料を含む請求項１に
    記載の半導体部品。
  6. 【請求項６】 前記誘電層がメチルシロザン（methylsi
    loxane）基のスパンオンガラスである請求項５に記載の
    半導体部品。
  7. 【請求項７】 前記誘電層が４．０とほぼ３．０と間の
    低誘電定数を有する請求項１に記載の半導体部品。
  8. 【請求項８】 前記重合体の被覆材料が二酸化珪素と無
    水物を混ぜたエポキシ基材料を含む請求項１に記載の半
    導体デバイス。
  9. 【請求項９】 前記半導体チップがシリコン、ガリウム
    砒素又は電子デバイス製品に慣例的に使用される他の半
    導体材料を含む請求項１に記載の半導体デバイス。
  10. 【請求項１０】 集積回路を有する半導体回路チップを
    提供し、 前記チップが低誘電定数の絶縁材料の少なくとも１つの
    層をも有し、前記少なくとも１つの誘電層が異なる機械
    歪みレベルの領域に配置され、 第１の複数の金属接触パッドを前記チップに提供し、 電気的に絶縁している基板を提供し、 前記基板が第２の複数の金属接触パッドを有し、 第１の複数の各接触パッドに１つの半田ボールを取り付
    けると共に前記第２の複数のそれぞれの接触パッドに組
    立てたボールを整列し、 前記半導体チップ及び前記基板に熱エネルギを提供し、
    半田が半田接合部を形成するためにリフローされると共
    に前記チップがギャップにより間隔を置いて前記基板に
    取り付けられ、部品を形成し、 リフロー温度から室温よりまだ高い温度まで前記部品を
    冷却すると共に実質的に一定レベルの前記高い温度に維
    持し、前記少なくとも１つの誘電層及び前記半田接合部
    の前記機械歪みが前記半導体部品の動作に安全な低い値
    に維持され、 前記高い温度で重合体の先駆物質を前記ギャップに充填
    し、 前記重合体の先駆物質を硬化するため更なる熱エネルギ
    を提供し、重合体の被覆材料が形成され、完成した部品
    を特定の割合で室温まで冷却することを含み、 前記機械歪みレベルが前記半導体部品の動作に安全な低
    い値のままであることを特徴とする半導体部品の製作方
    法。
  11. 【請求項１１】 前記高い温度が９０と１３０℃の間で
    ある請求項１０に記載の方法。
  12. 【請求項１２】 前記高い温度がほぼ１００℃である請
    求項１０に記載の方法。
JP11121398A 1998-05-06 1999-04-28 アンダフィリングのフリップチップ電子デバイスの歪み低減方法及びその装置 Abandoned JPH11345836A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US8444098P 1998-05-06 1998-05-06
US60/084440 1998-05-06

Publications (2)

Publication Number Publication Date
JPH11345836A true JPH11345836A (ja) 1999-12-14
JPH11345836A5 JPH11345836A5 (ja) 2006-06-15

Family

ID=22184988

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11121398A Abandoned JPH11345836A (ja) 1998-05-06 1999-04-28 アンダフィリングのフリップチップ電子デバイスの歪み低減方法及びその装置

Country Status (6)

Country Link
US (1) US6228680B1 (ja)
EP (1) EP0977253B1 (ja)
JP (1) JPH11345836A (ja)
KR (1) KR100643105B1 (ja)
DE (1) DE69939298D1 (ja)
TW (1) TW415048B (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794743B1 (en) 1999-08-06 2004-09-21 Texas Instruments Incorporated Structure and method of high performance two layer ball grid array substrate
JP3489113B2 (ja) * 1999-12-20 2004-01-19 関西日本電気株式会社 半導体装置
US7058065B2 (en) * 2000-02-08 2006-06-06 Mips Tech Inc Method and apparatus for preventing undesirable packet download with pending read/write operations in data packet processing
US7042887B2 (en) * 2000-02-08 2006-05-09 Mips Technologies, Inc. Method and apparatus for non-speculative pre-fetch operation in data packet processing
US6507082B2 (en) * 2000-02-22 2003-01-14 Texas Instruments Incorporated Flip-chip assembly of protected micromechanical devices
US6656768B2 (en) 2001-02-08 2003-12-02 Texas Instruments Incorporated Flip-chip assembly of protected micromechanical devices
KR100398716B1 (ko) * 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
JP3591458B2 (ja) * 2000-12-15 2004-11-17 松下電器産業株式会社 半導体装置の実装構造および半導体装置
US6869831B2 (en) * 2001-09-14 2005-03-22 Texas Instruments Incorporated Adhesion by plasma conditioning of semiconductor chip surfaces
US20030116845A1 (en) * 2001-12-21 2003-06-26 Bojkov Christo P. Waferlevel method for direct bumping on copper pads in integrated circuits
US6696757B2 (en) 2002-06-24 2004-02-24 Texas Instruments Incorporated Contact structure for reliable metallic interconnection
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
US6696644B1 (en) * 2002-08-08 2004-02-24 Texas Instruments Incorporated Polymer-embedded solder bumps for reliable plastic package attachment
US6677522B1 (en) 2002-09-26 2004-01-13 International Business Machines Corporation Package for electronic component
JP3918098B2 (ja) * 2002-11-14 2007-05-23 株式会社村田製作所 回路モジュールの製造方法
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
US7238538B2 (en) * 2003-09-19 2007-07-03 Freitag Helmut E Chromatographic assay device and methods
US6977429B2 (en) * 2003-12-05 2005-12-20 Texas Instruments Incorporated Manufacturing system and apparatus for balanced product flow with application to low-stress underfilling of flip-chip electronic devices
US7298235B2 (en) * 2004-01-13 2007-11-20 Raytheon Company Circuit board assembly and method of attaching a chip to a circuit board with a fillet bond not covering RF traces
JP3981089B2 (ja) 2004-02-18 2007-09-26 株式会社東芝 半導体装置とその製造方法
TWI237370B (en) * 2004-07-30 2005-08-01 Advanced Semiconductor Eng Chip package structure and process for fabricating the same
US7033864B2 (en) * 2004-09-03 2006-04-25 Texas Instruments Incorporated Grooved substrates for uniform underfilling solder ball assembled electronic devices
DE102006001600B3 (de) 2006-01-11 2007-08-02 Infineon Technologies Ag Halbleiterbauelement mit Flipchipkontakten und Verfahren zur Herstellung desselben
US7585693B2 (en) * 2006-03-31 2009-09-08 Intel Corporation Method of forming a microelectronic package using control of die and substrate differential expansions and microelectronic package formed according to the method
US7790509B2 (en) * 2008-06-27 2010-09-07 Texas Instruments Incorporated Method for fine-pitch, low stress flip-chip interconnect
DE102010003562B4 (de) * 2010-03-31 2021-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren und Wiederaufschmelzsystem zum Verbinden eines Halbleiterchips mit einem Gehäusesubstrat
DE102011079835B4 (de) 2011-07-26 2018-03-22 Globalfoundries Inc. Verfahren zur Verringerung der mechanischen Verspannung in komplexen Halbleiterbauelementen während des Chip-Substrat-Verbindens mittels eines mehrstufigen Abkühlschemas
CN115081388B (zh) * 2022-06-01 2024-03-22 华南理工大学 一种电子元件发热强度分配优化方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58191441A (ja) * 1982-04-19 1983-11-08 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション ハンダ付けされた部品の応力軽減方法
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
US5656862A (en) * 1990-03-14 1997-08-12 International Business Machines Corporation Solder interconnection structure
US5121190A (en) * 1990-03-14 1992-06-09 International Business Machines Corp. Solder interconnection structure on organic substrates
US5371328A (en) * 1993-08-20 1994-12-06 International Business Machines Corporation Component rework
US5607773A (en) * 1994-12-20 1997-03-04 Texas Instruments Incorporated Method of forming a multilevel dielectric
US5659203A (en) * 1995-06-07 1997-08-19 International Business Machines Corporation Reworkable polymer chip encapsulant
US7041771B1 (en) * 1995-08-11 2006-05-09 Kac Holdings, Inc. Encapsulant with fluxing properties and method of use in flip-chip surface mount reflow soldering
US5821456A (en) * 1996-05-01 1998-10-13 Motorola, Inc. Microelectronic assembly including a decomposable encapsulant, and method for forming and reworking same
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US6190940B1 (en) * 1999-01-21 2001-02-20 Lucent Technologies Inc. Flip chip assembly of semiconductor IC chips

Also Published As

Publication number Publication date
EP0977253A2 (en) 2000-02-02
EP0977253B1 (en) 2008-08-13
KR100643105B1 (ko) 2006-11-13
DE69939298D1 (de) 2008-09-25
EP0977253A3 (en) 2001-01-17
TW415048B (en) 2000-12-11
US6228680B1 (en) 2001-05-08
KR19990087907A (ko) 1999-12-27

Similar Documents

Publication Publication Date Title
JPH11345836A (ja) アンダフィリングのフリップチップ電子デバイスの歪み低減方法及びその装置
JPH11345837A (ja) アンダフィリングのフリップチップ電子デバイスの歪み低減方法及びその装置
US6245583B1 (en) Low stress method and apparatus of underfilling flip-chip electronic devices
US6207475B1 (en) Method for dispensing underfill and devices formed
US6030854A (en) Method for producing a multilayer interconnection structure
US7413927B1 (en) Apparatus for forming a pre-applied underfill adhesive layer for semiconductor wafer level chip-scale packages
US7115444B2 (en) Semiconductor device with improved heat dissipation, and a method of making semiconductor device
US6794223B2 (en) Structure and process for reducing die corner and edge stresses in microelectronic packages
US7736950B2 (en) Flip chip interconnection
US20080003721A1 (en) Vibration-Assisted Method for Underfilling Flip-Chip Electronic Devices
EP1992016A2 (en) Flip-chip device having underfill in controlled gap
WO2007137073A2 (en) Semiconductor device assembly with gap underfill
US10700033B2 (en) Packaging device and method of making the same
US20060049522A1 (en) Grooved substrates for uniform underfilling solder ball assembled electronic devices
TWI427712B (zh) 半導體裝置中控制未填滿流的熱分析法
JP2007515064A (ja) フリップチップ電子デバイスの低応力アンダーフィルへの適用を備えた、バランスのとれた製造フローのための製造システム及び装置
CN1171296C (zh) 不满填充受控折叠芯片连接(c4)集成电路封装的生产流水线
CN102248240B (zh) 用加强冷却方法在晶粒-基板焊接过程降低精密半导体装置的金属堆栈中的机械应力
CN101390217A (zh) 在受控间隙中具有底填充的倒装芯片装置
Zhang et al. Novel filled no-flow underfill materials and process
Prabhakumar et al. Assembly and reliability of flip chips with a nano-filled wafer level underfill
Zhang et al. Double-layer no-flow underfill process for flip-chip applications
Zhang et al. A novel approach to incorporate silica filler into no-flow underfill

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060428

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060428

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20081210