JPH11345953A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11345953A JPH11345953A JP10149549A JP14954998A JPH11345953A JP H11345953 A JPH11345953 A JP H11345953A JP 10149549 A JP10149549 A JP 10149549A JP 14954998 A JP14954998 A JP 14954998A JP H11345953 A JPH11345953 A JP H11345953A
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- semiconductor integrated
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- G—PHYSICS
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- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- H03K19/01—Modifications for accelerating switching
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- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
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Abstract
(57)【要約】
【課題】 ユニットセル間の信号到達時間を調整するこ
とができる半導体集積回路装置を提供する。 【解決手段】 ＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタを含む基本回路が形成されてなるユニットセル
１２が、複数の積層された配線層が形成された半導体チ
ップのコア領域に行列状に形成されてなり、信号線に出
力される信号の立ち上がり時のレベルをプルアップする
プルアップ機能を有するプルアップ用ユニットセル２０
をコア領域の行方向及び列方向に所定間隔で配置する。
とができる半導体集積回路装置を提供する。 【解決手段】 ＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタを含む基本回路が形成されてなるユニットセル
１２が、複数の積層された配線層が形成された半導体チ
ップのコア領域に行列状に形成されてなり、信号線に出
力される信号の立ち上がり時のレベルをプルアップする
プルアップ機能を有するプルアップ用ユニットセル２０
をコア領域の行方向及び列方向に所定間隔で配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、特に、基本回路が形成されたユニットセルを
半導体チップのコア領域に行列状に形成したＳＯＧ（Ｓ
ｅａ Ｏｆ Ｇａｔｅ）等の半導体集積回路装置に関す
る。
置に係り、特に、基本回路が形成されたユニットセルを
半導体チップのコア領域に行列状に形成したＳＯＧ（Ｓ
ｅａ Ｏｆ Ｇａｔｅ）等の半導体集積回路装置に関す
る。
【０００２】
【従来の技術】ＳＯＧ等の従来の半導体集積回路装置に
あっては、設計者が回路設計時にユニットセル間の信号
到達時間を制御するために、ユニットセル間に高駆動ド
ライバーを挿入することでユニットセル間の信号到達時
間を制御していたが、ハードウェア的には特に対策を講
じていなかった。
あっては、設計者が回路設計時にユニットセル間の信号
到達時間を制御するために、ユニットセル間に高駆動ド
ライバーを挿入することでユニットセル間の信号到達時
間を制御していたが、ハードウェア的には特に対策を講
じていなかった。
【０００３】
【発明が解決しようとする課題】しかしながら、近年の
半導体集積回路装置における半導体素子の微細化に伴
い、信号のパス遅延の占める割合が従来の半導体素子、
例えば、トランジスタ素子自体の信号の遅延時間からユ
ニットセル間の配線に起因する信号の遅延時間に比重が
増大しているため、ユニットセル間の信号到達時間を調
整するための対策を講じる必要が出てきた。
半導体集積回路装置における半導体素子の微細化に伴
い、信号のパス遅延の占める割合が従来の半導体素子、
例えば、トランジスタ素子自体の信号の遅延時間からユ
ニットセル間の配線に起因する信号の遅延時間に比重が
増大しているため、ユニットセル間の信号到達時間を調
整するための対策を講じる必要が出てきた。
【０００４】本発明はこのような事情に鑑みてなされた
ものであり、ユニットセル間の信号到達時間を調整する
ことができる半導体集積回路装置を提供することを目的
とする。
ものであり、ユニットセル間の信号到達時間を調整する
ことができる半導体集積回路装置を提供することを目的
とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタを含む基本回路が形成されてなる
ユニットセルが、複数の積層された配線層が形成された
半導体チップのコア領域に行列状に形成されてなる半導
体集積回路装置において、 信号線に出力される信号の
立ち上がり時のレベルをプルアップするプルアップ機能
を有するプルアップ用ユニットセルを前記コア領域の行
方向及び列方向に所定間隔で配置するように形成したこ
とを特徴とする。
に請求項１に記載の発明は、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタを含む基本回路が形成されてなる
ユニットセルが、複数の積層された配線層が形成された
半導体チップのコア領域に行列状に形成されてなる半導
体集積回路装置において、 信号線に出力される信号の
立ち上がり時のレベルをプルアップするプルアップ機能
を有するプルアップ用ユニットセルを前記コア領域の行
方向及び列方向に所定間隔で配置するように形成したこ
とを特徴とする。
【０００６】請求項１に記載の発明によれば、ＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタを含む基本回路
が形成されたユニットセルとは別に信号線に出力される
信号の立ち上がり時のレベルをプルアップするプルアッ
プ機能を有するプルアップ用ユニットセルを半導体チッ
プのコア領域の行方向及び列方向に所定間隔で配置する
ように形成したので、信号の立ち上がり特性を改善する
ことができ、それ故ユニットセル間における信号到達時
間の遅延を解消することができる。
トランジスタ及びＮＭＯＳトランジスタを含む基本回路
が形成されたユニットセルとは別に信号線に出力される
信号の立ち上がり時のレベルをプルアップするプルアッ
プ機能を有するプルアップ用ユニットセルを半導体チッ
プのコア領域の行方向及び列方向に所定間隔で配置する
ように形成したので、信号の立ち上がり特性を改善する
ことができ、それ故ユニットセル間における信号到達時
間の遅延を解消することができる。
【０００７】請求項２に記載の発明は、請求項１に記載
の半導体集積回路装置において、前記プルアップ用ユニ
ットセルはＣＭＯＳインバータと該ＣＭＯＳインバータ
の出力端に接続されるＰＭＯＳトランジスタとを有し、
前記ＣＭＯＳインバータを構成するＮＭＯＳトランジス
タが形成される素子領域のディメンションを他のＰＭＯ
Ｓトランジスタに比して大きくしたことを特徴とする。
の半導体集積回路装置において、前記プルアップ用ユニ
ットセルはＣＭＯＳインバータと該ＣＭＯＳインバータ
の出力端に接続されるＰＭＯＳトランジスタとを有し、
前記ＣＭＯＳインバータを構成するＮＭＯＳトランジス
タが形成される素子領域のディメンションを他のＰＭＯ
Ｓトランジスタに比して大きくしたことを特徴とする。
【０００８】請求項２に記載の発明によれば、プルアッ
プ用ユニットセルを構成するＣＭＯＳインバータのうち
のＮＭＯＳトランジスタが形成される素子領域のディメ
ンションを他のＰＭＯＳトランジスタに比して大きくし
たので、ＣＭＯＳインバータの出力端に接続されるＰＭ
ＯＳトランジスタの駆動能力が改善され、信号の立ち上
がり特性がより一層、改善される。
プ用ユニットセルを構成するＣＭＯＳインバータのうち
のＮＭＯＳトランジスタが形成される素子領域のディメ
ンションを他のＰＭＯＳトランジスタに比して大きくし
たので、ＣＭＯＳインバータの出力端に接続されるＰＭ
ＯＳトランジスタの駆動能力が改善され、信号の立ち上
がり特性がより一層、改善される。
【０００９】請求項３に記載の発明は、請求項１に記載
の半導体集積回路装置において、前記プルアップ用ユニ
ットセルはＣＭＯＳインバータと該ＣＭＯＳインバータ
の出力端に接続されるＰＭＯＳトランジスタとを有し、
前記ＣＭＯＳインバータの出力端に接続されたＰＭＯＳ
トランジスタが形成される素子領域のディメンション
を、該ＰＭＯＳトランジスタの前段の前記ＣＭＯＳイン
バータを構成するＮＭＯＳトランジスタが形成される素
子領域のディメンションより大きくしたことを特徴とす
る。
の半導体集積回路装置において、前記プルアップ用ユニ
ットセルはＣＭＯＳインバータと該ＣＭＯＳインバータ
の出力端に接続されるＰＭＯＳトランジスタとを有し、
前記ＣＭＯＳインバータの出力端に接続されたＰＭＯＳ
トランジスタが形成される素子領域のディメンション
を、該ＰＭＯＳトランジスタの前段の前記ＣＭＯＳイン
バータを構成するＮＭＯＳトランジスタが形成される素
子領域のディメンションより大きくしたことを特徴とす
る。
【００１０】請求項３に記載の発明によれば、プルアッ
プ用ユニットセルを構成するＣＭＯＳインバータの出力
端に接続されたプルアップ機能を有するＰＭＯＳトラン
ジスタが形成される素子領域のディメンションを、該Ｐ
ＭＯＳトランジスタの前段の前記ＣＭＯＳインバータを
構成するＮＭＯＳトランジスタが形成される素子領域の
ディメンションより大きくしたので、ＣＭＯＳインバー
タの出力端に接続されるＰＭＯＳトランジスタの駆動能
力が改善され、信号の立ち上がり特性がより一層、改善
される。
プ用ユニットセルを構成するＣＭＯＳインバータの出力
端に接続されたプルアップ機能を有するＰＭＯＳトラン
ジスタが形成される素子領域のディメンションを、該Ｐ
ＭＯＳトランジスタの前段の前記ＣＭＯＳインバータを
構成するＮＭＯＳトランジスタが形成される素子領域の
ディメンションより大きくしたので、ＣＭＯＳインバー
タの出力端に接続されるＰＭＯＳトランジスタの駆動能
力が改善され、信号の立ち上がり特性がより一層、改善
される。
【００１１】請求項４に記載の発明は、請求項１乃至３
のいずれかに記載の半導体集積回路装置において、前記
プルアップ用ユニットセルの上層の配線層の一部を前記
コア領域の下層の配線層を使用して形成したことを特徴
とする。
のいずれかに記載の半導体集積回路装置において、前記
プルアップ用ユニットセルの上層の配線層の一部を前記
コア領域の下層の配線層を使用して形成したことを特徴
とする。
【００１２】請求項４に記載の発明によれば、プルアッ
プ用ユニットセルの上層の配線層の一部を複数の積層さ
れた配線層が形成された半導体チップの記コア領域の下
層の配線層を使用して形成したので、半導体チップの上
層の配線層の使用効率の向上が図れる。
プ用ユニットセルの上層の配線層の一部を複数の積層さ
れた配線層が形成された半導体チップの記コア領域の下
層の配線層を使用して形成したので、半導体チップの上
層の配線層の使用効率の向上が図れる。
【００１３】請求項５に記載の発明は、請求項１乃至４
のいずれかに記載の半導体集積回路装置において、クロ
ック信号線が前記プルアップ用ユニットセルの上部を通
過する箇所毎に前記クロック信号線と前記プルアップ用
ユニットセルの入出力端とを接続したことを特徴とす
る。
のいずれかに記載の半導体集積回路装置において、クロ
ック信号線が前記プルアップ用ユニットセルの上部を通
過する箇所毎に前記クロック信号線と前記プルアップ用
ユニットセルの入出力端とを接続したことを特徴とす
る。
【００１４】請求項５に記載の発明によれば、クロック
信号線がプルアップ用ユニットセルの上部を通過する箇
所毎にクロック信号線とプルアップ用ユニットセルの入
出力端とを接続したので、クロック信号の立ち上がり特
性を改善することができ、タイミングの誤動作を防止す
ることができる。
信号線がプルアップ用ユニットセルの上部を通過する箇
所毎にクロック信号線とプルアップ用ユニットセルの入
出力端とを接続したので、クロック信号の立ち上がり特
性を改善することができ、タイミングの誤動作を防止す
ることができる。
【００１５】請求項６に記載の発明は、ＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタを含む基本回路が形成
されてなるユニットセルが半導体チップのコア領域に行
列状に形成されてなる半導体集積回路装置において、信
号線に出力された信号の立ち上がり時のレベルをプルア
ップし、かつ立ち下がり時のレベルをプルダウンするプ
ルアップ／プルダウン機能を有するプルアップ／プルダ
ウン用ユニットセルを前記コア領域の行方向及び列方向
に所定間隔で配置するように形成したことを特徴とす
る。
ジスタ及びＮＭＯＳトランジスタを含む基本回路が形成
されてなるユニットセルが半導体チップのコア領域に行
列状に形成されてなる半導体集積回路装置において、信
号線に出力された信号の立ち上がり時のレベルをプルア
ップし、かつ立ち下がり時のレベルをプルダウンするプ
ルアップ／プルダウン機能を有するプルアップ／プルダ
ウン用ユニットセルを前記コア領域の行方向及び列方向
に所定間隔で配置するように形成したことを特徴とす
る。
【００１６】請求項７に記載の発明は、請求項６に記載
の半導体集積回路装置において、前記プルアップ／プル
ダウン用ユニットセルは、２段のＣＭＯＳインバータが
縦続接続されるように形成されていることを特徴とす
る。
の半導体集積回路装置において、前記プルアップ／プル
ダウン用ユニットセルは、２段のＣＭＯＳインバータが
縦続接続されるように形成されていることを特徴とす
る。
【００１７】請求項６、７に記載の発明によれば、ＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタを含む基本
回路が形成されたユニットセルとは別に信号線に出力さ
れる信号の立ち上がり時のレベルをプルアップし、かつ
立ち下がり時のレベルをプルダウンするプルアップ／プ
ルダウン機能を有するプルアップ／プルダウン用ユニッ
トセルを前記コア領域の行方向及び列方向に所定間隔で
配置するように形成したので、信号の立ち上がり及び立
ち下がり特性を改善することができ、それ故ユニットセ
ル間における信号到達時間の遅延を解消することができ
る。
ＯＳトランジスタ及びＮＭＯＳトランジスタを含む基本
回路が形成されたユニットセルとは別に信号線に出力さ
れる信号の立ち上がり時のレベルをプルアップし、かつ
立ち下がり時のレベルをプルダウンするプルアップ／プ
ルダウン機能を有するプルアップ／プルダウン用ユニッ
トセルを前記コア領域の行方向及び列方向に所定間隔で
配置するように形成したので、信号の立ち上がり及び立
ち下がり特性を改善することができ、それ故ユニットセ
ル間における信号到達時間の遅延を解消することができ
る。
【００１８】請求項８に記載の発明は、請求項６または
７のいずれかに記載の半導体集積回路装置において、デ
ータ信号線が前記プルアップ／プルダウン用ユニットセ
ルの上部を通過する箇所毎に前記データ信号線と前記プ
ルアップ／プルダウン用ユニットセルの入出力端とを接
続したことを特徴とする。
７のいずれかに記載の半導体集積回路装置において、デ
ータ信号線が前記プルアップ／プルダウン用ユニットセ
ルの上部を通過する箇所毎に前記データ信号線と前記プ
ルアップ／プルダウン用ユニットセルの入出力端とを接
続したことを特徴とする。
【００１９】請求項８に記載の発明によれば、データ信
号線が前記プルアップ／プルダウン用ユニットセルの上
部を通過する箇所毎に前記データ信号線と前記プルアッ
プ／プルダウン用ユニットセルの入出力端とを接続した
ので、データ線に出力される信号の立ち上がり及び立ち
下がり特性が改善され、タイミングの誤動作を防止する
ことができる。
号線が前記プルアップ／プルダウン用ユニットセルの上
部を通過する箇所毎に前記データ信号線と前記プルアッ
プ／プルダウン用ユニットセルの入出力端とを接続した
ので、データ線に出力される信号の立ち上がり及び立ち
下がり特性が改善され、タイミングの誤動作を防止する
ことができる。
【００２０】請求項９に記載の発明は、請求項６乃至８
のいずれかに記載の半導体集積回路装置において、前記
プルアップ／プルダウン用ユニットセルの上層の配線層
の一部を前記コア領域の下層の配線層を使用して形成し
たことを特徴とする。
のいずれかに記載の半導体集積回路装置において、前記
プルアップ／プルダウン用ユニットセルの上層の配線層
の一部を前記コア領域の下層の配線層を使用して形成し
たことを特徴とする。
【００２１】請求項９に記載の発明によれば、プルアッ
プ／プルダウン用ユニットセルの上層の配線層の一部を
半導体チップのコア領域の下層の配線層を使用して形成
したので、半導体チップの上層の配線層の使用効率の向
上が図れる。
プ／プルダウン用ユニットセルの上層の配線層の一部を
半導体チップのコア領域の下層の配線層を使用して形成
したので、半導体チップの上層の配線層の使用効率の向
上が図れる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本発明の第１の実施の形態
に係る半導体集積回路装置の要部の構成を図１及び図２
に示す。図１において、本発明の第１の実施の形態に係
る半導体集積回路装置を構成する半導体チップ１０は、
基本回路が形成されたユニットセルが行列状に形成され
たコア領域１０Ａと、コア領域１０Ａの周囲に形成さ
れ、Ｉ／Ｏ（入出力）セルが配置されたＩ／Ｏ領域１０
Ｂとを有している。コア領域１０Ａは、図２に示すよう
に基本回路が形成された通常のユニットセルの他に行方
向及び列方向に所定間隔でプルアップ用ユニットセル２
０1 , ２０2 ，２０3 ，２０i ，２０i+1 ，２０i+ 2 ，
２０j ，２０j+1 ，２０j+2 ，…が形成されている。
を参照して詳細に説明する。本発明の第１の実施の形態
に係る半導体集積回路装置の要部の構成を図１及び図２
に示す。図１において、本発明の第１の実施の形態に係
る半導体集積回路装置を構成する半導体チップ１０は、
基本回路が形成されたユニットセルが行列状に形成され
たコア領域１０Ａと、コア領域１０Ａの周囲に形成さ
れ、Ｉ／Ｏ（入出力）セルが配置されたＩ／Ｏ領域１０
Ｂとを有している。コア領域１０Ａは、図２に示すよう
に基本回路が形成された通常のユニットセルの他に行方
向及び列方向に所定間隔でプルアップ用ユニットセル２
０1 , ２０2 ，２０3 ，２０i ，２０i+1 ，２０i+ 2 ，
２０j ，２０j+1 ，２０j+2 ，…が形成されている。
【００２３】図３は図２におけるコア領域１０Ａの行方
向の１行の一部について拡大して示した図である。図３
に示すようにコア領域１０Ａの行方向にユニットセル１
２1〜１２n が敷き詰められ、その行方向に信号線（図
示せず）に出力された信号の立ち上がり時のレベルをプ
ルアップする機能を有するプルアップ用ユニットセル２
０1 がユニットセル１２n に隣接して形成されている。
向の１行の一部について拡大して示した図である。図３
に示すようにコア領域１０Ａの行方向にユニットセル１
２1〜１２n が敷き詰められ、その行方向に信号線（図
示せず）に出力された信号の立ち上がり時のレベルをプ
ルアップする機能を有するプルアップ用ユニットセル２
０1 がユニットセル１２n に隣接して形成されている。
【００２４】ユニットセル１２1 〜１２n は各々同一の
構成であるので、ユニットセル１２ 1 について説明する
と、ユニットセル１２1 には、ＰＭＯＳトランジスタが
形成された素子領域であるＰアクティブ１４とＮＭＯＳ
トランジスタが形成される素子領域であるＮアクティブ
１６とが列方向に隣接して形成されており、Ｐアクティ
ブ１４とＮアクティブ１６の上面の列方向にゲート領域
となる一対のポリシリコン配線１８、１８が形成されて
いる。Ｐアクティブ１４とＮアクティブ１６において一
対のポリシリコン配線１８、１８を挟んでそれぞれ、両
側にＰ型拡散領域、Ｎ型拡散領域を形成することにより
Ｐアクティブ１４に一対のＰＭＯＳトランジスタが、ま
たＮアクティブ１６に一対のＮＭＯＳトランジスタが形
成されている。
構成であるので、ユニットセル１２ 1 について説明する
と、ユニットセル１２1 には、ＰＭＯＳトランジスタが
形成された素子領域であるＰアクティブ１４とＮＭＯＳ
トランジスタが形成される素子領域であるＮアクティブ
１６とが列方向に隣接して形成されており、Ｐアクティ
ブ１４とＮアクティブ１６の上面の列方向にゲート領域
となる一対のポリシリコン配線１８、１８が形成されて
いる。Ｐアクティブ１４とＮアクティブ１６において一
対のポリシリコン配線１８、１８を挟んでそれぞれ、両
側にＰ型拡散領域、Ｎ型拡散領域を形成することにより
Ｐアクティブ１４に一対のＰＭＯＳトランジスタが、ま
たＮアクティブ１６に一対のＮＭＯＳトランジスタが形
成されている。
【００２５】次にプルアップ用ユニットセル２０1 , ２
０2 ，２０3 ，２０i ，２０i+1 ，２０i+2 ，２０j ，
２０j+1 ，２０j+2 ，…は各々同一構成であるので、プ
ルアップ用ユニットセル２０1 について説明すると、プ
ルアップ用ユニットセル２０ 1 の回路構成の一例は図４
に示すようになる。同図において、プルアップ用ユニッ
トセル２０1 は、１ゲート（１ユニットセル）で構成さ
れ、ＰＭＯＳトランジスタＰ１と２つのＮＭＯＳトラン
ジスタＮ１，Ｎ２とからなるＣＭＯＳインバータと、こ
のＣＭＯＳインバータの出力端にゲートが接続されたＰ
ＭＯＳトランジスタＰ２とを有している。ＰＭＯＳトラ
ンジスタＰ１，Ｐ２のソースは電源ＶDDに接続され、Ｎ
ＭＯＳトランジスタＮ１，Ｎ２のソースは接地されてい
る。またＣＭＯＳインバータの入力端であるＰＭＯＳト
ランジスタＰ１のゲートとＮＭＯＳトランジスタＮ１の
ゲートとの接続点、並びにＰＭＯＳトランジスタＰ２の
ドレインはクロック信号線３０に接続されている。
０2 ，２０3 ，２０i ，２０i+1 ，２０i+2 ，２０j ，
２０j+1 ，２０j+2 ，…は各々同一構成であるので、プ
ルアップ用ユニットセル２０1 について説明すると、プ
ルアップ用ユニットセル２０ 1 の回路構成の一例は図４
に示すようになる。同図において、プルアップ用ユニッ
トセル２０1 は、１ゲート（１ユニットセル）で構成さ
れ、ＰＭＯＳトランジスタＰ１と２つのＮＭＯＳトラン
ジスタＮ１，Ｎ２とからなるＣＭＯＳインバータと、こ
のＣＭＯＳインバータの出力端にゲートが接続されたＰ
ＭＯＳトランジスタＰ２とを有している。ＰＭＯＳトラ
ンジスタＰ１，Ｐ２のソースは電源ＶDDに接続され、Ｎ
ＭＯＳトランジスタＮ１，Ｎ２のソースは接地されてい
る。またＣＭＯＳインバータの入力端であるＰＭＯＳト
ランジスタＰ１のゲートとＮＭＯＳトランジスタＮ１の
ゲートとの接続点、並びにＰＭＯＳトランジスタＰ２の
ドレインはクロック信号線３０に接続されている。
【００２６】このようにクロック信号線３０がプルアッ
プ用ユニットセル２０1 , ２０2 ，２０3 ，２０i ，２
０i+1 ，２０i+2 ，２０j ，２０j+1 ，２０j+2 ，…の
上部を通過する箇所（図４ではＡ点）毎にクロック信号
線３０とプルアップ用ユニットセル２０1 , ２０2 ，２
０3 ，２０i ，２０i+1 ，２０i+2 ，２０j ，２
０j+ 1 ，２０j+2 ，…の入出力端とが接続されている。
図４におけるＡ点はレイアウト例を示す図６、図７にお
いて符号Ａで示したコンタクト部分に相当する。ここで
プルアップ用ユニットセル２０1 , ２０2 ，２０3 ，２
０i ，２０i+1 ，２０ i+2 ，２０j ，２０j+1 ，２０
j+2 ，…上でＮＭＯＳトランジスタＮ１，Ｎ２が形成さ
れる素子領域のディメンションは他のＰＭＯＳトランジ
スタが形成される素子領域に比して大きくしてある。
プ用ユニットセル２０1 , ２０2 ，２０3 ，２０i ，２
０i+1 ，２０i+2 ，２０j ，２０j+1 ，２０j+2 ，…の
上部を通過する箇所（図４ではＡ点）毎にクロック信号
線３０とプルアップ用ユニットセル２０1 , ２０2 ，２
０3 ，２０i ，２０i+1 ，２０i+2 ，２０j ，２
０j+ 1 ，２０j+2 ，…の入出力端とが接続されている。
図４におけるＡ点はレイアウト例を示す図６、図７にお
いて符号Ａで示したコンタクト部分に相当する。ここで
プルアップ用ユニットセル２０1 , ２０2 ，２０3 ，２
０i ，２０i+1 ，２０ i+2 ，２０j ，２０j+1 ，２０
j+2 ，…上でＮＭＯＳトランジスタＮ１，Ｎ２が形成さ
れる素子領域のディメンションは他のＰＭＯＳトランジ
スタが形成される素子領域に比して大きくしてある。
【００２７】上記構成において、クロック信号線３０に
クロック信号が出力されると、クロック信号の立ち上が
り時にＣＭＯＳインバータを構成するＮＭＯＳトランジ
スタＮ１，Ｎ２は本実施の形態ではこれらが形成されて
いる素子領域のディメンションが他のＰＭＯＳトランジ
スタが形成される素子領域に比して大きくしてあるの
で、ＮＭＯＳトランジスタＮ１，Ｎ２が導通状態になる
までの時間が短縮され、それ故急速に導通状態となり、
このためにＣＭＯＳインバータの出力端に接続されたＰ
ＭＯＳトランジスタＰ２も急速に導通状態となる。この
結果、クロック信号線３０の電位、すなわちクロック信
号の立ち上がり時のレベルが電源電圧ＶDDまで急速にプ
ルアップされ、クロック信号の立ち上がり特性が従来に
比して改善される。
クロック信号が出力されると、クロック信号の立ち上が
り時にＣＭＯＳインバータを構成するＮＭＯＳトランジ
スタＮ１，Ｎ２は本実施の形態ではこれらが形成されて
いる素子領域のディメンションが他のＰＭＯＳトランジ
スタが形成される素子領域に比して大きくしてあるの
で、ＮＭＯＳトランジスタＮ１，Ｎ２が導通状態になる
までの時間が短縮され、それ故急速に導通状態となり、
このためにＣＭＯＳインバータの出力端に接続されたＰ
ＭＯＳトランジスタＰ２も急速に導通状態となる。この
結果、クロック信号線３０の電位、すなわちクロック信
号の立ち上がり時のレベルが電源電圧ＶDDまで急速にプ
ルアップされ、クロック信号の立ち上がり特性が従来に
比して改善される。
【００２８】次にプルアップ用ユニットセル２０1 , ２
０2 ，２０3 ，２０i ，２０i+1 ，２０i+2 ，２０j ，
２０j+1 ，２０j+2 ，…の回路構成の他の例について説
明する。プルアップ用ユニットセル２０1 , ２０2 ，２
０3 ，２０i ，２０i+1 ，２０i+2 ，２０j ，２
０j+1 ，２０j+2 ，…は各々同一構成であるので、プル
アップ用ユニットセル２０1 について説明すると、プル
アップ用ユニットセル２０1の回路構成の他の例は図５
に示すようになる。同図において、プルアップ用ユニッ
トセル２０1 は、１ゲート（１ユニットセル）で構成さ
れ、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタ
Ｎ３とからなるＣＭＯＳインバータと、このＣＭＯＳイ
ンバータの出力端にゲートが接続されたＰＭＯＳトラン
ジスタＰ４とを有している。ＰＭＯＳトランジスタＰ
３，Ｐ４のソースは電源ＶDDに接続され、ＮＭＯＳトラ
ンジスタＮ３のソースは接地されている。またＣＭＯＳ
インバータの入力端であるＰＭＯＳトランジスタＰ３の
ゲートとＮＭＯＳトランジスタＮ３のゲートとの接続
点、並びにＰＭＯＳトランジスタＰ４のドレインはクロ
ック信号線３０に接続されている。本例においても図４
の回路構成と同様に、クロック信号線３０がプルアップ
用ユニットセル２０1 , ２０2 ，２０3 ，２０i ，２０
i+1 ，２０i+2 ，２０j ，２０j+1 ，２０j+2 ，…の上
部を通過する箇所（図５ではＡ点）毎に、クロック信号
線３０とプルアップ用ユニットセル２０1 , ２０ 2 ，２
０3 ，２０i ，２０i+1 ，２０i+2 ，２０j ，２
０j+1 ，２０j+2 ，…の入出力端とが接続されている。
図５におけるＡ点はレイアウト例を示す図８において符
号Ａで示したコンタクト部分に相当する。ここでプルア
ップ用ユニットセル２０1 , ２０2 ，２０3 ，２０i ，
２０i+1 ，２０i+2 ，２０j ，２０j+1 ，２０j+2 ，…
上でＣＭＯＳインバータの出力端に接続されたＰＭＯＳ
トランジスタＰ４が形成される素子領域のディメンショ
ンを前段のＣＭＯＳインバータを構成するＮＭＯＳトラ
ンジスタＮ３の素子領域より大きくしてある。
０2 ，２０3 ，２０i ，２０i+1 ，２０i+2 ，２０j ，
２０j+1 ，２０j+2 ，…の回路構成の他の例について説
明する。プルアップ用ユニットセル２０1 , ２０2 ，２
０3 ，２０i ，２０i+1 ，２０i+2 ，２０j ，２
０j+1 ，２０j+2 ，…は各々同一構成であるので、プル
アップ用ユニットセル２０1 について説明すると、プル
アップ用ユニットセル２０1の回路構成の他の例は図５
に示すようになる。同図において、プルアップ用ユニッ
トセル２０1 は、１ゲート（１ユニットセル）で構成さ
れ、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタ
Ｎ３とからなるＣＭＯＳインバータと、このＣＭＯＳイ
ンバータの出力端にゲートが接続されたＰＭＯＳトラン
ジスタＰ４とを有している。ＰＭＯＳトランジスタＰ
３，Ｐ４のソースは電源ＶDDに接続され、ＮＭＯＳトラ
ンジスタＮ３のソースは接地されている。またＣＭＯＳ
インバータの入力端であるＰＭＯＳトランジスタＰ３の
ゲートとＮＭＯＳトランジスタＮ３のゲートとの接続
点、並びにＰＭＯＳトランジスタＰ４のドレインはクロ
ック信号線３０に接続されている。本例においても図４
の回路構成と同様に、クロック信号線３０がプルアップ
用ユニットセル２０1 , ２０2 ，２０3 ，２０i ，２０
i+1 ，２０i+2 ，２０j ，２０j+1 ，２０j+2 ，…の上
部を通過する箇所（図５ではＡ点）毎に、クロック信号
線３０とプルアップ用ユニットセル２０1 , ２０ 2 ，２
０3 ，２０i ，２０i+1 ，２０i+2 ，２０j ，２
０j+1 ，２０j+2 ，…の入出力端とが接続されている。
図５におけるＡ点はレイアウト例を示す図８において符
号Ａで示したコンタクト部分に相当する。ここでプルア
ップ用ユニットセル２０1 , ２０2 ，２０3 ，２０i ，
２０i+1 ，２０i+2 ，２０j ，２０j+1 ，２０j+2 ，…
上でＣＭＯＳインバータの出力端に接続されたＰＭＯＳ
トランジスタＰ４が形成される素子領域のディメンショ
ンを前段のＣＭＯＳインバータを構成するＮＭＯＳトラ
ンジスタＮ３の素子領域より大きくしてある。
【００２９】上記構成において、本実施の形態ではＰＭ
ＯＳトランジスタＰ４が形成される素子領域のディメン
ションを前段のＣＭＯＳインバータを構成するＮＭＯＳ
トランジスタＮ３の素子領域より大きくしてあるので、
クロック信号線３０にクロック信号が出力されると、ク
ロック信号の立ち上がり時にＣＭＯＳインバータの出力
によりＰＭＯＳトランジスタＰ４が急速に導通状態とな
り、クロック信号線３０の電位、すなわちクロック信号
の立ち上がり時のレベルが電源電圧ＶDDまで急速にプル
アップされ、クロック信号の立ち上がり特性が従来に比
して改善される。この状態を図１４に示す。図１４
（Ａ）において、正常なクロック信号の波形をＰ１，ク
ロック線３０に異なる大きさの負荷が接続された状態に
おけるクロック信号の波形をＰ２（小さい負荷），Ｐ３
（大きい負荷）とする。これらのクロック信号がプルア
ップ用ユニットセル２０を通過すると、図１４（Ｂ）に
示すように正常なクロック信号の波形Ｐ１はＰ１’とな
り、殆ど変化がないが、クロック信号線に負荷が接続さ
れたことに起因して立ち上がりが緩慢になったクロック
信号の波形Ｐ２，Ｐ３はプルアップされ、立ち上がり特
性が改善されてＰ２’，Ｐ３’となる。この場合にクロ
ック信号はプルアップにより時間Ｔｉだけ信号到達時間
の遅延が解消されることになる。クロック信号は通常、
立ち上がりのタイミング（ポジティブエッジ）を使用す
ることが多いので、この場合に立ち上がり特性のみを改
善できればよい。
ＯＳトランジスタＰ４が形成される素子領域のディメン
ションを前段のＣＭＯＳインバータを構成するＮＭＯＳ
トランジスタＮ３の素子領域より大きくしてあるので、
クロック信号線３０にクロック信号が出力されると、ク
ロック信号の立ち上がり時にＣＭＯＳインバータの出力
によりＰＭＯＳトランジスタＰ４が急速に導通状態とな
り、クロック信号線３０の電位、すなわちクロック信号
の立ち上がり時のレベルが電源電圧ＶDDまで急速にプル
アップされ、クロック信号の立ち上がり特性が従来に比
して改善される。この状態を図１４に示す。図１４
（Ａ）において、正常なクロック信号の波形をＰ１，ク
ロック線３０に異なる大きさの負荷が接続された状態に
おけるクロック信号の波形をＰ２（小さい負荷），Ｐ３
（大きい負荷）とする。これらのクロック信号がプルア
ップ用ユニットセル２０を通過すると、図１４（Ｂ）に
示すように正常なクロック信号の波形Ｐ１はＰ１’とな
り、殆ど変化がないが、クロック信号線に負荷が接続さ
れたことに起因して立ち上がりが緩慢になったクロック
信号の波形Ｐ２，Ｐ３はプルアップされ、立ち上がり特
性が改善されてＰ２’，Ｐ３’となる。この場合にクロ
ック信号はプルアップにより時間Ｔｉだけ信号到達時間
の遅延が解消されることになる。クロック信号は通常、
立ち上がりのタイミング（ポジティブエッジ）を使用す
ることが多いので、この場合に立ち上がり特性のみを改
善できればよい。
【００３０】図４に示した回路構成のプルアップ用ユニ
ットセル２０1 のレイアウト例を図６及び図７に、また
図５に示した回路構成のプルアップ用ユニットセル２０
1 のレイアウト例を図８にそれぞれ、示す。これらのプ
ルアップ用ユニットセル２０ 1 のレイアウト例について
説明する前にユニットセルの断面構造の一例について図
９に基づいて簡単に説明する。図９において、シリコン
基板５０の表層にはＮウェル５１が形成されている。更
にシリコン基板５０の表面付近にはＮ+ 型拡散層５２、
５４、６０と、Ｐ+ 型拡散層５６、５８、５９が形成さ
れている。Ｎ+型拡散層５２はＮＭＯＳトランジスタの
ソース領域であり、Ｐ+ 型拡散層５８はＰＭＯＳトラン
ジスタのソース領域である。Ｎ+ 型拡散層５４はＮＭＯ
Ｓトランジスタのドレイン領域であり、Ｐ+ 型拡散層５
６はＰＭＯＳトランジスタのドレイン領域である。Ｎ+
型拡散層５２、５４間、ならびにＰ+ 型拡散層５６、５
８間にはゲートを構成するポリシリコン配線６２、６２
が形成されている。Ｎ+ 型拡散層５２、Ｐ+ 型拡散層５
８、Ｎ+ 型拡散層６０は導電膜６４を介して上方に形成
された電源電圧ＶDDが供給される第１層メタル配線６６
に接続されている。
ットセル２０1 のレイアウト例を図６及び図７に、また
図５に示した回路構成のプルアップ用ユニットセル２０
1 のレイアウト例を図８にそれぞれ、示す。これらのプ
ルアップ用ユニットセル２０ 1 のレイアウト例について
説明する前にユニットセルの断面構造の一例について図
９に基づいて簡単に説明する。図９において、シリコン
基板５０の表層にはＮウェル５１が形成されている。更
にシリコン基板５０の表面付近にはＮ+ 型拡散層５２、
５４、６０と、Ｐ+ 型拡散層５６、５８、５９が形成さ
れている。Ｎ+型拡散層５２はＮＭＯＳトランジスタの
ソース領域であり、Ｐ+ 型拡散層５８はＰＭＯＳトラン
ジスタのソース領域である。Ｎ+ 型拡散層５４はＮＭＯ
Ｓトランジスタのドレイン領域であり、Ｐ+ 型拡散層５
６はＰＭＯＳトランジスタのドレイン領域である。Ｎ+
型拡散層５２、５４間、ならびにＰ+ 型拡散層５６、５
８間にはゲートを構成するポリシリコン配線６２、６２
が形成されている。Ｎ+ 型拡散層５２、Ｐ+ 型拡散層５
８、Ｎ+ 型拡散層６０は導電膜６４を介して上方に形成
された電源電圧ＶDDが供給される第１層メタル配線６６
に接続されている。
【００３１】またＰ+ 型拡散層５９は接地電位に設定さ
れる。更にシリコン基板５０上面と第１層メタル配線６
６との間には層間絶縁膜６８が形成されている。
れる。更にシリコン基板５０上面と第１層メタル配線６
６との間には層間絶縁膜６８が形成されている。
【００３２】また第１層メタル配線６６の上方には層間
絶縁膜７０を介して第２層メタル配線７２が形成されて
いる。第１層メタル配線６６と第２層メタル配線７２と
の間には第１スルーホール７４が形成されている。
絶縁膜７０を介して第２層メタル配線７２が形成されて
いる。第１層メタル配線６６と第２層メタル配線７２と
の間には第１スルーホール７４が形成されている。
【００３３】図１０にプルアップ用ユニットセル及びプ
ルアップ／プルダウン用ユニットセルのレイアウト例を
図示するのに使用した記号とその意味との対応関係につ
いて示す。 次に図４に示した回路構成のプルアップ用
ユニットセル２０1 のレイアウト例である図６及び図７
について説明する。
ルアップ／プルダウン用ユニットセルのレイアウト例を
図示するのに使用した記号とその意味との対応関係につ
いて示す。 次に図４に示した回路構成のプルアップ用
ユニットセル２０1 のレイアウト例である図６及び図７
について説明する。
【００３４】図６（Ａ）は従来のユニットセルに第１層
メタル配線を使用して図４に示したプルアップ用ユニッ
トセル２０1 を構成したものである。図６（Ｂ）は従来
のユニットセル２０Ａ１のレイアウト図であり、同図に
おいて、シリコン基板上に形成されたＮウェル１００に
はＰＭＯＳトランジスタＰ１，Ｐ２のソース、ドレイン
となるＰ型拡散層が形成された素子領域であるＰアクテ
ィブ１０２、電源電圧が供給されるＮ型拡散層が形成さ
れたＮアクティブ１０３が設けられている。Ｐアクティ
ブ１０２上には一対のポリシリコン配線１０８、１０８
が形成されており、一対のポリシリコン配線１０８、１
０８をそれぞれ、ゲートとして一対のＰＭＯＳトランジ
スタＰ１，Ｐ２が形成されている。
メタル配線を使用して図４に示したプルアップ用ユニッ
トセル２０1 を構成したものである。図６（Ｂ）は従来
のユニットセル２０Ａ１のレイアウト図であり、同図に
おいて、シリコン基板上に形成されたＮウェル１００に
はＰＭＯＳトランジスタＰ１，Ｐ２のソース、ドレイン
となるＰ型拡散層が形成された素子領域であるＰアクテ
ィブ１０２、電源電圧が供給されるＮ型拡散層が形成さ
れたＮアクティブ１０３が設けられている。Ｐアクティ
ブ１０２上には一対のポリシリコン配線１０８、１０８
が形成されており、一対のポリシリコン配線１０８、１
０８をそれぞれ、ゲートとして一対のＰＭＯＳトランジ
スタＰ１，Ｐ２が形成されている。
【００３５】またシリコン基板上にはＮＭＯＳトランジ
スタＮ１，Ｎ２のソース、ドレインとなるＮ型拡散層が
形成された素子領域であるＮアクティブ１０４、接地電
位が供給されるＰ型拡散層が形成されたＰアクティブ１
０６が設けられている。Ｎアクティブ１０４上には一対
のポリシリコン配線１０９、１０９が形成されており、
一対のポリシリコン配線１０９、１０９をそれぞれ、ゲ
ートとして一対のＮＭＯＳトランジスタＮ１，Ｎ２が形
成されている。
スタＮ１，Ｎ２のソース、ドレインとなるＮ型拡散層が
形成された素子領域であるＮアクティブ１０４、接地電
位が供給されるＰ型拡散層が形成されたＰアクティブ１
０６が設けられている。Ｎアクティブ１０４上には一対
のポリシリコン配線１０９、１０９が形成されており、
一対のポリシリコン配線１０９、１０９をそれぞれ、ゲ
ートとして一対のＮＭＯＳトランジスタＮ１，Ｎ２が形
成されている。
【００３６】このように構成された従来のユニットセル
２０Ａ１に図６（Ｃ）に示す第１層メタル配線による配
線パターン２０Ａ２を施すことにより図６（Ａ）に示す
レイアウト図が得られる。ここで図６（Ａ）においてＰ
ＭＯＳトランジスタＰ１のソース、ドレイン、ゲートに
それぞれ、接続されたコンタクトをＰ１（Ｓ），Ｐ１
（Ｄ），Ｐ１（Ｇ），ＰＭＯＳトランジスタＰ２のソー
ス、ドレイン、ゲートにそれぞれ、接続されたコンタク
トをＰ２（Ｓ），Ｐ２（Ｄ），Ｐ２（Ｇ），ＮＭＯＳト
ランジスタＮ１のソース、ドレイン、ゲートにそれぞ
れ、接続されたコンタクトをＮ１（Ｓ），Ｎ１（Ｄ），
Ｎ１（Ｇ），ＮＭＯＳトランジスタＮ２のソース、ドレ
イン、ゲートにそれぞれ、接続されたコンタクトをＮ２
（Ｓ），Ｎ２（Ｄ），Ｎ２（Ｇ）として示す。
２０Ａ１に図６（Ｃ）に示す第１層メタル配線による配
線パターン２０Ａ２を施すことにより図６（Ａ）に示す
レイアウト図が得られる。ここで図６（Ａ）においてＰ
ＭＯＳトランジスタＰ１のソース、ドレイン、ゲートに
それぞれ、接続されたコンタクトをＰ１（Ｓ），Ｐ１
（Ｄ），Ｐ１（Ｇ），ＰＭＯＳトランジスタＰ２のソー
ス、ドレイン、ゲートにそれぞれ、接続されたコンタク
トをＰ２（Ｓ），Ｐ２（Ｄ），Ｐ２（Ｇ），ＮＭＯＳト
ランジスタＮ１のソース、ドレイン、ゲートにそれぞ
れ、接続されたコンタクトをＮ１（Ｓ），Ｎ１（Ｄ），
Ｎ１（Ｇ），ＮＭＯＳトランジスタＮ２のソース、ドレ
イン、ゲートにそれぞれ、接続されたコンタクトをＮ２
（Ｓ），Ｎ２（Ｄ），Ｎ２（Ｇ）として示す。
【００３７】図６（Ｃ）において図１０に示したように
斜線部は第１層メタル配線を示しており、このうち第１
層メタル配線１１０は電源（ＶDD）ラインであり、第１
層メタル配線１１２は接地（ＧＮＤ）ラインである。
斜線部は第１層メタル配線を示しており、このうち第１
層メタル配線１１０は電源（ＶDD）ラインであり、第１
層メタル配線１１２は接地（ＧＮＤ）ラインである。
【００３８】次に図４に示した第１の実施の形態に係る
プルアップ用ユニットセル２０1 の他のレイアウト例で
ある図７について説明する。図７（Ａ）は従来のユニッ
トセルに下層の配線層であるポリシリコン配線とその上
層の配線層である第１層メタル配線を使用して図４に示
したプルアップ用ユニットセル２０1 を構成したもので
ある。図７（Ｂ）は従来のユニットセル２０Ａ１におい
て図６のレイアウト例の第１層配線による配線の一部を
ポリシリコン配線で形成するようにポリシリコン配線の
配線パターンを変更したユニットセル２０Ｂ１である。
具体的には例えば、図６のレイアウト例ではＮＭＯＳト
ランジスタＮ１，Ｎ２のゲートを共通接続し、かつＰＭ
ＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタ
Ｐ２のドレインとを接続するための配線、ＰＭＯＳトラ
ンジスタＰ２のゲートとＰＭＯＳトランジスタＰ１のド
レインとを接続する配線は第１層メタル配線により行う
ようにレイアウトされているが、図７（Ｂ）のユニット
セルでは、これらの配線をポリシリコン配線で形成する
ようにレイアウトされている。図７（Ｂ）のユニットセ
ルに図７（Ｃ）に示す第１層メタル配線による配線パタ
ーン２０Ｂ２を施すことにより図７（Ａ）に示すレイア
ウト図が得られる。尚、図７（Ａ）において、ＰＭＯＳ
トランジスタＰ１のソース、ドレイン、ゲートにそれぞ
れ、接続されたコンタクトをＰ１（Ｓ），Ｐ１（Ｄ），
Ｐ１（Ｇ），ＰＭＯＳトランジスタＰ２のソース、ドレ
イン、ゲートにそれぞれ、接続されたコンタクトをＰ２
（Ｓ），Ｐ２（Ｄ），Ｐ２（Ｇ），ＮＭＯＳトランジス
タＮ１のソース、ドレイン、ゲートにそれぞれ、接続さ
れたコンタクトをＮ１（Ｓ），Ｎ１（Ｄ），Ｎ１
（Ｇ），ＮＭＯＳトランジスタＮ２のソース、ドレイ
ン、ゲートにそれぞれ、接続されたコンタクトをＮ２
（Ｓ），Ｎ２（Ｄ），Ｎ２（Ｇ）として示す。
プルアップ用ユニットセル２０1 の他のレイアウト例で
ある図７について説明する。図７（Ａ）は従来のユニッ
トセルに下層の配線層であるポリシリコン配線とその上
層の配線層である第１層メタル配線を使用して図４に示
したプルアップ用ユニットセル２０1 を構成したもので
ある。図７（Ｂ）は従来のユニットセル２０Ａ１におい
て図６のレイアウト例の第１層配線による配線の一部を
ポリシリコン配線で形成するようにポリシリコン配線の
配線パターンを変更したユニットセル２０Ｂ１である。
具体的には例えば、図６のレイアウト例ではＮＭＯＳト
ランジスタＮ１，Ｎ２のゲートを共通接続し、かつＰＭ
ＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタ
Ｐ２のドレインとを接続するための配線、ＰＭＯＳトラ
ンジスタＰ２のゲートとＰＭＯＳトランジスタＰ１のド
レインとを接続する配線は第１層メタル配線により行う
ようにレイアウトされているが、図７（Ｂ）のユニット
セルでは、これらの配線をポリシリコン配線で形成する
ようにレイアウトされている。図７（Ｂ）のユニットセ
ルに図７（Ｃ）に示す第１層メタル配線による配線パタ
ーン２０Ｂ２を施すことにより図７（Ａ）に示すレイア
ウト図が得られる。尚、図７（Ａ）において、ＰＭＯＳ
トランジスタＰ１のソース、ドレイン、ゲートにそれぞ
れ、接続されたコンタクトをＰ１（Ｓ），Ｐ１（Ｄ），
Ｐ１（Ｇ），ＰＭＯＳトランジスタＰ２のソース、ドレ
イン、ゲートにそれぞれ、接続されたコンタクトをＰ２
（Ｓ），Ｐ２（Ｄ），Ｐ２（Ｇ），ＮＭＯＳトランジス
タＮ１のソース、ドレイン、ゲートにそれぞれ、接続さ
れたコンタクトをＮ１（Ｓ），Ｎ１（Ｄ），Ｎ１
（Ｇ），ＮＭＯＳトランジスタＮ２のソース、ドレイ
ン、ゲートにそれぞれ、接続されたコンタクトをＮ２
（Ｓ），Ｎ２（Ｄ），Ｎ２（Ｇ）として示す。
【００３９】このレイアウト例では図６（Ａ）のレイア
ウト例に比して、上層の配線層の配線パターンの１部を
下層の配線層であるポリシリコン配線を使用するように
したので、上層のメタル配線層の使用効率の向上が図れ
る。
ウト例に比して、上層の配線層の配線パターンの１部を
下層の配線層であるポリシリコン配線を使用するように
したので、上層のメタル配線層の使用効率の向上が図れ
る。
【００４０】次に第１の実施の形態に係る図５に示した
プルアップ用ユニットセル２０1 のレイアウト例につい
て図８を参照して説明する。本実施の形態に係るレイア
ウト例である、図８（Ａ）は、従来のユニットセルにお
いてＣＭＯＳインバータを構成するＮＭＯＳトランジス
タを１つ減らし、その領域を利用してＣＭＯＳインバー
タの次段に接続されるプルアップ用のＰＭＯＳトランジ
スタＰ４の駆動能力を向上させるようにＰＭＯＳトラン
ジスタＰ４の素子領域のディメンションをＣＭＯＳイン
バータのＮＭＯＳトランジスタＮ３が形成される素子領
域より大きくしたレイアウト例を示している。
プルアップ用ユニットセル２０1 のレイアウト例につい
て図８を参照して説明する。本実施の形態に係るレイア
ウト例である、図８（Ａ）は、従来のユニットセルにお
いてＣＭＯＳインバータを構成するＮＭＯＳトランジス
タを１つ減らし、その領域を利用してＣＭＯＳインバー
タの次段に接続されるプルアップ用のＰＭＯＳトランジ
スタＰ４の駆動能力を向上させるようにＰＭＯＳトラン
ジスタＰ４の素子領域のディメンションをＣＭＯＳイン
バータのＮＭＯＳトランジスタＮ３が形成される素子領
域より大きくしたレイアウト例を示している。
【００４１】図８（Ｂ）は図７（Ｂ）に示したユニット
セル２０Ｂ１におけるＮＭＯＳトランジスタが形成され
るＮアクティブ１０４をＮＭＯＳトランジスタを１つ減
らすように縮小してＮアクティブ１２４とし、更にＰＭ
ＯＳトランジスタが形成されるＰアクティブ１０２を、
ＣＭＯＳインバータの出力端に接続されるプルアップ用
のＰＭＯＳトランジスタＰ４が形成される領域のディメ
ンションを大きくするように拡張してＰアクティブ１２
２とし、更に図４から図５への回路変更に伴い、ポリシ
リコン配線の配線パターンを変更したユニットセル２０
Ｃ１を示している。図８（Ｂ）において破線で示した領
域１２２Ｐはプルアップ用のＰＭＯＳトランジスタＰ４
が形成される領域を示している。１２０はＮウェルであ
る。図８（Ｂ）に示すユニットセル２０１Ｃに図８
（Ｃ）に示す第１層メタル配線による配線パターン２０
Ｃ２を施すことにより図８（Ａ）に示すレイアウト図が
得られる。ここで図８（Ａ）において、ＰＭＯＳトラン
ジスタＰ３のソース、ドレイン、ゲートにそれぞれ、接
続されたコンタクトをＰ３（Ｓ），Ｐ３（Ｄ），Ｐ３
（Ｇ），ＰＭＯＳトランジスタＰ４のソース、ドレイ
ン、ゲートにそれぞれ、接続されたコンタクトをＰ４
（Ｓ），Ｐ４（Ｄ），Ｐ４（Ｇ），ＮＭＯＳトランジス
タＮ３のソース、ドレイン、ゲートにそれぞれ、接続さ
れたコンタクトをＮ３（Ｓ），Ｎ３（Ｄ），Ｎ３（Ｇ）
として示す。
セル２０Ｂ１におけるＮＭＯＳトランジスタが形成され
るＮアクティブ１０４をＮＭＯＳトランジスタを１つ減
らすように縮小してＮアクティブ１２４とし、更にＰＭ
ＯＳトランジスタが形成されるＰアクティブ１０２を、
ＣＭＯＳインバータの出力端に接続されるプルアップ用
のＰＭＯＳトランジスタＰ４が形成される領域のディメ
ンションを大きくするように拡張してＰアクティブ１２
２とし、更に図４から図５への回路変更に伴い、ポリシ
リコン配線の配線パターンを変更したユニットセル２０
Ｃ１を示している。図８（Ｂ）において破線で示した領
域１２２Ｐはプルアップ用のＰＭＯＳトランジスタＰ４
が形成される領域を示している。１２０はＮウェルであ
る。図８（Ｂ）に示すユニットセル２０１Ｃに図８
（Ｃ）に示す第１層メタル配線による配線パターン２０
Ｃ２を施すことにより図８（Ａ）に示すレイアウト図が
得られる。ここで図８（Ａ）において、ＰＭＯＳトラン
ジスタＰ３のソース、ドレイン、ゲートにそれぞれ、接
続されたコンタクトをＰ３（Ｓ），Ｐ３（Ｄ），Ｐ３
（Ｇ），ＰＭＯＳトランジスタＰ４のソース、ドレイ
ン、ゲートにそれぞれ、接続されたコンタクトをＰ４
（Ｓ），Ｐ４（Ｄ），Ｐ４（Ｇ），ＮＭＯＳトランジス
タＮ３のソース、ドレイン、ゲートにそれぞれ、接続さ
れたコンタクトをＮ３（Ｓ），Ｎ３（Ｄ），Ｎ３（Ｇ）
として示す。
【００４２】以上のように本発明の第１の実施の形態に
係る半導体集積回路装置によれば、信号の立ち上がり特
性を改善することができ、それ故ユニットセル間の信号
到達時間の遅延を解消することができる。
係る半導体集積回路装置によれば、信号の立ち上がり特
性を改善することができ、それ故ユニットセル間の信号
到達時間の遅延を解消することができる。
【００４３】本発明の第２の実施の形態に係る半導体集
積回路装置について図１０乃至図１２に基づいて説明す
る。本実施の形態に係る半導体集積回路装置が第１の実
施の形態に係る半導体集積回路装置と構成上、異なるの
はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含
む基本回路が形成されてなるユニットセルが半導体チッ
プのコア領域に行列状に形成された半導体集積回路装置
において、信号線に出力された信号の立ち上がり時のレ
ベルをプルアップし、かつ立ち下がり時のレベルをプル
ダウンするプルアップ／プルダウン機能を有するプルア
ップ／プルダウン用ユニットセルを前記コア領域の行方
向及び列方向に所定間隔で配置するように形成した点で
ある。
積回路装置について図１０乃至図１２に基づいて説明す
る。本実施の形態に係る半導体集積回路装置が第１の実
施の形態に係る半導体集積回路装置と構成上、異なるの
はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含
む基本回路が形成されてなるユニットセルが半導体チッ
プのコア領域に行列状に形成された半導体集積回路装置
において、信号線に出力された信号の立ち上がり時のレ
ベルをプルアップし、かつ立ち下がり時のレベルをプル
ダウンするプルアップ／プルダウン機能を有するプルア
ップ／プルダウン用ユニットセルを前記コア領域の行方
向及び列方向に所定間隔で配置するように形成した点で
ある。
【００４４】プルアップ／プルダウン用ユニットセルの
回路構成を図１０に示す。同図において、プルアップ／
プルダウン用ユニットセル８０は、１ゲート（１ユニッ
トセル）で構成され、ＰＭＯＳトランジスタＰ１０及び
ＮＭＯＳトランジスタＮ１０からなる第１のＣＭＯＳイ
ンバータ９０と、ＰＭＯＳトランジスタＰ１１及びＮＭ
ＯＳトランジスタＮ１１からなる第２のＣＭＯＳインバ
ータ９２とを有し、これら第１、第２のＣＭＯＳインバ
ータ９０、９２が縦続接続されている。第１のＣＭＯＳ
インバータ９０の入力端及び第２のＣＭＯＳインバータ
９２の出力端はデータ信号線４０に接続され、ＰＭＯＳ
トランジスタＰ１０，Ｐ１１のソースは電源ＶDDに接続
されると共に、ＮＭＯＳトランジスタＮ１０，Ｎ１１の
ソースは接地されている。このようにデータ信号線４０
がプルアップ／プルダウン用ユニットセル８０の上部を
通過する箇所（図１０ではＡ点）毎にデータ信号線４０
とプルアップ／プルダウン用ユニットセル８０の入出力
端とが接続されている。図１０におけるＡ点はレイアウ
ト例を示す図１１、１２において符号Ａで示したコンタ
クト部分に相当する。尚、データ信号線４０は、配線長
が長くなり易く、また第１層メタル配線にしか接続する
ことができないため最上層のメタル配線のみを使用す
る。
回路構成を図１０に示す。同図において、プルアップ／
プルダウン用ユニットセル８０は、１ゲート（１ユニッ
トセル）で構成され、ＰＭＯＳトランジスタＰ１０及び
ＮＭＯＳトランジスタＮ１０からなる第１のＣＭＯＳイ
ンバータ９０と、ＰＭＯＳトランジスタＰ１１及びＮＭ
ＯＳトランジスタＮ１１からなる第２のＣＭＯＳインバ
ータ９２とを有し、これら第１、第２のＣＭＯＳインバ
ータ９０、９２が縦続接続されている。第１のＣＭＯＳ
インバータ９０の入力端及び第２のＣＭＯＳインバータ
９２の出力端はデータ信号線４０に接続され、ＰＭＯＳ
トランジスタＰ１０，Ｐ１１のソースは電源ＶDDに接続
されると共に、ＮＭＯＳトランジスタＮ１０，Ｎ１１の
ソースは接地されている。このようにデータ信号線４０
がプルアップ／プルダウン用ユニットセル８０の上部を
通過する箇所（図１０ではＡ点）毎にデータ信号線４０
とプルアップ／プルダウン用ユニットセル８０の入出力
端とが接続されている。図１０におけるＡ点はレイアウ
ト例を示す図１１、１２において符号Ａで示したコンタ
クト部分に相当する。尚、データ信号線４０は、配線長
が長くなり易く、また第１層メタル配線にしか接続する
ことができないため最上層のメタル配線のみを使用す
る。
【００４５】上記構成において、データ信号線４０にデ
ータ信号が出力されると、データ信号の立ち上がり時に
ＰＭＯＳトランジスタＰ１０が非導通状態、ＮＭＯＳト
ランジスタＮ１０が導通状態になるので第１のＣＭＯＳ
インバータ９０の出力はハイレベルからローレベルに変
化し、この結果ＰＭＯＳトランジスタＰ１１が導通状
態、ＮＭＯＳトランジスタＮ１１が非導通状態になり、
データ信号線４０の電位、すなわちデータ信号の立ち上
がり時のレベルが電源電圧ＶDDまでプルアップされる。
ータ信号が出力されると、データ信号の立ち上がり時に
ＰＭＯＳトランジスタＰ１０が非導通状態、ＮＭＯＳト
ランジスタＮ１０が導通状態になるので第１のＣＭＯＳ
インバータ９０の出力はハイレベルからローレベルに変
化し、この結果ＰＭＯＳトランジスタＰ１１が導通状
態、ＮＭＯＳトランジスタＮ１１が非導通状態になり、
データ信号線４０の電位、すなわちデータ信号の立ち上
がり時のレベルが電源電圧ＶDDまでプルアップされる。
【００４６】またデータ信号の立ち下がり時にはＰＭＯ
ＳトランジスタＰ１０が導通状態、ＮＭＯＳトランジス
タＮ１０が非導通状態になるので第１のＣＭＯＳインバ
ータ９０の出力はローレベルからハイレベルに変化し、
この結果ＰＭＯＳトランジスタＰ１１が非導通状態、Ｎ
ＭＯＳトランジスタＮ１１が導通状態になり、データ信
号線４０の電位、すなわちデータ信号の立ち下がり時の
レベルが接地レベルまでプルダウンされる。
ＳトランジスタＰ１０が導通状態、ＮＭＯＳトランジス
タＮ１０が非導通状態になるので第１のＣＭＯＳインバ
ータ９０の出力はローレベルからハイレベルに変化し、
この結果ＰＭＯＳトランジスタＰ１１が非導通状態、Ｎ
ＭＯＳトランジスタＮ１１が導通状態になり、データ信
号線４０の電位、すなわちデータ信号の立ち下がり時の
レベルが接地レベルまでプルダウンされる。
【００４７】このデータ信号がプルアップ／プルダウン
用ユニットセル８０を通過することにより得られる効果
を図１５を参照して説明する。図１５（Ａ）において、
正常なデータ信号の波形をＰ１，データ信号線４０に異
なる大きさの負荷が接続された状態におけるデータ信号
の波形をＰ２（小さい負荷），Ｐ３（大きい負荷）とす
る。これらのデータ信号がプルアップ／プルダウン用ユ
ニットセル８０を通過すると、図１５（Ｂ）に示すよう
に正常なデータ信号の波形Ｐ１はＰ１’となり、殆ど変
化がないが、データ信号線４０に負荷が接続されたこと
に起因して立ち上がりが緩慢になったデータ信号の波形
Ｐ２，Ｐ３はプルアップされ、立ち上がりが急峻にな
り、また立ち下がり時にはプルダウンされることにより
急峻に立ち下がり、立ち上がり及び立ち下がり特性が改
善されてＰ２’，Ｐ３’となる。この場合にデータ信号
は信号到達時間がプルアップにより立ち上がり時に時間
Ｔｉだけ短縮され、またプルダウンにより立ち下がり時
には時間Ｔｊだけ短縮され、信号伝達時間の遅延が解消
されることになる。 データ信号は立ち上がり及び立ち
下がりのタイミングが正確であることが動作上、要求さ
れるが、このようにデータ信号線とプルアップ／プルダ
ウン用ユニットセル８０の入出力端を接続することによ
り、データ信号の立ち上がり及び立ち下がり特性が改善
されるので、データ信号のユニットセル間における到達
時間の遅延を解消することができる。
用ユニットセル８０を通過することにより得られる効果
を図１５を参照して説明する。図１５（Ａ）において、
正常なデータ信号の波形をＰ１，データ信号線４０に異
なる大きさの負荷が接続された状態におけるデータ信号
の波形をＰ２（小さい負荷），Ｐ３（大きい負荷）とす
る。これらのデータ信号がプルアップ／プルダウン用ユ
ニットセル８０を通過すると、図１５（Ｂ）に示すよう
に正常なデータ信号の波形Ｐ１はＰ１’となり、殆ど変
化がないが、データ信号線４０に負荷が接続されたこと
に起因して立ち上がりが緩慢になったデータ信号の波形
Ｐ２，Ｐ３はプルアップされ、立ち上がりが急峻にな
り、また立ち下がり時にはプルダウンされることにより
急峻に立ち下がり、立ち上がり及び立ち下がり特性が改
善されてＰ２’，Ｐ３’となる。この場合にデータ信号
は信号到達時間がプルアップにより立ち上がり時に時間
Ｔｉだけ短縮され、またプルダウンにより立ち下がり時
には時間Ｔｊだけ短縮され、信号伝達時間の遅延が解消
されることになる。 データ信号は立ち上がり及び立ち
下がりのタイミングが正確であることが動作上、要求さ
れるが、このようにデータ信号線とプルアップ／プルダ
ウン用ユニットセル８０の入出力端を接続することによ
り、データ信号の立ち上がり及び立ち下がり特性が改善
されるので、データ信号のユニットセル間における到達
時間の遅延を解消することができる。
【００４８】次に第２の実施の形態に係る図１１に示し
たプルアップ／プルダウン用ユニットセル８０のレイア
ウト例を図１２及び図１３に示す。図１２（Ａ）は従来
のユニットセルに第１層メタル配線及び第２層配線を使
用して図１１に示したプルアップ／プルダウン用ユニッ
トセル８０を構成したものである。図１２（Ｂ）は従来
のユニットセル８０Ａ１のレイアウト図であり、図６
（Ｂ）に示した従来のユニットセル２０Ａ１と同一であ
るので重複する説明は省略する。図１２（Ｂ）の従来の
ユニットセル８０Ａ１のパターンに図１２（Ｃ）に示す
第１層メタル配線を使用した配線パターン８０Ａ２を施
し、さらに図１２（Ｄ）に示す第１層メタル配線の上層
の第２層メタル配線２０４、２０６による配線パターン
８０Ａ３を施すことにより図１２（Ａ）に示すレイアウ
ト図が得られる。図１２（Ｃ）において第１層メタル配
線２００は電源（ＶDD）ラインであり、第１層メタル配
線２０２は接地（ＧＮＤ）ラインである。
たプルアップ／プルダウン用ユニットセル８０のレイア
ウト例を図１２及び図１３に示す。図１２（Ａ）は従来
のユニットセルに第１層メタル配線及び第２層配線を使
用して図１１に示したプルアップ／プルダウン用ユニッ
トセル８０を構成したものである。図１２（Ｂ）は従来
のユニットセル８０Ａ１のレイアウト図であり、図６
（Ｂ）に示した従来のユニットセル２０Ａ１と同一であ
るので重複する説明は省略する。図１２（Ｂ）の従来の
ユニットセル８０Ａ１のパターンに図１２（Ｃ）に示す
第１層メタル配線を使用した配線パターン８０Ａ２を施
し、さらに図１２（Ｄ）に示す第１層メタル配線の上層
の第２層メタル配線２０４、２０６による配線パターン
８０Ａ３を施すことにより図１２（Ａ）に示すレイアウ
ト図が得られる。図１２（Ｃ）において第１層メタル配
線２００は電源（ＶDD）ラインであり、第１層メタル配
線２０２は接地（ＧＮＤ）ラインである。
【００４９】また図１３（Ａ）は、従来のユニットセル
に下層の配線層であるポリシリコン配線層とその上層の
配線層である第１層メタル配線を使用して図１１に示し
たプルアップ／プルダウン用ユニットセル８０を構成し
たものである。
に下層の配線層であるポリシリコン配線層とその上層の
配線層である第１層メタル配線を使用して図１１に示し
たプルアップ／プルダウン用ユニットセル８０を構成し
たものである。
【００５０】図１３（Ｂ）は従来のユニットセル８０Ａ
１において図１２のレイアウト例の第１層配線による配
線の一部をポリシリコン配線で形成するようにポリシリ
コン配線の配線パターンを変更したユニットセル８０Ｂ
１であり、これに図１３（Ｃ）に示す第１層メタル配線
による配線パターン８０Ｂ２を施すことにより図１３
（Ａ）に示すレイアウト図が得られる。図１３（Ｃ）に
おいて第１層メタル配線２１０は電源（ＶDD）ラインで
あり、第１層メタル配線２１２は接地（ＧＮＤ）ライン
である。
１において図１２のレイアウト例の第１層配線による配
線の一部をポリシリコン配線で形成するようにポリシリ
コン配線の配線パターンを変更したユニットセル８０Ｂ
１であり、これに図１３（Ｃ）に示す第１層メタル配線
による配線パターン８０Ｂ２を施すことにより図１３
（Ａ）に示すレイアウト図が得られる。図１３（Ｃ）に
おいて第１層メタル配線２１０は電源（ＶDD）ラインで
あり、第１層メタル配線２１２は接地（ＧＮＤ）ライン
である。
【００５１】このレイアウト例では図１２（Ａ）のレイ
アウト例に比して、上層の配線層の配線パターンの１部
を下層の配線層であるポリシリコン配線を使用するよう
にしたので、上層のメタル配線層の使用効率の向上が図
れる。尚、図１２（Ａ）、図１３（Ａ）において、ＰＭ
ＯＳトランジスタＰ１０のソース、ドレイン、ゲートに
それぞれ、接続されたコンタクトをＰ１０（Ｓ），Ｐ１
０（Ｄ），Ｐ１０（Ｇ），ＰＭＯＳトランジスタＰ１１
のソース、ドレイン、ゲートにそれぞれ、接続されたコ
ンタクトをＰ１１（Ｓ），Ｐ１１（Ｄ），Ｐ１１
（Ｇ），ＮＭＯＳトランジスタＮ１０のソース、ドレイ
ン、ゲートにそれぞれ、接続されたコンタクトをＮ１０
（Ｓ），Ｎ１０（Ｄ），Ｎ１０（Ｇ），ＮＭＯＳトラン
ジスタＮ１１のソース、ドレイン、ゲートにそれぞれ、
接続されたコンタクトをＮ１１（Ｓ），Ｎ１１（Ｄ），
Ｎ１１（Ｇ）として示す。
アウト例に比して、上層の配線層の配線パターンの１部
を下層の配線層であるポリシリコン配線を使用するよう
にしたので、上層のメタル配線層の使用効率の向上が図
れる。尚、図１２（Ａ）、図１３（Ａ）において、ＰＭ
ＯＳトランジスタＰ１０のソース、ドレイン、ゲートに
それぞれ、接続されたコンタクトをＰ１０（Ｓ），Ｐ１
０（Ｄ），Ｐ１０（Ｇ），ＰＭＯＳトランジスタＰ１１
のソース、ドレイン、ゲートにそれぞれ、接続されたコ
ンタクトをＰ１１（Ｓ），Ｐ１１（Ｄ），Ｐ１１
（Ｇ），ＮＭＯＳトランジスタＮ１０のソース、ドレイ
ン、ゲートにそれぞれ、接続されたコンタクトをＮ１０
（Ｓ），Ｎ１０（Ｄ），Ｎ１０（Ｇ），ＮＭＯＳトラン
ジスタＮ１１のソース、ドレイン、ゲートにそれぞれ、
接続されたコンタクトをＮ１１（Ｓ），Ｎ１１（Ｄ），
Ｎ１１（Ｇ）として示す。
【００５２】以上のように本発明の第２の実施の形態に
係る半導体集積回路装置によれば、基本回路が形成され
たユニットセルとは別に信号線に出力される信号の立ち
上がり時のレベルをプルアップし、かつ立ち下がり時の
レベルをプルダウンするプルアップ／プルダウン機能を
有するプルアップ／プルダウン用ユニットセルを前記コ
ア領域の行方向及び列方向に所定間隔で配置するように
形成したので、信号の立ち上がり及び立ち下がり特性を
改善することができ、それ故ユニットセル間における信
号到達時間の遅延を解消することができる。
係る半導体集積回路装置によれば、基本回路が形成され
たユニットセルとは別に信号線に出力される信号の立ち
上がり時のレベルをプルアップし、かつ立ち下がり時の
レベルをプルダウンするプルアップ／プルダウン機能を
有するプルアップ／プルダウン用ユニットセルを前記コ
ア領域の行方向及び列方向に所定間隔で配置するように
形成したので、信号の立ち上がり及び立ち下がり特性を
改善することができ、それ故ユニットセル間における信
号到達時間の遅延を解消することができる。
【００５３】
【発明の効果】以上説明したように請求項１に記載の発
明によれば、ＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタを含む基本回路が形成されたユニットセルとは別
に信号線に出力される信号の立ち上がり時のレベルをプ
ルアップするプルアップ機能を有するプルアップ用ユニ
ットセルを半導体チップのコア領域の行方向及び列方向
に所定間隔で配置するように形成したので、信号の立ち
上がり特性を改善することができ、それ故ユニットセル
間における信号到達時間の遅延を解消することができ
る。
明によれば、ＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタを含む基本回路が形成されたユニットセルとは別
に信号線に出力される信号の立ち上がり時のレベルをプ
ルアップするプルアップ機能を有するプルアップ用ユニ
ットセルを半導体チップのコア領域の行方向及び列方向
に所定間隔で配置するように形成したので、信号の立ち
上がり特性を改善することができ、それ故ユニットセル
間における信号到達時間の遅延を解消することができ
る。
【００５４】請求項２に記載の発明によれば、プルアッ
プ用ユニットセルを構成するＣＭＯＳインバータのうち
のＮＭＯＳトランジスタが形成される素子領域のディメ
ンションを他のＰＭＯＳトランジスタに比して大きくし
たので、ＣＭＯＳインバータの出力端に接続されるＰＭ
ＯＳトランジスタの駆動能力が改善され、信号の立ち上
がり特性がより一層、改善される。
プ用ユニットセルを構成するＣＭＯＳインバータのうち
のＮＭＯＳトランジスタが形成される素子領域のディメ
ンションを他のＰＭＯＳトランジスタに比して大きくし
たので、ＣＭＯＳインバータの出力端に接続されるＰＭ
ＯＳトランジスタの駆動能力が改善され、信号の立ち上
がり特性がより一層、改善される。
【００５５】請求項３に記載の発明によれば、プルアッ
プ用ユニットセルを構成するＣＭＯＳインバータの出力
端に接続されたプルアップ機能を有するＰＭＯＳトラン
ジスタが形成される素子領域のディメンションを、該Ｐ
ＭＯＳトランジスタの前段の前記ＣＭＯＳインバータを
構成するＮＭＯＳトランジスタが形成される素子領域の
ディメンションより大きくしたので、ＣＭＯＳインバー
タの出力端に接続されるＰＭＯＳトランジスタの駆動能
力が改善され、信号の立ち上がり特性がより一層、改善
される。
プ用ユニットセルを構成するＣＭＯＳインバータの出力
端に接続されたプルアップ機能を有するＰＭＯＳトラン
ジスタが形成される素子領域のディメンションを、該Ｐ
ＭＯＳトランジスタの前段の前記ＣＭＯＳインバータを
構成するＮＭＯＳトランジスタが形成される素子領域の
ディメンションより大きくしたので、ＣＭＯＳインバー
タの出力端に接続されるＰＭＯＳトランジスタの駆動能
力が改善され、信号の立ち上がり特性がより一層、改善
される。
【００５６】請求項４に記載の発明によれば、プルアッ
プ用ユニットセルの上層の配線層の一部を複数の積層さ
れた配線層が形成された半導体チップの記コア領域の下
層の配線層を使用して形成したので、半導体チップの上
層の配線層の使用効率の向上が図れる。
プ用ユニットセルの上層の配線層の一部を複数の積層さ
れた配線層が形成された半導体チップの記コア領域の下
層の配線層を使用して形成したので、半導体チップの上
層の配線層の使用効率の向上が図れる。
【００５７】請求項５に記載の発明によれば、クロック
信号線がプルアップ用ユニットセルの上部を通過する箇
所毎にクロック信号線とプルアップ用ユニットセルの入
出力端とを接続したので、クロック信号の立ち上がり特
性を改善することができ、タイミングの誤動作を防止す
ることができる。
信号線がプルアップ用ユニットセルの上部を通過する箇
所毎にクロック信号線とプルアップ用ユニットセルの入
出力端とを接続したので、クロック信号の立ち上がり特
性を改善することができ、タイミングの誤動作を防止す
ることができる。
【００５８】請求項６、７に記載の発明によれば、ＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタを含む基本
回路が形成されたユニットセルとは別に信号線に出力さ
れる信号の立ち上がり時のレベルをプルアップし、かつ
立ち下がり時のレベルをプルダウンするプルアップ／プ
ルダウン機能を有するプルアップ／プルダウン用ユニッ
トセルを前記コア領域の行方向及び列方向に所定間隔で
配置するように形成したので、信号の立ち上がり及び立
ち下がり特性を改善することができ、それ故ユニットセ
ル間における信号到達時間の遅延を解消することができ
る。
ＯＳトランジスタ及びＮＭＯＳトランジスタを含む基本
回路が形成されたユニットセルとは別に信号線に出力さ
れる信号の立ち上がり時のレベルをプルアップし、かつ
立ち下がり時のレベルをプルダウンするプルアップ／プ
ルダウン機能を有するプルアップ／プルダウン用ユニッ
トセルを前記コア領域の行方向及び列方向に所定間隔で
配置するように形成したので、信号の立ち上がり及び立
ち下がり特性を改善することができ、それ故ユニットセ
ル間における信号到達時間の遅延を解消することができ
る。
【００５９】請求項８に記載の発明によれば、データ信
号線が前記プルアップ／プルダウン用ユニットセルの上
部を通過する箇所毎に前記データ信号線と前記プルアッ
プ／プルダウン用ユニットセルの入出力端とを接続した
ので、データ線に出力される信号の立ち上がり及び立ち
下がり特性が改善され、タイミングの誤動作を防止する
ことができる。
号線が前記プルアップ／プルダウン用ユニットセルの上
部を通過する箇所毎に前記データ信号線と前記プルアッ
プ／プルダウン用ユニットセルの入出力端とを接続した
ので、データ線に出力される信号の立ち上がり及び立ち
下がり特性が改善され、タイミングの誤動作を防止する
ことができる。
【００６０】請求項９に記載の発明によれば、プルアッ
プ／プルダウン用ユニットセルの上層の配線層の一部を
半導体チップのコア領域の下層の配線層を使用して形成
したので、半導体チップの上層の配線層の使用効率の向
上が図れる。
プ／プルダウン用ユニットセルの上層の配線層の一部を
半導体チップのコア領域の下層の配線層を使用して形成
したので、半導体チップの上層の配線層の使用効率の向
上が図れる。
【図１】本発明の第１の実施の形態に係る半導体集積回
路装置の要部の構成を示す平面図。
路装置の要部の構成を示す平面図。
【図２】図１におけるコア領域におけるプルアップ用ユ
ニットセルの配列状態を示す説明図。
ニットセルの配列状態を示す説明図。
【図３】図２に示すコア領域における部分拡大図。
【図４】プルアップ用ユニットセルの回路構成の一例を
示す回路図。
示す回路図。
【図５】プルアップ用ユニットセルの回路構成の他の例
を示す回路図。
を示す回路図。
【図６】図３に示した回路構成のプルアップ用ユニット
セルのレイアウトの一例を示す説明図。
セルのレイアウトの一例を示す説明図。
【図７】図３に示した回路構成のプルアップ用ユニット
セルのレイアウトの他の例を示す説明図。
セルのレイアウトの他の例を示す説明図。
【図８】図４に示した回路構成のプルアップ用ユニット
セルのレイアウトの一例を示す説明図。
セルのレイアウトの一例を示す説明図。
【図９】ユニットセルの断面構造の一例を示す断面図。
【図１０】プルアップ用ユニットセル及びプルアップ／
プルダウン用ユニットセルのレイアウト例を図示するの
に使用した記号とその意味との対応関係について示す説
明図。
プルダウン用ユニットセルのレイアウト例を図示するの
に使用した記号とその意味との対応関係について示す説
明図。
【図１１】プルアップ／プルダウン用ユニットセルの回
路構成の一例を示す回路図。
路構成の一例を示す回路図。
【図１２】図１０に示した回路構成のプルアップ／プル
ダウン用ユニットセルのレイアウトの一例を示す説明
図。
ダウン用ユニットセルのレイアウトの一例を示す説明
図。
【図１３】図１０に示した回路構成のプルアップ／プル
ダウン用ユニットセルのレイアウトの他の例を示す説明
図。
ダウン用ユニットセルのレイアウトの他の例を示す説明
図。
【図１４】本発明の第１の実施の形態により得られる効
果について示す説明図。
果について示す説明図。
【図１５】本発明の第２の実施の形態により得られる効
果について示す説明図。
果について示す説明図。
１０ 半導体チップ １０Ａ コア領域 １２ ユニットセル ２０ プルアップ用ユニットセル ３０ クロック信号線 ４０ データ信号線 ８０ プルアップ／プルダウン用ユニットセル
Claims (9)
- 【請求項１】 ＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタを含む基本回路が形成されてなるユニットセル
が、複数の積層された配線層が形成された半導体チップ
のコア領域に行列状に形成されてなる半導体集積回路装
置において、 信号線に出力される信号の立ち上がり時のレベルをプル
アップするプルアップ機能を有するプルアップ用ユニッ
トセルを前記コア領域の行方向及び列方向に所定間隔で
配置するように形成したことを特徴とする半導体集積回
路装置。 - 【請求項２】 前記プルアップ用ユニットセルはＣＭＯ
Ｓインバータと該ＣＭＯＳインバータの出力端に接続さ
れるＰＭＯＳトランジスタとを有し、前記ＣＭＯＳイン
バータを構成するＮＭＯＳトランジスタが形成される素
子領域のディメンションを他のＰＭＯＳトランジスタに
比して大きくしたことを特徴とする請求項１に記載の半
導体集積回路装置。 - 【請求項３】 前記プルアップ用ユニットセルはＣＭＯ
Ｓインバータと該ＣＭＯＳインバータの出力端に接続さ
れるＰＭＯＳトランジスタとを有し、前記ＣＭＯＳイン
バータの出力端に接続されたＰＭＯＳトランジスタが形
成される素子領域のディメンションを、該ＰＭＯＳトラ
ンジスタの前段の前記ＣＭＯＳインバータを構成するＮ
ＭＯＳトランジスタが形成される素子領域のディメンシ
ョンより大きくしたことを特徴とする請求項１に記載の
半導体集積回路装置。 - 【請求項４】 前記プルアップ用ユニットセルの配線の
一部を前記コア領域の下層の配線層を使用して形成した
ことを特徴とする請求項１乃至３のいずれかに記載の半
導体集積回路装置。 - 【請求項５】 クロック信号線が前記プルアップ用ユニ
ットセルの上部を通過する箇所毎に前記クロック信号線
と前記プルアップ用ユニットセルの入出力端とを接続し
たことを特徴とする請求項１乃至４のいずれかに記載の
半導体集積回路装置。 - 【請求項６】 ＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタを含む基本回路が形成されてなるユニットセル
が半導体チップのコア領域に行列状に形成されてなる半
導体集積回路装置において、 信号線に出力された信号の立ち上がり時のレベルをプル
アップし、かつ立ち下がり時のレベルをプルダウンする
プルアップ／プルダウン機能を有するプルアップ／プル
ダウン用ユニットセルを前記コア領域の行方向及び列方
向に所定間隔で配置するように形成したことを特徴とす
る半導体集積回路装置。 - 【請求項７】 前記プルアップ／プルダウン用ユニット
セルは、２段のＣＭＯＳインバータが縦続接続されるよ
うに形成されていることを特徴とする請求項６に記載の
半導体集積回路装置。 - 【請求項８】 データ信号線が前記プルアップ／プルダ
ウン用ユニットセルの上部を通過する箇所毎に前記デー
タ信号線と前記プルアップ／プルダウン用ユニットセル
の入出力端とを接続したことを特徴とする請求項６また
は７のいずれかに記載の半導体集積回路装置。 - 【請求項９】 前記プルアップ／プルダウン用ユニット
セルの配線の一部を下層の配線層を使用して形成したこ
とを特徴とする請求項６乃至８のいずれかに記載の半導
体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10149549A JPH11345953A (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路装置 |
| US09/321,532 US6198673B1 (en) | 1998-05-29 | 1999-05-28 | Semiconductor integrated circuit having a unit cell including NMOS and PMOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10149549A JPH11345953A (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345953A true JPH11345953A (ja) | 1999-12-14 |
Family
ID=15477594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10149549A Pending JPH11345953A (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6198673B1 (ja) |
| JP (1) | JPH11345953A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59505122D1 (de) * | 1994-03-24 | 1999-03-25 | Siemens Ag | Verlustarme integrierte schaltung mit reduziertem takthub |
| US5764089A (en) * | 1995-09-11 | 1998-06-09 | Altera Corporation | Dynamic latching device |
| KR100216676B1 (ko) * | 1996-06-29 | 1999-09-01 | 김영환 | 스트로브클럭신호 생성을 위한 장치를 갖는 동기식 반도체장치 |
-
1998
- 1998-05-29 JP JP10149549A patent/JPH11345953A/ja active Pending
-
1999
- 1999-05-28 US US09/321,532 patent/US6198673B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6198673B1 (en) | 2001-03-06 |
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