JPH11353268A - デ―タ高速転送システム - Google Patents
デ―タ高速転送システムInfo
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- JPH11353268A JPH11353268A JP11011725A JP1172599A JPH11353268A JP H11353268 A JPH11353268 A JP H11353268A JP 11011725 A JP11011725 A JP 11011725A JP 1172599 A JP1172599 A JP 1172599A JP H11353268 A JPH11353268 A JP H11353268A
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- cycle
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Abstract
(57)【要約】
【課題】本発明は、データバスの配線を増やさずにデー
タ転送を高速に行うことができるデータ高速転送システ
ムを提供することを主要な特徴とする。 【解決手段】メモリモジュール２と１個のコントローラ
３が配列され、この配列に沿って往復するように２本の
クロック配線４Ａ、４Ｂが設けられている。行きのクロ
ック配線４Ａ、４Ｂを介して第１の基本クロックＴＣＬ
Ｋ及びその２倍の周期を持つ第２の基本クロックＴＣＬ
Ｋ２がメモリモジュール２及びコントローラ３に供給さ
れ、折り返し点を通過した後の帰りの第１、第２の基本
クロックはＲＣＬＫ、ＲＣＬＫ２としてメモリモジュー
ル２及びコントローラ３に供給される。行きの第１、第
２の基本クロックＴＣＬＫ、ＴＣＬＫ２、帰りの第１、
第２の基本クロックＲＣＬＫ、ＲＣＬＫ２は、メモリモ
ジュール２及びコントローラ３に取り込まれ、これらの
クロックに同期してデータ入出力動作が制御される。
タ転送を高速に行うことができるデータ高速転送システ
ムを提供することを主要な特徴とする。 【解決手段】メモリモジュール２と１個のコントローラ
３が配列され、この配列に沿って往復するように２本の
クロック配線４Ａ、４Ｂが設けられている。行きのクロ
ック配線４Ａ、４Ｂを介して第１の基本クロックＴＣＬ
Ｋ及びその２倍の周期を持つ第２の基本クロックＴＣＬ
Ｋ２がメモリモジュール２及びコントローラ３に供給さ
れ、折り返し点を通過した後の帰りの第１、第２の基本
クロックはＲＣＬＫ、ＲＣＬＫ２としてメモリモジュー
ル２及びコントローラ３に供給される。行きの第１、第
２の基本クロックＴＣＬＫ、ＴＣＬＫ２、帰りの第１、
第２の基本クロックＲＣＬＫ、ＲＣＬＫ２は、メモリモ
ジュール２及びコントローラ３に取り込まれ、これらの
クロックに同期してデータ入出力動作が制御される。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のメモリモ
ジュールと、これら複数のメモリモジュールにおけるデ
ータの読み出し書き込み動作を制御するコントローラと
を有し、複数の各メモリモジュール及びコントローラ相
互で同期型データ転送を行なうデータ転送システムに関
する。
ジュールと、これら複数のメモリモジュールにおけるデ
ータの読み出し書き込み動作を制御するコントローラと
を有し、複数の各メモリモジュール及びコントローラ相
互で同期型データ転送を行なうデータ転送システムに関
する。
【０００２】さらに、この発明は、特に、クロックの伝
播遅延差によって生じるデータバス上の空きサイクルを
無くし、書き込みデータと読み出しデータの両方を同じ
バスで同時に転送することによって、データ転送効率を
格段に向上させる技術に関する。
播遅延差によって生じるデータバス上の空きサイクルを
無くし、書き込みデータと読み出しデータの両方を同じ
バスで同時に転送することによって、データ転送効率を
格段に向上させる技術に関する。
【０００３】
【従来の技術】制御システムで使用されるマイクロ・プ
ロセッサ・ユニット（ＭＰＵ）の性能が向上し、それに
伴って、制御システムで使用されるＩＣメモリの容量も
２５６Ｍビット、１Ｇビットと増大している。このよう
な状況において、大量のデータを如何に効率良く転送す
るかということが益々重要になってきている。
ロセッサ・ユニット（ＭＰＵ）の性能が向上し、それに
伴って、制御システムで使用されるＩＣメモリの容量も
２５６Ｍビット、１Ｇビットと増大している。このよう
な状況において、大量のデータを如何に効率良く転送す
るかということが益々重要になってきている。
【０００４】米国特許第 5,432,823号公報には、高速な
データ転送を実現するデータ転送システムが開示されて
いる。
データ転送を実現するデータ転送システムが開示されて
いる。
【０００５】図５２は、この米国特許第 5,432,823号公
報に開示されているデータ転送システムの概略的なブロ
ック図を示している。このシステムには、クロック発生
器（ＣＧ）３０１と、複数のメモリモジュール３０２
と、１個のコントローラ３０３とが設けられている。複
数のメモリモジュール３０２と、１個のコントローラ３
０３は並列に配列されている。また、これら複数のメモ
リモジュール３０２とコントローラ３０３の配列に沿っ
て、往復するようにクロック配線３０４が設けられてい
る。さらに、複数のメモリモジュール３０２とコントロ
ーラ３０３の配列に沿ってデータバス３０５が設けられ
ている。
報に開示されているデータ転送システムの概略的なブロ
ック図を示している。このシステムには、クロック発生
器（ＣＧ）３０１と、複数のメモリモジュール３０２
と、１個のコントローラ３０３とが設けられている。複
数のメモリモジュール３０２と、１個のコントローラ３
０３は並列に配列されている。また、これら複数のメモ
リモジュール３０２とコントローラ３０３の配列に沿っ
て、往復するようにクロック配線３０４が設けられてい
る。さらに、複数のメモリモジュール３０２とコントロ
ーラ３０３の配列に沿ってデータバス３０５が設けられ
ている。
【０００６】クロック発生器３０１によってクロックが
作られる。このクロックは、クロック配線３０４の往路
部分を経由して複数のメモリモジュール３０２及びコン
トローラ３０３にクロックＴＣＬＫとして順次転送され
る。クロック配線３０４の往路部分から復路部分への折
り返し地点を経た後、先のクロックは、クロックＲＣＬ
Ｋとしてコントローラ３０３及び複数のメモリモジュー
ル３０２の配列に対し、往路部分とは逆方向に転送さ
れ、最終的にクロック発生器３０１の近くの位置まで転
送される。この場合、コントローラ３０３は折り返し地
点に近いところに配置されている。
作られる。このクロックは、クロック配線３０４の往路
部分を経由して複数のメモリモジュール３０２及びコン
トローラ３０３にクロックＴＣＬＫとして順次転送され
る。クロック配線３０４の往路部分から復路部分への折
り返し地点を経た後、先のクロックは、クロックＲＣＬ
Ｋとしてコントローラ３０３及び複数のメモリモジュー
ル３０２の配列に対し、往路部分とは逆方向に転送さ
れ、最終的にクロック発生器３０１の近くの位置まで転
送される。この場合、コントローラ３０３は折り返し地
点に近いところに配置されている。
【０００７】また、複数のメモリモジュール３０２とコ
ントローラ３０３との間のデータの授受は、データバス
３０５を介して行われる。
ントローラ３０３との間のデータの授受は、データバス
３０５を介して行われる。
【０００８】一般に、クロックに同期した制御を行う場
合、クロックの伝播遅延が存在するために、異なる場所
のメモリモジュールと、コントローラとの間でデータを
やり取りするには、この伝播遅延を予め考慮しておかな
いと、データバス上でデータの衝突が起こる。
合、クロックの伝播遅延が存在するために、異なる場所
のメモリモジュールと、コントローラとの間でデータを
やり取りするには、この伝播遅延を予め考慮しておかな
いと、データバス上でデータの衝突が起こる。
【０００９】図５２の従来システムでは、これをコント
ローラ３０３及び複数の各メモリモジュール３０２でク
ロックＴＣＬＫ、ＲＣＬＫをモニタし、以下のように対
処することによってデータバス上でデータの衝突を避け
るようにしている。
ローラ３０３及び複数の各メモリモジュール３０２でク
ロックＴＣＬＫ、ＲＣＬＫをモニタし、以下のように対
処することによってデータバス上でデータの衝突を避け
るようにしている。
【００１０】すなわち、図５３のタイミングチャートに
示すように、クロック配線３０４の折り返し地点の付近
ではクロックＴＣＬＫとＲＣＬＫの位相は一致する。こ
れに対して、クロック発生器３０１の近くでは両クロッ
クの位相がずれ、クロックＴＣＬＫに対してクロックＲ
ＣＬＫが遅れる。そこで、両クロックＴＣＬＫ、ＲＣＬ
Ｋの中間のタイミングＡを取ると、このタイミングＡは
クロック配線３０４上の位置に依存せず、常にその位置
でクロックＴＣＬＫとＲＣＬＫとの中間タイミングとな
る。従って、この中間タイミングＡとクロックＴＣＬ
Ｋ、ＲＣＬＫとの位相差を各メモリモジュール３０２や
コントローラ３０３が考慮してデータ転送を行えば、デ
ータバス３０５でのデータの衝突を避けることができ
る。
示すように、クロック配線３０４の折り返し地点の付近
ではクロックＴＣＬＫとＲＣＬＫの位相は一致する。こ
れに対して、クロック発生器３０１の近くでは両クロッ
クの位相がずれ、クロックＴＣＬＫに対してクロックＲ
ＣＬＫが遅れる。そこで、両クロックＴＣＬＫ、ＲＣＬ
Ｋの中間のタイミングＡを取ると、このタイミングＡは
クロック配線３０４上の位置に依存せず、常にその位置
でクロックＴＣＬＫとＲＣＬＫとの中間タイミングとな
る。従って、この中間タイミングＡとクロックＴＣＬ
Ｋ、ＲＣＬＫとの位相差を各メモリモジュール３０２や
コントローラ３０３が考慮してデータ転送を行えば、デ
ータバス３０５でのデータの衝突を避けることができ
る。
【００１１】
【発明が解決しようとする課題】しかし、さらにデータ
転送効率を上げるため、より周期の短い（周波数の高
い）クロックを使用したり、システムのメモリ容量を増
やすために多くのメモリモジュールを接続した結果デー
タバス長が長くなると、クロックの伝播遅延がクロック
の１周期以上になることが起こる。
転送効率を上げるため、より周期の短い（周波数の高
い）クロックを使用したり、システムのメモリ容量を増
やすために多くのメモリモジュールを接続した結果デー
タバス長が長くなると、クロックの伝播遅延がクロック
の１周期以上になることが起こる。
【００１２】この場合、図５４のタイミングチャートに
示すように、本来、必要とするクロックＴＣＬＫとＲＣ
ＬＫの中間タイミングであるタイミングＢは得られず、
誤ったタイミングＡが得られる。例えば、コントローラ
３０３がクロック発生器３０１の付近に配置される場
合、クロックＴＣＬＫがクロック配線３０４を転送され
て１周期以上遅れ、図中のクロックＴＣＬＫの立ち上が
りタイミングｔ１に対応するクロックＲＣＬＫの立ち上
がりタイミングがｔ３となったとする。このとき、単純
にクロックＴＣＬＫとＲＣＬＫの中間タイミングを取る
と、タイミングｔ１とこのタイミングｔ１の直後にクロ
ックＲＣＬＫが立ち上がるタイミングとの間の中間タイ
ミングＡがとられるために、タイミングＡは誤ったタイ
ミングとなる。この場合の正しい中間タイミングＢは、
タイミングｔ１とタイミングｔ３との間のタイミングｔ
２である。
示すように、本来、必要とするクロックＴＣＬＫとＲＣ
ＬＫの中間タイミングであるタイミングＢは得られず、
誤ったタイミングＡが得られる。例えば、コントローラ
３０３がクロック発生器３０１の付近に配置される場
合、クロックＴＣＬＫがクロック配線３０４を転送され
て１周期以上遅れ、図中のクロックＴＣＬＫの立ち上が
りタイミングｔ１に対応するクロックＲＣＬＫの立ち上
がりタイミングがｔ３となったとする。このとき、単純
にクロックＴＣＬＫとＲＣＬＫの中間タイミングを取る
と、タイミングｔ１とこのタイミングｔ１の直後にクロ
ックＲＣＬＫが立ち上がるタイミングとの間の中間タイ
ミングＡがとられるために、タイミングＡは誤ったタイ
ミングとなる。この場合の正しい中間タイミングＢは、
タイミングｔ１とタイミングｔ３との間のタイミングｔ
２である。
【００１３】このように、クロックＴＣＬＫとＲＣＬＫ
の関係を用いただけでは、クロックＴＣＬＫ、ＲＣＬＫ
相互間にクロックの１周期以上の位相ずれが生じたか否
かの判定ができず、誤った中間タイミングが得られる。
の関係を用いただけでは、クロックＴＣＬＫ、ＲＣＬＫ
相互間にクロックの１周期以上の位相ずれが生じたか否
かの判定ができず、誤った中間タイミングが得られる。
【００１４】また、データバスは、メモリモジュールか
らの読み出しデータ、メモリモジュールへの書き込みデ
ータの双方の転送に利用される。しかし、一般にはデー
タの“１”、“０”を電位レベルの高低で表現している
ために、読み出しデータと書き込みデータの両データの
転送を時間的に明確に分ける必要がある。このため、両
者のデータ転送を同時に行い、データ転送効率を一気に
倍近くに上げようとするためには、図５５に示すように
データバス（DATA BUS）をリードデータバス（READ DAT
A BUS）３０６とライトデータバス（WRITE DATA BUS）
３０７とに分ける必要がある。
らの読み出しデータ、メモリモジュールへの書き込みデ
ータの双方の転送に利用される。しかし、一般にはデー
タの“１”、“０”を電位レベルの高低で表現している
ために、読み出しデータと書き込みデータの両データの
転送を時間的に明確に分ける必要がある。このため、両
者のデータ転送を同時に行い、データ転送効率を一気に
倍近くに上げようとするためには、図５５に示すように
データバス（DATA BUS）をリードデータバス（READ DAT
A BUS）３０６とライトデータバス（WRITE DATA BUS）
３０７とに分ける必要がある。
【００１５】しかし、こうすると、データバスの配線本
数が倍に増えるので、メモリモジュールやコントローラ
のピン数が倍増し、面積コスト的に損をすることにな
る。
数が倍に増えるので、メモリモジュールやコントローラ
のピン数が倍増し、面積コスト的に損をすることにな
る。
【００１６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、データバスの配線本数
を増やさずにデータ転送を高速に行うことができるデー
タ高速転送システムを提供することである。
されたものであり、その目的は、データバスの配線本数
を増やさずにデータ転送を高速に行うことができるデー
タ高速転送システムを提供することである。
【００１７】
【課題を解決するための手段】この発明によれば、複数
のメモリモジュールと、上記複数のメモリモジュールと
共に配列され、上記複数のメモリモジュールとの間でデ
ータの授受を行うコントローラと、第１基本クロック及
びこの第１基本クロックの周期のｎ倍（ｎは２及び４の
いずれか一方の値）の周期を有する第２基本クロックを
発生するクロック発生器と、上記配列された複数のメモ
リモジュール及びコントローラに沿って往復するように
往路部分及び復路部分の配線をそれぞれ有し、上記クロ
ック発生器で発生される上記第１及び第２基本クロック
が上記各往路部分の先端からそれぞれ入力され、この入
力された第１及び第２基本クロックをそれぞれ順次転送
し、各往路部分及び各復路部分の配線を転送される第１
及び第２基本クロックを上記複数のメモリモジュール及
びコントローラに対し、これら複数のメモリモジュール
及びコントローラがデータ授受の際に使用する同期信号
として与える２本のクロック配線と、上記複数の各メモ
リモジュール内及びコントローラ内にそれぞれ設けら
れ、上記２本のクロック配線の各往路部分から与えられ
る行きの第１及び第２基本クロックと、上記２本のクロ
ック配線の各復路部分から与えられる帰りの第１及び第
２基本クロックとを受けて、行きの第１基本クロックと
帰りの第１基本クロックとの間に生じる第１基本クロッ
クの周期のｎ倍（ｎは２及び４のいずれか一方の値）の
周期以内の位相ずれに対して、その中間タイミングを検
出する中間タイミング検出回路を含む制御回路とを具備
したデータ高速転送システムが提供されている。
のメモリモジュールと、上記複数のメモリモジュールと
共に配列され、上記複数のメモリモジュールとの間でデ
ータの授受を行うコントローラと、第１基本クロック及
びこの第１基本クロックの周期のｎ倍（ｎは２及び４の
いずれか一方の値）の周期を有する第２基本クロックを
発生するクロック発生器と、上記配列された複数のメモ
リモジュール及びコントローラに沿って往復するように
往路部分及び復路部分の配線をそれぞれ有し、上記クロ
ック発生器で発生される上記第１及び第２基本クロック
が上記各往路部分の先端からそれぞれ入力され、この入
力された第１及び第２基本クロックをそれぞれ順次転送
し、各往路部分及び各復路部分の配線を転送される第１
及び第２基本クロックを上記複数のメモリモジュール及
びコントローラに対し、これら複数のメモリモジュール
及びコントローラがデータ授受の際に使用する同期信号
として与える２本のクロック配線と、上記複数の各メモ
リモジュール内及びコントローラ内にそれぞれ設けら
れ、上記２本のクロック配線の各往路部分から与えられ
る行きの第１及び第２基本クロックと、上記２本のクロ
ック配線の各復路部分から与えられる帰りの第１及び第
２基本クロックとを受けて、行きの第１基本クロックと
帰りの第１基本クロックとの間に生じる第１基本クロッ
クの周期のｎ倍（ｎは２及び４のいずれか一方の値）の
周期以内の位相ずれに対して、その中間タイミングを検
出する中間タイミング検出回路を含む制御回路とを具備
したデータ高速転送システムが提供されている。
【００１８】また、この発明によれば、複数のメモリモ
ジュールと、上記複数の各メモリモジュールとの間でデ
ータの授受を行うコントローラと、上記複数のメモリモ
ジュールとコントローラとを接続するデータバスとを具
備し、上記複数の各メモリモジュール及びコントローラ
はそれぞれ、授受データに応じて上記データバスに流れ
る電流の値及び電流の方向を異ならせるデータ入出力回
路を有するデータ高速転送システムが提供されている。
ジュールと、上記複数の各メモリモジュールとの間でデ
ータの授受を行うコントローラと、上記複数のメモリモ
ジュールとコントローラとを接続するデータバスとを具
備し、上記複数の各メモリモジュール及びコントローラ
はそれぞれ、授受データに応じて上記データバスに流れ
る電流の値及び電流の方向を異ならせるデータ入出力回
路を有するデータ高速転送システムが提供されている。
【００１９】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。
実施の形態により説明する。
【００２０】図１及び図２は、この発明の第１の実施の
形態によるデータ高速転送システムの全体の構成を示す
ブロック図である。
形態によるデータ高速転送システムの全体の構成を示す
ブロック図である。
【００２１】図１のシステムには、クロック発生器（Ｃ
Ｇ）１、複数のメモリモジュール２、１個のコントロー
ラ３、２本のクロック配線４Ａ，４Ｂ及びデータバス５
が設けられている。複数のメモリモジュール２と１個の
コントローラ３は並列に配列されている。また、これら
複数のメモリモジュール２とコントローラ３の配列に沿
って、往復するように上記２本のクロック配線４Ａ、４
Ｂが配置されている。さらに、複数のメモリモジュール
２とコントローラ３の配列に沿って上記データバス５及
びコマンド／アドレスバス６が設けられている。
Ｇ）１、複数のメモリモジュール２、１個のコントロー
ラ３、２本のクロック配線４Ａ，４Ｂ及びデータバス５
が設けられている。複数のメモリモジュール２と１個の
コントローラ３は並列に配列されている。また、これら
複数のメモリモジュール２とコントローラ３の配列に沿
って、往復するように上記２本のクロック配線４Ａ、４
Ｂが配置されている。さらに、複数のメモリモジュール
２とコントローラ３の配列に沿って上記データバス５及
びコマンド／アドレスバス６が設けられている。
【００２２】クロック発生器１は、本来のデータ転送を
コントロールするための第１の基本クロックＴＣＬＫ
と、この第１の基本クロックの２倍の周期を持つ第２の
基本クロックＴＣＬＫ２とを出力する。この第１、第２
の基本クロックＴＣＬＫ、ＴＣＬＫ２は、上記２本のク
ロック配線４Ａ、４Ｂの往路部分の先端部から入力さ
れ、そして往路部分を経由して、複数のメモリモジュー
ル２とコントローラ３の配列に沿って順次転送される。
往路部分から復路部分への折り返し地点を経た後、先の
第１、第２の基本クロックは、クロックＲＣＬＫ、ＲＣ
ＬＫ２としてコントローラ３と複数のメモリモジュール
２とからなる配列に対し、往路部分とは逆方向に順次転
送され、最終的にクロック発生器１の近くの位置まで転
送される。
コントロールするための第１の基本クロックＴＣＬＫ
と、この第１の基本クロックの２倍の周期を持つ第２の
基本クロックＴＣＬＫ２とを出力する。この第１、第２
の基本クロックＴＣＬＫ、ＴＣＬＫ２は、上記２本のク
ロック配線４Ａ、４Ｂの往路部分の先端部から入力さ
れ、そして往路部分を経由して、複数のメモリモジュー
ル２とコントローラ３の配列に沿って順次転送される。
往路部分から復路部分への折り返し地点を経た後、先の
第１、第２の基本クロックは、クロックＲＣＬＫ、ＲＣ
ＬＫ２としてコントローラ３と複数のメモリモジュール
２とからなる配列に対し、往路部分とは逆方向に順次転
送され、最終的にクロック発生器１の近くの位置まで転
送される。
【００２３】上記２本のクロック配線４Ａ、４Ｂ上を伝
播する往路部分の第１、第２の基本クロックＴＣＬＫ、
ＴＣＬＫ２及び復路部分の第１、第２の基本クロックＲ
ＣＬＫ、ＲＣＬＫ２は、複数のメモリモジュール２及び
コントローラ３に取り込まれる。複数のメモリモジュー
ル２及びコントローラ３は、これら取り込んだクロック
に同期してそれぞれのデータの入出力動作が制御され
る。
播する往路部分の第１、第２の基本クロックＴＣＬＫ、
ＴＣＬＫ２及び復路部分の第１、第２の基本クロックＲ
ＣＬＫ、ＲＣＬＫ２は、複数のメモリモジュール２及び
コントローラ３に取り込まれる。複数のメモリモジュー
ル２及びコントローラ３は、これら取り込んだクロック
に同期してそれぞれのデータの入出力動作が制御され
る。
【００２４】上記複数のメモリモジュール２とコントロ
ーラ３はデータバス５に接続されている。このデータバ
ス５は、書き込みデータと読み出しデータを同時に双方
向に転送できるように、所定の値の電流を流すことによ
ってデータ転送を行う。また、データ転送の際には、コ
ントローラ３からアドレス及びコマンドが出力される。
このアドレス及びコマンドは、アドレス／コマンドバス
６を介して複数のメモリモジュール２に入力する。
ーラ３はデータバス５に接続されている。このデータバ
ス５は、書き込みデータと読み出しデータを同時に双方
向に転送できるように、所定の値の電流を流すことによ
ってデータ転送を行う。また、データ転送の際には、コ
ントローラ３からアドレス及びコマンドが出力される。
このアドレス及びコマンドは、アドレス／コマンドバス
６を介して複数のメモリモジュール２に入力する。
【００２５】図１では、コントローラ３が折り返し地点
の付近に配置されている場合を示しているが、必ずしも
そのように配置する必要は無く、図２に示すように、コ
ントローラ３がクロック発生器１の付近に配置されてい
てもよい。
の付近に配置されている場合を示しているが、必ずしも
そのように配置する必要は無く、図２に示すように、コ
ントローラ３がクロック発生器１の付近に配置されてい
てもよい。
【００２６】このような構成のシステムにおいて、上記
クロックがクロック配線４Ａ上を転送される際に、往路
部分におけるクロックＴＣＬＫと、復路部分におけるク
ロックＲＣＬＫとの間の位相差が３６０度＊２の範囲
内、つまりクロックＴＣＬＫの２周期以内の範囲でずれ
たとしても、データバス上でデータの衝突を起こさず
に、かつギャップが発生すること無くデータの転送を行
うことができるかについて説明する。そのためには、互
いに位相がずれたクロックＴＣＬＫとＲＣＬＫとの間の
中間タイミングＭを設定すればよい。この中間タイミン
グＭを設定することにより、対応する周期のクロックＴ
ＣＬＫとＲＣＬＫとを関連付けることができ、それによ
りデータバス上で位置の異なるメモリモジュールが、デ
ータバス上でデータの衝突を起こさずにかつデータ転送
のギャップが無くデータの転送を行うことができる。な
お、中間タイミングＭを設定するための具体的な方法及
び回路については後に詳述する。
クロックがクロック配線４Ａ上を転送される際に、往路
部分におけるクロックＴＣＬＫと、復路部分におけるク
ロックＲＣＬＫとの間の位相差が３６０度＊２の範囲
内、つまりクロックＴＣＬＫの２周期以内の範囲でずれ
たとしても、データバス上でデータの衝突を起こさず
に、かつギャップが発生すること無くデータの転送を行
うことができるかについて説明する。そのためには、互
いに位相がずれたクロックＴＣＬＫとＲＣＬＫとの間の
中間タイミングＭを設定すればよい。この中間タイミン
グＭを設定することにより、対応する周期のクロックＴ
ＣＬＫとＲＣＬＫとを関連付けることができ、それによ
りデータバス上で位置の異なるメモリモジュールが、デ
ータバス上でデータの衝突を起こさずにかつデータ転送
のギャップが無くデータの転送を行うことができる。な
お、中間タイミングＭを設定するための具体的な方法及
び回路については後に詳述する。
【００２７】図３に、クロック配線４Ａ、４Ｂ上の異な
る二つの場所におけるクロックＴＣＬＫとＲＣＬＫの位
相関係を示す。同じクロックサイクルにおける往路部分
におけるクロックＴＣＬＫの立上がりタイミングＡの位
置は、復路部分ではクロックＲＣＬＫの立上がりタイミ
ングＢの位置に対応している。クロック配線４Ａ、４Ｂ
上の折り返し点に近い場所と遠い場所とで、それぞれの
場所のクロックＴＣＬＫを基準にしてみれば、タイミン
グＡ、Ｍ、Ｂ相互の位相関係は、図３に示したようにな
る。
る二つの場所におけるクロックＴＣＬＫとＲＣＬＫの位
相関係を示す。同じクロックサイクルにおける往路部分
におけるクロックＴＣＬＫの立上がりタイミングＡの位
置は、復路部分ではクロックＲＣＬＫの立上がりタイミ
ングＢの位置に対応している。クロック配線４Ａ、４Ｂ
上の折り返し点に近い場所と遠い場所とで、それぞれの
場所のクロックＴＣＬＫを基準にしてみれば、タイミン
グＡ、Ｍ、Ｂ相互の位相関係は、図３に示したようにな
る。
【００２８】先に述べたように、コントローラ３が、図
１に示すように折り返し点の付近に置かれる場合と、図
２に示すようクロック発生器１の付近に置かれる場合と
がある。
１に示すように折り返し点の付近に置かれる場合と、図
２に示すようクロック発生器１の付近に置かれる場合と
がある。
【００２９】コントローラ３が折り返し点の付近に置か
れる場合、複数のメモリモジュール２からコントローラ
３の方向に転送されるクロックは往路部分を伝送される
クロックＴＣＬＫであり、逆にコントローラ３から複数
のメモリモジュール２の方向に転送されるクロックは復
路部分を伝送されるクロックＲＣＬＫである。そこで、
コントローラ３は、往路部分に転送されるクロックＴＣ
ＬＫを受けた後に、メモリモジュール２に対するアクセ
ス（アドレス／コマンドの出力等）を開始する。他方、
各メモリモジュール２は、復路部分に転送されるクロッ
クＲＣＬＫを受けた後に、データの出力動作を開始す
る。すなわち、各メモリモジュール２が、クロックＲＣ
ＬＫの立上がりタイミングであるタイミングＢで受けた
アドレス／コマンドに対して、クロックＴＣＬＫの立上
がりタイミングであるタイミングＡを起点にして、デー
タをクロックＴＣＬＫに同期してデータバス５に出力す
れば、データのバスでの衝突は起きないし、コントロー
ラ３が受け取るデータに空きサイクルが生じることもな
い。これについては、後程、図４及び図５のフローチャ
ートを用いて説明する。
れる場合、複数のメモリモジュール２からコントローラ
３の方向に転送されるクロックは往路部分を伝送される
クロックＴＣＬＫであり、逆にコントローラ３から複数
のメモリモジュール２の方向に転送されるクロックは復
路部分を伝送されるクロックＲＣＬＫである。そこで、
コントローラ３は、往路部分に転送されるクロックＴＣ
ＬＫを受けた後に、メモリモジュール２に対するアクセ
ス（アドレス／コマンドの出力等）を開始する。他方、
各メモリモジュール２は、復路部分に転送されるクロッ
クＲＣＬＫを受けた後に、データの出力動作を開始す
る。すなわち、各メモリモジュール２が、クロックＲＣ
ＬＫの立上がりタイミングであるタイミングＢで受けた
アドレス／コマンドに対して、クロックＴＣＬＫの立上
がりタイミングであるタイミングＡを起点にして、デー
タをクロックＴＣＬＫに同期してデータバス５に出力す
れば、データのバスでの衝突は起きないし、コントロー
ラ３が受け取るデータに空きサイクルが生じることもな
い。これについては、後程、図４及び図５のフローチャ
ートを用いて説明する。
【００３０】一方、各メモリモジュール２は、タイミン
グＢでアドレス／コマンドを受け、タイミングＡから一
定のクロックサイクルの後、所謂レイテンシイ（latenc
y）の後にデータをデータバス５に出力する。その場
合、各メモリモジュール２は、一連のデータを出し終わ
り、新たなデータ出力サイクルを始める際に、そのレイ
テンシイを設定するために、カウンタによってクロック
ＴＣＬＫをそのレイテンシイに応じた数だけカウントす
る必要がある。後述するが、各メモリモジュール２には
レイテンシイを設定するためのカウンタが設けられてお
り、そのカウンタの動作を制御するための制御手順につ
いて、以下に図４を参照して説明する。 （１） まず、タイミングＭの直後に、カウンタで、サ
イクル数のカウントが可能状態に設定される（ステップ
Ｓ１）。 （２） 次に、タイミングＭの直後から入力するクロッ
クＴＣＬＫの立上がり及び立ち下がりに同期して、カウ
ンタでサイクル数がカウントされる（ステップＳ２）。 （３） タイミングＭの直後に入力するクロックＲＣＬ
Ｋに同期して取り込またれたコマンドが新たなサイクル
数カウントコマンドかどうかが判定される（ステップＳ
３）。このとき、新たなサイクル数カウントコマンドで
あれば、この後、ステップＳ２に戻り、再びクロックＴ
ＣＬＫの立上がり及び立ち下がりに同期して、レイテン
シイを設定するために必要な数だけクロックＴＣＬＫが
カウンタでカウントされる。 （４） 一方、ステップＳ３で、タイミングＭの直後に
入力するクロックＲＣＬＫに同期して取り込まれたコマ
ンドが、コマンドが無い状態も含めて新たなサイクル数
カウントコマンドでなければ、カウントがリセットさ
れ、カウント可能状態が解除され、カウント動作が不活
性にされる（ステップＳ４）。
グＢでアドレス／コマンドを受け、タイミングＡから一
定のクロックサイクルの後、所謂レイテンシイ（latenc
y）の後にデータをデータバス５に出力する。その場
合、各メモリモジュール２は、一連のデータを出し終わ
り、新たなデータ出力サイクルを始める際に、そのレイ
テンシイを設定するために、カウンタによってクロック
ＴＣＬＫをそのレイテンシイに応じた数だけカウントす
る必要がある。後述するが、各メモリモジュール２には
レイテンシイを設定するためのカウンタが設けられてお
り、そのカウンタの動作を制御するための制御手順につ
いて、以下に図４を参照して説明する。 （１） まず、タイミングＭの直後に、カウンタで、サ
イクル数のカウントが可能状態に設定される（ステップ
Ｓ１）。 （２） 次に、タイミングＭの直後から入力するクロッ
クＴＣＬＫの立上がり及び立ち下がりに同期して、カウ
ンタでサイクル数がカウントされる（ステップＳ２）。 （３） タイミングＭの直後に入力するクロックＲＣＬ
Ｋに同期して取り込またれたコマンドが新たなサイクル
数カウントコマンドかどうかが判定される（ステップＳ
３）。このとき、新たなサイクル数カウントコマンドで
あれば、この後、ステップＳ２に戻り、再びクロックＴ
ＣＬＫの立上がり及び立ち下がりに同期して、レイテン
シイを設定するために必要な数だけクロックＴＣＬＫが
カウンタでカウントされる。 （４） 一方、ステップＳ３で、タイミングＭの直後に
入力するクロックＲＣＬＫに同期して取り込まれたコマ
ンドが、コマンドが無い状態も含めて新たなサイクル数
カウントコマンドでなければ、カウントがリセットさ
れ、カウント可能状態が解除され、カウント動作が不活
性にされる（ステップＳ４）。
【００３１】上記の制御手順でクロックＴＣＬＫのサイ
クルを、クロックＲＣＬＫに同期してコマンドを受けた
後にカウントすれば、折り返し点の近くに配置されたメ
モリモジュール２でもクロック発生器１の近くに配置さ
れたメモリモジュール２でも、タイミングＡから同じレ
イテンシイで、データをクロックＴＣＬＫに同期してデ
ータバス５に出力することが出来る。
クルを、クロックＲＣＬＫに同期してコマンドを受けた
後にカウントすれば、折り返し点の近くに配置されたメ
モリモジュール２でもクロック発生器１の近くに配置さ
れたメモリモジュール２でも、タイミングＡから同じレ
イテンシイで、データをクロックＴＣＬＫに同期してデ
ータバス５に出力することが出来る。
【００３２】例えば、各メモリモジュール２がダブル・
データ・レート（ＤＤＲ：Double Data Rate）でデータ
を出力するものとし、かつレイテンシイが２である場
合、クロックＴＣＬＫのタイミングＡ１に対応するコマ
ンドがクロックＲＣＬＫのタイミングＢ１で、あるメモ
リモジュール２に取り込まれたとする。このコマンドを
受けてこのメモリモジュール２は、タイミングＡ１の後
にクロックＴＣＬＫが始めて立ち上がるタイミングｔ１
から数えてクロックＴＣＬＫが２回変化した後、すなわ
ちクロックＴＣＬＫのタイミングｔ２の後にデータを出
力する。次に、クロックＴＣＬＫのタイミングｔ１（タ
イミングＡ２）に対応するコマンドがクロックＲＣＬＫ
のタイミングＢ２で、別のメモリモジュール２に取り込
まれたとする。このコマンドを受けてこのメモリモジュ
ール２は、タイミングＡ２の後にクロックＴＣＬＫが始
めて立ち上がるクロックＴＣＬＫのタイミングｔ３から
数えてクロックＴＣＬＫが２回変化した後、すなわちク
ロックＴＣＬＫのタイミングｔ４の後にデータを出力す
る。
データ・レート（ＤＤＲ：Double Data Rate）でデータ
を出力するものとし、かつレイテンシイが２である場
合、クロックＴＣＬＫのタイミングＡ１に対応するコマ
ンドがクロックＲＣＬＫのタイミングＢ１で、あるメモ
リモジュール２に取り込まれたとする。このコマンドを
受けてこのメモリモジュール２は、タイミングＡ１の後
にクロックＴＣＬＫが始めて立ち上がるタイミングｔ１
から数えてクロックＴＣＬＫが２回変化した後、すなわ
ちクロックＴＣＬＫのタイミングｔ２の後にデータを出
力する。次に、クロックＴＣＬＫのタイミングｔ１（タ
イミングＡ２）に対応するコマンドがクロックＲＣＬＫ
のタイミングＢ２で、別のメモリモジュール２に取り込
まれたとする。このコマンドを受けてこのメモリモジュ
ール２は、タイミングＡ２の後にクロックＴＣＬＫが始
めて立ち上がるクロックＴＣＬＫのタイミングｔ３から
数えてクロックＴＣＬＫが２回変化した後、すなわちク
ロックＴＣＬＫのタイミングｔ４の後にデータを出力す
る。
【００３３】このようにしてデータの読み出しが行なわ
れると、読み出しデータのバス上での衝突は起きず、コ
ントローラ３が受け取るデータに空きサイクルが生じる
こともない。
れると、読み出しデータのバス上での衝突は起きず、コ
ントローラ３が受け取るデータに空きサイクルが生じる
こともない。
【００３４】これによって、コントローラ３が、コマン
ドを出力し、このコマンドに対応するデータを受け取る
という動作を行なう場合に、複数のメモリモジュール２
のデータバス５上での位置の差の影響は全くなくなる。
ドを出力し、このコマンドに対応するデータを受け取る
という動作を行なう場合に、複数のメモリモジュール２
のデータバス５上での位置の差の影響は全くなくなる。
【００３５】次に、コントローラ３が、図２に示すよう
に、クロック発生器１の近くに置かれる場合を説明す
る。この場合、コントローラ３から複数のメモリモジュ
ール２の方向に転送されるクロックは往路部分を転送さ
れるクロックＴＣＬＫであり、逆に複数のメモリモジュ
ール２からコントローラ３の方向に転送されるクロック
は復路部分を転送されるクロックＲＣＬＫである。コン
トローラ３は往路部分を転送されるクロックＴＣＬＫを
受けた後に、メモリモジュール２に対するアクセス（ア
ドレス／コマンドの出力等）を開始する。また、各メモ
リモジュール２は、クロックＴＣＬＫの立上がりタイミ
ングであるタイミングＡで受けたコマンドに対して、ク
ロックＲＣＬＫの立上がりタイミングであるタイミング
Ｂを起点にして、データをクロックＲＣＬＫに同期して
データバス５に出力すれば、データのバスでの衝突は起
きないし、コントローラ３が受け取るデータに空きサイ
クルが生じることもない。
に、クロック発生器１の近くに置かれる場合を説明す
る。この場合、コントローラ３から複数のメモリモジュ
ール２の方向に転送されるクロックは往路部分を転送さ
れるクロックＴＣＬＫであり、逆に複数のメモリモジュ
ール２からコントローラ３の方向に転送されるクロック
は復路部分を転送されるクロックＲＣＬＫである。コン
トローラ３は往路部分を転送されるクロックＴＣＬＫを
受けた後に、メモリモジュール２に対するアクセス（ア
ドレス／コマンドの出力等）を開始する。また、各メモ
リモジュール２は、クロックＴＣＬＫの立上がりタイミ
ングであるタイミングＡで受けたコマンドに対して、ク
ロックＲＣＬＫの立上がりタイミングであるタイミング
Ｂを起点にして、データをクロックＲＣＬＫに同期して
データバス５に出力すれば、データのバスでの衝突は起
きないし、コントローラ３が受け取るデータに空きサイ
クルが生じることもない。
【００３６】各メモリモジュール２は、一連のデータを
出し終わり、新たなデータ出力サイクルを始める際に、
レイテンシイを設定するために、カウンタによってクロ
ックＲＣＬＫをレイテンシイに応じた数だけカウントす
る必要がある。このカウンタの動作を制御するための制
御手順について、以下、図５を参照して説明する。 （１） 各メモリモジュール２で、クロックＴＣＬＫに
同期してコマンドが取り込まれる（ステップＳ１１）。 （２） ステップＳ１１で取り込まれたコマンドが新た
なサイクル数カウントコマンドであるかどうかが判断さ
れる（ステップＳ１２）。 （３） ステップＳ１２で、新たなサイクル数カウント
コマンドであると判断されれば、この直後のタイミング
Ｍに、カウンタでサイクル数カウントが可能状態にさ
れ、タイミングＭの直後から入力するクロックＲＣＬＫ
の立上がり及び立ち下がりに同期して、レイテンシイを
設定するために必要な数だけクロックＲＣＬＫがカウン
タでカウントされる（ステップＳ１３）。
出し終わり、新たなデータ出力サイクルを始める際に、
レイテンシイを設定するために、カウンタによってクロ
ックＲＣＬＫをレイテンシイに応じた数だけカウントす
る必要がある。このカウンタの動作を制御するための制
御手順について、以下、図５を参照して説明する。 （１） 各メモリモジュール２で、クロックＴＣＬＫに
同期してコマンドが取り込まれる（ステップＳ１１）。 （２） ステップＳ１１で取り込まれたコマンドが新た
なサイクル数カウントコマンドであるかどうかが判断さ
れる（ステップＳ１２）。 （３） ステップＳ１２で、新たなサイクル数カウント
コマンドであると判断されれば、この直後のタイミング
Ｍに、カウンタでサイクル数カウントが可能状態にさ
れ、タイミングＭの直後から入力するクロックＲＣＬＫ
の立上がり及び立ち下がりに同期して、レイテンシイを
設定するために必要な数だけクロックＲＣＬＫがカウン
タでカウントされる（ステップＳ１３）。
【００３７】例えば、先の場合と同様に、各メモリモジ
ュール２がＤＤＲでデータを出力するものとし、かつレ
イテンシイが２である場合、コントローラ３から出力さ
れたコマンドが、クロックＴＣＬＫのタイミングＡ１
で、あるメモリモジュール２に取り込まれたとする。こ
のコマンドを受けて、このメモリモジュール２は、タイ
ミングＡ１の後にクロックＲＣＬＫが始めて立ち上がる
タイミングｔ５から数えてクロックＲＣＬＫが４回変化
した後、すなわちクロックＲＣＬＫのタイミングｔ８の
後にデータを出力する。次に、クロックＴＣＬＫのタイ
ミングＡ２で、コントローラ３から出力されたコマンド
が、別のメモリモジュール２に取り込まれたとする。こ
のコマンドを受けて、このメモリモジュール２は、タイ
ミングＡ２の後にクロックＲＣＬＫが始めて立ち上がる
タイミングｔ７から数えてクロックＲＣＬＫが４回変化
した後、すなわちクロックＲＣＬＫのタイミングｔ１０
の後にデータを出力する。
ュール２がＤＤＲでデータを出力するものとし、かつレ
イテンシイが２である場合、コントローラ３から出力さ
れたコマンドが、クロックＴＣＬＫのタイミングＡ１
で、あるメモリモジュール２に取り込まれたとする。こ
のコマンドを受けて、このメモリモジュール２は、タイ
ミングＡ１の後にクロックＲＣＬＫが始めて立ち上がる
タイミングｔ５から数えてクロックＲＣＬＫが４回変化
した後、すなわちクロックＲＣＬＫのタイミングｔ８の
後にデータを出力する。次に、クロックＴＣＬＫのタイ
ミングＡ２で、コントローラ３から出力されたコマンド
が、別のメモリモジュール２に取り込まれたとする。こ
のコマンドを受けて、このメモリモジュール２は、タイ
ミングＡ２の後にクロックＲＣＬＫが始めて立ち上がる
タイミングｔ７から数えてクロックＲＣＬＫが４回変化
した後、すなわちクロックＲＣＬＫのタイミングｔ１０
の後にデータを出力する。
【００３８】このようにしてデータの読み出しが行なわ
れると、データのバスでの衝突は起きず、コントローラ
３が受け取るデータに空きサイクルが生じることもな
い。
れると、データのバスでの衝突は起きず、コントローラ
３が受け取るデータに空きサイクルが生じることもな
い。
【００３９】一方、コントローラ３側でも、クロックＴ
ＣＬＫのタイミングＡ（例えば、図３中のタイミングＡ
１）とクロックＲＣＬＫのタイミングＢ（例えば、図３
中のクロックＲＣＬＫのタイミングＢ１）が、中間タイ
ミングＭの存在により同じサイクルのクロックＴＣＬＫ
とクロックＲＣＬＫとして対応づけられている。このた
め、コントローラ３がコマンドを出して、対応するデー
タを受け取るという動作を行なう際に、メモリモジュー
ルのバス上の位置の差の影響はなくなる。
ＣＬＫのタイミングＡ（例えば、図３中のタイミングＡ
１）とクロックＲＣＬＫのタイミングＢ（例えば、図３
中のクロックＲＣＬＫのタイミングＢ１）が、中間タイ
ミングＭの存在により同じサイクルのクロックＴＣＬＫ
とクロックＲＣＬＫとして対応づけられている。このた
め、コントローラ３がコマンドを出して、対応するデー
タを受け取るという動作を行なう際に、メモリモジュー
ルのバス上の位置の差の影響はなくなる。
【００４０】次にメモリモジュール２やコントローラ３
で上記中間タイミングＭを設定するための具体的な方法
及び回路について説明する。
で上記中間タイミングＭを設定するための具体的な方法
及び回路について説明する。
【００４１】図１及び図２に示したように、第１の基本
クロックＴＣＬＫ、ＲＣＬＫと第２のクロックＴＣＬＫ
２、ＲＣＬＫ２とが、クロック配線４Ａ、４Ｂ上を転送
され、各メモリモジュール２とコントローラ３とに供給
される。
クロックＴＣＬＫ、ＲＣＬＫと第２のクロックＴＣＬＫ
２、ＲＣＬＫ２とが、クロック配線４Ａ、４Ｂ上を転送
され、各メモリモジュール２とコントローラ３とに供給
される。
【００４２】図６は、クロック配線４Ａ、４Ｂ上の、あ
る位置での、クロックＴＣＬＫ、ＲＣＬＫ、ＴＣＬＫ
２、ＲＣＬＫ２の位相状態を示している。図示のよう
に、例えば上向きの矢印で示したサイクルが、折り返し
点の前後で対応するサイクル、すなわち上向きの矢印で
示した信号が互いに同一サイクルの信号である。第１の
基本クロックＴＣＬＫ、ＲＣＬＫに対してそれぞれ２倍
の周期を有する第２の基本クロックＴＣＬＫ２、ＲＣＬ
Ｋ２が転送されるので、メモリモジュール２やコントロ
ーラ３が受け取る第１の基本クロックＴＣＬＫ、ＲＣＬ
Ｋを、偶数サイクルのクロックと奇数サイクルのクロッ
クとに分けることが出来る。なお、ここでは便宜上、図
６中の０、２、４、…番目のクロックを偶数サイクルク
ロックと称し、同様に１、３、５、…番目のクロックを
奇数サイクルクロックと称する。
る位置での、クロックＴＣＬＫ、ＲＣＬＫ、ＴＣＬＫ
２、ＲＣＬＫ２の位相状態を示している。図示のよう
に、例えば上向きの矢印で示したサイクルが、折り返し
点の前後で対応するサイクル、すなわち上向きの矢印で
示した信号が互いに同一サイクルの信号である。第１の
基本クロックＴＣＬＫ、ＲＣＬＫに対してそれぞれ２倍
の周期を有する第２の基本クロックＴＣＬＫ２、ＲＣＬ
Ｋ２が転送されるので、メモリモジュール２やコントロ
ーラ３が受け取る第１の基本クロックＴＣＬＫ、ＲＣＬ
Ｋを、偶数サイクルのクロックと奇数サイクルのクロッ
クとに分けることが出来る。なお、ここでは便宜上、図
６中の０、２、４、…番目のクロックを偶数サイクルク
ロックと称し、同様に１、３、５、…番目のクロックを
奇数サイクルクロックと称する。
【００４３】上記クロックＴＣＬＫ、ＲＣＬＫ、ＴＣＬ
Ｋ２、ＲＣＬＫ２から各種内部クロックが作られるが、
以後、偶数サイクルクロックに関係した各内部クロック
にはｅ、奇数サイクルクロックに関係した各内部クロッ
クにはｏ、基本クロックの立ち上がりに同期した各内部
クロックにはｕ、立ち上がり周期に１８０度位相がずれ
たタイミングに同期した各内部クロックにはｄという添
え字をそれぞれ付けて表す。
Ｋ２、ＲＣＬＫ２から各種内部クロックが作られるが、
以後、偶数サイクルクロックに関係した各内部クロック
にはｅ、奇数サイクルクロックに関係した各内部クロッ
クにはｏ、基本クロックの立ち上がりに同期した各内部
クロックにはｕ、立ち上がり周期に１８０度位相がずれ
たタイミングに同期した各内部クロックにはｄという添
え字をそれぞれ付けて表す。
【００４４】図７は、クロックＴＣＬＫまたはＲＣＬＫ
に同期して作られた偶数サイクルの内部クロックＴｅｕ
またはＲｅｕ、奇数サイクルの内部クロックＴｏｕまた
はＲｏｕの位相関係を示す。これらの内部クロックが各
メモリモジュール２やコントローラ３内でそれぞれ作ら
れるならば、これらを用いて先のタイミングＭを、各メ
モリモジュール２内のメモリチップまたはコントローラ
３内のコントローラチップでそれぞれ作ることができ
る。
に同期して作られた偶数サイクルの内部クロックＴｅｕ
またはＲｅｕ、奇数サイクルの内部クロックＴｏｕまた
はＲｏｕの位相関係を示す。これらの内部クロックが各
メモリモジュール２やコントローラ３内でそれぞれ作ら
れるならば、これらを用いて先のタイミングＭを、各メ
モリモジュール２内のメモリチップまたはコントローラ
３内のコントローラチップでそれぞれ作ることができ
る。
【００４５】タイミングＭは、内部クロックＴｏｕまた
はクロックＴＣＬＫのいずれかのサイクル（これを例え
ばＣＬＫ１と称する）に対して、δだけ遅れた内部クロ
ックＲｏｕまたはクロックＲＣＬＫのいずれかのサイク
ル（これを例えばＣＬＫ２と称する）が存在するとき
に、ＣＬＫ１からδ／２だけ遅れたタイミングに相当し
ている。このタイミングＭは以下のような方法で作られ
る。
はクロックＴＣＬＫのいずれかのサイクル（これを例え
ばＣＬＫ１と称する）に対して、δだけ遅れた内部クロ
ックＲｏｕまたはクロックＲＣＬＫのいずれかのサイク
ル（これを例えばＣＬＫ２と称する）が存在するとき
に、ＣＬＫ１からδ／２だけ遅れたタイミングに相当し
ている。このタイミングＭは以下のような方法で作られ
る。
【００４６】ます、ＣＬＫ１またはＣＬＫ２の２周期の
期間２τと、ＣＬＫ２のＣＬＫ１に対する遅れ（δ）と
の間の位相差（２τ−δ）を生成する。次に、この位相
差（２τ−δ）の半分の期間（τ−δ／２）だけ遅れた
タイミングをＣＬＫ１から作る。そして、このタイミン
グからあるＣＬＫ１サイクルまでの遅れ（τ＋δ／２）
を生成し、この遅れだけ上記のあるＣＬＫ１サイクルか
ら遅れたタイミングを作り、このタイミングをＣＬＫ１
に対してδ／２遅れたタイミングとする。
期間２τと、ＣＬＫ２のＣＬＫ１に対する遅れ（δ）と
の間の位相差（２τ−δ）を生成する。次に、この位相
差（２τ−δ）の半分の期間（τ−δ／２）だけ遅れた
タイミングをＣＬＫ１から作る。そして、このタイミン
グからあるＣＬＫ１サイクルまでの遅れ（τ＋δ／２）
を生成し、この遅れだけ上記のあるＣＬＫ１サイクルか
ら遅れたタイミングを作り、このタイミングをＣＬＫ１
に対してδ／２遅れたタイミングとする。
【００４７】次に、シンクロナス・アジャスタブル・デ
ィレイ（Synchronous Adjustable Delay、略してＳＡ
Ｄ）と称される回路を用いて上記タイミングＭを作る具
体的な方法を、図８を用いて説明する。このシンクロナ
ス・アジャスタブル・ディレイについては、本発明者に
よる日本国特許出願、特願平9-100490号の明細書及び図
面で詳しく述べられているが、その具体的構成について
は後に詳述する。
ィレイ（Synchronous Adjustable Delay、略してＳＡ
Ｄ）と称される回路を用いて上記タイミングＭを作る具
体的な方法を、図８を用いて説明する。このシンクロナ
ス・アジャスタブル・ディレイについては、本発明者に
よる日本国特許出願、特願平9-100490号の明細書及び図
面で詳しく述べられているが、その具体的構成について
は後に詳述する。
【００４８】クロックＴＣＬＫが、図１及び図２中のク
ロック配線４Ａの折り返し点を経由してクロックＲＣＬ
Ｋとして復路部分側に転送されていくことにより、クロ
ックＴＣＬＫとＲＣＬＫとの間にδなる位相差が生じた
とする。この位相差δは、０から（３６０＊２）度の範
囲内、つまりクロックＴＣＬＫの２周期以内であるとす
る。
ロック配線４Ａの折り返し点を経由してクロックＲＣＬ
Ｋとして復路部分側に転送されていくことにより、クロ
ックＴＣＬＫとＲＣＬＫとの間にδなる位相差が生じた
とする。この位相差δは、０から（３６０＊２）度の範
囲内、つまりクロックＴＣＬＫの２周期以内であるとす
る。
【００４９】図８中に示されるクロックを偶数サイクル
クロックｅと奇数サイクルクロックｏに区別している。
図８では、上向きの矢印の付いた偶数サイクルクロック
の立上がりタイミングから、対応した中間タイミングＭ
ｅが作られる様子を示している。なお、奇数サイクルク
ロックの場合にも同様に考えることが出来るので、その
説明は省略する。
クロックｅと奇数サイクルクロックｏに区別している。
図８では、上向きの矢印の付いた偶数サイクルクロック
の立上がりタイミングから、対応した中間タイミングＭ
ｅが作られる様子を示している。なお、奇数サイクルク
ロックの場合にも同様に考えることが出来るので、その
説明は省略する。
【００５０】まず内部クロックＲｏｕが立ち上がるタイ
ミングｔ１から始まる。シンクロナス・アジャスタブル
・ディレイを用いて、内部クロックＲｏｕの立上がりか
ら、その直後に発生する内部クロックＴｏｕの立上がり
までの遅延量を、内部クロックＴｏｕが立ち上がるタイ
ミングｔ２で測定する。次に、この遅延量の半分の遅延
時間の後に、内部クロックΦｅをタイミングｔ３で発生
する。基本クロックの周期をτとすれば、内部クロック
ＲｏｕとＴｏｕとの間の遅延量は２τ−δであるから、
ｔ２とｔ３のタイミングの間の期間すなわち内部クロッ
クＴｏｕとΦｅとの間の遅延量はτ−δ／２となる。さ
らにシンクロナス・アジャスタブル・ディレイを用い
て、内部クロックΦｅの立上がりタイミングからその直
後の内部クロックＴｏｕの立上がりタイミングまでの間
の遅延量を、内部クロックＴｏｕの立上がりタイミング
ｔ４で測定する。そして、この遅延量と同じ遅延時間の
後に、内部クロックＭｅをタイミングｔ５で発生する。
タイミングｔ２からｔ４までの間の遅延量は、内部クロ
ックＴｏｕの１周期に等しく、２τであるから、タイミ
ングｔ３からｔ４までの間の遅延量、すなわち内部クロ
ックΦｅとＴｏｕの間の遅延量は、タイミングｔ２から
ｔ４までの間の遅延量から、タイミングｔ２からｔ３ま
での間の遅延量を引いてτ＋δ／２となり、タイミング
ｔ４からｔ５までの間の遅延量もこれに等しくτ＋δ／
２となる。
ミングｔ１から始まる。シンクロナス・アジャスタブル
・ディレイを用いて、内部クロックＲｏｕの立上がりか
ら、その直後に発生する内部クロックＴｏｕの立上がり
までの遅延量を、内部クロックＴｏｕが立ち上がるタイ
ミングｔ２で測定する。次に、この遅延量の半分の遅延
時間の後に、内部クロックΦｅをタイミングｔ３で発生
する。基本クロックの周期をτとすれば、内部クロック
ＲｏｕとＴｏｕとの間の遅延量は２τ−δであるから、
ｔ２とｔ３のタイミングの間の期間すなわち内部クロッ
クＴｏｕとΦｅとの間の遅延量はτ−δ／２となる。さ
らにシンクロナス・アジャスタブル・ディレイを用い
て、内部クロックΦｅの立上がりタイミングからその直
後の内部クロックＴｏｕの立上がりタイミングまでの間
の遅延量を、内部クロックＴｏｕの立上がりタイミング
ｔ４で測定する。そして、この遅延量と同じ遅延時間の
後に、内部クロックＭｅをタイミングｔ５で発生する。
タイミングｔ２からｔ４までの間の遅延量は、内部クロ
ックＴｏｕの１周期に等しく、２τであるから、タイミ
ングｔ３からｔ４までの間の遅延量、すなわち内部クロ
ックΦｅとＴｏｕの間の遅延量は、タイミングｔ２から
ｔ４までの間の遅延量から、タイミングｔ２からｔ３ま
での間の遅延量を引いてτ＋δ／２となり、タイミング
ｔ４からｔ５までの間の遅延量もこれに等しくτ＋δ／
２となる。
【００５１】従って、内部クロックＴｏｕの立上がりか
らτ＋δ／２だけ位相がずれた内部クロックＭｅのタイ
ミングは、内部クロックＴｅｕの立上がりからδ／２だ
け位相がずれたタイミングとなり、内部クロックＭｅが
立ち上がるタイミングが、求める内部クロックＴｅｕと
Ｒｅｕの中間タイミングとなる。
らτ＋δ／２だけ位相がずれた内部クロックＭｅのタイ
ミングは、内部クロックＴｅｕの立上がりからδ／２だ
け位相がずれたタイミングとなり、内部クロックＭｅが
立ち上がるタイミングが、求める内部クロックＴｅｕと
Ｒｅｕの中間タイミングとなる。
【００５２】このように基本クロックの５サイクル分の
期間で、必要な中間タイミング信号が得られる。図８中
及び上記説明で使用したクロックに対する添え字ｅをｏ
に替えれば、内部クロックＴｏｕの立上がりからδ／２
だけ位相がずれた立上がりタイミングを有する中間タイ
ミング信号Ｍｏが得られる。そして、中間タイミング信
号ＭｅとＭｏを合成すれば、図３中に示される中間タイ
ミング信号Ｍが得られる。
期間で、必要な中間タイミング信号が得られる。図８中
及び上記説明で使用したクロックに対する添え字ｅをｏ
に替えれば、内部クロックＴｏｕの立上がりからδ／２
だけ位相がずれた立上がりタイミングを有する中間タイ
ミング信号Ｍｏが得られる。そして、中間タイミング信
号ＭｅとＭｏを合成すれば、図３中に示される中間タイ
ミング信号Ｍが得られる。
【００５３】図９は、図１及び図２中の複数のメモリモ
ジュール２及びコントローラ３内にそれぞれ設けられ、
上記タイミング信号Ｍを発生すると共に、この発生され
たタイミング信号Ｍに基づいて先のサイクル数をカウン
トするカウンタ及びこのカウンタのカウント出力に基づ
いてレイテンシイを設定する回路を含む制御回路の構成
を示している。この制御回路は、クロックＴＣＬＫ、Ｒ
ＣＬＫ、ＴＣＬＫ２、ＲＣＬＫ２を受けて、先のタイミ
ング信号Ｍを発生するタイミング信号発生回路４０１
と、クロックＴＣＬＫ、ＲＣＬＫ、ＴＣＬＫ２、ＲＣＬ
Ｋ２、先のコントローラ３から出力されるコマンド及び
上記タイミング信号発生回路４０１から出力されるタイ
ミング信号Ｍを受け、先の図４及び図５に示した制御手
順を実現し、その結果としてカウンタのセット／リセッ
ト信号を発生する内部コントローラ４０２と、上記内部
コントローラ４０２で発生されるセット／リセット信号
を受け、クロックＴＣＬＫまたはＲＣＬＫをカウントし
てサイクル数カウントを行なうカウンタ４０３と、この
カウンタ４０３のカウント出力Ｎを受けてレイテンシイ
の設定を行なうレイテンシイ制御回路４０４とを有す
る。
ジュール２及びコントローラ３内にそれぞれ設けられ、
上記タイミング信号Ｍを発生すると共に、この発生され
たタイミング信号Ｍに基づいて先のサイクル数をカウン
トするカウンタ及びこのカウンタのカウント出力に基づ
いてレイテンシイを設定する回路を含む制御回路の構成
を示している。この制御回路は、クロックＴＣＬＫ、Ｒ
ＣＬＫ、ＴＣＬＫ２、ＲＣＬＫ２を受けて、先のタイミ
ング信号Ｍを発生するタイミング信号発生回路４０１
と、クロックＴＣＬＫ、ＲＣＬＫ、ＴＣＬＫ２、ＲＣＬ
Ｋ２、先のコントローラ３から出力されるコマンド及び
上記タイミング信号発生回路４０１から出力されるタイ
ミング信号Ｍを受け、先の図４及び図５に示した制御手
順を実現し、その結果としてカウンタのセット／リセッ
ト信号を発生する内部コントローラ４０２と、上記内部
コントローラ４０２で発生されるセット／リセット信号
を受け、クロックＴＣＬＫまたはＲＣＬＫをカウントし
てサイクル数カウントを行なうカウンタ４０３と、この
カウンタ４０３のカウント出力Ｎを受けてレイテンシイ
の設定を行なうレイテンシイ制御回路４０４とを有す
る。
【００５４】なお、レイテンシイ制御回路４０４の出力
は図示しないデータ入力／出力回路に送られ、このデー
タ入力／出力回路でデータの入力／出力制御が行なわれ
る。
は図示しないデータ入力／出力回路に送られ、このデー
タ入力／出力回路でデータの入力／出力制御が行なわれ
る。
【００５５】図１０は、タイミング信号Ｍを発生する図
９中のタイミング信号発生回路４０１の詳細なブロック
図である。図１０において、内部クロックＴ２／Ｒ２発
生回路５０１は、クロックＴＣＬＫ／ＲＣＬＫとクロッ
クＴＣＬＫ２／ＲＣＬＫ２を受け、内部クロックＴ２／
Ｒ２を発生する。内部クロックＴｏｕ／Ｒｏｕ発生回路
５０２は、クロックＴＣＬＫ／ＲＣＬＫとクロックＴＣ
ＬＫ２／ＲＣＬＫ２及び内部クロックＴ２／Ｒ２を受
け、内部クロッククロックＴｏｕ／Ｒｏｕを発生する。
内部クロックＴｅｕ／Ｒｅｕ発生回路５０３は、クロッ
クＴＣＬＫ／ＲＣＬＫとクロックＴＣＬＫ２／ＲＣＬＫ
２及び内部クロックＴ２／Ｒ２を受け、内部クロックク
ロックＴｅｕ／Ｒｅｕを発生する。内部クロックΦｏ／
Φｅ発生回路５０４は、内部クロックＴｏｕ／Ｒｏｕと
Ｔｅｕ／Ｒｅｕを受け、内部クロックΦｏ／Φｅを発生
する。
９中のタイミング信号発生回路４０１の詳細なブロック
図である。図１０において、内部クロックＴ２／Ｒ２発
生回路５０１は、クロックＴＣＬＫ／ＲＣＬＫとクロッ
クＴＣＬＫ２／ＲＣＬＫ２を受け、内部クロックＴ２／
Ｒ２を発生する。内部クロックＴｏｕ／Ｒｏｕ発生回路
５０２は、クロックＴＣＬＫ／ＲＣＬＫとクロックＴＣ
ＬＫ２／ＲＣＬＫ２及び内部クロックＴ２／Ｒ２を受
け、内部クロッククロックＴｏｕ／Ｒｏｕを発生する。
内部クロックＴｅｕ／Ｒｅｕ発生回路５０３は、クロッ
クＴＣＬＫ／ＲＣＬＫとクロックＴＣＬＫ２／ＲＣＬＫ
２及び内部クロックＴ２／Ｒ２を受け、内部クロックク
ロックＴｅｕ／Ｒｅｕを発生する。内部クロックΦｏ／
Φｅ発生回路５０４は、内部クロックＴｏｕ／Ｒｏｕと
Ｔｅｕ／Ｒｅｕを受け、内部クロックΦｏ／Φｅを発生
する。
【００５６】タイミングＭ発生回路５０５は、内部クロ
ックＴｏｕ／ＲｏｕとＴｅｕ／Ｒｅｕ及び内部クロック
Φｏ／Φｅを受け、タイミングＭ（Ｍｅ及びＭｏ）を発
生する。
ックＴｏｕ／ＲｏｕとＴｅｕ／Ｒｅｕ及び内部クロック
Φｏ／Φｅを受け、タイミングＭ（Ｍｅ及びＭｏ）を発
生する。
【００５７】次に、図１０中の各回路のより詳細な構成
及びその動作について、以下に説明する。
及びその動作について、以下に説明する。
【００５８】図１１は、基本クロックの偶数サイクルと
奇数サイクルを分けるための制御信号Ｔ２またはＲ２を
発生する、図１０中の制御信号Ｔ２／Ｒ２発生回路５０
１の具体的な構成を示している。制御信号Ｔ２発生回路
と制御信号Ｒ２発生回路の基本的な構成は同じであリ、
入力信号のみが異なるだけである。
奇数サイクルを分けるための制御信号Ｔ２またはＲ２を
発生する、図１０中の制御信号Ｔ２／Ｒ２発生回路５０
１の具体的な構成を示している。制御信号Ｔ２発生回路
と制御信号Ｒ２発生回路の基本的な構成は同じであリ、
入力信号のみが異なるだけである。
【００５９】この回路は、クロックＴＣＬＫもしくはＲ
ＣＬＫが入力されるバッファ１１と、クロックＴＣＬＫ
２もしくはＲＣＬＫ２が入力される縦続接続された奇数
段（本例では３段）のバッファ１２と、４個のＮＡＮＤ
ゲート１３〜１６とから構成されている。
ＣＬＫが入力されるバッファ１１と、クロックＴＣＬＫ
２もしくはＲＣＬＫ２が入力される縦続接続された奇数
段（本例では３段）のバッファ１２と、４個のＮＡＮＤ
ゲート１３〜１６とから構成されている。
【００６０】すなわち、バッファ１１の出力は、ＮＡＮ
Ｄゲート１３の反転入力端に入力されると共に、ＮＡＮ
Ｄゲート１４の一方の反転入力端に入力される。縦続接
続された３段のバッファ１２のうちの後段のバッファ１
２の出力は、ＮＡＮＤゲート１３の非反転入力端とＮＡ
ＮＤゲート１４の他方の反転入力端にそれぞれ供給され
る。上記ＮＡＮＤゲート１３の出力は、ＮＡＮＤゲート
１５の一方の入力端に供給され、上記ＮＡＮＤゲート１
４の出力は、ＮＡＮＤゲート１６の一方の入力端に供給
され、上記ＮＡＮＤゲート１５、１６の他方の入力端は
互いに異なるＮＡＮＤゲートの出力端に接続されてい
る。
Ｄゲート１３の反転入力端に入力されると共に、ＮＡＮ
Ｄゲート１４の一方の反転入力端に入力される。縦続接
続された３段のバッファ１２のうちの後段のバッファ１
２の出力は、ＮＡＮＤゲート１３の非反転入力端とＮＡ
ＮＤゲート１４の他方の反転入力端にそれぞれ供給され
る。上記ＮＡＮＤゲート１３の出力は、ＮＡＮＤゲート
１５の一方の入力端に供給され、上記ＮＡＮＤゲート１
４の出力は、ＮＡＮＤゲート１６の一方の入力端に供給
され、上記ＮＡＮＤゲート１５、１６の他方の入力端は
互いに異なるＮＡＮＤゲートの出力端に接続されてい
る。
【００６１】すなわち、図１１に示した回路では、２個
のＮＡＮＤゲート１５、１６からなるフリップフロップ
によって、基本クロックの偶数クロックと奇数クロック
を分けるための制御信号Ｔ２またはＲ２が作られる。
のＮＡＮＤゲート１５、１６からなるフリップフロップ
によって、基本クロックの偶数クロックと奇数クロック
を分けるための制御信号Ｔ２またはＲ２が作られる。
【００６２】制御信号Ｔ２／Ｒ２は、図１４のタイミン
グチャートに示すように、第２の基本クロックＴＣＬＫ
２（ＲＣＬＫ２）が“Ｈ”のときに第１の基本クロック
ＴＣＬＫ（ＲＣＬＫ）が“Ｈ”から“Ｌ”へ変化する遷
移時に“Ｈ”となり、第２の基本クロックＴＣＬＫ２
（ＲＣＬＫ２）が“Ｌ”のときに第１の基本クロックＴ
ＣＬＫ（ＲＣＬＫ）が“Ｌ”から“Ｈ”へ変化する遷移
時に“Ｌ”となる。
グチャートに示すように、第２の基本クロックＴＣＬＫ
２（ＲＣＬＫ２）が“Ｈ”のときに第１の基本クロック
ＴＣＬＫ（ＲＣＬＫ）が“Ｈ”から“Ｌ”へ変化する遷
移時に“Ｈ”となり、第２の基本クロックＴＣＬＫ２
（ＲＣＬＫ２）が“Ｌ”のときに第１の基本クロックＴ
ＣＬＫ（ＲＣＬＫ）が“Ｌ”から“Ｈ”へ変化する遷移
時に“Ｌ”となる。
【００６３】図１２は、内部クロックＴｏｕまたはＲｏ
ｕを発生する、図１０中の内部クロックＴｏｕ／Ｒｏｕ
発生回路５０２の詳細な構成を、図１３は、内部クロッ
クＴｅｕまたはＲｅｕを発生する、図１０中の内部クロ
ックＴｅｕ／Ｒｅｕ発生回路５０3の詳細な構成をそれ
ぞれ示している。内部クロックＴｏｕ発生回路と内部ク
ロックＲｏｕ発生回路の基本的な構成は同じであリ、入
力信号のみが異なるだけである。
ｕを発生する、図１０中の内部クロックＴｏｕ／Ｒｏｕ
発生回路５０２の詳細な構成を、図１３は、内部クロッ
クＴｅｕまたはＲｅｕを発生する、図１０中の内部クロ
ックＴｅｕ／Ｒｅｕ発生回路５０3の詳細な構成をそれ
ぞれ示している。内部クロックＴｏｕ発生回路と内部ク
ロックＲｏｕ発生回路の基本的な構成は同じであリ、入
力信号のみが異なるだけである。
【００６４】図１２の回路において、第１の基本クロッ
クＴＣＬＫもしくはＲＣＬＫは、バッファ２１を介して
ＡＮＤゲート２２の一方の入力端に供給される。このＡ
ＮＤゲート２２の他方の入力端には図１１の回路で作ら
れる信号Ｔ２またはＲ２が供給される。上記ＡＮＤゲー
ト２２の出力はバッファ２３を介してＡＮＤゲート２４
の一方の入力端に供給される。このＡＮＤゲート２４の
他方の入力端には高レベルの論理信号“Ｈ”が常時供給
されている。上記ＡＮＤゲート２４の出力は、バッファ
２５を介してシンクロナス・アジャスタブル・ディレイ
（SynchronousAdjustable Delay）２６の前進遅延回路
（Forward Delay Circuit）ＦＤに供給される。また、
ＡＮＤゲート２２の出力は、制御クロックとして上記Ｓ
ＡＤ２６に供給される。上記ＳＡＤ２６には、上記前進
遅延回路ＦＤの他に後退遅延回路（Backward Delay Cir
cuit）ＢＤが設けられている。
クＴＣＬＫもしくはＲＣＬＫは、バッファ２１を介して
ＡＮＤゲート２２の一方の入力端に供給される。このＡ
ＮＤゲート２２の他方の入力端には図１１の回路で作ら
れる信号Ｔ２またはＲ２が供給される。上記ＡＮＤゲー
ト２２の出力はバッファ２３を介してＡＮＤゲート２４
の一方の入力端に供給される。このＡＮＤゲート２４の
他方の入力端には高レベルの論理信号“Ｈ”が常時供給
されている。上記ＡＮＤゲート２４の出力は、バッファ
２５を介してシンクロナス・アジャスタブル・ディレイ
（SynchronousAdjustable Delay）２６の前進遅延回路
（Forward Delay Circuit）ＦＤに供給される。また、
ＡＮＤゲート２２の出力は、制御クロックとして上記Ｓ
ＡＤ２６に供給される。上記ＳＡＤ２６には、上記前進
遅延回路ＦＤの他に後退遅延回路（Backward Delay Cir
cuit）ＢＤが設けられている。
【００６５】シンクロナス・アジャスタブル・ディレイ
２６の前進遅延回路ＦＤには複数の遅延ユニットが設け
られている。この前進遅延回路ＦＤに入力された信号
は、この複数の遅延ユニットを通過することによって順
次遅延される。そして、シンクロナス・アジャスタブル
・ディレイ２６では、前進遅延回路ＦＤにバッファ２５
からの信号が供給され、次のサイクルのＡＮＤゲート２
２からの出力が立ち上がる時点までの遅延時間Δが、前
進遅延回路ＦＤに供給された入力信号が通過した遅延ユ
ニットの数に対応して測定される。さらに、この測定さ
れた信号の遅延時間Δに相当する遅延量が、前進遅延回
路ＦＤで保持される。後退遅延回路ＢＤは、前進遅延回
路ＦＤで保持された遅延時間Δに相当する遅延量だけ信
号を遅延する。そして、後退遅延回路ＢＤの出力は、バ
ッファ２７を介して内部クロックＴｏｕまたはＲｏｕと
して出力される。
２６の前進遅延回路ＦＤには複数の遅延ユニットが設け
られている。この前進遅延回路ＦＤに入力された信号
は、この複数の遅延ユニットを通過することによって順
次遅延される。そして、シンクロナス・アジャスタブル
・ディレイ２６では、前進遅延回路ＦＤにバッファ２５
からの信号が供給され、次のサイクルのＡＮＤゲート２
２からの出力が立ち上がる時点までの遅延時間Δが、前
進遅延回路ＦＤに供給された入力信号が通過した遅延ユ
ニットの数に対応して測定される。さらに、この測定さ
れた信号の遅延時間Δに相当する遅延量が、前進遅延回
路ＦＤで保持される。後退遅延回路ＢＤは、前進遅延回
路ＦＤで保持された遅延時間Δに相当する遅延量だけ信
号を遅延する。そして、後退遅延回路ＢＤの出力は、バ
ッファ２７を介して内部クロックＴｏｕまたはＲｏｕと
して出力される。
【００６６】ここで、第１の基本クロックＴＣＬＫもし
くはＲＣＬＫに対する、上記バッファ２１及びＡＮＤゲ
ート２２からなる回路における遅延時間をＤ１、後退遅
延回路ＢＤの出力に対する上記バッファ２７おける遅延
時間をＤ２とすると、ＡＮＤゲート２２の出力に対する
上記バッファ２３、ＡＮＤゲート２４及びバッファ２５
からなる回路における遅延時間ＡがＤ１＋Ｄ２となるよ
うに、バッファ２３、ＡＮＤゲート２４及びバッファ２
５の回路定数が設定されている。
くはＲＣＬＫに対する、上記バッファ２１及びＡＮＤゲ
ート２２からなる回路における遅延時間をＤ１、後退遅
延回路ＢＤの出力に対する上記バッファ２７おける遅延
時間をＤ２とすると、ＡＮＤゲート２２の出力に対する
上記バッファ２３、ＡＮＤゲート２４及びバッファ２５
からなる回路における遅延時間ＡがＤ１＋Ｄ２となるよ
うに、バッファ２３、ＡＮＤゲート２４及びバッファ２
５の回路定数が設定されている。
【００６７】このようなシンクロナス・アジャスタブル
・ディレイを用いた信号発生回路の動作原理について
は、本発明者による特願平9-100490号の出願で詳しく説
明されている。
・ディレイを用いた信号発生回路の動作原理について
は、本発明者による特願平9-100490号の出願で詳しく説
明されている。
【００６８】図１２中のバッファ２３、ＡＮＤゲート２
４及びバッファ２５からなる回路における遅延時間Ａ
が、Ｄ１＋Ｄ２に等しくなるように設定されていれば、
内部クロックＴｏｕまたはＲｏｕの立ち上がりは、第１
の基本クロックＴＣＬＫまたはＲＣＬＫの奇数クロック
の立ち上がりに一致する。これはＡ＋Δの遅延量が丁
度、奇数クロックサイクルの第１の基本クロックの周期
２τに等しくなるからである。
４及びバッファ２５からなる回路における遅延時間Ａ
が、Ｄ１＋Ｄ２に等しくなるように設定されていれば、
内部クロックＴｏｕまたはＲｏｕの立ち上がりは、第１
の基本クロックＴＣＬＫまたはＲＣＬＫの奇数クロック
の立ち上がりに一致する。これはＡ＋Δの遅延量が丁
度、奇数クロックサイクルの第１の基本クロックの周期
２τに等しくなるからである。
【００６９】図１３の回路が、図１２のものと異なる点
は、ＡＮＤゲート２４の他方の入力端に接地電位に対応
した論理レベル“Ｌ”を常時供給することによって、偶
数クロックサイクルの第１の基本クロックに基づいて動
作するようにしただけである。
は、ＡＮＤゲート２４の他方の入力端に接地電位に対応
した論理レベル“Ｌ”を常時供給することによって、偶
数クロックサイクルの第１の基本クロックに基づいて動
作するようにしただけである。
【００７０】図１５及び図１６は、図１０に示した内部
クロックΦｅ発生回路及び内部クロックΦｏ発生回路の
具体的な構成を示している。この場合にも、両回路の基
本的な構成は同じであり、入力信号のみが異なるので、
内部クロックΦｏ発生回路で代表して説明する。
クロックΦｅ発生回路及び内部クロックΦｏ発生回路の
具体的な構成を示している。この場合にも、両回路の基
本的な構成は同じであり、入力信号のみが異なるので、
内部クロックΦｏ発生回路で代表して説明する。
【００７１】内部クロックＲｏｕは、縦続接続された２
段のバッファ３１による遅延時間Ａ（＝２＊Ｄ２）を経
た後に、ＳＡＤ３２の前進遅延回路ＦＤに供給される。
このシンクロナス・アジャスタブル・ディレイ（ＳＡ
Ｄ）３２には内部クロックＴｏｕが供給されている。こ
のＳＡＤ３２では、内部クロックＲｏｕが入力した後、
次に内部クロックＴｏｕが入力するまでの間の遅延量Δ
が前進遅延回路ＦＤで測定される。後退遅延回路ＢＤで
は、遅延量が常にＦＤの半分になるように遅延ユニット
の数がＦＤの半分に間引かれている。内部クロックＴｏ
ｕが入力したタイミングから、Δ／２の遅延を経てＳＡ
Ｄ３２から出力される信号は、バッファ３３による遅延
時間Ｄ２を経た後に内部クロックΦｅとして出力され
る。
段のバッファ３１による遅延時間Ａ（＝２＊Ｄ２）を経
た後に、ＳＡＤ３２の前進遅延回路ＦＤに供給される。
このシンクロナス・アジャスタブル・ディレイ（ＳＡ
Ｄ）３２には内部クロックＴｏｕが供給されている。こ
のＳＡＤ３２では、内部クロックＲｏｕが入力した後、
次に内部クロックＴｏｕが入力するまでの間の遅延量Δ
が前進遅延回路ＦＤで測定される。後退遅延回路ＢＤで
は、遅延量が常にＦＤの半分になるように遅延ユニット
の数がＦＤの半分に間引かれている。内部クロックＴｏ
ｕが入力したタイミングから、Δ／２の遅延を経てＳＡ
Ｄ３２から出力される信号は、バッファ３３による遅延
時間Ｄ２を経た後に内部クロックΦｅとして出力され
る。
【００７２】すなわち、内部クロックＲｏｕと内部クロ
ックＴｏｕとの間の遅延量が２＊Ｄ２＋Δで、内部クロ
ックＴｏｕと内部クロックΦｅとの間の遅延量がその半
分のＤ２＋Δ／２となる。
ックＴｏｕとの間の遅延量が２＊Ｄ２＋Δで、内部クロ
ックＴｏｕと内部クロックΦｅとの間の遅延量がその半
分のＤ２＋Δ／２となる。
【００７３】図１６の回路でも、上記と同様にして、内
部クロックＲｅｕと内部クロックＴｅｕとから内部クロ
ックΦｏが得られる。
部クロックＲｅｕと内部クロックＴｅｕとから内部クロ
ックΦｏが得られる。
【００７４】図８に示したように、内部クロックΦｅが
立ち上がるタイミングから内部クロックＴｏｕが立ち上
がるタイミングまでの遅延量を、内部クロックＴｏｕが
入力するタイミングから測定を開始することによりタイ
ミング信号Ｍｅが得られる。また内部クロックΦｏが立
ち上がるタイミングから内部クロックＴｅｕが立ち上が
るタイミングまでの遅延量を、内部クロックＴｅｕが入
力するタイミングから測定を開始することによりタイミ
ング信号Ｍｏが得られる。
立ち上がるタイミングから内部クロックＴｏｕが立ち上
がるタイミングまでの遅延量を、内部クロックＴｏｕが
入力するタイミングから測定を開始することによりタイ
ミング信号Ｍｅが得られる。また内部クロックΦｏが立
ち上がるタイミングから内部クロックＴｅｕが立ち上が
るタイミングまでの遅延量を、内部クロックＴｅｕが入
力するタイミングから測定を開始することによりタイミ
ング信号Ｍｏが得られる。
【００７５】さらに、タイミング信号ＭｅとＭｏとを合
成することによって、最終的なタイミング信号Ｍが得ら
れるが、このタイミング信号Ｍを発生する回路の構成を
図１７に示す。
成することによって、最終的なタイミング信号Ｍが得ら
れるが、このタイミング信号Ｍを発生する回路の構成を
図１７に示す。
【００７６】図１７の回路の機能は、先の図１１及び図
１２に示した回路と基本的に同じである。ここでは、そ
れぞれ前進遅延回路ＦＤ及び後退遅延回路ＢＤが設けら
れた二つのシンクロナス・アジャスタブル・ディレイ
（ＳＡＤ）３４、３５の出力のＯＲ論理を、出力段のＯ
Ｒゲート３６でとることによってタイミング信号Ｍ（Ｍ
ｅ及びＭｏ）を得るようにしている。このため、入出力
段における遅延量を合わせるために、両ＳＡＤ３４、３
５の入力段にもＯＲゲート３７、３８が設けられてい
る。そして、一方のＯＲゲート３７には内部クロックΦ
ｅと“Ｌ”レベルの論理信号が供給され、他方のＯＲゲ
ート３８には内部クロックΦｏと“Ｌ”レベルの論理信
号が供給されている。また、一方のＳＡＤ３４には内部
クロックＴｏｕが、他方のＳＡＤ３５には内部クロック
Ｔｅｕが、それぞれ制御信号として供給されている。
１２に示した回路と基本的に同じである。ここでは、そ
れぞれ前進遅延回路ＦＤ及び後退遅延回路ＢＤが設けら
れた二つのシンクロナス・アジャスタブル・ディレイ
（ＳＡＤ）３４、３５の出力のＯＲ論理を、出力段のＯ
Ｒゲート３６でとることによってタイミング信号Ｍ（Ｍ
ｅ及びＭｏ）を得るようにしている。このため、入出力
段における遅延量を合わせるために、両ＳＡＤ３４、３
５の入力段にもＯＲゲート３７、３８が設けられてい
る。そして、一方のＯＲゲート３７には内部クロックΦ
ｅと“Ｌ”レベルの論理信号が供給され、他方のＯＲゲ
ート３８には内部クロックΦｏと“Ｌ”レベルの論理信
号が供給されている。また、一方のＳＡＤ３４には内部
クロックＴｏｕが、他方のＳＡＤ３５には内部クロック
Ｔｅｕが、それぞれ制御信号として供給されている。
【００７７】さて、前記図３のタイミングチャート中の
中間タイミングＭが決まれば、データバス上の位置に左
右されずにデータ転送が可能なことは既に説明したが、
偶数サイクル、奇数サイクルなどの基本クロックのサイ
クルの区別が付けばサイクル数カウントの手順を工夫す
ることによって、より回路規模を少なくした方式が可能
である。さらに、クロックＲＣＬＫとＴＣＬＫの位相差
が２周期以上ずれた場合への拡張も容易になる。
中間タイミングＭが決まれば、データバス上の位置に左
右されずにデータ転送が可能なことは既に説明したが、
偶数サイクル、奇数サイクルなどの基本クロックのサイ
クルの区別が付けばサイクル数カウントの手順を工夫す
ることによって、より回路規模を少なくした方式が可能
である。さらに、クロックＲＣＬＫとＴＣＬＫの位相差
が２周期以上ずれた場合への拡張も容易になる。
【００７８】次にこのサイクル数カウントの手順を変え
た、この発明の第２の実施の形態について説明する。
た、この発明の第２の実施の形態について説明する。
【００７９】図１８は、基本クロックの偶数サイクルで
あるｅサイクルでのみ、クロックＴＣＬＫとＲＣＬＫの
位相差を測定し、その中間のタイミングＭｅのみを発生
し、それを用いる方法を示したタイミングチャートであ
る。タイミングＭｅの発生方法は、いままでに説明して
きた通りであり、他方のタイミングＭｏが必要でないこ
とから、タイミングＭｏを発生する機能を有する図１
５、図１６及び図１７に示した回路に比べて、回路規模
が半減できるという効果がある。
あるｅサイクルでのみ、クロックＴＣＬＫとＲＣＬＫの
位相差を測定し、その中間のタイミングＭｅのみを発生
し、それを用いる方法を示したタイミングチャートであ
る。タイミングＭｅの発生方法は、いままでに説明して
きた通りであり、他方のタイミングＭｏが必要でないこ
とから、タイミングＭｏを発生する機能を有する図１
５、図１６及び図１７に示した回路に比べて、回路規模
が半減できるという効果がある。
【００８０】このタイミングチャートでは、各サイクル
毎にタイミングＭを設定する必要がない。図中で、Ａ１
サイクルとＢ１サイクル、Ａ２サイクルとＢ２サイクル
が対応する同一サイクルであり、この２つのサイクルが
タイミングＭｅの発生に利用される。
毎にタイミングＭを設定する必要がない。図中で、Ａ１
サイクルとＢ１サイクル、Ａ２サイクルとＢ２サイクル
が対応する同一サイクルであり、この２つのサイクルが
タイミングＭｅの発生に利用される。
【００８１】この実施の形態において、図１に示すよう
に、コントローラ３が折り返し点の付近にある場合につ
いて、まず説明する。この場合、コントローラ３からメ
モリモジュール２に対し、コマンドがクロックＲＣＬＫ
のＢ１及びＢ２サイクルに同期して転送される。また、
メモリモジュール２からデータをデータバス５に乗せる
場合には、クロックＴＣＬＫに同期してＡ１サイクル及
びＡ２サイクルからサイクル数がカウントされ、Ａ１サ
イクル及びＡ２サイクルから数えて一定サイクル数目に
データがデータバス５上に出力されなければならない。
一連のデータを出し終えて新たなデータ出力サイクルを
始める際、レイテンシイを設定するために、カウンタに
よってクロックＴＣＬＫがレイテンシイに応じた数だけ
カウントされる必要がある。
に、コントローラ３が折り返し点の付近にある場合につ
いて、まず説明する。この場合、コントローラ３からメ
モリモジュール２に対し、コマンドがクロックＲＣＬＫ
のＢ１及びＢ２サイクルに同期して転送される。また、
メモリモジュール２からデータをデータバス５に乗せる
場合には、クロックＴＣＬＫに同期してＡ１サイクル及
びＡ２サイクルからサイクル数がカウントされ、Ａ１サ
イクル及びＡ２サイクルから数えて一定サイクル数目に
データがデータバス５上に出力されなければならない。
一連のデータを出し終えて新たなデータ出力サイクルを
始める際、レイテンシイを設定するために、カウンタに
よってクロックＴＣＬＫがレイテンシイに応じた数だけ
カウントされる必要がある。
【００８２】前記のように各メモリモジュール２内には
レイテンシイを設定するためのカウンタ（図9中のカウ
ンタ４０３）が設けられており、このカウンタの動作を
制御するための制御手順について、図１９を参照して説
明する。 （１） Ａ１サイクルにおけるクロックＴＣＬＫの立ち
上がりタイミングの直後に発生される第１のタイミング
信号Ｍｅに対し、その次に発生する第２のタイミング信
号Ｍｅに対応するクロックＴＣＬＫのｅサイクルから、
カウンタでクロックＴＣＬＫがカウントされ、サイクル
数のカウントが開始される（Ｓ２１）。 （２） クロックＲＣＬＫに同期してコマンドが取り込
まれる（Ｓ２２）。 （３） コマンドが取り込まれたかどうが判断される
（Ｓ２３）。 （４） 第１のタイミング信号Ｍｅの直後の、この第１
のタイミング信号Ｍｅに対応するクロックＲＣＬＫのＢ
１サイクルの立ち上がりから、第２のタイミング信号Ｍ
ｅに対応するクロックＲＣＬＫのサイクル（Ｂ２の次の
ｅ）の立ち上がりまでの間の期間に、クロックＲＣＬＫ
に同期して取り込まれたコマンドが、コマンドがない状
態も含めて新たなサイクル数カウントコマンドでなけれ
ば、カウント動作が止められて、次のカウント動作に備
えられる（Ｓ２４）。 （５） 一方、（ａ）第１のタイミング信号Ｍｅの直後
の、その第１のタイミング信号Ｍｅに対応するクロック
ＲＣＬＫのＢ１サイクルの立ち上がりから、第２のタイ
ミング信号Ｍｅに対応するクロックＲＣＬＫのサイクル
（Ｂ２の次のｅ）の立ち上がりまでの間の期間に、クロ
ックＲＣＬＫに同期して取り込まれたコマンドに新たな
サイクル数カウントコマンドがあれば、一定サイクル数
がカウントされ、そのサイクルからＴＣＬＫに同期して
データがデータバスに出力される。
レイテンシイを設定するためのカウンタ（図9中のカウ
ンタ４０３）が設けられており、このカウンタの動作を
制御するための制御手順について、図１９を参照して説
明する。 （１） Ａ１サイクルにおけるクロックＴＣＬＫの立ち
上がりタイミングの直後に発生される第１のタイミング
信号Ｍｅに対し、その次に発生する第２のタイミング信
号Ｍｅに対応するクロックＴＣＬＫのｅサイクルから、
カウンタでクロックＴＣＬＫがカウントされ、サイクル
数のカウントが開始される（Ｓ２１）。 （２） クロックＲＣＬＫに同期してコマンドが取り込
まれる（Ｓ２２）。 （３） コマンドが取り込まれたかどうが判断される
（Ｓ２３）。 （４） 第１のタイミング信号Ｍｅの直後の、この第１
のタイミング信号Ｍｅに対応するクロックＲＣＬＫのＢ
１サイクルの立ち上がりから、第２のタイミング信号Ｍ
ｅに対応するクロックＲＣＬＫのサイクル（Ｂ２の次の
ｅ）の立ち上がりまでの間の期間に、クロックＲＣＬＫ
に同期して取り込まれたコマンドが、コマンドがない状
態も含めて新たなサイクル数カウントコマンドでなけれ
ば、カウント動作が止められて、次のカウント動作に備
えられる（Ｓ２４）。 （５） 一方、（ａ）第１のタイミング信号Ｍｅの直後
の、その第１のタイミング信号Ｍｅに対応するクロック
ＲＣＬＫのＢ１サイクルの立ち上がりから、第２のタイ
ミング信号Ｍｅに対応するクロックＲＣＬＫのサイクル
（Ｂ２の次のｅ）の立ち上がりまでの間の期間に、クロ
ックＲＣＬＫに同期して取り込まれたコマンドに新たな
サイクル数カウントコマンドがあれば、一定サイクル数
がカウントされ、そのサイクルからＴＣＬＫに同期して
データがデータバスに出力される。
【００８３】また、（ｂ）第１のタイミング信号Ｍｅの
直後の、その第１のタイミング信号Ｍｅと対応するクロ
ックＲＣＬＫのＢ１サイクルから第２のタイミング信号
Ｍｅと対応するサイクル（Ｂ２の次のｅ）の間で、第１
のタイミング信号Ｍｅの直後の、その第１のタイミング
信号Ｍｅと対応するクロックＲＣＬＫのサイクルを１番
目としてｉ番目（ｉは正の整数）のサイクルに新たなサ
イクル数コマンドがあれば、ｉ−１サイクルに対応する
サイクル数カウントを余分に加えた一定サイクル数がカ
ウンタでカウントされ、そのカウント終了後のサイクル
からクロックＴＣＬＫに同期してデータがデータバスに
出力される（図１８で例えばＢ２サイクルにコマンドが
あれば、カウント終了の数が２だけ増やされる）（Ｓ２
５）。
直後の、その第１のタイミング信号Ｍｅと対応するクロ
ックＲＣＬＫのＢ１サイクルから第２のタイミング信号
Ｍｅと対応するサイクル（Ｂ２の次のｅ）の間で、第１
のタイミング信号Ｍｅの直後の、その第１のタイミング
信号Ｍｅと対応するクロックＲＣＬＫのサイクルを１番
目としてｉ番目（ｉは正の整数）のサイクルに新たなサ
イクル数コマンドがあれば、ｉ−１サイクルに対応する
サイクル数カウントを余分に加えた一定サイクル数がカ
ウンタでカウントされ、そのカウント終了後のサイクル
からクロックＴＣＬＫに同期してデータがデータバスに
出力される（図１８で例えばＢ２サイクルにコマンドが
あれば、カウント終了の数が２だけ増やされる）（Ｓ２
５）。
【００８４】以上の手順により、クロックＴＣＬＫの立
上がり時及び立ち下がり時に、カウンタでカウントが行
なわれることにより、各メモリモジュール２から所定の
レイテンシイでデータの読み出しが行なわれる。例え
ば、シングル・データ・レート（Single Data Rate、略
してＳＤＲ）でコントローラ３がコマンドを出力したサ
イクルから数えて６サイクル目の立上がりでデータがデ
ータバスに乗って欲しいとき、コントローラ３がＡ１サ
イクルに対応するコマンドを出力すれば、メモリモジュ
ール２はＢ１サイクルでこのコマンドを受け、クロック
ＴＣＬＫのタイミングｔ３でデータを出力する。また、
コントローラ３がＡ２サイクルでコマンドを出力すれ
ば、メモリモジュール２はＢ２サイクルでこのコマンド
を受け、クロックＴＣＬＫのタイミングｔ４でデータを
出力する。
上がり時及び立ち下がり時に、カウンタでカウントが行
なわれることにより、各メモリモジュール２から所定の
レイテンシイでデータの読み出しが行なわれる。例え
ば、シングル・データ・レート（Single Data Rate、略
してＳＤＲ）でコントローラ３がコマンドを出力したサ
イクルから数えて６サイクル目の立上がりでデータがデ
ータバスに乗って欲しいとき、コントローラ３がＡ１サ
イクルに対応するコマンドを出力すれば、メモリモジュ
ール２はＢ１サイクルでこのコマンドを受け、クロック
ＴＣＬＫのタイミングｔ３でデータを出力する。また、
コントローラ３がＡ２サイクルでコマンドを出力すれ
ば、メモリモジュール２はＢ２サイクルでこのコマンド
を受け、クロックＴＣＬＫのタイミングｔ４でデータを
出力する。
【００８５】他方、図２に示すように、コントローラ３
がクロック発生器１の近くにある場合、各メモリモジュ
ール２に対し、コマンドはクロックＴＣＬＫのＡ１及び
Ａ２サイクルに同期して転送される。また、各メモリモ
ジュール２が、データをデータバス５に出力する際は、
クロックＲＣＬＫに同期してカウンタでＢ１及びＢ２サ
イクルからサイクル数のカウントが開始され、一定サイ
クル数目に各メモリモジュール２からデータが出力され
る。一連のデータを出し終わり、新たなデータ出力サイ
クルを始める際、レイテンシイを設定するために、カウ
ンタによってクロックＴＣＬＫがレイテンシイに応じた
数だけカウントされる必要がある。
がクロック発生器１の近くにある場合、各メモリモジュ
ール２に対し、コマンドはクロックＴＣＬＫのＡ１及び
Ａ２サイクルに同期して転送される。また、各メモリモ
ジュール２が、データをデータバス５に出力する際は、
クロックＲＣＬＫに同期してカウンタでＢ１及びＢ２サ
イクルからサイクル数のカウントが開始され、一定サイ
クル数目に各メモリモジュール２からデータが出力され
る。一連のデータを出し終わり、新たなデータ出力サイ
クルを始める際、レイテンシイを設定するために、カウ
ンタによってクロックＴＣＬＫがレイテンシイに応じた
数だけカウントされる必要がある。
【００８６】前記のように各メモリモジュール２内には
レイテンシイを設定するためのカウンタ（図９中のカウ
ンタ４０３）が設けられており、このカウンタの動作を
制御するための制御手順について、図２０を参照して説
明する。 （１） 第１のタイミング信号Ｍｅに対応するクロック
ＴＣＬＫのＡ１サイクルにコマンドが取り込まれる（Ｓ
３１）。 （２） 第１のタイミング信号Ｍｅの直後の、この第１
のタイミング信号Ｍｅに対応するクロックＲＣＬＫのＢ
１サイクルから、カウンタでサイクル数のカウントが開
始される（Ｓ３２）。 （３） コマンドが取り込まれたかどうが判断される
（Ｓ３３）。 （４） 第２のタイミング信号Ｍｅに対応するクロック
ＴＣＬＫのサイクル（Ａ２の次のｅ）までの期間に、ク
ロックＴＣＬＫに同期して取り込まれたコマンドが、コ
マンドがない状態も含めて新たなサイクル数カウントコ
マンドでなければ、カウント動作が止められ、次のカウ
ント動作に備えられる（Ｓ３４）。 （５） 一方、（ａ）第１のタイミング信号Ｍｅに対応
するクロックＴＣＬＫのＡ１サイクルから、第２のタイ
ミング信号Ｍｅに対応するクロックＴＣＬＫのＡ２の次
のｅサイクルまでの間に、クロックＴＣＬＫに同期して
取り込まれたコマンドに新たなサイクル数カウントコマ
ンドがあれば、一定サイクル数がカウントされ、そのサ
イクルからＲＣＬＫに同期してデータがデータバスに出
力される。
レイテンシイを設定するためのカウンタ（図９中のカウ
ンタ４０３）が設けられており、このカウンタの動作を
制御するための制御手順について、図２０を参照して説
明する。 （１） 第１のタイミング信号Ｍｅに対応するクロック
ＴＣＬＫのＡ１サイクルにコマンドが取り込まれる（Ｓ
３１）。 （２） 第１のタイミング信号Ｍｅの直後の、この第１
のタイミング信号Ｍｅに対応するクロックＲＣＬＫのＢ
１サイクルから、カウンタでサイクル数のカウントが開
始される（Ｓ３２）。 （３） コマンドが取り込まれたかどうが判断される
（Ｓ３３）。 （４） 第２のタイミング信号Ｍｅに対応するクロック
ＴＣＬＫのサイクル（Ａ２の次のｅ）までの期間に、ク
ロックＴＣＬＫに同期して取り込まれたコマンドが、コ
マンドがない状態も含めて新たなサイクル数カウントコ
マンドでなければ、カウント動作が止められ、次のカウ
ント動作に備えられる（Ｓ３４）。 （５） 一方、（ａ）第１のタイミング信号Ｍｅに対応
するクロックＴＣＬＫのＡ１サイクルから、第２のタイ
ミング信号Ｍｅに対応するクロックＴＣＬＫのＡ２の次
のｅサイクルまでの間に、クロックＴＣＬＫに同期して
取り込まれたコマンドに新たなサイクル数カウントコマ
ンドがあれば、一定サイクル数がカウントされ、そのサ
イクルからＲＣＬＫに同期してデータがデータバスに出
力される。
【００８７】また、（ｂ）第２のタイミング信号Ｍｅに
対応するクロックＴＣＬＫのＡ２の次のｅサイクルで、
第１のタイミング信号Ｍｅに対応するクロックＴＣＬＫ
のＡ１サイクルを１番目としてｉ番目（ｉは正の整数）
のサイクルに新たなサイクル数コマンドがあれば、ｉ−
１サイクルに対応するサイクル数カウントを余分に加え
た一定サイクル数がカウンタでカウントされ、そのカウ
ント終了後のサイクルからクロックＲＣＬＫに同期し
て、データがデータバスに出力される（図１８で例えば
Ａ２サイクルにコマンドがあれば、カウント終了の数が
２だけ増やされる）（Ｓ３５）。
対応するクロックＴＣＬＫのＡ２の次のｅサイクルで、
第１のタイミング信号Ｍｅに対応するクロックＴＣＬＫ
のＡ１サイクルを１番目としてｉ番目（ｉは正の整数）
のサイクルに新たなサイクル数コマンドがあれば、ｉ−
１サイクルに対応するサイクル数カウントを余分に加え
た一定サイクル数がカウンタでカウントされ、そのカウ
ント終了後のサイクルからクロックＲＣＬＫに同期し
て、データがデータバスに出力される（図１８で例えば
Ａ２サイクルにコマンドがあれば、カウント終了の数が
２だけ増やされる）（Ｓ３５）。
【００８８】これにより、例えば、コントローラ３がコ
マンドを出したサイクルに対応したサイクルから４サイ
クル目の立上がりでデータがデータバスに乗って欲しい
とき、コントローラ３がＡ１サイクルでコマンドを出せ
ば、メモリモジュール２がＡ１サイクルでこのコマンド
を受け、タイミングｔ５でデータを出力する。また、コ
ントローラ３がＡ２サイクルでコマンドを出せば、メモ
リモジュール２はＡ２サイクルでこのコマンドを受け、
タイミングｔ６でデータを出力する。
マンドを出したサイクルに対応したサイクルから４サイ
クル目の立上がりでデータがデータバスに乗って欲しい
とき、コントローラ３がＡ１サイクルでコマンドを出せ
ば、メモリモジュール２がＡ１サイクルでこのコマンド
を受け、タイミングｔ５でデータを出力する。また、コ
ントローラ３がＡ２サイクルでコマンドを出せば、メモ
リモジュール２はＡ２サイクルでこのコマンドを受け、
タイミングｔ６でデータを出力する。
【００８９】図１８の例は、図３中に示すクロックＴＣ
ＬＫとＲＣＬＫが２周期まで位相がずれてもよい場合で
あった。ところが、システムがさらに高速化されたり、
大規模になり、バス上での伝播遅延が基本クロックの周
期に比べてさらに長くなってくると、例えば４周期まで
の位相のずれにも対応できることが要求される。このと
き、第２の基本クロックとしては当然、周期が第１の基
本クロックの４倍である、第１の基本クロックの４分周
信号が使用される。
ＬＫとＲＣＬＫが２周期まで位相がずれてもよい場合で
あった。ところが、システムがさらに高速化されたり、
大規模になり、バス上での伝播遅延が基本クロックの周
期に比べてさらに長くなってくると、例えば４周期まで
の位相のずれにも対応できることが要求される。このと
き、第２の基本クロックとしては当然、周期が第１の基
本クロックの４倍である、第１の基本クロックの４分周
信号が使用される。
【００９０】図２１に、４分周された第２の基本クロッ
クを用いて、第１の基本クロックの４つのサイクルを
ａ、ｂ、ｃ、ｄのように区別して、４周期の位相のずれ
まで対応可能にした場合の、図１８に相当する、この発
明の第３の実施の形態によるタイミングチャートを示
す。
クを用いて、第１の基本クロックの４つのサイクルを
ａ、ｂ、ｃ、ｄのように区別して、４周期の位相のずれ
まで対応可能にした場合の、図１８に相当する、この発
明の第３の実施の形態によるタイミングチャートを示
す。
【００９１】この場合、第１の基本クロックの４つのサ
イクルに対し、ａサイクルに対応したタイミングＭａの
みが発生される。このタイミングＭａの発生方法は後程
詳細に説明する。図２１に示したタイミングＭａの発生
手順は図１８の場合と同様であり、以下の通りである。
イクルに対し、ａサイクルに対応したタイミングＭａの
みが発生される。このタイミングＭａの発生方法は後程
詳細に説明する。図２１に示したタイミングＭａの発生
手順は図１８の場合と同様であり、以下の通りである。
【００９２】まず、図１に示すように、コントローラ３
が折り返し点の近くにある場合、メモリモジュール２に
対し、コマンドがクロックＲＣＬＫのＢ１、Ｂ２、Ｂ
３、Ｂ４からなる４サイクルに同期して転送される。ま
た、データをデータバス５に乗せるサイクルは、クロッ
クＴＣＬＫに同期してＡ１、Ａ２、Ａ３、Ａ４各サイク
ルからカウンタによってサイクル数をカウントした結果
の一定サイクル数目である。一連のデータを出し終わ
り、新たなデータ出力サイクルを始める際、レイテンシ
イを設定するために、カウンタによってクロックＴＣＬ
Ｋがレイテンシイに応じた数だけカウントされる必要が
ある。カウンタにおけるレイテンシイに応じた数のクロ
ックＴＣＬＫでのカウントの手順が図２２に示されてい
る。 （１） 第１のタイミングＭａの直後の第２のタイミン
グＭａに対応するクロックＴＣＬＫのサイクル（ａサイ
クル）から、カウンタによるサイクル数のカウントが開
始される（Ｓ４１）。 （２） クロックＲＣＬＫに同期してコマンドが取り込
まれる（Ｓ４２）。 （３） コマンドが取り込まれたかどうが判断される
（Ｓ４３）。 （４） 第１のタイミングＭａの直後の、この第１のタ
イミングＭａに対応するクロックＲＣＬＫのサイクル
（Ｂ１、ａサイクル）から、第２のタイミングＭａに対
応するクロックＲＣＬＫのサイクル（次のａサイクル）
までの期間に、クロックＲＣＬＫに同期して取り込まれ
たコマンドが、コマンドがない状態も含めて新たなサイ
クル数カウントコマンドでなければ、カウント動作が止
められ、次のカウント動作に備えられる（Ｓ４４）。 （５） 一方、（ａ）第１のタイミングＭａの直後の、
この第１のタイミングＭａに対応するクロックＲＣＬＫ
のＢ１サイクル（ａサイクル）から、第２のタイミング
Ｍａに対応するクロックＲＣＬＫのＢ４の次のａサイク
ルまでの間の期間に、クロックＲＣＬＫに同期して取り
込まれたコマンドに新たなサイクル数カウントコマンド
があれば、一定サイクル数がカウントされ、そのサイク
ルからＴＣＬＫに同期してデータがデータバスに出力さ
れる。
が折り返し点の近くにある場合、メモリモジュール２に
対し、コマンドがクロックＲＣＬＫのＢ１、Ｂ２、Ｂ
３、Ｂ４からなる４サイクルに同期して転送される。ま
た、データをデータバス５に乗せるサイクルは、クロッ
クＴＣＬＫに同期してＡ１、Ａ２、Ａ３、Ａ４各サイク
ルからカウンタによってサイクル数をカウントした結果
の一定サイクル数目である。一連のデータを出し終わ
り、新たなデータ出力サイクルを始める際、レイテンシ
イを設定するために、カウンタによってクロックＴＣＬ
Ｋがレイテンシイに応じた数だけカウントされる必要が
ある。カウンタにおけるレイテンシイに応じた数のクロ
ックＴＣＬＫでのカウントの手順が図２２に示されてい
る。 （１） 第１のタイミングＭａの直後の第２のタイミン
グＭａに対応するクロックＴＣＬＫのサイクル（ａサイ
クル）から、カウンタによるサイクル数のカウントが開
始される（Ｓ４１）。 （２） クロックＲＣＬＫに同期してコマンドが取り込
まれる（Ｓ４２）。 （３） コマンドが取り込まれたかどうが判断される
（Ｓ４３）。 （４） 第１のタイミングＭａの直後の、この第１のタ
イミングＭａに対応するクロックＲＣＬＫのサイクル
（Ｂ１、ａサイクル）から、第２のタイミングＭａに対
応するクロックＲＣＬＫのサイクル（次のａサイクル）
までの期間に、クロックＲＣＬＫに同期して取り込まれ
たコマンドが、コマンドがない状態も含めて新たなサイ
クル数カウントコマンドでなければ、カウント動作が止
められ、次のカウント動作に備えられる（Ｓ４４）。 （５） 一方、（ａ）第１のタイミングＭａの直後の、
この第１のタイミングＭａに対応するクロックＲＣＬＫ
のＢ１サイクル（ａサイクル）から、第２のタイミング
Ｍａに対応するクロックＲＣＬＫのＢ４の次のａサイク
ルまでの間の期間に、クロックＲＣＬＫに同期して取り
込まれたコマンドに新たなサイクル数カウントコマンド
があれば、一定サイクル数がカウントされ、そのサイク
ルからＴＣＬＫに同期してデータがデータバスに出力さ
れる。
【００９３】また、（ｂ）第１のタイミングＭａの直後
の、この第１のタイミングＭａと対応するクロックＲＣ
ＬＫのＢ１サイクルから次の対応するサイクル（Ｂ４サ
イクルの次のａサイクル）までの間で、第１のタイミン
グＭａの直後の、この第１のタイミングＭａと対応する
クロックＲＣＬＫのサイクル（Ｂ１サイクル）を１番目
として、ｉ番目（ｉは正の整数）のサイクルに新たなサ
イクル数コマンドがあれば、ｉ−１サイクルに対応する
サイクル数カウントを余分に加えた一定サイクル数がカ
ウンタでカウントされ、そのカウント終了後のサイクル
からクロックＴＣＬＫに同期してデータがデータバスに
出力される（図２１で例えばＢ３サイクルにコマンドが
あれば、カウント終了の数が４だけ増やされる）（Ｓ４
５）。
の、この第１のタイミングＭａと対応するクロックＲＣ
ＬＫのＢ１サイクルから次の対応するサイクル（Ｂ４サ
イクルの次のａサイクル）までの間で、第１のタイミン
グＭａの直後の、この第１のタイミングＭａと対応する
クロックＲＣＬＫのサイクル（Ｂ１サイクル）を１番目
として、ｉ番目（ｉは正の整数）のサイクルに新たなサ
イクル数コマンドがあれば、ｉ−１サイクルに対応する
サイクル数カウントを余分に加えた一定サイクル数がカ
ウンタでカウントされ、そのカウント終了後のサイクル
からクロックＴＣＬＫに同期してデータがデータバスに
出力される（図２１で例えばＢ３サイクルにコマンドが
あれば、カウント終了の数が４だけ増やされる）（Ｓ４
５）。
【００９４】例えば、ＳＤＲ方式でコントローラ３がコ
マンドを出したサイクルから６サイクル目の立上がりで
データがデータバスに乗って欲しいとき、コントローラ
３がＡ１サイクルに対応するコマンドを出力すれば、メ
モリモジュール２はＢ１サイクルでそのコマンドを受
け、クロックＴＣＬＫのタイミングｔ３でデータを出力
する。また、コントローラ３がＡ３サイクルでコマンド
を出力すれば、メモリモジュール２はＢ３サイクルでそ
のコマンドを受け、クロックＴＣＬＫのタイミングｔ４
でデータを出力する。
マンドを出したサイクルから６サイクル目の立上がりで
データがデータバスに乗って欲しいとき、コントローラ
３がＡ１サイクルに対応するコマンドを出力すれば、メ
モリモジュール２はＢ１サイクルでそのコマンドを受
け、クロックＴＣＬＫのタイミングｔ３でデータを出力
する。また、コントローラ３がＡ３サイクルでコマンド
を出力すれば、メモリモジュール２はＢ３サイクルでそ
のコマンドを受け、クロックＴＣＬＫのタイミングｔ４
でデータを出力する。
【００９５】一方、図２に示すように、コントローラ３
がクロック発生器１の近くにある場合、メモリモジュー
ル２に対し、コマンドがクロックＴＣＬＫのＡ１、Ａ
２、Ａ３、Ａ４からなる４サイクルに同期して転送され
る。また、データをデータバス５に乗せるサイクルは、
クロックＲＣＬＫに同期してＢ１、Ｂ２、Ｂ３、Ｂ４サ
イクルからカウンタによってサイクル数をカウントした
結果の一定サイクル数目である。一連のデータを出し終
わり、新たなデータ出力サイクルを始める際、レイテン
シイを設定するために、カウンタによってクロックＲＣ
ＬＫがレイテンシイに応じた数だけカウントされる必要
がある。カウンタにおけるレイテンシイに応じた数のク
ロックＲＣＬＫでのカウントの手順が図２３に示されて
いる。 （１） 第１のタイミングＭａと対応するクロックＴＣ
ＬＫのＡ１サイクル（ａサイクル）からコマンドの取り
込みが開始される（Ｓ５１）。 （２） 第１のタイミングＭａの直後の、この第１のタ
イミングＭａと対応するクロックＲＣＬＫのＢ１サイク
ル（ａサイクル）から、サイクル数のカウントが開始さ
れる（Ｓ５２）。 （３） コマンドが取り込まれたかどうが判断される
（Ｓ５３）。 （４） 第２のタイミングＭａに対応するクロックＴＣ
ＬＫのサイクルまでのサイクル（Ａ４サイクルの次のａ
サイクル）で、クロックＴＣＬＫに同期して取り込まれ
たコマンドが、コマンドがない状態も含めて新たなサイ
クル数カウントコマンドでなければ、カウント動作が止
められて、次のカウント動作に備えられる（Ｓ５４）。 （５） 一方、（ａ）第１のタイミングＭａに対応する
クロックＴＣＬＫのＡ１サイクルから、第２のタイミン
グＭａに対応するクロックＴＣＬＫのサイクル（Ａ４サ
イクルの次のａサイクル）までの間の期間に、クロック
ＴＣＬＫに同期して取り込まれたコマンドに新たなサイ
クル数カウントコマンドがあれば、一定サイクル数がカ
ウントされ、そのサイクルからクロックＲＣＬＫに同期
してデータがデータバスに出力される。
がクロック発生器１の近くにある場合、メモリモジュー
ル２に対し、コマンドがクロックＴＣＬＫのＡ１、Ａ
２、Ａ３、Ａ４からなる４サイクルに同期して転送され
る。また、データをデータバス５に乗せるサイクルは、
クロックＲＣＬＫに同期してＢ１、Ｂ２、Ｂ３、Ｂ４サ
イクルからカウンタによってサイクル数をカウントした
結果の一定サイクル数目である。一連のデータを出し終
わり、新たなデータ出力サイクルを始める際、レイテン
シイを設定するために、カウンタによってクロックＲＣ
ＬＫがレイテンシイに応じた数だけカウントされる必要
がある。カウンタにおけるレイテンシイに応じた数のク
ロックＲＣＬＫでのカウントの手順が図２３に示されて
いる。 （１） 第１のタイミングＭａと対応するクロックＴＣ
ＬＫのＡ１サイクル（ａサイクル）からコマンドの取り
込みが開始される（Ｓ５１）。 （２） 第１のタイミングＭａの直後の、この第１のタ
イミングＭａと対応するクロックＲＣＬＫのＢ１サイク
ル（ａサイクル）から、サイクル数のカウントが開始さ
れる（Ｓ５２）。 （３） コマンドが取り込まれたかどうが判断される
（Ｓ５３）。 （４） 第２のタイミングＭａに対応するクロックＴＣ
ＬＫのサイクルまでのサイクル（Ａ４サイクルの次のａ
サイクル）で、クロックＴＣＬＫに同期して取り込まれ
たコマンドが、コマンドがない状態も含めて新たなサイ
クル数カウントコマンドでなければ、カウント動作が止
められて、次のカウント動作に備えられる（Ｓ５４）。 （５） 一方、（ａ）第１のタイミングＭａに対応する
クロックＴＣＬＫのＡ１サイクルから、第２のタイミン
グＭａに対応するクロックＴＣＬＫのサイクル（Ａ４サ
イクルの次のａサイクル）までの間の期間に、クロック
ＴＣＬＫに同期して取り込まれたコマンドに新たなサイ
クル数カウントコマンドがあれば、一定サイクル数がカ
ウントされ、そのサイクルからクロックＲＣＬＫに同期
してデータがデータバスに出力される。
【００９６】また、（ｂ）第２のタイミングＭａに対応
するクロックＴＣＬＫサイクルまでのサイクル（Ａ４サ
イクル）で、第１のタイミングＭａに対応するクロック
ＴＣＬＫのサイクル（Ａ１サイクル）を１番目として、
ｉ番目（ｉは正の整数）のサイクルに新たなサイクル数
コマンドがあれば、ｉ−１サイクルに対応するサイクル
数カウントを余分に加えた一定サイクル数がカウンタで
カウントされ、そのカウント終了後のサイクルからクロ
ックＲＣＬＫに同期して、データがデータバスに出力さ
れる（図２１で例えばＡ３サイクルにコマンドがあれ
ば、カウント終了の数が４だけ増やされる）（Ｓ５
５）。
するクロックＴＣＬＫサイクルまでのサイクル（Ａ４サ
イクル）で、第１のタイミングＭａに対応するクロック
ＴＣＬＫのサイクル（Ａ１サイクル）を１番目として、
ｉ番目（ｉは正の整数）のサイクルに新たなサイクル数
コマンドがあれば、ｉ−１サイクルに対応するサイクル
数カウントを余分に加えた一定サイクル数がカウンタで
カウントされ、そのカウント終了後のサイクルからクロ
ックＲＣＬＫに同期して、データがデータバスに出力さ
れる（図２１で例えばＡ３サイクルにコマンドがあれ
ば、カウント終了の数が４だけ増やされる）（Ｓ５
５）。
【００９７】これにより、例えば、コントローラ３がコ
マンドを出したサイクルに対応したサイクルから３サイ
クル目の立上がりでデータがデータバスに乗って欲しい
とき、コントローラ３がＡ１サイクルでコマンドを出せ
ば、メモリモジュール２がＡ１サイクルでこのコマンド
を受け、タイミングｔ５でデータを出力する。また、コ
ントローラ３がＡ３サイクルでコマンドを出せば、メモ
リモジュール２はＡ３サイクルでこのコマンドを受け、
タイミングｔ６でデータを出力する。
マンドを出したサイクルに対応したサイクルから３サイ
クル目の立上がりでデータがデータバスに乗って欲しい
とき、コントローラ３がＡ１サイクルでコマンドを出せ
ば、メモリモジュール２がＡ１サイクルでこのコマンド
を受け、タイミングｔ５でデータを出力する。また、コ
ントローラ３がＡ３サイクルでコマンドを出せば、メモ
リモジュール２はＡ３サイクルでこのコマンドを受け、
タイミングｔ６でデータを出力する。
【００９８】図１８のタイミングチャートに示した、２
分周クロックを用いた第２の基本クロック、図２１のタ
イミングチャートに示した、４分周クロックを用いた第
２の基本クロックを合わせてタイミングＭｅやＭａを発
生する回路について以下に説明する。
分周クロックを用いた第２の基本クロック、図２１のタ
イミングチャートに示した、４分周クロックを用いた第
２の基本クロックを合わせてタイミングＭｅやＭａを発
生する回路について以下に説明する。
【００９９】先の図１１、１２では、２分周クロックを
用いた場合の、基本クロックの奇数番目ｏサイクルを選
択する場合の回路の構成を示した。第３の実施の形態に
おいて、図１１の回路に相当するのが図２４の回路であ
る。この図２４に示した回路が先の図１１の回路と異な
る点は、先の２入力ＮＡＮＤゲート１３、１４を用いる
代わりに、３入力ＮＡＮＤゲート１７、１８が用いられ
ており、この両ＮＡＮＤゲート１７、１８のそれぞれ一
つの入力端に前記ＮＡＮＤゲート１５、１６の出力が帰
還されていることである。
用いた場合の、基本クロックの奇数番目ｏサイクルを選
択する場合の回路の構成を示した。第３の実施の形態に
おいて、図１１の回路に相当するのが図２４の回路であ
る。この図２４に示した回路が先の図１１の回路と異な
る点は、先の２入力ＮＡＮＤゲート１３、１４を用いる
代わりに、３入力ＮＡＮＤゲート１７、１８が用いられ
ており、この両ＮＡＮＤゲート１７、１８のそれぞれ一
つの入力端に前記ＮＡＮＤゲート１５、１６の出力が帰
還されていることである。
【０１００】このような構成の回路では、クロックＴＣ
ＬＫ２（ＲＣＬＫ２）の“Ｈ”の状態でクロックＴＣＬ
Ｋ（ＲＣＬＫ）の“Ｌ”への遷移によって制御信号Ｔ２
（Ｒ２）が状態を変えるので、図２５のタイミングチャ
ートに示すような制御信号Ｔ２（Ｒ２）の変化状態を作
ることができる。
ＬＫ２（ＲＣＬＫ２）の“Ｈ”の状態でクロックＴＣＬ
Ｋ（ＲＣＬＫ）の“Ｌ”への遷移によって制御信号Ｔ２
（Ｒ２）が状態を変えるので、図２５のタイミングチャ
ートに示すような制御信号Ｔ２（Ｒ２）の変化状態を作
ることができる。
【０１０１】図２６、図２７及び図２８は、第３の実施
の形態における先の図１１、図１５及び図１７にそれぞ
れ相当する回路の構成を示している。なお、図２６、図
２７及び図２８それぞれで対応する箇所には同じ符号を
付してその説明は省略する。そして、これらの各回路に
おいて、各信号の添字のｘの代わりにｏを、ｙの代わり
にｅをそれぞれ付ければ、図１８に示した２分周クロッ
クを使用する場合に対応した信号が得られる。また、添
字のｘの代わりにｃを、ｙの代わりにａをそれぞれ付け
れば、図２１に示した４分周クロックを使用する場合に
対応する信号が得られる。
の形態における先の図１１、図１５及び図１７にそれぞ
れ相当する回路の構成を示している。なお、図２６、図
２７及び図２８それぞれで対応する箇所には同じ符号を
付してその説明は省略する。そして、これらの各回路に
おいて、各信号の添字のｘの代わりにｏを、ｙの代わり
にｅをそれぞれ付ければ、図１８に示した２分周クロッ
クを使用する場合に対応した信号が得られる。また、添
字のｘの代わりにｃを、ｙの代わりにａをそれぞれ付け
れば、図２１に示した４分周クロックを使用する場合に
対応する信号が得られる。
【０１０２】なお、先の図１７の回路ではタイミングＭ
として、タイミングＭｅ及びＭｏの二つを得るようにし
ている。これに対して、図２８の場合には、タイミング
Ｍｙ一つを作ればよいので、一つのＳＡＤ３４のみを用
いることができる。また、このＳＡＤ３４の出力側で
は、前記ＯＲゲート３６の代わりに、遅延時間Ｄ２を有
するバッファ３９が用いられており、これに伴いＳＡＤ
３４の入力側では前記ＯＲゲート３７の代わりに遅延時
間Ｄ２を有するバッファ４０が用いられている。
として、タイミングＭｅ及びＭｏの二つを得るようにし
ている。これに対して、図２８の場合には、タイミング
Ｍｙ一つを作ればよいので、一つのＳＡＤ３４のみを用
いることができる。また、このＳＡＤ３４の出力側で
は、前記ＯＲゲート３６の代わりに、遅延時間Ｄ２を有
するバッファ３９が用いられており、これに伴いＳＡＤ
３４の入力側では前記ＯＲゲート３７の代わりに遅延時
間Ｄ２を有するバッファ４０が用いられている。
【０１０３】以上の説明は、この発明に係るデータ高速
転送システムにおいて、コントローラが、メモリモジュ
ールのデータバス上の位置を考慮しなくてもデータが効
率良く無駄なサイクルギャップも必要なく転送できるよ
うにする技術に関するものである。次に、データをデー
タバスに出力する方法について説明する。
転送システムにおいて、コントローラが、メモリモジュ
ールのデータバス上の位置を考慮しなくてもデータが効
率良く無駄なサイクルギャップも必要なく転送できるよ
うにする技術に関するものである。次に、データをデー
タバスに出力する方法について説明する。
【０１０４】以下の説明は、第２の基本クロックＴＣＬ
Ｋ２として、例えば第１の基本クロックＴＣＬＫを２分
周して得られる、第１の基本クロックＴＣＬＫの２倍の
周期を持つクロックを用いる場合である。しかし、第１
の基本クロックＴＣＬＫの４倍の周期を持つクロックを
第２の基本クロックとして用いる場合に対しても拡張は
容易なので特に説明はしない。なお、データの転送はク
ロックの１周期に２つのデータを転送する所謂ＤＤＲ
（Double Data Rate）であるとする。
Ｋ２として、例えば第１の基本クロックＴＣＬＫを２分
周して得られる、第１の基本クロックＴＣＬＫの２倍の
周期を持つクロックを用いる場合である。しかし、第１
の基本クロックＴＣＬＫの４倍の周期を持つクロックを
第２の基本クロックとして用いる場合に対しても拡張は
容易なので特に説明はしない。なお、データの転送はク
ロックの１周期に２つのデータを転送する所謂ＤＤＲ
（Double Data Rate）であるとする。
【０１０５】図２９は、第１の基本クロックＴＣＬＫ、
ＲＣＬＫ、第２の基本クロックＴＣＬＫ２、ＲＣＬＫ２
及びデータの入出力を制御するための基本クロックに同
期した複数の内部クロックの関係を示すタイミングチャ
ートである。ここで、クロックＴＣＬＫの偶数サイクル
及び奇数サイクルの立上がりに同期した内部クロックＴ
ｅｕ、Ｔｏｕ、これらの内部クロックに対して位相が１
８０度ずれた内部クロックＴｅｄ、Ｔｏｄ、同様にクロ
ックＲＣＬＫに対応した内部クロックＲｅｕ、Ｒｏｕ、
Ｒｅｄ、Ｒｏｄがデータの入出力を制御するために使用
される。なお、基本クロックの立上がりに同期した内部
クロックの発生方法については図１１、図１２、図１３
及び図１４で既に説明したので、これらと１８０度位相
がずれたクロックの発生方法について図３０及び図３１
を参照して説明する。
ＲＣＬＫ、第２の基本クロックＴＣＬＫ２、ＲＣＬＫ２
及びデータの入出力を制御するための基本クロックに同
期した複数の内部クロックの関係を示すタイミングチャ
ートである。ここで、クロックＴＣＬＫの偶数サイクル
及び奇数サイクルの立上がりに同期した内部クロックＴ
ｅｕ、Ｔｏｕ、これらの内部クロックに対して位相が１
８０度ずれた内部クロックＴｅｄ、Ｔｏｄ、同様にクロ
ックＲＣＬＫに対応した内部クロックＲｅｕ、Ｒｏｕ、
Ｒｅｄ、Ｒｏｄがデータの入出力を制御するために使用
される。なお、基本クロックの立上がりに同期した内部
クロックの発生方法については図１１、図１２、図１３
及び図１４で既に説明したので、これらと１８０度位相
がずれたクロックの発生方法について図３０及び図３１
を参照して説明する。
【０１０６】図３０及び図３１に示した回路の構成は図
１５及び図１６のものと同様であり、入出力信号が異な
るだけなので、図１５及び図１６と対応する箇所には同
じ符号を付してその説明は省略する。
１５及び図１６のものと同様であり、入出力信号が異な
るだけなので、図１５及び図１６と対応する箇所には同
じ符号を付してその説明は省略する。
【０１０７】図３０は、偶数番目（偶数サイクル）のク
ロックで１８０度位相がずれたクロックを作る回路であ
り、図３１は奇数番目（奇数サイクル）のクロックで１
８０度位相がずれたクロックを作る回路である。まず、
図３０の回路における内部クロックＴｏｄの発生方法に
ついて簡単に説明する。内部クロックＴｅｕとＴｏｕ
は、基本クロックＴＣＬＫまたはＲＣＬＫと同位相なの
で、その位相差は３６０度である。図３０中のＳＡＤ３
２のＦＤでは、この遅延量に相当するΔが測定される。
図３０中のＳＡＤ３２の後退遅延回路（Half Backward
Delay Circuit）ＨＢＤは、遅延量Δ／２を作るもので
ある。内部クロックＴｏｕから後退遅延回路ＨＢＤを経
て発生された内部クロックＴｏｄは、内部クロックＴｏ
ｕから１８０度位相が遅れている。データの入力は基本
クロックの立上がりのタイミングと、さらにこれと１８
０度位相がずれたタイミングに対して、あるデータウィ
ンドウを持って転送されてくる。従って、図３０の回路
で発生されたタイミングでデータを取り込むことができ
る。
ロックで１８０度位相がずれたクロックを作る回路であ
り、図３１は奇数番目（奇数サイクル）のクロックで１
８０度位相がずれたクロックを作る回路である。まず、
図３０の回路における内部クロックＴｏｄの発生方法に
ついて簡単に説明する。内部クロックＴｅｕとＴｏｕ
は、基本クロックＴＣＬＫまたはＲＣＬＫと同位相なの
で、その位相差は３６０度である。図３０中のＳＡＤ３
２のＦＤでは、この遅延量に相当するΔが測定される。
図３０中のＳＡＤ３２の後退遅延回路（Half Backward
Delay Circuit）ＨＢＤは、遅延量Δ／２を作るもので
ある。内部クロックＴｏｕから後退遅延回路ＨＢＤを経
て発生された内部クロックＴｏｄは、内部クロックＴｏ
ｕから１８０度位相が遅れている。データの入力は基本
クロックの立上がりのタイミングと、さらにこれと１８
０度位相がずれたタイミングに対して、あるデータウィ
ンドウを持って転送されてくる。従って、図３０の回路
で発生されたタイミングでデータを取り込むことができ
る。
【０１０８】データの出力は、このタイミングに対し
て、あるデータウィンドウを持たせて出力しなければな
らない。従って、これらのタイミングの中間のタイミン
グでデータを出力することが望ましく、基本クロックに
対して９０度と２７０度位相がずれた内部タイミングを
作ることが必要である。
て、あるデータウィンドウを持たせて出力しなければな
らない。従って、これらのタイミングの中間のタイミン
グでデータを出力することが望ましく、基本クロックに
対して９０度と２７０度位相がずれた内部タイミングを
作ることが必要である。
【０１０９】クロックＴＣＬＫでデータを出力する場合
の、内部タイミングの発生方法を図３２のタイミングチ
ャートに示す。内部クロックＴｅｕ、Ｔｏｕ、Ｔｅｄ、
Ｔｏｄは既に発生されているものが使用される。
の、内部タイミングの発生方法を図３２のタイミングチ
ャートに示す。内部クロックＴｅｕ、Ｔｏｕ、Ｔｅｄ、
Ｔｏｄは既に発生されているものが使用される。
【０１１０】図３２中、Ｑは出力データの状態を示して
いるが、データの切り替わりが内部クロックＴｅｕ、Ｔ
ｏｕ、Ｔｅｄ、Ｔｏｄの立上がりと立ち下がりの期間の
中間にあるようにする。
いるが、データの切り替わりが内部クロックＴｅｕ、Ｔ
ｏｕ、Ｔｅｄ、Ｔｏｄの立上がりと立ち下がりの期間の
中間にあるようにする。
【０１１１】内部クロックＴｅｕとＴｏｄとの間の遅延
量が測定され、内部クロックＴｏｄからこの測定された
遅延量の半分の遅延量を持つタイミングｔ１が作られれ
ば、基本クロックの周期が２ｎＳ（周波数が５００ＭＨ
ｚ）の場合でも、測定すべき遅延量を３ｎＳ以上にでき
る。この遅延量３ｎＳは極端に小さくはなく、かつ基本
クロックと９０度位相差のずれたタイミングを発生させ
ることができる。
量が測定され、内部クロックＴｏｄからこの測定された
遅延量の半分の遅延量を持つタイミングｔ１が作られれ
ば、基本クロックの周期が２ｎＳ（周波数が５００ＭＨ
ｚ）の場合でも、測定すべき遅延量を３ｎＳ以上にでき
る。この遅延量３ｎＳは極端に小さくはなく、かつ基本
クロックと９０度位相差のずれたタイミングを発生させ
ることができる。
【０１１２】同様に、内部クロックＴｅｄとＴｅｕとの
間の遅延量が測定され、内部クロックＴｅｕから、測定
された遅延量の半分の遅延量を持つタイミング２が作ら
れれば、基本クロックと２７０度位相がずれたタイミン
グを発生することができる。さらに、内部クロックＴｏ
ｕからＴｅｄまでの遅延量が測定され、内部クロックＴ
ｅｄから測定された遅延量の半分の遅延量を持つタイミ
ングｔ３を作られれば、基本クロックと９０度位相がず
れたタイミングを発生することができる。
間の遅延量が測定され、内部クロックＴｅｕから、測定
された遅延量の半分の遅延量を持つタイミング２が作ら
れれば、基本クロックと２７０度位相がずれたタイミン
グを発生することができる。さらに、内部クロックＴｏ
ｕからＴｅｄまでの遅延量が測定され、内部クロックＴ
ｅｄから測定された遅延量の半分の遅延量を持つタイミ
ングｔ３を作られれば、基本クロックと９０度位相がず
れたタイミングを発生することができる。
【０１１３】またさらに、内部クロックＴｏｄからＴｏ
ｕまでの間の遅延量が測定され、内部クロックＴｏｕか
ら、測定された遅延量の半分の遅延量を持つタイミング
ｔ４が作られれば、基本クロックと２７０度位相がずれ
たタイミングを発生できる。
ｕまでの間の遅延量が測定され、内部クロックＴｏｕか
ら、測定された遅延量の半分の遅延量を持つタイミング
ｔ４が作られれば、基本クロックと２７０度位相がずれ
たタイミングを発生できる。
【０１１４】具体的にこれらのタイミングを発生する回
路の構成を図３３〜図３６に示す。これらの回路の動作
は基本的に図１５及び図１６の回路と同じであるので、
その詳しい説明は省略する。内部クロックＴｅｕ、Ｔｅ
ｄ、Ｔｏｕ、Ｔｏｄがそれぞれ供給される２段縦続接続
された各２個のバッファ４１は、データを出力するため
の出力バッファに相当するものである。これら各バッフ
ァ４１は、出力バッファの遅延量に相当する遅延時間Ｄ
２をそれぞれ有している。
路の構成を図３３〜図３６に示す。これらの回路の動作
は基本的に図１５及び図１６の回路と同じであるので、
その詳しい説明は省略する。内部クロックＴｅｕ、Ｔｅ
ｄ、Ｔｏｕ、Ｔｏｄがそれぞれ供給される２段縦続接続
された各２個のバッファ４１は、データを出力するため
の出力バッファに相当するものである。これら各バッフ
ァ４１は、出力バッファの遅延量に相当する遅延時間Ｄ
２をそれぞれ有している。
【０１１５】各シンクロナス・アジャスタブル・ディレ
イ（ＳＡＤ）４２は、それぞれ前進遅延回路ＦＤと後退
遅延回路ＨＢＤとを有しており、各後退遅延回路ＨＢＤ
の出力であるｃｌ１、ｃｌ２、ｃｌ３、ｃｌ４は、実際
のデータを出力するバッファを駆動する信号として使用
される。そして、これらの信号から遅延時間Ｄ１の後
に、データがデータバスに出力される。
イ（ＳＡＤ）４２は、それぞれ前進遅延回路ＦＤと後退
遅延回路ＨＢＤとを有しており、各後退遅延回路ＨＢＤ
の出力であるｃｌ１、ｃｌ２、ｃｌ３、ｃｌ４は、実際
のデータを出力するバッファを駆動する信号として使用
される。そして、これらの信号から遅延時間Ｄ１の後
に、データがデータバスに出力される。
【０１１６】これらの具体的な説明は、後述するが、書
き込みデータと読み出しデータを同時に双方向に転送で
きるように、電流を用いてデータ転送を行うデータバス
の説明の際に合わせて行う。
き込みデータと読み出しデータを同時に双方向に転送で
きるように、電流を用いてデータ転送を行うデータバス
の説明の際に合わせて行う。
【０１１７】いままでの説明では、シンクロナス・アジ
ャスタブル・ディレイＳＡＤの詳細な構成については述
べなかったが、図３７及び図３８に、ＳＡＤの一つの具
体的な内部回路の構成を示す。
ャスタブル・ディレイＳＡＤの詳細な構成については述
べなかったが、図３７及び図３８に、ＳＡＤの一つの具
体的な内部回路の構成を示す。
【０１１８】図３７はＳＡＤを論理ゲートレベルで表現
したものであるが、図３８は図３７の回路をシンボルで
表現したものである。なお、図３７及び図３８において
対応する箇所には同じ符号を付してその説明は省略す
る。
したものであるが、図３８は図３７の回路をシンボルで
表現したものである。なお、図３７及び図３８において
対応する箇所には同じ符号を付してその説明は省略す
る。
【０１１９】図３７中、５１は遅延時間Ｄ（Ｄ１＋Ｄ
２）を有し、例えば前記図２８中のバッファ４０に相当
する入力バッファであり、５２は同様の遅延時間Ｄを有
し、例えば前記図２８中のバッファ３９に相当する出力
バッファである。従って、上記入力バッファ５１の入力
Ａは、例えば前記図２８中の信号Φｙに相当している。
２）を有し、例えば前記図２８中のバッファ４０に相当
する入力バッファであり、５２は同様の遅延時間Ｄを有
し、例えば前記図２８中のバッファ３９に相当する出力
バッファである。従って、上記入力バッファ５１の入力
Ａは、例えば前記図２８中の信号Φｙに相当している。
【０１２０】ＳＡＤ内には、縦続接続された２個のイン
バータ５３、５４と、それぞれＮＡＮＤゲート５５及び
このＮＡＮＤゲート５５の出力が一方入力端に供給され
るＮＯＲゲート５６からなり、多段縦続接続された複数
個の遅延ユニットＤＵ１と、それぞれＮＡＮＤゲート５
７及びこのＮＡＮＤゲート５７の出力が一方入力端に供
給されるＮＯＲゲート５８からなり、多段縦続接続され
上記遅延ユニットＤＵ１と同数の遅延ユニットＤＵ２
と、上記インバータ５３の出力と例えば前記図２８中の
内部クロックＴｘｕに相当する入力Ｂとが供給されるＮ
ＡＮＤゲート５９と、このＮＡＮＤゲート５９の出力を
反転して制御信号Ｓを出力するインバータ６０と、上記
インバータ６０から出力される信号Ｓとタイミングを合
わせるために入力Ｂからの遅延時間が同等になるように
遅延を行うパスゲート６１と、上記一方の遅延ユニット
ＤＵ１と他方の遅延ユニットＤＵ２との間にそれぞれ挿
入された各ＮＯＲゲート６２及びＮＡＮＤゲート６３と
が設けられている。
バータ５３、５４と、それぞれＮＡＮＤゲート５５及び
このＮＡＮＤゲート５５の出力が一方入力端に供給され
るＮＯＲゲート５６からなり、多段縦続接続された複数
個の遅延ユニットＤＵ１と、それぞれＮＡＮＤゲート５
７及びこのＮＡＮＤゲート５７の出力が一方入力端に供
給されるＮＯＲゲート５８からなり、多段縦続接続され
上記遅延ユニットＤＵ１と同数の遅延ユニットＤＵ２
と、上記インバータ５３の出力と例えば前記図２８中の
内部クロックＴｘｕに相当する入力Ｂとが供給されるＮ
ＡＮＤゲート５９と、このＮＡＮＤゲート５９の出力を
反転して制御信号Ｓを出力するインバータ６０と、上記
インバータ６０から出力される信号Ｓとタイミングを合
わせるために入力Ｂからの遅延時間が同等になるように
遅延を行うパスゲート６１と、上記一方の遅延ユニット
ＤＵ１と他方の遅延ユニットＤＵ２との間にそれぞれ挿
入された各ＮＯＲゲート６２及びＮＡＮＤゲート６３と
が設けられている。
【０１２１】ここで、多段縦続接続された複数個の遅延
ユニットＤＵ１で前進遅延回路ＦＤが構成され、同様に
多段縦続接続された複数個の遅延ユニットＤＵ２で後退
遅延回路ＢＤが構成されている。
ユニットＤＵ１で前進遅延回路ＦＤが構成され、同様に
多段縦続接続された複数個の遅延ユニットＤＵ２で後退
遅延回路ＢＤが構成されている。
【０１２２】前記各ＮＯＲゲート６２及びＮＡＮＤゲー
ト６３からなる回路はそれぞれ、前進遅延回路ＦＤで遅
延された信号を、信号Ｂのタイミングで後退遅延回路Ｂ
Ｄに移す制御を行うものである。そして、各ＮＯＲゲー
ト６２には前記制御信号／Ｓ及び対応する遅延ユニット
ＤＵ１内のＮＡＮＤゲート５５の出力が供給され、その
出力は対応する遅延ユニットＤＵ２内のＮＯＲゲート５
８に供給される。前記各ＮＡＮＤゲート６３には、前記
制御信号Ｓ及び対応する遅延ユニットＤＵ１内のＮＯＲ
ゲート５６の出力が供給され、その出力は対応する遅延
ユニットＤＵ２内のＮＡＮＤゲート５７に供給されてい
る。
ト６３からなる回路はそれぞれ、前進遅延回路ＦＤで遅
延された信号を、信号Ｂのタイミングで後退遅延回路Ｂ
Ｄに移す制御を行うものである。そして、各ＮＯＲゲー
ト６２には前記制御信号／Ｓ及び対応する遅延ユニット
ＤＵ１内のＮＡＮＤゲート５５の出力が供給され、その
出力は対応する遅延ユニットＤＵ２内のＮＯＲゲート５
８に供給される。前記各ＮＡＮＤゲート６３には、前記
制御信号Ｓ及び対応する遅延ユニットＤＵ１内のＮＯＲ
ゲート５６の出力が供給され、その出力は対応する遅延
ユニットＤＵ２内のＮＡＮＤゲート５７に供給されてい
る。
【０１２３】次に図３７の回路の動作を説明する。入力
Ａとして正方向に立ち上がるパルスが入ると、このパル
スは、遅延時間Ｄを経た後に、前進遅延回路ＦＤ内のそ
れぞれ複数のＮＡＮＤゲート５５及びＮＯＲゲート５６
を交互に伝播されて行く。他方、入力Ｂには、前進遅延
回路ＦＤを進行するパルスを、後退遅延回路ＢＤに対し
て立ち下がりのパルスとして移すタイミングを設定する
ためのパルスが入力される。入力Ａと入力Ｂの、パルス
の立ち上がり相互間に相当する遅延時間が、前進遅延回
路ＦＤを進行するパルスの立ち上がり位置（ＮＯＲゲー
ト５６の出力の立ち上がり位置またはＮＡＮＤゲート５
５の出力の立ち下がり位置）として測定され、後退遅延
回路ＢＤに対してパルスの立ち上がり位置として移され
る。このパルスを移動させる際の移動用ゲートとなるの
が前進遅延回路ＦＤと後退遅延回路ＢＤとの間に設けら
れているＮＯＲゲート６２とＮＡＮＤゲート６３とから
なる回路である。入力Ａとして入るパルスと入力Ｂとし
て入るパルスが同じパルスの場合、前サイクルに前進遅
延回路ＦＤに入ったパルスが先ず後退遅延回路ＢＤに移
され、遅延時間Ｄを経て前進遅延回路ＦＤに入るパルス
が後退遅延回路ＢＤへ移動されないように、入力Ｂから
信号Ｓの経路の途中に、入力Ａのパルスとの論理をとる
ＮＡＮＤゲート５９が挿入されている。これにより、信
号Ｓの出力が禁止される。
Ａとして正方向に立ち上がるパルスが入ると、このパル
スは、遅延時間Ｄを経た後に、前進遅延回路ＦＤ内のそ
れぞれ複数のＮＡＮＤゲート５５及びＮＯＲゲート５６
を交互に伝播されて行く。他方、入力Ｂには、前進遅延
回路ＦＤを進行するパルスを、後退遅延回路ＢＤに対し
て立ち下がりのパルスとして移すタイミングを設定する
ためのパルスが入力される。入力Ａと入力Ｂの、パルス
の立ち上がり相互間に相当する遅延時間が、前進遅延回
路ＦＤを進行するパルスの立ち上がり位置（ＮＯＲゲー
ト５６の出力の立ち上がり位置またはＮＡＮＤゲート５
５の出力の立ち下がり位置）として測定され、後退遅延
回路ＢＤに対してパルスの立ち上がり位置として移され
る。このパルスを移動させる際の移動用ゲートとなるの
が前進遅延回路ＦＤと後退遅延回路ＢＤとの間に設けら
れているＮＯＲゲート６２とＮＡＮＤゲート６３とから
なる回路である。入力Ａとして入るパルスと入力Ｂとし
て入るパルスが同じパルスの場合、前サイクルに前進遅
延回路ＦＤに入ったパルスが先ず後退遅延回路ＢＤに移
され、遅延時間Ｄを経て前進遅延回路ＦＤに入るパルス
が後退遅延回路ＢＤへ移動されないように、入力Ｂから
信号Ｓの経路の途中に、入力Ａのパルスとの論理をとる
ＮＡＮＤゲート５９が挿入されている。これにより、信
号Ｓの出力が禁止される。
【０１２４】なお、前進遅延回路ＦＤで遅延されるパル
スは、各ＮＡＮＤゲート５５、ＮＯＲゲート５６のどの
位置からでも後退遅延回路ＢＤ側に移ることができる。
この結果、遅延時間の精度は、ＮＡＮＤゲート５５もし
くはＮＯＲゲート５６の論理ゲート１個分になる。
スは、各ＮＡＮＤゲート５５、ＮＯＲゲート５６のどの
位置からでも後退遅延回路ＢＤ側に移ることができる。
この結果、遅延時間の精度は、ＮＡＮＤゲート５５もし
くはＮＯＲゲート５６の論理ゲート１個分になる。
【０１２５】図３９、図４０及び図４１はそれぞれ、入
力に対して１８０度位相がずれた信号を作る、前進遅延
回路ＦＤと後退遅延回路ＨＢＤとからなるＳＡＤの詳細
な回路構成を示している。図３９と図４０はそれぞれ異
なる構成の詳細回路であり、図４１が両回路をシンボル
で示したものである。
力に対して１８０度位相がずれた信号を作る、前進遅延
回路ＦＤと後退遅延回路ＨＢＤとからなるＳＡＤの詳細
な回路構成を示している。図３９と図４０はそれぞれ異
なる構成の詳細回路であり、図４１が両回路をシンボル
で示したものである。
【０１２６】図３９に示したシンクロナス・アジャスタ
ブル・ディレイは、図３７のものと基本的には同じであ
るが、図３７の後退遅延回路ＢＤに対して遅延ユニット
ＤＵ２の数が半分に間引かれた後退遅延回路ＨＢＤに置
き換えられている点が異なっている。従って、前進遅延
回路ＦＤを伝播されたパルスは後退遅延回路ＨＢＤに移
動してから半分の伝播時間で後退遅延回路ＨＢＤを伝播
され、信号Ｃとして出力される。この結果、入力Ａに対
して１８０度位相が遅れた信号が発生される。また、こ
の場合、出力バッファ５２は１個のバッファ回路で構成
されている。
ブル・ディレイは、図３７のものと基本的には同じであ
るが、図３７の後退遅延回路ＢＤに対して遅延ユニット
ＤＵ２の数が半分に間引かれた後退遅延回路ＨＢＤに置
き換えられている点が異なっている。従って、前進遅延
回路ＦＤを伝播されたパルスは後退遅延回路ＨＢＤに移
動してから半分の伝播時間で後退遅延回路ＨＢＤを伝播
され、信号Ｃとして出力される。この結果、入力Ａに対
して１８０度位相が遅れた信号が発生される。また、こ
の場合、出力バッファ５２は１個のバッファ回路で構成
されている。
【０１２７】図４０のシンクロナス・アジャスタブル・
ディレイは、図３９のシンクロナス・アジャスタブル・
ディレイにおいて、前進遅延回路ＦＤから後退遅延回路
ＨＢＤへ対してパルスが移動する際に、前進遅延回路Ｆ
Ｄからのパルスの移動の位置が荒いという問題点を補う
工夫を施したものである。すなわち、この例では、後退
遅延回路ＨＢＤを２組設け、この２組の後退遅延回路Ｈ
ＢＤの出力のＯＲ論理またはＡＮＤ論理をとって出力す
ることにより、遅延時間の精度を上げるようにしたもの
である。
ディレイは、図３９のシンクロナス・アジャスタブル・
ディレイにおいて、前進遅延回路ＦＤから後退遅延回路
ＨＢＤへ対してパルスが移動する際に、前進遅延回路Ｆ
Ｄからのパルスの移動の位置が荒いという問題点を補う
工夫を施したものである。すなわち、この例では、後退
遅延回路ＨＢＤを２組設け、この２組の後退遅延回路Ｈ
ＢＤの出力のＯＲ論理またはＡＮＤ論理をとって出力す
ることにより、遅延時間の精度を上げるようにしたもの
である。
【０１２８】次に、この発明の大きな特徴の一つであ
る、読み出し／書き込み共通のデータバスを用いて、リ
ード／ライトデータを同時に転送するリード／ライト同
時双方向データバス（R/W Concurrent Bi-Directional
Data Bus、略してCBDB）について説明する。
る、読み出し／書き込み共通のデータバスを用いて、リ
ード／ライトデータを同時に転送するリード／ライト同
時双方向データバス（R/W Concurrent Bi-Directional
Data Bus、略してCBDB）について説明する。
【０１２９】図４２は、メモリに対してデータの読み書
きを同時に行う一般的なシステムの構成例を示す。図示
しないコントローラから出力されるクロックに位相を同
期させて、アドレスやコマンドがアドレス／コマンドバ
ス（ Add/Command Bus）７１を通して、書き込みデータ
がライトデータバス（Write Data Bus）７２を通して、
各メモリ７３に供給される。
きを同時に行う一般的なシステムの構成例を示す。図示
しないコントローラから出力されるクロックに位相を同
期させて、アドレスやコマンドがアドレス／コマンドバ
ス（ Add/Command Bus）７１を通して、書き込みデータ
がライトデータバス（Write Data Bus）７２を通して、
各メモリ７３に供給される。
【０１３０】一方、各メモリ７３からは、コントローラ
に向かうクロックに合わせて、データがリードデータバ
ス（ Read Data Bus）７４に乗せて送られる。勿論デー
タのやり取りは選択された一つのメモリとコントローラ
との間でのみ行われる。
に向かうクロックに合わせて、データがリードデータバ
ス（ Read Data Bus）７４に乗せて送られる。勿論デー
タのやり取りは選択された一つのメモリとコントローラ
との間でのみ行われる。
【０１３１】従来の電位レベル、すなわち“１”、
“０”のデータを電位の高低に対応して転送するデータ
転送方式では、ライトデータバスとリードデータバスを
共用して、メモリとコントローラとの間でデータを双方
向に転送する場合、バスを時分割的に分ける必要があっ
た。
“０”のデータを電位の高低に対応して転送するデータ
転送方式では、ライトデータバスとリードデータバスを
共用して、メモリとコントローラとの間でデータを双方
向に転送する場合、バスを時分割的に分ける必要があっ
た。
【０１３２】ところが、電圧レベルの高低ではなく、電
流の値及び電流が流れる方向によってデータ転送を行な
うこの発明の方式では、図４３に示すようにデータバス
を時分割的に分けることなしで共用できる。すなわち、
図４３に示したシステムでは、図４２のシステムにおけ
るライトデータバス７２とリードデータバス７４の代わ
りに、リード／ライト同時双方向データバス（R/W Conc
urrent Bi-Directional Data Bus）７５が用いられる。
流の値及び電流が流れる方向によってデータ転送を行な
うこの発明の方式では、図４３に示すようにデータバス
を時分割的に分けることなしで共用できる。すなわち、
図４３に示したシステムでは、図４２のシステムにおけ
るライトデータバス７２とリードデータバス７４の代わ
りに、リード／ライト同時双方向データバス（R/W Conc
urrent Bi-Directional Data Bus）７５が用いられる。
【０１３３】電流の値及び電流が流れる方向によってデ
ータ転送を行なう双方向データ転送方式は、例えば、
「1997 Symposium on VLSI Circuit 」の16-2頁に「1
Gb/s Current-Mode Bidirectional I/O buffer」として
発表されている。しかし、この文献記載のものでは、デ
ータ転送を行うバスには何も接続されておらず、この発
明ではこれをコントローラと複数のメモリモジュールか
らなるシステムに応用できるように改良したものであ
る。
ータ転送を行なう双方向データ転送方式は、例えば、
「1997 Symposium on VLSI Circuit 」の16-2頁に「1
Gb/s Current-Mode Bidirectional I/O buffer」として
発表されている。しかし、この文献記載のものでは、デ
ータ転送を行うバスには何も接続されておらず、この発
明ではこれをコントローラと複数のメモリモジュールか
らなるシステムに応用できるように改良したものであ
る。
【０１３４】図４４及び図４５は、それぞれ図１及び図
２中の各メモリモジュール２及びコントローラ３内にそ
れぞれ設けられ、データの入出力制御を行う電流モード
のデータ入出力回路の異なる構成を示している。
２中の各メモリモジュール２及びコントローラ３内にそ
れぞれ設けられ、データの入出力制御を行う電流モード
のデータ入出力回路の異なる構成を示している。
【０１３５】図４４に示したデータ入出力回路はデータ
出力回路部を有し、このデータ出力回路部に常にαＩの
値の電流を流しておき、αＩの電流捨て流し口をオンオ
フする方式である。また、図４５に示したデータ入出力
回路は、電流源αＩそのものをオンオフ制御する方式で
ある。
出力回路部を有し、このデータ出力回路部に常にαＩの
値の電流を流しておき、αＩの電流捨て流し口をオンオ
フする方式である。また、図４５に示したデータ入出力
回路は、電流源αＩそのものをオンオフ制御する方式で
ある。
【０１３６】図４４の方式は、データ入出力回路で消費
する電流値の、出力データに依存した変化はなく、電流
のパスが切り替わるのみである。従って、ノイズが発生
する原因となる電流源における電流値の変化はないが、
図４５の方式のものに比べて電流消費量が大きい。これ
に対し、図４５の方式は、データ入出力回路に流れる電
流の電流値が出力データに依存するが、電流消費量の平
均値は図４４のものに比べて小さい。
する電流値の、出力データに依存した変化はなく、電流
のパスが切り替わるのみである。従って、ノイズが発生
する原因となる電流源における電流値の変化はないが、
図４５の方式のものに比べて電流消費量が大きい。これ
に対し、図４５の方式は、データ入出力回路に流れる電
流の電流値が出力データに依存するが、電流消費量の平
均値は図４４のものに比べて小さい。
【０１３７】まず図４４の方式の回路について説明す
る。８１は基準電流Ｉを発生する基準電流源である。電
源電圧のノードと、この基準電流源８１との間にはＰチ
ャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトラ
ンジスタＮ１の各ソース、ドレイン間が直列に挿入され
ている。この両トランジスタＰ１、Ｎ１のゲートにはイ
ネーブル信号ＥＮＡＢＬＥがそれぞれ供給される。ま
た、電源電圧のノードと、上記トランジスタＰ１、Ｎ１
の直列接続点８２との間には、ＰチャネルＭＯＳトラン
ジスタＰ２のソース、ドレイン間が挿入されている。こ
のトランジスタＰ２のゲートは上記接続点８２に接続さ
れている。さらに電源電圧のノードと端子ＤＱとの間に
は、２個のＰチャネルＭＯＳトランジスタＰ３、Ｐ４の
各ソース、ドレイン間が並列に挿入されている。この両
トランジスタＰ３、Ｐ４のゲートは上記接続点８２に接
続されている。また、上記端子ＤＱと、接地電圧のノー
ドとの間には、２個のＮチャネルＭＯＳトランジスタＮ
２、Ｎ３の各ソース、ドレイン間が直列接続されてい
る。そして、一方のトランジスタＮ２のゲートは上記端
子ＤＱに接続され、他方のトランジスタＮ３のゲートに
は上記イネーブル信号ＥＮＡＢＬＥが供給されている。
る。８１は基準電流Ｉを発生する基準電流源である。電
源電圧のノードと、この基準電流源８１との間にはＰチ
ャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトラ
ンジスタＮ１の各ソース、ドレイン間が直列に挿入され
ている。この両トランジスタＰ１、Ｎ１のゲートにはイ
ネーブル信号ＥＮＡＢＬＥがそれぞれ供給される。ま
た、電源電圧のノードと、上記トランジスタＰ１、Ｎ１
の直列接続点８２との間には、ＰチャネルＭＯＳトラン
ジスタＰ２のソース、ドレイン間が挿入されている。こ
のトランジスタＰ２のゲートは上記接続点８２に接続さ
れている。さらに電源電圧のノードと端子ＤＱとの間に
は、２個のＰチャネルＭＯＳトランジスタＰ３、Ｐ４の
各ソース、ドレイン間が並列に挿入されている。この両
トランジスタＰ３、Ｐ４のゲートは上記接続点８２に接
続されている。また、上記端子ＤＱと、接地電圧のノー
ドとの間には、２個のＮチャネルＭＯＳトランジスタＮ
２、Ｎ３の各ソース、ドレイン間が直列接続されてい
る。そして、一方のトランジスタＮ２のゲートは上記端
子ＤＱに接続され、他方のトランジスタＮ３のゲートに
は上記イネーブル信号ＥＮＡＢＬＥが供給されている。
【０１３８】同様に、上記端子ＤＱと、接地電圧のノー
ドとの間には、２個のＮチャネルＭＯＳトランジスタＮ
４、Ｎ５の各ソース、ドレイン間が直列接続されてい
る。そして、トランジスタＮ５のゲートには上記イネー
ブル信号ＥＮＡＢＬＥが供給されている。
ドとの間には、２個のＮチャネルＭＯＳトランジスタＮ
４、Ｎ５の各ソース、ドレイン間が直列接続されてい
る。そして、トランジスタＮ５のゲートには上記イネー
ブル信号ＥＮＡＢＬＥが供給されている。
【０１３９】また、電源電圧のノードと、接地電圧のノ
ードとの間には、１個のＰチャネルＭＯＳトランジスタ
Ｐ５と２個のＮチャネルＭＯＳトランジスタＮ６、Ｎ７
の各ソース、ドレイン間が直列接続されている。上記ト
ランジスタＰ５のゲートは上記接続点８２に接続され、
上記トランジスタＮ６のゲートは上記端子ＤＱに接続さ
れている。また、上記トランジスタＮ７のゲートには上
記イネーブル信号ＥＮＡＢＬＥが供給されている。上記
トランジスタＰ５と、Ｎ６の直列接続点には、インバー
タ８３の入力端が接続されている。同様に、電源電圧の
ノードと、接地電圧のノードとの間には、１個のＰチャ
ネルＭＯＳトランジスタＰ６と２個のＮチャネルＭＯＳ
トランジスタＮ８、Ｎ９の各ソース、ドレイン間が直列
接続されている。上記トランジスタＰ６のゲートは上記
接続点８２に接続され、上記トランジスタＮ８のゲート
は上記端子ＤＱに接続されている。また、上記トランジ
スタＮ９のゲートには上記イネーブル信号ＥＮＡＢＬＥ
が供給されている。上記トランジスタＰ６とＮ８の直列
接続点にはインバータ８４の入力端が接続されている。
ードとの間には、１個のＰチャネルＭＯＳトランジスタ
Ｐ５と２個のＮチャネルＭＯＳトランジスタＮ６、Ｎ７
の各ソース、ドレイン間が直列接続されている。上記ト
ランジスタＰ５のゲートは上記接続点８２に接続され、
上記トランジスタＮ６のゲートは上記端子ＤＱに接続さ
れている。また、上記トランジスタＮ７のゲートには上
記イネーブル信号ＥＮＡＢＬＥが供給されている。上記
トランジスタＰ５と、Ｎ６の直列接続点には、インバー
タ８３の入力端が接続されている。同様に、電源電圧の
ノードと、接地電圧のノードとの間には、１個のＰチャ
ネルＭＯＳトランジスタＰ６と２個のＮチャネルＭＯＳ
トランジスタＮ８、Ｎ９の各ソース、ドレイン間が直列
接続されている。上記トランジスタＰ６のゲートは上記
接続点８２に接続され、上記トランジスタＮ８のゲート
は上記端子ＤＱに接続されている。また、上記トランジ
スタＮ９のゲートには上記イネーブル信号ＥＮＡＢＬＥ
が供給されている。上記トランジスタＰ６とＮ８の直列
接続点にはインバータ８４の入力端が接続されている。
【０１４０】また、電源電圧のノードと、接地電圧のノ
ードとの間には、１個のＰチャネルＭＯＳトランジスタ
Ｐ７と２個のＮチャネルＭＯＳトランジスタＮ１０、Ｎ
１１の各ソース、ドレイン間が直列接続されている。上
記トランジスタＰ７のゲートは直列接続点８２に接続さ
れ、トランジスタＮ１０のゲートは上記トランジスタＰ
７とこのトランジスタＮ１０との直列接続点８５に接続
されている。上記トランジスタＮ１１のゲートには上記
イネーブル信号ＥＮＡＢＬＥが供給されている。前記ト
ランジスタＮ４のゲートは上記接続点８５に接続されて
いる。さらに、上記接続点８５と、接地電圧のノードと
の間には、ＮチャネルＭＯＳトランジスタＮ１２のソー
ス、ドレイン間が接続されており、このトランジスタＮ
１２のゲートには出力データＱが供給される。
ードとの間には、１個のＰチャネルＭＯＳトランジスタ
Ｐ７と２個のＮチャネルＭＯＳトランジスタＮ１０、Ｎ
１１の各ソース、ドレイン間が直列接続されている。上
記トランジスタＰ７のゲートは直列接続点８２に接続さ
れ、トランジスタＮ１０のゲートは上記トランジスタＰ
７とこのトランジスタＮ１０との直列接続点８５に接続
されている。上記トランジスタＮ１１のゲートには上記
イネーブル信号ＥＮＡＢＬＥが供給されている。前記ト
ランジスタＮ４のゲートは上記接続点８５に接続されて
いる。さらに、上記接続点８５と、接地電圧のノードと
の間には、ＮチャネルＭＯＳトランジスタＮ１２のソー
ス、ドレイン間が接続されており、このトランジスタＮ
１２のゲートには出力データＱが供給される。
【０１４１】ここで、前記トランジスタＰ３、Ｐ４、Ｐ
５、Ｐ６は、それぞれトランジスタＰ２と共にカレント
ミラー回路を構成している。そして、トランジスタＰ２
に基準電流源８１の基準電流Ｉが流れた時に、それぞれ
図示のようにＩ、αＩ、（１＋0.25α）Ｉ、（１＋0.75
α）Ｉの電流が流れるように、それぞれのトランジスタ
のサイズが設定されている。また、データの入力時に、
イネーブル信号ＥＮＡＢＬＥが“Ｈ”にされて、上記ト
ランジスタＮ７、Ｎ９がオンする際に、両トランジスタ
Ｎ７、Ｎ９には、端子ＤＱに流れ込むレシーバ電流に比
例した電流が流れる。そして、上記インバータ８３、８
４は、上記トランジスタＰ５、Ｐ６に流れる電流（１＋
0.25α）Ｉ、（１＋0.75α）Ｉをレファレンス電流とし
て、トランジスタＮ７、Ｎ９に流れるレシーバ電流と比
較して、データＯｌ、Ｏｈを出力する。すなわち、Ｏｌ
はレシーバ電流が（１＋0.25α）Ｉより多ければ“Ｈ”
となり、Ｏｈはレシーバ電流が（１＋0.75α）Ｉより多
ければ“Ｈ”となる。
５、Ｐ６は、それぞれトランジスタＰ２と共にカレント
ミラー回路を構成している。そして、トランジスタＰ２
に基準電流源８１の基準電流Ｉが流れた時に、それぞれ
図示のようにＩ、αＩ、（１＋0.25α）Ｉ、（１＋0.75
α）Ｉの電流が流れるように、それぞれのトランジスタ
のサイズが設定されている。また、データの入力時に、
イネーブル信号ＥＮＡＢＬＥが“Ｈ”にされて、上記ト
ランジスタＮ７、Ｎ９がオンする際に、両トランジスタ
Ｎ７、Ｎ９には、端子ＤＱに流れ込むレシーバ電流に比
例した電流が流れる。そして、上記インバータ８３、８
４は、上記トランジスタＰ５、Ｐ６に流れる電流（１＋
0.25α）Ｉ、（１＋0.75α）Ｉをレファレンス電流とし
て、トランジスタＮ７、Ｎ９に流れるレシーバ電流と比
較して、データＯｌ、Ｏｈを出力する。すなわち、Ｏｌ
はレシーバ電流が（１＋0.25α）Ｉより多ければ“Ｈ”
となり、Ｏｈはレシーバ電流が（１＋0.75α）Ｉより多
ければ“Ｈ”となる。
【０１４２】Ｑは出力するデータを表す信号であり、こ
のデータＱが“Ｈ”のときには、トランジスタＮ１２が
オンし、接続点８５が接地電圧となり、トランジスタＮ
４がオフするために、電流αＩがＤＱ端子から見えるよ
うになる。他方、データＱが“Ｌ”のときには、トラン
ジスタＮ４、Ｎ５を介して接地電圧のノードに電流が流
れるために、電流αＩは入出力回路内で流れて、ＤＱ端
子からは見えなくなる。
のデータＱが“Ｈ”のときには、トランジスタＮ１２が
オンし、接続点８５が接地電圧となり、トランジスタＮ
４がオフするために、電流αＩがＤＱ端子から見えるよ
うになる。他方、データＱが“Ｌ”のときには、トラン
ジスタＮ４、Ｎ５を介して接地電圧のノードに電流が流
れるために、電流αＩは入出力回路内で流れて、ＤＱ端
子からは見えなくなる。
【０１４３】ここで、データをやり取りしている二つの
データ入出力回路それぞれ流れる電流は、基準電流源８
１の電流Ｉ、トランジスタＰ３に流れる電流Ｉ、トラン
ジスタＰ４に流れる電流αＩ、トランジスタＰ５に流れ
る電流（１＋0.25α）Ｉ、トランジスタＰ６に流れる電
流（１＋0.75α）Ｉ、トランジスタＰ７に流れる電流α
Ｉ及びその他の各ゲートに流れる電流の総和となる。従
って、データをやり取りしている二つのデータ入出力回
路で消費される電流は、データによらずに一定である。
データ入出力回路それぞれ流れる電流は、基準電流源８
１の電流Ｉ、トランジスタＰ３に流れる電流Ｉ、トラン
ジスタＰ４に流れる電流αＩ、トランジスタＰ５に流れ
る電流（１＋0.25α）Ｉ、トランジスタＰ６に流れる電
流（１＋0.75α）Ｉ、トランジスタＰ７に流れる電流α
Ｉ及びその他の各ゲートに流れる電流の総和となる。従
って、データをやり取りしている二つのデータ入出力回
路で消費される電流は、データによらずに一定である。
【０１４４】上記端子ＤＱはデータバスに直接つながっ
ているが、電流をやり取りしている二つのデータ入出力
回路端子の端子ＤＱ以外に電流のパスができてはならな
い。また、ＤＱ端子とデータバスとは低インピーダンス
で接続されている必要があるので、その相互間にはスイ
ッチ素子などを直列に挿入することもできない。そこ
で、データバスにデータを出力せずかつデータバスから
データも受け取らないデータ入出力回路では、イネーブ
ル信号ＥＮＡＢＬＥが“Ｌ”にされる。これにより、ト
ランジスタＮ１がオフし、基準電流源８１の基準電流Ｉ
がトランジスタＰ２に流れなくなり、これによりトラン
ジスタＰ３〜Ｐ６にも電流が流れなくなるので、ＤＱ端
子には電流パスができなくなる。
ているが、電流をやり取りしている二つのデータ入出力
回路端子の端子ＤＱ以外に電流のパスができてはならな
い。また、ＤＱ端子とデータバスとは低インピーダンス
で接続されている必要があるので、その相互間にはスイ
ッチ素子などを直列に挿入することもできない。そこ
で、データバスにデータを出力せずかつデータバスから
データも受け取らないデータ入出力回路では、イネーブ
ル信号ＥＮＡＢＬＥが“Ｌ”にされる。これにより、ト
ランジスタＮ１がオフし、基準電流源８１の基準電流Ｉ
がトランジスタＰ２に流れなくなり、これによりトラン
ジスタＰ３〜Ｐ６にも電流が流れなくなるので、ＤＱ端
子には電流パスができなくなる。
【０１４５】さらに、図４４のデータ入出力回路には、
３個のＣＭＯＳ型のトランスファゲート８６、８７、８
８が設けられている。上記トランスファゲート８６には
入力として、インバータ８９を介してデータＱが供給さ
れる。このトランスファゲート８６の動作は、データＯ
ｈが反転入力端に、データＯｌが非反転入力端にそれぞ
れ供給されるＮＡＮＤゲート９０及びこのＮＡＮＤゲー
ト９０の出力を反転するインバータ９１とからなる回路
の出力で制御される。上記トランスファゲート８７には
入力として電源電圧（“Ｈ”）が供給される。このトラ
ンスファゲート８７の動作は、データＯｈ、Ｏｌが共に
非反転入力端にそれぞれ供給されるＮＡＮＤゲート９２
及びこのＮＡＮＤゲート９２の出力を反転するインバー
タ９３からなる回路の出力で制御される。上記トランス
ファゲート８８には入力として接地電圧（“Ｌ”）が供
給される。このトランスファゲート８８の動作は、デー
タＯｈ、Ｏｌが共に反転入力端にそれぞれ供給されるＮ
ＡＮＤゲート９４及びこのＮＡＮＤゲート９４の出力を
反転するインバータ９５からなる回路の出力で制御され
る。そして、これら各トランスファゲート８６、８７、
８８の出力ノードは共通に接続され、この共通接続ノー
ドにデータＤが得られる。
３個のＣＭＯＳ型のトランスファゲート８６、８７、８
８が設けられている。上記トランスファゲート８６には
入力として、インバータ８９を介してデータＱが供給さ
れる。このトランスファゲート８６の動作は、データＯ
ｈが反転入力端に、データＯｌが非反転入力端にそれぞ
れ供給されるＮＡＮＤゲート９０及びこのＮＡＮＤゲー
ト９０の出力を反転するインバータ９１とからなる回路
の出力で制御される。上記トランスファゲート８７には
入力として電源電圧（“Ｈ”）が供給される。このトラ
ンスファゲート８７の動作は、データＯｈ、Ｏｌが共に
非反転入力端にそれぞれ供給されるＮＡＮＤゲート９２
及びこのＮＡＮＤゲート９２の出力を反転するインバー
タ９３からなる回路の出力で制御される。上記トランス
ファゲート８８には入力として接地電圧（“Ｌ”）が供
給される。このトランスファゲート８８の動作は、デー
タＯｈ、Ｏｌが共に反転入力端にそれぞれ供給されるＮ
ＡＮＤゲート９４及びこのＮＡＮＤゲート９４の出力を
反転するインバータ９５からなる回路の出力で制御され
る。そして、これら各トランスファゲート８６、８７、
８８の出力ノードは共通に接続され、この共通接続ノー
ドにデータＤが得られる。
【０１４６】すなわち、データＤは、Ｏｌ＝“Ｈ”、Ｏ
ｈ＝“Ｌ”ならばＱを反転したものに等しく、Ｏｌ＝
“Ｈ”、Ｏｈ＝“Ｈ”ならば“Ｈ”、Ｏｌ＝“Ｌ”、Ｏ
ｈ＝“Ｌ”ならば“Ｌ”である。
ｈ＝“Ｌ”ならばＱを反転したものに等しく、Ｏｌ＝
“Ｈ”、Ｏｈ＝“Ｈ”ならば“Ｈ”、Ｏｌ＝“Ｌ”、Ｏ
ｈ＝“Ｌ”ならば“Ｌ”である。
【０１４７】なお、図４４中に破線で囲んだ回路ＣＣ１
の代わりに、２個のＰチャネルＭＯＳトランジスタＰ
８、Ｐ９と、２個のＮチャネルＭＯＳトランジスタＮ１
３、Ｎ１４と及び２個のインバータ９６、９７からなる
回路ＣＣ２を用いることもできる。
の代わりに、２個のＰチャネルＭＯＳトランジスタＰ
８、Ｐ９と、２個のＮチャネルＭＯＳトランジスタＮ１
３、Ｎ１４と及び２個のインバータ９６、９７からなる
回路ＣＣ２を用いることもできる。
【０１４８】回路ＣＣ２における各２個のＰチャネル及
びＮチャネルＭＯＳトランジスタＰ８、Ｐ９、Ｎ１３、
Ｎ１４は、電源電圧のノードと、接地電圧のノードとの
間に直列接続されている。上記インバータ９６には信号
Ｏｈが入力され、このインバータ９６の出力が上記トラ
ンジスタＰ８、Ｎ１３の各ゲートに供給される。上記イ
ンバータ９７には信号Ｏｌが入力され、このインバータ
９７の出力は上記トランジスタＰ９、Ｎ１４の各ゲート
に供給される。
びＮチャネルＭＯＳトランジスタＰ８、Ｐ９、Ｎ１３、
Ｎ１４は、電源電圧のノードと、接地電圧のノードとの
間に直列接続されている。上記インバータ９６には信号
Ｏｈが入力され、このインバータ９６の出力が上記トラ
ンジスタＰ８、Ｎ１３の各ゲートに供給される。上記イ
ンバータ９７には信号Ｏｌが入力され、このインバータ
９７の出力は上記トランジスタＰ９、Ｎ１４の各ゲート
に供給される。
【０１４９】このような回路ＣＣ２を用いても、先と同
様な入力データＤを得ることができる。
様な入力データＤを得ることができる。
【０１５０】図４５に示したデータ入出力回路は、先に
も述べたように、電流源αＩそのものをオンオフ制御す
る方式であり、図４４のものと異なる箇所は、トランジ
スタＰ４、Ｎ４、Ｎ５、Ｐ７、Ｎ１０、Ｎ１１、Ｎ１２
からなる回路に代えて、基準電流Ｉを有する基準電流源
９８と、４個のＰチャネルＭＯＳトランジスタＰ１０〜
Ｐ１３と、１個のＮチャネルＭＯＳトランジスタＮ１５
からなる回路が設けられている点であり、これ以外の回
路の構成は図４４と同様である。
も述べたように、電流源αＩそのものをオンオフ制御す
る方式であり、図４４のものと異なる箇所は、トランジ
スタＰ４、Ｎ４、Ｎ５、Ｐ７、Ｎ１０、Ｎ１１、Ｎ１２
からなる回路に代えて、基準電流Ｉを有する基準電流源
９８と、４個のＰチャネルＭＯＳトランジスタＰ１０〜
Ｐ１３と、１個のＮチャネルＭＯＳトランジスタＮ１５
からなる回路が設けられている点であり、これ以外の回
路の構成は図４４と同様である。
【０１５１】ここで、上記トランジスタＰ１０は、電源
電圧のノードと端子ＤＱとの間に挿入されている。ま
た、上記３個のトランジスタＰ１１、Ｐ１２、Ｐ１３の
ソース、ドレイン間の各一端は電源電圧ノードに接続さ
れており、これら３個のトランジスタＰ１１、Ｐ１２、
Ｐ１３の各他端は共通に接続されている。上記トランジ
スタＮ１５のソース、ドレイン間は、上記３個のトラン
ジスタＰ１１〜Ｐ１３の他端共通接続点と、基準電流源
９８との間に挿入されている。上記トランジスタＰ１２
のゲートとドレインは短絡されており、かつトランジス
タＰ１０のゲートがトランジスタＰ１２のゲートとドレ
イン短絡点に接続されている。従って、上記両トランジ
スタＰ１０、Ｐ１２はカレントミラー回路を構成してい
る。また、上記トランジスタＰ１１、Ｎ１５の各ゲート
にはイネーブル信号ＥＮＡＢＬＥが供給され、上記トラ
ンジスタＰ１３のゲートにはデータＱが供給される。
電圧のノードと端子ＤＱとの間に挿入されている。ま
た、上記３個のトランジスタＰ１１、Ｐ１２、Ｐ１３の
ソース、ドレイン間の各一端は電源電圧ノードに接続さ
れており、これら３個のトランジスタＰ１１、Ｐ１２、
Ｐ１３の各他端は共通に接続されている。上記トランジ
スタＮ１５のソース、ドレイン間は、上記３個のトラン
ジスタＰ１１〜Ｐ１３の他端共通接続点と、基準電流源
９８との間に挿入されている。上記トランジスタＰ１２
のゲートとドレインは短絡されており、かつトランジス
タＰ１０のゲートがトランジスタＰ１２のゲートとドレ
イン短絡点に接続されている。従って、上記両トランジ
スタＰ１０、Ｐ１２はカレントミラー回路を構成してい
る。また、上記トランジスタＰ１１、Ｎ１５の各ゲート
にはイネーブル信号ＥＮＡＢＬＥが供給され、上記トラ
ンジスタＰ１３のゲートにはデータＱが供給される。
【０１５２】このような構成の入出力回路では、イネー
ブル信号ＥＮＡＢＬＥが“Ｈ”のとき、トランジスタＰ
１１がオフし、トランジスタＮ１５がオンするので、基
準電流源９８の基準電流ＩはトランジスタＰ１２及びＰ
１３のいずれか一方に流れる。例えば、出力データＱが
“Ｈ”のときは、トランジスタＰ１３がオフするので、
基準電流ＩはトランジスタＰ１２を流れる。このとき、
予めトランジスタＰ１０とＰ１２のサイズを調整してお
くことにより、トランジスタＰ１０に電流αＩが流れ、
この電流αＩが端子ＤＱを介してデータバスに出力され
る。
ブル信号ＥＮＡＢＬＥが“Ｈ”のとき、トランジスタＰ
１１がオフし、トランジスタＮ１５がオンするので、基
準電流源９８の基準電流ＩはトランジスタＰ１２及びＰ
１３のいずれか一方に流れる。例えば、出力データＱが
“Ｈ”のときは、トランジスタＰ１３がオフするので、
基準電流ＩはトランジスタＰ１２を流れる。このとき、
予めトランジスタＰ１０とＰ１２のサイズを調整してお
くことにより、トランジスタＰ１０に電流αＩが流れ、
この電流αＩが端子ＤＱを介してデータバスに出力され
る。
【０１５３】なお、この図４５の回路の場合にも、図中
に破線で囲んだ回路ＣＣ３の代わりに、図４４の場合と
同様に、２個のＰチャネルＭＯＳトランジスタＰ８、Ｐ
９と、２個のＮチャネルＭＯＳトランジスタＮ１３、Ｎ
１４と及び２個のインバータ９６、９７からなる回路Ｃ
Ｃ４を用いても、先と同様な入力データＤを得ることが
できる。
に破線で囲んだ回路ＣＣ３の代わりに、図４４の場合と
同様に、２個のＰチャネルＭＯＳトランジスタＰ８、Ｐ
９と、２個のＮチャネルＭＯＳトランジスタＮ１３、Ｎ
１４と及び２個のインバータ９６、９７からなる回路Ｃ
Ｃ４を用いても、先と同様な入力データＤを得ることが
できる。
【０１５４】図４４または図４５のような構成のデータ
入出力回路を、コントローラ３と複数のメモリモジュー
ル２とを有するデータ転送システムに組み込んだ場合の
構成を図４６に示す。ここで、１００は前記コントロー
ラ３に相当するコントローラであり、１０１と１０２は
それぞれ前記メモリモジュール２に相当するメモリモジ
ュールであり、１０３はコントローラ１００及びメモリ
１０１、１０２それぞれに設けられるデータ入出力回路
であり、１０４はコントローラ１００及びメモリモジュ
ール１０１、１０２それぞれに設けられているコマンド
デコーダ（command dec.）であり、１０５はリード／ラ
イト同時双方向データバス（CBDB）であり、 １０６はコ
マンド／アドレスバス（command/add.Bus ）である。
入出力回路を、コントローラ３と複数のメモリモジュー
ル２とを有するデータ転送システムに組み込んだ場合の
構成を図４６に示す。ここで、１００は前記コントロー
ラ３に相当するコントローラであり、１０１と１０２は
それぞれ前記メモリモジュール２に相当するメモリモジ
ュールであり、１０３はコントローラ１００及びメモリ
１０１、１０２それぞれに設けられるデータ入出力回路
であり、１０４はコントローラ１００及びメモリモジュ
ール１０１、１０２それぞれに設けられているコマンド
デコーダ（command dec.）であり、１０５はリード／ラ
イト同時双方向データバス（CBDB）であり、 １０６はコ
マンド／アドレスバス（command/add.Bus ）である。
【０１５５】コントローラ１００内では、イネーブル信
号ＥＮＡＢＬＥ０は常に“Ｌ”にされている。このた
め、コントローラ１００内のデータ入出力回路１０３は
常に動作可能状態にされており、コマンドデコーダ１０
４からコマンド／アドレスバス１０６を通して一つのメ
モリモジュールが選択される。例えばメモリモジュール
１０２が選択されると、この選択されたメモリモジュー
ル１０２のイネーブル信号ＥＮＡＢＬＥ２が“Ｌ”とな
り、コントローラ１００と、選択されたメモリモジュー
ル１０２とが、リード／ライト同時双方向データバス１
０５を介してデータの授受を電流によりやり取りする。
すなわち、このバス１０５を通して、電流0.5αＩがど
ちらかの方向に流れるか、または電流が流れないかでデ
ータが転送される。
号ＥＮＡＢＬＥ０は常に“Ｌ”にされている。このた
め、コントローラ１００内のデータ入出力回路１０３は
常に動作可能状態にされており、コマンドデコーダ１０
４からコマンド／アドレスバス１０６を通して一つのメ
モリモジュールが選択される。例えばメモリモジュール
１０２が選択されると、この選択されたメモリモジュー
ル１０２のイネーブル信号ＥＮＡＢＬＥ２が“Ｌ”とな
り、コントローラ１００と、選択されたメモリモジュー
ル１０２とが、リード／ライト同時双方向データバス１
０５を介してデータの授受を電流によりやり取りする。
すなわち、このバス１０５を通して、電流0.5αＩがど
ちらかの方向に流れるか、または電流が流れないかでデ
ータが転送される。
【０１５６】図４７は、上記バス１０５に流れる電流の
電流値と電流の方向と、上記バス１０５で転送されるデ
ータとの関係をまとめて示したものである。
電流値と電流の方向と、上記バス１０５で転送されるデ
ータとの関係をまとめて示したものである。
【０１５７】図４７において、自分のＱは、各メモリモ
ジュールもしくはコントローラがコントローラもしくは
各メモリモジュールに出力すべきデータを意味する。ま
た、自分のソース電流は、端子ＤＱに接続されているト
ランジスタＮ２及びＮ４（図４４）またはトランジスタ
Ｐ３及びＰ１０（図４５）を介して各メモリモジュール
内もしくはコントローラ内に流れる電流を意味する。ま
た、相手のＱは、データバスを介して接続され、互いに
データの授受を行なおうとする他方のコントローラもし
くは各メモリモジュールから出力すべきデータを意味す
る。同様に、相手のソース電流は、データバスを介して
接続され、互いにデータの授受を行なおうとする他方の
コントローラもしくは各メモリモジュールにおいて、端
子ＤＱに接続されているトランジスタＮ２及びＮ４（図
４４）またはトランジスタＰ３及びＰ１０（図４５）を
介して各メモリモジュール内もしくはコントローラ内に
流れる電流を意味する。合計ソース電流は、データバス
を介して接続され、互いにデータの授受を行なおうとす
る１つのメモリモジュールとコントローラにおけるソー
ス電流の和を意味する。バス電流は、データバスに流れ
る電流を意味し、バス電流の0.5 αＩin はデータバス
から入力される方向の電流であり、0.5 αＩout はデー
タバスへ出力される方向の電流である。レシーバ電流
は、自分のソース電流とデータバスを介して流れる電流
との和もしくは差の電流を意味する。
ジュールもしくはコントローラがコントローラもしくは
各メモリモジュールに出力すべきデータを意味する。ま
た、自分のソース電流は、端子ＤＱに接続されているト
ランジスタＮ２及びＮ４（図４４）またはトランジスタ
Ｐ３及びＰ１０（図４５）を介して各メモリモジュール
内もしくはコントローラ内に流れる電流を意味する。ま
た、相手のＱは、データバスを介して接続され、互いに
データの授受を行なおうとする他方のコントローラもし
くは各メモリモジュールから出力すべきデータを意味す
る。同様に、相手のソース電流は、データバスを介して
接続され、互いにデータの授受を行なおうとする他方の
コントローラもしくは各メモリモジュールにおいて、端
子ＤＱに接続されているトランジスタＮ２及びＮ４（図
４４）またはトランジスタＰ３及びＰ１０（図４５）を
介して各メモリモジュール内もしくはコントローラ内に
流れる電流を意味する。合計ソース電流は、データバス
を介して接続され、互いにデータの授受を行なおうとす
る１つのメモリモジュールとコントローラにおけるソー
ス電流の和を意味する。バス電流は、データバスに流れ
る電流を意味し、バス電流の0.5 αＩin はデータバス
から入力される方向の電流であり、0.5 αＩout はデー
タバスへ出力される方向の電流である。レシーバ電流
は、自分のソース電流とデータバスを介して流れる電流
との和もしくは差の電流を意味する。
【０１５８】図４７によれば、相手のデータＱが自分の
データＤとして転送されていることが分かる。
データＤとして転送されていることが分かる。
【０１５９】ここで、コントローラ１００が、前記のよ
うに折り返し点の付近に配置されている場合、すなわ
ち、メモリモジュールに対するデータ書き込み時には、
クロックＲＣＬＫに同期してコントローラからメモリモ
ジュールに対してデータが転送され、メモリモジュール
からのデータ読み出し時には、クロックＴＣＬＫに同期
してデータがコントローラに転送される場合の、上記リ
ード／ライト同時双方向データバスを用いたデータ入出
力回路におけるデータ転送状態を図４８のタイミングチ
ャートに示す。
うに折り返し点の付近に配置されている場合、すなわ
ち、メモリモジュールに対するデータ書き込み時には、
クロックＲＣＬＫに同期してコントローラからメモリモ
ジュールに対してデータが転送され、メモリモジュール
からのデータ読み出し時には、クロックＴＣＬＫに同期
してデータがコントローラに転送される場合の、上記リ
ード／ライト同時双方向データバスを用いたデータ入出
力回路におけるデータ転送状態を図４８のタイミングチ
ャートに示す。
【０１６０】図４７に従って作成されるデータＤの論理
値は、種々のケースの場合にコントローラが受け取るデ
ータまたはコントローラが出力するデータの論理値と一
致していることが分かる。なお、図４８中、太線で示し
たデータＤの位置は、自分が出力しているデータに関係
なく、Ｏｌ、Ｏｈで決まるデータＤの状態を示してい
る。そして、このデータＤを、内部クロックＲｅｕ、Ｒ
ｅｄ、Ｒｏｕ、Ｒｏｄに同期して内部に取り込めばよ
い。
値は、種々のケースの場合にコントローラが受け取るデ
ータまたはコントローラが出力するデータの論理値と一
致していることが分かる。なお、図４８中、太線で示し
たデータＤの位置は、自分が出力しているデータに関係
なく、Ｏｌ、Ｏｈで決まるデータＤの状態を示してい
る。そして、このデータＤを、内部クロックＲｅｕ、Ｒ
ｅｄ、Ｒｏｕ、Ｒｏｄに同期して内部に取り込めばよ
い。
【０１６１】最後に、データ入出力回路として、図４４
もしくは図４５に示すような構成のものを用いた場合
に、遅延時間Ｄ２を有するバッファの具体的な回路構成
について説明する。
もしくは図４５に示すような構成のものを用いた場合
に、遅延時間Ｄ２を有するバッファの具体的な回路構成
について説明する。
【０１６２】図４９の回路は、図３３〜図３６の各回路
で作られるバッファ駆動信号ｃｌ１〜ｃｌ４を用いて、
図３２のタイミングチャートに示すようにデータＱを順
次出力していくデータ選択出力回路の構成を示してい
る。この回路は、入力端にデータ Data1〜 Data4が供給
され、出力端が共通に接続され、信号ｃｌ１〜ｃｌ４
（及びそれぞれの反転信号）で制御される４個のクロッ
クドインバータ１１１〜１１４と、入出力端が逆並列接
続された２個のインバータ１１５、１１６からなり上記
クロックドインバータ１１１〜１１４の出力をラッチ
し、データＱとして出力するラッチ回路とから構成され
ている。
で作られるバッファ駆動信号ｃｌ１〜ｃｌ４を用いて、
図３２のタイミングチャートに示すようにデータＱを順
次出力していくデータ選択出力回路の構成を示してい
る。この回路は、入力端にデータ Data1〜 Data4が供給
され、出力端が共通に接続され、信号ｃｌ１〜ｃｌ４
（及びそれぞれの反転信号）で制御される４個のクロッ
クドインバータ１１１〜１１４と、入出力端が逆並列接
続された２個のインバータ１１５、１１６からなり上記
クロックドインバータ１１１〜１１４の出力をラッチ
し、データＱとして出力するラッチ回路とから構成され
ている。
【０１６３】図５０は、データ入出力回路として図４４
の構成のものを用いた場合に、遅延時間Ｄ２を有するバ
ッファの１個分の具体的な回路構成を示している。この
回路は、図４９の回路に相当するデータ選択出力回路部
と、所定の遅延時間を有する遅延回路部とから構成され
ている。データ選択出力回路部は、図４９の回路中のク
ロックドインバータ１１１〜１１４に相当する、入力が
接地電圧ノードもしくは電源電圧ノードに接続された２
個のクロックドインバータ２１１、２１２と、入力を反
転して上記クロックドインバータ２１１のＮチャネル側
のクロックゲート（ＮチャネルＭＯＳトランジスタ）及
びクロックドインバータ２１２のＰチャネル側のクロッ
クゲート（ＰチャネルＭＯＳトランジスタ）に供給する
インバータ２１３と、ラッチ回路を構成する２個のイン
バータ１１５、１１６に相当するインバータ２１４、２
１５とから構成されている。
の構成のものを用いた場合に、遅延時間Ｄ２を有するバ
ッファの１個分の具体的な回路構成を示している。この
回路は、図４９の回路に相当するデータ選択出力回路部
と、所定の遅延時間を有する遅延回路部とから構成され
ている。データ選択出力回路部は、図４９の回路中のク
ロックドインバータ１１１〜１１４に相当する、入力が
接地電圧ノードもしくは電源電圧ノードに接続された２
個のクロックドインバータ２１１、２１２と、入力を反
転して上記クロックドインバータ２１１のＮチャネル側
のクロックゲート（ＮチャネルＭＯＳトランジスタ）及
びクロックドインバータ２１２のＰチャネル側のクロッ
クゲート（ＰチャネルＭＯＳトランジスタ）に供給する
インバータ２１３と、ラッチ回路を構成する２個のイン
バータ１１５、１１６に相当するインバータ２１４、２
１５とから構成されている。
【０１６４】そして、上記クロックドインバータ２１１
のＰチャネル側のクロックゲート及びクロックドインバ
ータ２１２のＮチャネル側のクロックゲートには、イン
バータ２１３に入力されるものと同じ信号が入力され
る。
のＰチャネル側のクロックゲート及びクロックドインバ
ータ２１２のＮチャネル側のクロックゲートには、イン
バータ２１３に入力されるものと同じ信号が入力され
る。
【０１６５】遅延回路部は、図４４の回路内のトランジ
スタＰ１、Ｐ２、Ｎ１及び基準電流源８１に相当するＰ
チャネルＭＯＳトランジスタＰ２１、Ｐ２２、Ｎチャネ
ルＭＯＳトランジスタＮ２１、基準電流源２１６とから
なる回路と、データＱを電流値の大小に変換する回路に
相当するＰチャネルＭＯＳトランジスタＰ２３〜Ｐ２５
及びＮチャネルＭＯＳトランジスタＮ２２〜Ｎ２６とで
構成されている。
スタＰ１、Ｐ２、Ｎ１及び基準電流源８１に相当するＰ
チャネルＭＯＳトランジスタＰ２１、Ｐ２２、Ｎチャネ
ルＭＯＳトランジスタＮ２１、基準電流源２１６とから
なる回路と、データＱを電流値の大小に変換する回路に
相当するＰチャネルＭＯＳトランジスタＰ２３〜Ｐ２５
及びＮチャネルＭＯＳトランジスタＮ２２〜Ｎ２６とで
構成されている。
【０１６６】図５０に示した回路はバッファ１個分の構
成なので、２個分のバッファを構成するには、図中破線
で囲んだ部分の回路ＣＣ５を２個用意し、回路ＣＣ６に
示すように直列接続すればよい。
成なので、２個分のバッファを構成するには、図中破線
で囲んだ部分の回路ＣＣ５を２個用意し、回路ＣＣ６に
示すように直列接続すればよい。
【０１６７】図５１は、データ入出力回路として図４５
の構成のものを用いた場合に、遅延時間Ｄ２を有するバ
ッファ１個分の具体的な回路構成を示している。この回
路は、図４９の回路に相当するデータ選択出力回路部
と、所定の遅延時間を有する遅延回路部とから構成され
ている。データ選択出力回路部は、上記図５０のものと
同様に、２個のクロックドインバータ２１１、２１２
と、インバータ２１３、２１４、２１５とから構成され
ている。
の構成のものを用いた場合に、遅延時間Ｄ２を有するバ
ッファ１個分の具体的な回路構成を示している。この回
路は、図４９の回路に相当するデータ選択出力回路部
と、所定の遅延時間を有する遅延回路部とから構成され
ている。データ選択出力回路部は、上記図５０のものと
同様に、２個のクロックドインバータ２１１、２１２
と、インバータ２１３、２１４、２１５とから構成され
ている。
【０１６８】遅延回路部は、データＱを電流値の大小に
変換する回路に相当するＰチャネルＭＯＳトランジスタ
Ｐ２６〜Ｐ２８及びＮチャネルＭＯＳトランジスタＮ２
７、Ｎ２８と、基準電流源２１６とで構成されている。
変換する回路に相当するＰチャネルＭＯＳトランジスタ
Ｐ２６〜Ｐ２８及びＮチャネルＭＯＳトランジスタＮ２
７、Ｎ２８と、基準電流源２１６とで構成されている。
【０１６９】図５１に示した回路はバッファ１個分の構
成なので、２個分のバッファを構成するには、図示の回
路を２個用意し、回路ＣＣ７に示すように直列接続すれ
ばよい。
成なので、２個分のバッファを構成するには、図示の回
路を２個用意し、回路ＣＣ７に示すように直列接続すれ
ばよい。
【０１７０】このようにデータバスで双方向にかつ同時
にデータの転送を行なうので、データバスをリードデー
タバスとライトデータバスとに分ける場合と比べて、デ
ータバスの本数を少なくすることができる。さらに、メ
モリモジュールやコントローラのピン数を減らすことが
できるので、面積及び製造コスト的に有利である。
にデータの転送を行なうので、データバスをリードデー
タバスとライトデータバスとに分ける場合と比べて、デ
ータバスの本数を少なくすることができる。さらに、メ
モリモジュールやコントローラのピン数を減らすことが
できるので、面積及び製造コスト的に有利である。
【０１７１】
【発明の効果】以上説明したようにこの発明によれば、
データバス上でデータの衝突をなくすことができ、クロ
ックサイクルのギャップを生じることなくデータ転送を
行なうことができ、また、データの読み書きが同時に同
じ端子を用いて行なうことができるので、バスの配線数
が少ないデータ高速転送システムを実現することができ
る。
データバス上でデータの衝突をなくすことができ、クロ
ックサイクルのギャップを生じることなくデータ転送を
行なうことができ、また、データの読み書きが同時に同
じ端子を用いて行なうことができるので、バスの配線数
が少ないデータ高速転送システムを実現することができ
る。
【図１】この発明のデータ高速転送システムの第１の実
施の形態によるブロック図。
施の形態によるブロック図。
【図２】この発明のデータ高速転送システムの第１の実
施の形態によるブロック図。
施の形態によるブロック図。
【図３】図１及び図２のシステムにおいてクロック配線
上の異なる二つの場所のクロックＴＣＬＫとＲＣＬＫの
位相関係を示すタイミングチャート。
上の異なる二つの場所のクロックＴＣＬＫとＲＣＬＫの
位相関係を示すタイミングチャート。
【図４】図１のシステムの動作手順を示すフローチャー
ト。
ト。
【図５】図２のシステムの動作手順を示すフローチャー
ト。
ト。
【図６】図１及び図２のシステムで第１の基本クロック
ＴＣＬＫとＲＣＬＫのクロック配線上の任意の位置での
位相状態を示すタイミングチャート。
ＴＣＬＫとＲＣＬＫのクロック配線上の任意の位置での
位相状態を示すタイミングチャート。
【図７】図１及び図２のシステムで第１の基本クロック
ＴＣＬＫまたはＲＣＬＫに同期して作られる偶数内部ク
ロックＴｅｕまたはＲｅｕ、奇数内部クロックＴｏｕま
たはＲｏｕを示すタイミングチャート。
ＴＣＬＫまたはＲＣＬＫに同期して作られる偶数内部ク
ロックＴｅｕまたはＲｅｕ、奇数内部クロックＴｏｕま
たはＲｏｕを示すタイミングチャート。
【図８】図１及び図２のシステムでシンクロナス・アジ
ャスタブル・ディレイを用いて図３中に示された中間タ
イミングＭを作る方法を説明するためのタイミングチャ
ート。
ャスタブル・ディレイを用いて図３中に示された中間タ
イミングＭを作る方法を説明するためのタイミングチャ
ート。
【図９】図１及び図２のシステムに設けられる複数の各
メモリモジュール及びコントローラの内部構成の一部を
示すブロック図。
メモリモジュール及びコントローラの内部構成の一部を
示すブロック図。
【図１０】図９の回路の一部の詳細な構成を示すブロッ
ク図。
ク図。
【図１１】図１０の回路において制御信号Ｔ２，Ｒ２を
発生する回路の具体的な構成を示す回路図。
発生する回路の具体的な構成を示す回路図。
【図１２】図１０の回路において内部クロックＴｏｕ、
Ｒｏｕを発生する回路の具体的な構成を示す回路図。
Ｒｏｕを発生する回路の具体的な構成を示す回路図。
【図１３】図１０の回路において内部クロックＴｅｕ、
Ｒｅｕを発生する回路の具体的な構成を示す回路図。
Ｒｅｕを発生する回路の具体的な構成を示す回路図。
【図１４】図１１の回路で発生される制御信号Ｔ２また
はＲ２の位相関係を示すタイミングチャート。
はＲ２の位相関係を示すタイミングチャート。
【図１５】図１０の回路に設けられる内部タイミングク
ロックΦｏを発生する回路の回路図。
ロックΦｏを発生する回路の回路図。
【図１６】図１０の回路に設けられる内部タイミングク
ロックΦｅを発生する回路の回路図。
ロックΦｅを発生する回路の回路図。
【図１７】図１５と図１６の回路で得られる内部タイミ
ングクロックΦｏ、Φｅを用いてタイミングＭを発生す
る回路の回路図。
ングクロックΦｏ、Φｅを用いてタイミングＭを発生す
る回路の回路図。
【図１８】図１及び図２のシステムにおいて、基本クロ
ックの偶数サイクルであるｅサイクルでのみ位相差を見
てその中間のタイミングＭｅのみを用いるこの発明の第
２の実施の形態による動作例を示すタイミングチャー
ト。
ックの偶数サイクルであるｅサイクルでのみ位相差を見
てその中間のタイミングＭｅのみを用いるこの発明の第
２の実施の形態による動作例を示すタイミングチャー
ト。
【図１９】図１８の方法に基づく図１のシステムの動作
の制御手順を示すフローチャート。
の制御手順を示すフローチャート。
【図２０】図１８の方法に基づく図２のシステムの動作
の制御手順を示すフローチャート。
の制御手順を示すフローチャート。
【図２１】この発明の第３の実施の形態によるデータ高
速転送システムの動作例を示すタイミングチャート。
速転送システムの動作例を示すタイミングチャート。
【図２２】第３の実施の形態によるデータ高速転送シス
テムの動作の制御手順を示すフローチャート。
テムの動作の制御手順を示すフローチャート。
【図２３】第３の実施の形態によるデータ高速転送シス
テムの図２２とは異なる制御手順を示すフローチャー
ト。
テムの図２２とは異なる制御手順を示すフローチャー
ト。
【図２４】上記第３の実施の形態において先の図１１の
回路に相当する回路の構成を示す回路図。
回路に相当する回路の構成を示す回路図。
【図２５】図２４の回路で作られる制御信号Ｔ２または
Ｒ２の位相関係を示すタイミングチャート。
Ｒ２の位相関係を示すタイミングチャート。
【図２６】上記第３の実施の形態において先の図１２ま
たは図１３に相当する回路の構成を示す回路図。
たは図１３に相当する回路の構成を示す回路図。
【図２７】上記第３の実施の形態において先の図１５ま
たは図１６に相当する回路の構成を示す回路図。
たは図１６に相当する回路の構成を示す回路図。
【図２８】上記第３の実施の形態において先の図１７に
相当する回路の構成を示す回路図。
相当する回路の構成を示す回路図。
【図２９】上記第３の実施の形態において第１の基本ク
ロックＴＣＬＫ、ＲＣＬＫ、第２の基本クロックＴＣＬ
Ｋ２、ＲＣＬＫ２及びデータの入出力を制御するために
使用される内部クロックの位相関係を示すタイミングチ
ャート。
ロックＴＣＬＫ、ＲＣＬＫ、第２の基本クロックＴＣＬ
Ｋ２、ＲＣＬＫ２及びデータの入出力を制御するために
使用される内部クロックの位相関係を示すタイミングチ
ャート。
【図３０】上記第３の実施の形態において内部クロック
ＴｏｄまたはＲｏｄを発生する回路の回路図。
ＴｏｄまたはＲｏｄを発生する回路の回路図。
【図３１】上記第３の実施の形態において内部クロック
ＴｅｄまたはＲｅｄを発生する回路の回路図。
ＴｅｄまたはＲｅｄを発生する回路の回路図。
【図３２】上記第３の実施の形態においてクロックＴＣ
ＬＫのタイミングでデータを出力する場合の内部タイミ
ングの発生方法を説明するためのタイミングチャート。
ＬＫのタイミングでデータを出力する場合の内部タイミ
ングの発生方法を説明するためのタイミングチャート。
【図３３】上記第３の実施の形態においてタイミング信
号ｃｌ１を発生する回路の回路図。
号ｃｌ１を発生する回路の回路図。
【図３４】上記第３の実施の形態においてタイミング信
号ｃｌ２を発生する回路の回路図。
号ｃｌ２を発生する回路の回路図。
【図３５】上記第３の実施の形態においてタイミング信
号ｃｌ３を発生する回路の回路図。
号ｃｌ３を発生する回路の回路図。
【図３６】上記第３の実施の形態においてタイミング信
号ｃｌ４を発生する回路の回路図。
号ｃｌ４を発生する回路の回路図。
【図３７】前記各実施の形態のシステムで使用されるシ
ンクロナス・アジャスタブル・ディレイを実現する一具
体的回路を示す回路図。
ンクロナス・アジャスタブル・ディレイを実現する一具
体的回路を示す回路図。
【図３８】図３７の回路をシンボルで表現した回路図。
【図３９】入力に対して１８０度位相がずれた信号を作
るシンクロナス・アジャスタブル・ディレイを実現する
他の具体的回路の回路図。
るシンクロナス・アジャスタブル・ディレイを実現する
他の具体的回路の回路図。
【図４０】入力に対して１８０度位相がずれた信号を作
るシンクロナス・アジャスタブル・ディレイを実現する
他の具体的回路の回路図。
るシンクロナス・アジャスタブル・ディレイを実現する
他の具体的回路の回路図。
【図４１】図３９及び図４０の回路をシンボルで表現し
た回路図。
た回路図。
【図４２】メモリに対してデータの読み書きを同時に行
う一般的なデータ転送システムの構成例を示す回路図。
う一般的なデータ転送システムの構成例を示す回路図。
【図４３】データ転送に電流を用いてデータの読み書き
を同時に行う、この発明に係るデータ転送システムの構
成を示す回路図。
を同時に行う、この発明に係るデータ転送システムの構
成を示す回路図。
【図４４】図１及び図２中の各メモリモジュール及びコ
ントローラに設けられ、データの入出力を行う電流モー
ドのデータ入出力回路の構成を示す回路図。
ントローラに設けられ、データの入出力を行う電流モー
ドのデータ入出力回路の構成を示す回路図。
【図４５】図１及び図２中の各メモリモジュール及びコ
ントローラに設けられ、データの入出力を行う電流モー
ドのデータ入出力回路の図４４とは異なる構成を示す回
路図。
ントローラに設けられ、データの入出力を行う電流モー
ドのデータ入出力回路の図４４とは異なる構成を示す回
路図。
【図４６】図４４または図４５のデータ入出力回路を図
１または図２中のコントローラと複数のメモリモジュー
ルを有するデータ転送システムに組み込んだ場合の構成
を示すブロック図。
１または図２中のコントローラと複数のメモリモジュー
ルを有するデータ転送システムに組み込んだ場合の構成
を示すブロック図。
【図４７】図４６に示すデータ転送システムにおける電
流値と双方向データバスで転送されるデータとの関係を
まとめて示す図。
流値と双方向データバスで転送されるデータとの関係を
まとめて示す図。
【図４８】双方向データバスを用いたデータ入出力回路
におけるデータ転送状態を示すタイミングチャート。
におけるデータ転送状態を示すタイミングチャート。
【図４９】図３３〜図３６の回路で作られるバッファ駆
動信号を用いてデータＱを順次出力していくデータ選択
出力回路の具体的な回路構成を示す回路図。
動信号を用いてデータＱを順次出力していくデータ選択
出力回路の具体的な回路構成を示す回路図。
【図５０】データ入出力回路として図４４の構成のもの
を用いた場合の遅延時間Ｄ２を有するバッファの具体的
な回路構成を示す回路図。
を用いた場合の遅延時間Ｄ２を有するバッファの具体的
な回路構成を示す回路図。
【図５１】データ入出力回路として図４５の構成のもの
を用いた場合の遅延時間Ｄ２を有するバッファの具体的
な回路構成を示す回路図。
を用いた場合の遅延時間Ｄ２を有するバッファの具体的
な回路構成を示す回路図。
【図５２】従来のデータ転送システムの構成を示すブロ
ック図。
ック図。
【図５３】図５２の従来システムにおける動作の一例を
示すタイミングチャート。
示すタイミングチャート。
【図５４】図５２の従来システムにおける図２とは異な
る動作の一例を示すタイミングチャート。
る動作の一例を示すタイミングチャート。
【図５５】図５２とは異なる従来のデータ転送システム
の構成を示すブロック図。
の構成を示すブロック図。
１…クロック発生器（ＣＧ）、 ２…メモリモジュール、 ３…コントローラ、 ４Ａ，４Ｂ…クロック配線、 ５…データバス、 ６…コマンド／アドレスバス、 １１、１２…バッファ、 １３〜１６…ＮＡＮＤゲート、 ２１、２３、２５、２７…バッファ、 ２２、２４…ＡＮＤゲート、 ２６…シンクロナス・アジャスタブル・ディレイ（Sync
hronous Adjustable Delay）、 ３１、３３、３９、４０、４１…バッファ、 ３２、３４、３５、４２…シンクロナス・アジャスタブ
ル・ディレイ（Synchronous Adjustable Delay）、 ３６、３７、３８…ＯＲゲート。 ＦＤ…前進遅延回路（Forward Delay Circuit）、 ＢＤ…後退遅延回路（Backward Delay Circuit）、 ＨＢＤ…後退遅延回路（Half Backward Delay Circui
t）、 ５１…入力バッファ、 ５２…出力バッファ、 ５３、５４、６０…インバータ、 ５５、５７、５９…ＮＡＮＤゲート、 ５６、５８、６２…ＮＯＲゲート、 ６１…パスゲート、 ＤＵ１、ＤＵ２…遅延ユニット、 ７１…アドレス／コマンドバス（ Add/Command Bus）、 ７２…ライトデータバス（Write Data Bus）、 ７３…メモリ、 ７５…リード／ライト同時双方向データバス（R/W Conc
urrent Bi-DirectionalData Bus）、 ８１…基準電流源、 Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ
９、Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５
…ＮチャネルＭＯＳトランジスタ、 Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ
９、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３…ＰチャネルＭＯ
Ｓトランジスタ、 ８３、８４、８９、９１、９３、９５…インバータ、 ８６、８７、８８…ＣＭＯＳ型のトランスファゲート、 ９０、９２、９４…ＮＡＮＤゲート、 １００…コントローラ、 １０１、１０２…メモリモジュール、 １０３…データ入出力回路、 １０４…コマンドデコーダ（command dec.）、 １０５…リード／ライト同時双方向データバス（CBD
B）、 １０６…コマンド／アドレスバス（command/add.Bus
）、 １１１〜１１４…クロックドインバータ、 １１５、１１６、２１３、２１４、２１５…インバー
タ、 ２１１、２１２…クロックドインバータ、 Ｐ２１、Ｐ２２、Ｐ２３〜Ｐ２５…ＰチャネルＭＯＳト
ランジスタ、 Ｎ２１、Ｎ２２〜Ｎ２６…ＮチャネルＭＯＳトランジス
タ、 ２１６…基準電流源、 ４０１…タイミング信号発生回路、 ４０２…内部コントローラ、 ４０３…カウンタ、 ４０４…レイテンシイ制御回路、 ５０１…内部クロックＴ２／Ｒ２発生回路、 ５０２…内部クロックＴｏｕ／Ｒｏｕ発生回路、 ５０３…内部クロックＴｅｕ／Ｒｅｕ発生回路、 ５０４…内部クロックΦｏ／Φｅ発生回路、 ５０５…タイミングＭ発生回路。
hronous Adjustable Delay）、 ３１、３３、３９、４０、４１…バッファ、 ３２、３４、３５、４２…シンクロナス・アジャスタブ
ル・ディレイ（Synchronous Adjustable Delay）、 ３６、３７、３８…ＯＲゲート。 ＦＤ…前進遅延回路（Forward Delay Circuit）、 ＢＤ…後退遅延回路（Backward Delay Circuit）、 ＨＢＤ…後退遅延回路（Half Backward Delay Circui
t）、 ５１…入力バッファ、 ５２…出力バッファ、 ５３、５４、６０…インバータ、 ５５、５７、５９…ＮＡＮＤゲート、 ５６、５８、６２…ＮＯＲゲート、 ６１…パスゲート、 ＤＵ１、ＤＵ２…遅延ユニット、 ７１…アドレス／コマンドバス（ Add/Command Bus）、 ７２…ライトデータバス（Write Data Bus）、 ７３…メモリ、 ７５…リード／ライト同時双方向データバス（R/W Conc
urrent Bi-DirectionalData Bus）、 ８１…基準電流源、 Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ
９、Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５
…ＮチャネルＭＯＳトランジスタ、 Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ
９、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３…ＰチャネルＭＯ
Ｓトランジスタ、 ８３、８４、８９、９１、９３、９５…インバータ、 ８６、８７、８８…ＣＭＯＳ型のトランスファゲート、 ９０、９２、９４…ＮＡＮＤゲート、 １００…コントローラ、 １０１、１０２…メモリモジュール、 １０３…データ入出力回路、 １０４…コマンドデコーダ（command dec.）、 １０５…リード／ライト同時双方向データバス（CBD
B）、 １０６…コマンド／アドレスバス（command/add.Bus
）、 １１１〜１１４…クロックドインバータ、 １１５、１１６、２１３、２１４、２１５…インバー
タ、 ２１１、２１２…クロックドインバータ、 Ｐ２１、Ｐ２２、Ｐ２３〜Ｐ２５…ＰチャネルＭＯＳト
ランジスタ、 Ｎ２１、Ｎ２２〜Ｎ２６…ＮチャネルＭＯＳトランジス
タ、 ２１６…基準電流源、 ４０１…タイミング信号発生回路、 ４０２…内部コントローラ、 ４０３…カウンタ、 ４０４…レイテンシイ制御回路、 ５０１…内部クロックＴ２／Ｒ２発生回路、 ５０２…内部クロックＴｏｕ／Ｒｏｕ発生回路、 ５０３…内部クロックＴｅｕ／Ｒｅｕ発生回路、 ５０４…内部クロックΦｏ／Φｅ発生回路、 ５０５…タイミングＭ発生回路。
Claims (24)
- 【請求項１】 複数のメモリモジュールと、 上記複数のメモリモジュールと共に配列され、上記複数
のメモリモジュールとの間でデータの授受を行うコント
ローラと、 第１基本クロック及びこの第１基本クロックの周期のｎ
倍（ｎは２及び４のいずれか一方の値）の周期を有する
第２基本クロックを発生するクロック発生器と、 上記配列された複数のメモリモジュール及びコントロー
ラに沿って往復するように往路部分及び復路部分の配線
をそれぞれ有し、上記クロック発生器で発生される上記
第１及び第２基本クロックが上記各往路部分の先端から
それぞれ入力おされ、この入力された第１及び第２基本
クロックをそれぞれ順次転送し、各往路部分及び各復路
部分の配線を転送される第１及び第２基本クロックを上
記複数のメモリモジュール及びコントローラに対し、こ
れら複数のメモリモジュール及びコントローラがデータ
授受の際に使用する同期信号として与える２本のクロッ
ク配線と、 上記複数の各メモリモジュール内及びコントローラ内に
それぞれ設けられ、上記２本のクロック配線の各往路部
分から与えられる行きの第１及び第２基本クロックと、
上記２本のクロック配線の各復路部分から与えられる帰
りの第１及び第２基本クロックとを受けて、行きの第１
基本クロックと帰りの第１基本クロックとの間に生じる
第１基本クロックの周期のｎ倍（ｎは２及び４のいずれ
か一方の値）の周期以内の位相ずれに対して、その中間
タイミングを検出する中間タイミング検出回路を含む制
御回路と、 を具備したことを特徴とするデータ高速転送システム。 - 【請求項２】 前記複数のメモリモジュール及びコント
ローラに沿って設けられ、これら複数のメモリモジュー
ル及びコントローラ相互間で授受されるデータが転送さ
れるデータバスと、 前記複数のメモリモジュール及びコントローラに沿って
設けられ、コントローラから複数のメモリモジュールに
対して与えるべきコマンド及びアドレスが転送されるコ
マンド／アドレスバスとをさらに有することを特徴とす
る請求項１に記載のデータ高速転送システム。 - 【請求項３】 前記制御回路は、さらに、 前記行きの第１基本クロック及び帰りの第１基本クロッ
クのいずれか一方をカウントして、データ出力サイクル
数を設定するカウンタを有することを特徴とする請求項
２に記載のデータ高速転送システム。 - 【請求項４】 前記カウンタのカウント動作が、前記コ
マンド／アドレスバスを転送されるコマンドに基づいて
制御されることを特徴とする請求項３に記載のデータ高
速転送システム。 - 【請求項５】 前記中間タイミング検出回路は、 前記２本のクロック配線のうち一方のクロック配線の往
路部分を転送される行きの第１基本クロックの第１サイ
クルの開始時に同期した第１制御クロックを発生する第
１の内部クロック発生回路と、 前記一方のクロック配線の復路部分を転送される帰りの
第１基本クロックの、上記第１サイクルの開始時に同期
した第２制御クロックを発生する第２の内部クロック発
生回路と、 前記一方のクロック配線の往路部分を転送される行きの
第１基本クロックの、上記第１サイクルに続く第２サイ
クルの開始時に同期した第３制御クロックを発生する第
３の内部クロック発生回路と、 前記一方のクロック配線の復路部分を転送される帰りの
第１基本クロックの、上記第１サイクルに続く第２サイ
クルの開始時に同期した第４制御クロックを発生する第
４の内部クロック発生回路と、 上記第２制御クロックと上記第１制御クロックとを受
け、第２制御クロックと第１制御クロックとの間の中間
タイミングに相当する第１制御信号を発生する第１の制
御信号発生回路と、 上記第４制御クロックと上記第３制御クロックとを受
け、第４制御クロックと第３制御クロックとの間の中間
タイミングに相当する第２制御信号を発生する第２の制
御信号発生回路と、 上記第１制御信号、第２制御信号、第３制御クロック及
び第１制御クロックを受け、前記２本のクロック配線の
各往路部分から与えられる行きの第１及び第２基本クロ
ックそれぞれと、前記２本のクロック配線の各復路部分
から与えられる帰りの第１及び第２基本クロックそれぞ
れとの間の中間タイミング相当する第３制御信号及び第
４制御信号を発生する第３の制御信号発生回路とを含む
ことを特徴とする請求項１に記載のデータ高速転送シス
テム。 - 【請求項６】 前記中間タイミング検出回路は、 前記２本のクロック配線の往路部分を転送される行きの
第１及び第２基本クロックを受け、前記一方のクロック
配線の往路部分を転送される行きの第１基本クロックの
第１サイクルとこの第１サイクルに続く第２サイクルと
を区分するための第５制御信号を発生する第４の制御信
号発生回路と、 前記２本のクロック配線の復路部分を転送される帰りの
第１及び第２基本クロックを受け、前記一方のクロック
配線の復路部分を転送される帰りの第１基本クロックの
第１サイクルとこの第１サイクルに続く第２サイクルと
を区分するための第６制御信号を発生する第５の制御信
号発生回路とをさらに含むことを特徴とする請求項５に
記載のデータ高速転送システム。 - 【請求項７】 前記第１ないし第４の内部クロック発生
回路はそれぞれシンクロナス・アジャスタブル・ディレ
イ（Synchronous Adjustable Delay）を有し、前記第１
ないし第４の内部クロック発生回路はそれぞれこれらの
シンクロナス・アジャスタブル・ディレイを用いて前記
第１制御クロックないし第４制御クロックを発生するこ
とを特徴とする請求項５に記載のデータ高速転送システ
ム。 - 【請求項８】 前記シンクロナス・アジャスタブル・デ
ィレイは、 ＮＡＮＤゲート及びこのＮＡＮＤゲートの出力が入力さ
れるＮＯＲゲートからなる組合せ回路を１ユニットと
し、縦続接続された複数のユニットにより構成され、入
力信号を遅延する前進遅延回路（Forward Delay Circui
t）と、 ＮＡＮＤゲート及びこのＮＡＮＤゲートの出力が入力さ
れるＮＯＲゲートからなる組合せ回路を１ユニットと
し、上記前進遅延回路に対して同数の縦続接続された複
数のユニットにより構成され、上記前進遅延回路で遅延
される信号が移され、この移された信号を遅延すること
によって上記前進遅延回路への入力信号に対して３６０
度位相がずれた信号を出力する後退遅延回路（Backward
Delay Circuit）とを有することを特徴とする請求項７
に記載のデータ高速転送システム。 - 【請求項９】 前記第１及び第２の制御信号発生回路は
それぞれシンクロナス・アジャスタブル・ディレイ（Sy
nchronous Adjustable Delay）を有し、前記第１及び第
２の制御信号発生回路はそれぞれこれらのシンクロナス
・アジャスタブル・ディレイを用いて前記第１及び第２
制御信号を発生することを特徴とする請求項５に記載の
データ高速転送システム。 - 【請求項１０】 前記シンクロナス・アジャスタブル・
ディレイ（Synchronous Adjustable Delay）は、 ＮＡＮＤゲート及びこのＮＡＮＤゲートの出力が入力さ
れるＮＯＲゲートからなる組合せ回路を１ユニットと
し、縦続接続された複数のユニットにより構成され、入
力信号を遅延する前進遅延回路（Forward Delay Circui
t）と、 ＮＡＮＤゲート及びこのＮＡＮＤゲートの出力が入力さ
れるＮＯＲゲートからなる組合せ回路を１ユニットと
し、上記前進遅延回路に対して半数の縦続接続された複
数のユニットにより構成され、上記前進遅延回路で遅延
される信号が移され、この移された信号を遅延すること
によって上記前進遅延回路への入力信号に対して１８０
度位相がずれた信号を出力する後退遅延回路（Half Bac
kward Delay Circuit）とを有することを特徴とする請
求項９に記載のデータ高速転送システム。 - 【請求項１１】 前記制御回路は、前記中間タイミング
検出回路で検出された前記中間タイミング、前記行きと
帰りの第１基本クロック、及び前記コマンド／アドレス
バスを転送されるコマンドを受ける内部コントローラを
さらに有し、 上記内部コントローラは、対応するサイクルの行きと帰
りの第１基本クロックの中間のタイミングをＭとしたと
きに、前の必要なサイクル数のカウントが終了していれ
ば、下記の（１）から（４）のステップにより第１基本
クロックのサイクル数のカウントを前記カウンタで行な
わせてデータ出力サイクル数を設定することを特徴とす
る請求項４に記載のデータ高速転送システム。 （１） タイミングＭの直後にサイクル数カウントを可
能状態とする。 （２） （１）の直後の行きの第１基本クロックからサ
イクル数をカウントさせる。 （３） （１）の直後の帰りの第１基本クロックに同期
して取り込まれたコマンドがサイクル数カウントコマン
ドであれば行きの第１基本クロックでのサイクル数カウ
ントを必要なサイクル数継続させる。 （４） （１）の直後の帰りの第１基本クロックに同期
して取り込まれたコマンドがサイクル数カウントに関連
したコマンドでなければカウントをリセットしてカウン
ト不可状態にさせる。 - 【請求項１２】 前記制御回路は、 前記中間タイミング検出回路で検出された前記中間タイ
ミング、前記行きと帰りの第１基本クロック、及び前記
コマンド／アドレスバスを転送されるコマンドを受ける
内部コントローラをさらに有し、 上記内部コントローラは、対応するサイクルの行きと帰
りの第１基本クロックの中間のタイミングをＭとしたと
きに、下記の（１）と（２）のステップにより第１基本
クロックのサイクル数のカウントを前記カウンタで行な
わせてデータ出力サイクル数を設定することを特徴とす
る請求項４に記載のデータ高速転送システム。 （１） 行きの第１基本クロックに同期して取り込まれ
たコマンドがサイクル数カウントに関連したコマンドで
あれば、この直後のタイミングＭでサイクル数カウント
を可能状態にさせる。 （２） タイミングＭの直後の帰りの第１基本クロック
からサイクル数をカウントさせ、必要なサイクル数継続
させる。 - 【請求項１３】 前記制御回路は、 前記中間タイミング検出回路で検出された前記中間タイ
ミング、前記行きと帰りの第１基本クロック、及び前記
コマンド／アドレスバスを転送されるコマンドを受ける
内部コントローラと、 上記内部コントローラによって制御され、データを出力
するデータ出力回路とをさらに有し、 上記内部コントローラは、対応するサイクルの行きと帰
りの第１基本クロックの中間のタイミングをＭとしたと
きに、下記の（１）から（４）のステップにより第１基
本クロックのサイクル数のカウントを前記カウンタで行
なわせてデータ出力サイクル数を設定すると共に、上記
データ出力回路からデータを出力させることを特徴とす
る請求項４に記載のデータ高速転送システム。 （１） 第１のタイミングＭの直後の第２のタイミング
Ｍと対応する行きの第１基本クロックのサイクルからサ
イクル数のカウントを開始させる。 （２） 第１のタイミングＭの直後の、この第１のタイ
ミングＭと対応する帰りの第１基本クロックのサイクル
から、第２のタイミングＭと対応するサイクルまでのサ
イクルで、帰りの第１基本クロックに同期して取り込ま
れたコマンドがコマンドが無い状態も含めて新たなサイ
クル数カウントコマンドでなければカウント動作を止め
て次のカウント動作に備えさせる。 （３） 第１のタイミングＭの直後の、この第１のタイ
ミングＭと対応する帰りの第１基本クロックのサイクル
から、第２のタイミングＭと対応するサイクルまでのサ
イクルで、帰りの第１基本クロックに同期して取り込ま
れたコマンドに新たなサイクル数カウントコマンドがあ
れば、一定サイクル数をカウントさせて、そのサイクル
から行きの第１基本クロックに同期して上記データ出力
回路からデータを出力させる。 （４） 第１のタイミングＭの直後の、この第１のタイ
ミングＭと対応する帰りの第１基本クロックのサイクル
から、第２のタイミングＭと対応するサイクルまでのサ
イクルで、第１のタイミングＭの直後の、この第１のタ
イミングＭと対応する帰りの第１基本クロックのサイク
ルを１番目として、ｉ番目（ｉは正の整数）のサイクル
に新たなサイクル数コマンドがあれば（ｉ−１）サイク
ルに対応するサイクル数カウントを余分に加えた一定サ
イクル数をカウントさせて、そのサイクルから行きの第
１基本クロックに同期して上記データ出力回路からデー
タを出力させる。 - 【請求項１４】 前記制御回路は、 前記中間タイミング検出回路で検出された前記中間タイ
ミング、前記行きと帰りの第１基本クロック、及び前記
コマンド／アドレスバスを転送されるコマンドを受ける
内部コントローラと、 上記内部コントローラによって制御され、データを出力
するデータ出力回路とをさらに有し、 上記内部コントローラは、対応するサイクルの行きと帰
りの第１基本クロックの中間のタイミングをＭとしたと
きに、下記の（１）から（５）のステップにより第１基
本クロックのサイクル数のカウントを前記カウンタで行
なわせてデータ出力サイクル数をカウント設定すると共
に、上記データ出力回路からデータを出力させることを
特徴とする請求項４に記載のデータ高速転送システム。 （１） 第１のタイミングＭに対応する行きの第１基本
クロックのサイクルからコマンドの取り込みを開始させ
る。 （２） 第１のタイミングＭの直後の、この第１のタイ
ミングＭと対応する帰りの第１基本クロックのサイクル
からサイクル数のカウントを開始させる。 （３） 第２のタイミングＭと対応する行きの第１基本
クロックのサイクルまでのサイクルで、行きの第１基本
クロックに同期して取り込まれたコマンドがコマンドが
無い状態も含めて新たなサイクル数カウントコマンドで
なければカウント動作を止めて次のカウント動作に備え
させる。 （４） 第１のタイミングＭと対応する行きの第１基本
クロックのサイクルから第２のタイミングＭと対応する
行きの第１の基本クロックのサイクルまでのサイクル
で、行きの第１基本クロックに同期して取り込まれたコ
マンドに新たなサイクル数カウントコマンドがあれば、
一定サイクル数をカウントさせて、そのサイクルから帰
りの第１基本クロックに同期して上記データ出力回路か
らデータを出力させる。 （５） 第２のタイミングＭと対応する行きの第１基本
クロックのサイクルまでのサイクルで、第１のタイミン
グＭと対応する行きの第１基本クロックのサイクルを１
番目としてｉ番目（ｉは正の整数）のサイクルに新たな
サイクル数カウントコマンドがあれば（ｉ−１）サイク
ルに対応するサイクル数カウントを余分に加えた一定サ
イクル数をカウントさせて、そのサイクルから帰りの第
１基本クロックに同期して上記データ出力回路からデー
タを出力させる。 - 【請求項１５】 前記複数の各メモリモジュール及びコ
ントローラはそれぞれデータ入出力ポートをさらに有
し、 前記複数の各メモリモジュールはそれぞれ前記コマンド
を前記行き及び帰りのいずれか一方の第１基本クロック
に同期して取り込み、この取り込まれたコマンドにより
そのメモリモジュールが選択されたことが判別したら、
各メモリモジュールに設けられたデータ入出力ポートが
イネーブルにされて前記データバスに接続されることを
特徴とする請求項２に記載のデータ高速転送システム。 - 【請求項１６】 前記データバスは、前記メモリモジュ
ールに対して転送されるデータと、メモリモジュールか
ら転送されるデータを同時に双方向に転送する双方向バ
スであることを特徴とする請求項１５に記載のデータ高
速転送システム。 - 【請求項１７】 前記双方向バスは、データを転送する
側の前記コントローラもしくは複数の各メモリモジュー
ルと、データが転送される側の前記コントローラもしく
は複数の各メモリモジュールとの間で、電流を分配する
ことによってデータの転送を行い、前記双方向バスへ出
力されるデータの“０”と“１”が、定電流Ｉと、この
定電流Ｉの（１＋α）倍の電流に対応していることを特
徴とする請求項１６に記載のデータ高速転送システム。 - 【請求項１８】 前記定電流Ｉと、定電流（１＋α）Ｉ
との切り替えを、前記行き及び帰りのいずれか一方の第
１基本クロックに同期して行なう定電流切り替え回路を
さらに有することを特徴とする請求項１７に記載のデー
タ高速転送システム。 - 【請求項１９】 前記複数の各メモリモジュールからの
データ出力が、前記行き及び帰りのいずれか一方の第１
基本クロックの立ち上がり及び立ち下がりのいずれか一
方に対して１８０度位相のずれたタイミングを基準とし
て行われることを特徴とする請求項１８に記載のデータ
高速転送システム。 - 【請求項２０】 前記行き及び帰りのいずれか一方の第
１基本クロックの立ち上がり及び立ち下がりのいずれか
一方に対して１８０度位相のずれたタイミングが、シン
クロナス・アジャスタブル・ディレイ（Synchronous Ad
justable Delay）を用いて作られることを特徴とする請
求項１９に記載のデータ高速転送システム。 - 【請求項２１】 前記シンクロナス・アジャスタブル・
ディレイは遅延部を有し、この遅延部には前記定電流切
り替え回路と等価な構成を有する回路が設けられている
ことを特徴とする請求項２０に記載のデータ高速転送シ
ステム。 - 【請求項２２】 前記複数のメモリモジュール及びコン
トローラはそれぞれ、前記データ入出ポートに流れる電
流をモニタし、大小２つの参照電流に対するこの電流値
の大小を判定して、２つの電流比較結果が共に同じ
“Ｌ”または“Ｈ”の時には一方を“０”、他方を
“１”に対応させて入力データとし、２つの電流比較結
果が共に異なるときには入出力ポートから出力中のデー
タまたはその反転値を入力値とする回路をさらに有する
ことを特徴とする請求項１５に記載のデータ高速転送シ
ステム。 - 【請求項２３】 複数のメモリモジュールと、 上記複数のメモリモジュールと共に配列され、上記複数
のメモリモジュールとの間でデータの授受を行うコント
ローラと、 少なくとも１種類のクロックを発生するクロック発生器
と、 上記配列された複数のメモリモジュール及びコントロー
ラに沿って往復するように往路部分及び復路部分の配線
を有し、上記クロック発生器で発生される上記少なくと
も１種類のクロックが上記往路部分の先端から入力さ
れ、この入力されたクロックを順次伝達し、往路部分及
び復路部分の配線を伝達されるクロックを上記複数のメ
モリモジュール及びコントローラに対し、これら複数の
メモリモジュール及びコントローラがデータ授受の際に
使用する同期信号として与える少なくとも１本のクロッ
ク配線と、 上記複数の各メモリモジュール内及びコントローラ内に
それぞれ設けられ、上記少なくとも１本のクロック配線
の往路部分から与えられる行きのクロックと、上記少な
くとも１本のクロック配線の復路部分から与えられる帰
りのクロックとの間に生じる２周期以内の位相ずれに対
して、その中間タイミングを検出する中間タイミング検
出回路を含む制御回路と、 を具備したことを特徴とするデータ高速転送システム。 - 【請求項２４】 複数のメモリモジュールと、 上記複数の各メモリモジュールとの間でデータの授受を
行うコントローラと、 上記複数のメモリモジュールとコントローラとを接続す
るデータバスとを具備し、 上記複数の各メモリモジュール及びコントローラはそれ
ぞれ、授受データに応じて上記データバスに流れる電流
の値及び電流の方向を異ならせるデータ入出力回路を有
することを特徴とするデータ高速転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01172599A JP3719865B2 (ja) | 1998-01-20 | 1999-01-20 | データ高速転送システム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-8279 | 1998-01-20 | ||
| JP827998 | 1998-01-20 | ||
| JP01172599A JP3719865B2 (ja) | 1998-01-20 | 1999-01-20 | データ高速転送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11353268A true JPH11353268A (ja) | 1999-12-24 |
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ID=26342767
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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