JPH11354532A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11354532A JPH11354532A JP10154700A JP15470098A JPH11354532A JP H11354532 A JPH11354532 A JP H11354532A JP 10154700 A JP10154700 A JP 10154700A JP 15470098 A JP15470098 A JP 15470098A JP H11354532 A JPH11354532 A JP H11354532A
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- collector
- semiconductor device
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Abstract
(57)【要約】
【課題】 少数キャリアの注入を阻止する機能の高いヘ
テロ接合を利用して動作速度の高いバイポーラトランジ
スタ，ダイオードや、量産性に優れたＩ2 Ｌを提供す
る。 【解決手段】 ヘテロバイポーラトランジスタのベース
・コレクタ接合付近のＳｉコレクタ層３側に、組成の異
なる超薄膜からなるウエル層１０ａ及びバリア層１０ｂ
を交互に積層した超格子構造からなる多重量子障壁部で
あるＭＱＢ層１０を設ける。これにより、キャリアに対
する反射効果を利用して、実効的にバリア高さを増大さ
せることにより、ＳｉＧｅベース層４からＳｉコレクタ
層３への少数キャリアの注入を抑制する。その結果、Ｍ
ＱＢ層１０により少数キャリアの注入を抑制することが
できるので、少数キャリアの蓄積量の低減により動作速
度の向上を図ることができる。
テロ接合を利用して動作速度の高いバイポーラトランジ
スタ，ダイオードや、量産性に優れたＩ2 Ｌを提供す
る。 【解決手段】 ヘテロバイポーラトランジスタのベース
・コレクタ接合付近のＳｉコレクタ層３側に、組成の異
なる超薄膜からなるウエル層１０ａ及びバリア層１０ｂ
を交互に積層した超格子構造からなる多重量子障壁部で
あるＭＱＢ層１０を設ける。これにより、キャリアに対
する反射効果を利用して、実効的にバリア高さを増大さ
せることにより、ＳｉＧｅベース層４からＳｉコレクタ
層３への少数キャリアの注入を抑制する。その結果、Ｍ
ＱＢ層１０により少数キャリアの注入を抑制することが
できるので、少数キャリアの蓄積量の低減により動作速
度の向上を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合部を有
するバイポーラトランジスタ，ダイオードやＩ2Ｌなど
の半導体デバイスに係り、特にその高性能化対策に関す
る。
するバイポーラトランジスタ，ダイオードやＩ2Ｌなど
の半導体デバイスに係り、特にその高性能化対策に関す
る。
【０００２】
【従来の技術】従来より、バイポーラトランジスタを利
用したＳｉ系ＬＳＩにおいては、ＮＰＮバイポーラトラ
ンジスタのベース・コレクタ間のＰＮ接合部を利用して
ダイオードを構成し、このダイオードをロジック回路の
要素として用いることがしばしば行なわれている。これ
は、ＮＰＮバイポーラトランジスタのベース・コレクタ
間のＰＮ接合部は耐圧が高く、またＮ型コレクタ層はコ
モン領域として用いられるため多くのダイオードを作り
付けるのに適した構造であるためである。
用したＳｉ系ＬＳＩにおいては、ＮＰＮバイポーラトラ
ンジスタのベース・コレクタ間のＰＮ接合部を利用して
ダイオードを構成し、このダイオードをロジック回路の
要素として用いることがしばしば行なわれている。これ
は、ＮＰＮバイポーラトランジスタのベース・コレクタ
間のＰＮ接合部は耐圧が高く、またＮ型コレクタ層はコ
モン領域として用いられるため多くのダイオードを作り
付けるのに適した構造であるためである。
【０００３】しかしながら、このようなＰＮ接合ダイオ
ードは高速動作に適さないという欠点がある。それは、
ダイオードのＰ型領域及びＮ型領域の双方において少数
キャリアが蓄積されるためである。すなわち、ＮＰＮバ
イポーラトランジスタにおいては、Ｐ型ベース層には少
数キャリアである電子が、Ｎ型コレクタ層には少数キャ
リアであるホールが蓄積される。ベース層への電子の蓄
積は、通常高速バイポーラトランジスタでは、ベース走
行時間を短縮するために非常に薄く設定されているため
あまり問題とはならない。しかし、コレクタ層は高い耐
圧を保つために０．５μｍから１μｍ程度と厚く設定さ
れているため、多数のホールが蓄積され、結果的にＰＮ
接合ダイオードのスピードが制限される。
ードは高速動作に適さないという欠点がある。それは、
ダイオードのＰ型領域及びＮ型領域の双方において少数
キャリアが蓄積されるためである。すなわち、ＮＰＮバ
イポーラトランジスタにおいては、Ｐ型ベース層には少
数キャリアである電子が、Ｎ型コレクタ層には少数キャ
リアであるホールが蓄積される。ベース層への電子の蓄
積は、通常高速バイポーラトランジスタでは、ベース走
行時間を短縮するために非常に薄く設定されているため
あまり問題とはならない。しかし、コレクタ層は高い耐
圧を保つために０．５μｍから１μｍ程度と厚く設定さ
れているため、多数のホールが蓄積され、結果的にＰＮ
接合ダイオードのスピードが制限される。
【０００４】ここで、文献１（M. Ugajin et al., "The
base-collector heterojunctioneffect in SiGe-base
bipolar transistors," Solid-State Electron., vol.3
4, pp.593, 1991）に記載されているように、このよう
なコレクタ領域での少数キャリアの蓄積を抑制して、動
作速度の向上を図る方法として、ベース・コレクタ接合
にＳｉＧｅ／Ｓｉヘテロ接合を導入し、コレクタ層をワ
イドバンドギャップ化する方法が知られている。すなわ
ち、コレクタ層をワイドバンドギャップ化することによ
り、ベース・コレクタ間の接合部にヘテロ障壁を形成
し、ベース層からコレクタ層へのホールの注入を抑制す
ることにより、コレクタ層でのホールの蓄積量を減少さ
せ、ダイオードの動作速度を向上させようとするもので
ある。
base-collector heterojunctioneffect in SiGe-base
bipolar transistors," Solid-State Electron., vol.3
4, pp.593, 1991）に記載されているように、このよう
なコレクタ領域での少数キャリアの蓄積を抑制して、動
作速度の向上を図る方法として、ベース・コレクタ接合
にＳｉＧｅ／Ｓｉヘテロ接合を導入し、コレクタ層をワ
イドバンドギャップ化する方法が知られている。すなわ
ち、コレクタ層をワイドバンドギャップ化することによ
り、ベース・コレクタ間の接合部にヘテロ障壁を形成
し、ベース層からコレクタ層へのホールの注入を抑制す
ることにより、コレクタ層でのホールの蓄積量を減少さ
せ、ダイオードの動作速度を向上させようとするもので
ある。
【０００５】また、文献２（M. Karlsteen et al., "Im
proved switch time of I2L at lowpower consumption
by using a SiGe heterojunction bipolar transisto
r," Solid-State Electron., vol.38, pp.1401, 1995
）に記載されているように、バイポーラトランジスタ
を複数個集積化したＩ2 Ｌ（Integrated Injection Log
ic) 回路においても、ベース・コレクタ間の接合部にヘ
テロ接合を導入することにより、少数キャリアの蓄積を
抑制して、動作速度を向上させようとするものがある。
proved switch time of I2L at lowpower consumption
by using a SiGe heterojunction bipolar transisto
r," Solid-State Electron., vol.38, pp.1401, 1995
）に記載されているように、バイポーラトランジスタ
を複数個集積化したＩ2 Ｌ（Integrated Injection Log
ic) 回路においても、ベース・コレクタ間の接合部にヘ
テロ接合を導入することにより、少数キャリアの蓄積を
抑制して、動作速度を向上させようとするものがある。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のバイポーラトランジスタ，ダイオードにおい
て、ベース・コレクタ接合にヘテロ接合を導入し、ベー
ス層からコレクタ層への少数キャリアの注入を抑制し、
キャリア蓄積を減少させることにより動作速度の向上を
図ることには限界がある。
た従来のバイポーラトランジスタ，ダイオードにおい
て、ベース・コレクタ接合にヘテロ接合を導入し、ベー
ス層からコレクタ層への少数キャリアの注入を抑制し、
キャリア蓄積を減少させることにより動作速度の向上を
図ることには限界がある。
【０００７】これは、以下のような理由による。文献１
に記載されているように、Ｓｉ／ＳｉＧｅＨＢＴにおい
ては、Ｎ型Ｓｉコレクタ層に蓄積されるホールの量をＰ
型ＳｉＧｅベース層に蓄積される電子の量と同程度とな
るまで低減させるためには、相当大きなヘテロ障壁が必
要となる。具体的には、０．２ｅＶ程度の高さのヘテロ
障壁が必要となる。このようなヘテロ障壁をＳｉＧｅ／
Ｓｉからなるベース・コレクタ接合で実現するために
は、ベース層のＧｅ組成率は少なくとも２５％以上であ
ることが必要となる。
に記載されているように、Ｓｉ／ＳｉＧｅＨＢＴにおい
ては、Ｎ型Ｓｉコレクタ層に蓄積されるホールの量をＰ
型ＳｉＧｅベース層に蓄積される電子の量と同程度とな
るまで低減させるためには、相当大きなヘテロ障壁が必
要となる。具体的には、０．２ｅＶ程度の高さのヘテロ
障壁が必要となる。このようなヘテロ障壁をＳｉＧｅ／
Ｓｉからなるベース・コレクタ接合で実現するために
は、ベース層のＧｅ組成率は少なくとも２５％以上であ
ることが必要となる。
【０００８】一方、Ｓｉ基板上に結晶成長されるＳｉＧ
ｅ層には、ＳｉとＧｅとの格子定数の差に起因する格子
歪みが生じ、Ｇｅの組成率が高くかつ膜厚が厚いと歪み
が開放され、膜中に転位を発生し、素子に致命的なダメ
ージを与えることが知られている。この転位が発生する
限界の膜厚は臨界膜厚と一般的に称されている。この臨
界膜厚は、ＳｉＧｅ層におけるＧｅ組成率が高いほど小
さく、ＳｉＧｅ層のＧｅ組成率が３０％のときに約５０
ｎｍ程度であり、ベース層の膜厚に相当する厚さであ
る。
ｅ層には、ＳｉとＧｅとの格子定数の差に起因する格子
歪みが生じ、Ｇｅの組成率が高くかつ膜厚が厚いと歪み
が開放され、膜中に転位を発生し、素子に致命的なダメ
ージを与えることが知られている。この転位が発生する
限界の膜厚は臨界膜厚と一般的に称されている。この臨
界膜厚は、ＳｉＧｅ層におけるＧｅ組成率が高いほど小
さく、ＳｉＧｅ層のＧｅ組成率が３０％のときに約５０
ｎｍ程度であり、ベース層の膜厚に相当する厚さであ
る。
【０００９】また、臨界膜厚以下の膜厚のＳｉＧｅ層に
おいても、Ｇｅ組成率が高い場合には、完全に安定な状
態ではなく、準安定状態であり、後工程で処理温度の高
いプロセスを行うと、容易に転位などの欠陥が導入され
やすくなる。デバイスの信頼性やデバイス作製工程上の
サーマルバジェットの観点からも、Ｇｅ組成率の高いＳ
ｉＧｅ層をベース層に用いることは得策でないといえ
る。
おいても、Ｇｅ組成率が高い場合には、完全に安定な状
態ではなく、準安定状態であり、後工程で処理温度の高
いプロセスを行うと、容易に転位などの欠陥が導入され
やすくなる。デバイスの信頼性やデバイス作製工程上の
サーマルバジェットの観点からも、Ｇｅ組成率の高いＳ
ｉＧｅ層をベース層に用いることは得策でないといえ
る。
【００１０】したがって、ＳｉＧｅ層におけるＧｅ組成
率が２５％以上というのは、信頼性、プロセス性等を考
慮にいれると高すぎる値である。すなわち、ベース・コ
レクタ間のヘテロ接合に生じるヘテロ障壁を大きくする
ために、ＳｉＧｅベース層のＧｅ組成を大きくすること
には問題があるといえる。
率が２５％以上というのは、信頼性、プロセス性等を考
慮にいれると高すぎる値である。すなわち、ベース・コ
レクタ間のヘテロ接合に生じるヘテロ障壁を大きくする
ために、ＳｉＧｅベース層のＧｅ組成を大きくすること
には問題があるといえる。
【００１１】本発明の目的は、ＳｉＧｅベース層のＧｅ
組成率を臨界膜厚が過小になるほどまで高くすることな
く、すなわち十分に信頼性を確保した構造で、ベース・
コレクタ間の接合部のヘテロ障壁を実効的に増大させる
手段を講ずることにより、ベース層からコレクタ層への
少数キャリアの注入を抑制し、コレクタ層での少数キャ
リアの蓄積量を減少させることにより、動作速度の高い
バイポーラトランジスタ，ダイオード，Ｉ2 Ｌ素子等と
して機能する素子を提供することにある。
組成率を臨界膜厚が過小になるほどまで高くすることな
く、すなわち十分に信頼性を確保した構造で、ベース・
コレクタ間の接合部のヘテロ障壁を実効的に増大させる
手段を講ずることにより、ベース層からコレクタ層への
少数キャリアの注入を抑制し、コレクタ層での少数キャ
リアの蓄積量を減少させることにより、動作速度の高い
バイポーラトランジスタ，ダイオード，Ｉ2 Ｌ素子等と
して機能する素子を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、コレクタ・ベース接合付近のコレクタ
層内に、組成の異なる超薄膜を交互に積層した超格子構
造からなる多重量子障壁（Multi-Quantum Barrier ：Ｍ
ＱＢ）を設け、ベースから注入されるキャリア（コレク
タ層の少数キャリア）の波動に対する反射効果を利用す
ることにより、実効的にヘテロ障壁高さ（バリア高さ）
を増大させることにより、ベース層からの少数キャリア
の注入を抑制している。
に、本発明では、コレクタ・ベース接合付近のコレクタ
層内に、組成の異なる超薄膜を交互に積層した超格子構
造からなる多重量子障壁（Multi-Quantum Barrier ：Ｍ
ＱＢ）を設け、ベースから注入されるキャリア（コレク
タ層の少数キャリア）の波動に対する反射効果を利用す
ることにより、実効的にヘテロ障壁高さ（バリア高さ）
を増大させることにより、ベース層からの少数キャリア
の注入を抑制している。
【００１３】本発明の半導体装置は、エミッタ層、ベー
ス層及びコレクタ層からなるバイポーラトランジスタを
備え、上記コレクタ層内の上記ベース層に近接した領域
に設けられ、上記ベース層から注入されるキャリアの入
射波と反射波とが強め合う位相となるよう反射する機能
を有するように、バリア層とウエル層とを交互に複数個
重ね合わせてなる多重量子障壁部を備えている。
ス層及びコレクタ層からなるバイポーラトランジスタを
備え、上記コレクタ層内の上記ベース層に近接した領域
に設けられ、上記ベース層から注入されるキャリアの入
射波と反射波とが強め合う位相となるよう反射する機能
を有するように、バリア層とウエル層とを交互に複数個
重ね合わせてなる多重量子障壁部を備えている。
【００１４】これにより、コレクタ・ベース接合の価電
子帯のバンド不連続によるバリアだけでなく、多重量子
障壁部によっても、ベース層のキャリアがコレクタ層に
注入しようとするのが阻止される。したがって、ベース
層のキャリアドーピング濃度を高くしても、少数キャリ
アの注入が抑制されることにより、コレクタ層内におけ
る少数キャリアの蓄積が回避され、バイポーラトランジ
スタ等の動作速度が向上する。
子帯のバンド不連続によるバリアだけでなく、多重量子
障壁部によっても、ベース層のキャリアがコレクタ層に
注入しようとするのが阻止される。したがって、ベース
層のキャリアドーピング濃度を高くしても、少数キャリ
アの注入が抑制されることにより、コレクタ層内におけ
る少数キャリアの蓄積が回避され、バイポーラトランジ
スタ等の動作速度が向上する。
【００１５】上記半導体装置において、上記多重量子障
壁部を含む上記多重量子障壁部のバリア層とウエル層と
を、バンドギャップが互いに異なる半導体材料によりそ
れぞれ構成することが好ましい。
壁部を含む上記多重量子障壁部のバリア層とウエル層と
を、バンドギャップが互いに異なる半導体材料によりそ
れぞれ構成することが好ましい。
【００１６】これにより、少数キャリアの注入抑制機能
を有する多重量子障壁層を容易に実現することができ
る。
を有する多重量子障壁層を容易に実現することができ
る。
【００１７】上記半導体装置において、上記コレクタ層
の伝導帯のバンド不連続値をほぼ０とすることが好まし
い。
の伝導帯のバンド不連続値をほぼ０とすることが好まし
い。
【００１８】これにより、コレクタ層内における多数キ
ャリアの移動に対する障害のないバンド構造となるの
で、電流増幅率の向上効果が大きい。
ャリアの移動に対する障害のないバンド構造となるの
で、電流増幅率の向上効果が大きい。
【００１９】上記半導体装置において、上記ベース層が
歪を受けていることが好ましい。
歪を受けていることが好ましい。
【００２０】これにより、コレクタ層とベース層との格
子定数の差が大きい場合に特に大きな効果を発揮するこ
とができる。
子定数の差が大きい場合に特に大きな効果を発揮するこ
とができる。
【００２１】上記半導体装置において、上記ベース層を
少なくともシリコンおよびゲルマニウムを含む半導体に
より構成することが好ましい。
少なくともシリコンおよびゲルマニウムを含む半導体に
より構成することが好ましい。
【００２２】これにより、安価な半導体材料を使用しな
がら高周波特性の良好なヘテロ半導体装置を得ることが
できる。
がら高周波特性の良好なヘテロ半導体装置を得ることが
できる。
【００２３】このヘテロ半導体装置においては、上記多
重量子障壁部をＳｉ1-x Ｇｅx ／Ｓｉを積層した超格子
構造を有するものとしてもよいし、上記多重量子障壁部
をＳｉ1-x-y Ｇｅx Ｃy ／Ｓｉを積層した超格子構造を
有するものとしてもよい。
重量子障壁部をＳｉ1-x Ｇｅx ／Ｓｉを積層した超格子
構造を有するものとしてもよいし、上記多重量子障壁部
をＳｉ1-x-y Ｇｅx Ｃy ／Ｓｉを積層した超格子構造を
有するものとしてもよい。
【００２４】特に、上記多重量子障壁部をＳｉ1-x-y Ｇ
ｅx Ｃy ／Ｓｉを積層した超格子構造とすることによ
り、多重量子障壁部におけるＳｉ1-x-y Ｇｅx Ｃy 層の
臨界膜厚が増大するので、転位の発生を招くことなく多
重量子障壁部の実効的なバリア高さをより高くすること
が可能となる。
ｅx Ｃy ／Ｓｉを積層した超格子構造とすることによ
り、多重量子障壁部におけるＳｉ1-x-y Ｇｅx Ｃy 層の
臨界膜厚が増大するので、転位の発生を招くことなく多
重量子障壁部の実効的なバリア高さをより高くすること
が可能となる。
【００２５】上記半導体装置において、上記多重量子障
壁部は、上記コレクタ層内において上記トランジスタの
動作時における上記コレクタ層とベース層との間の設計
最大電圧における空乏化領域よりも外方に設けられてい
ることが好ましい。
壁部は、上記コレクタ層内において上記トランジスタの
動作時における上記コレクタ層とベース層との間の設計
最大電圧における空乏化領域よりも外方に設けられてい
ることが好ましい。
【００２６】これにより、どのような動作状態において
も、ベースからコレクタへの少数キャリアの注入抑制機
能を最大限発揮することができる。
も、ベースからコレクタへの少数キャリアの注入抑制機
能を最大限発揮することができる。
【００２７】その場合には、上記多重障壁部における上
記ベース層側端部のバリア層を、上記コレクタ層とベー
ス層との間の空乏化領域から上記ベース層側端部のバリ
ア層に隣接するウエル層にキャリアのトンネリングが生
じない位置に設けることが好ましい。
記ベース層側端部のバリア層を、上記コレクタ層とベー
ス層との間の空乏化領域から上記ベース層側端部のバリ
ア層に隣接するウエル層にキャリアのトンネリングが生
じない位置に設けることが好ましい。
【００２８】これにより、多重量子障壁部のキャリア注
入抑制機能の低下を招くことがなく、上述のような高周
波特性の向上が期待できる。
入抑制機能の低下を招くことがなく、上述のような高周
波特性の向上が期待できる。
【００２９】上記半導体装置において、上記バイポーラ
トランジスタのベース及びコレクタ接合と同じ構造を有
する２つの領域を構成要素として有する素子をさらに備
えることができる。
トランジスタのベース及びコレクタ接合と同じ構造を有
する２つの領域を構成要素として有する素子をさらに備
えることができる。
【００３０】これにより、多重量子障壁部による少数キ
ャリアの注入抑制機能を利用して動作速度の高い素子を
得ることができる。
ャリアの注入抑制機能を利用して動作速度の高い素子を
得ることができる。
【００３１】上記素子は、例えばダイオードである。
【００３２】上記半導体装置において、上記バイポーラ
トランジスタのベース層共通の領域に設けられたコレク
タ層と、上記バイポーラトランジスタのコレクタ層と共
通の領域に設けられたベース層と、エミッタ層とを有す
る他のバイポーラトランジスタを設けてＩ2 Ｌ素子とし
て機能させることもできる。
トランジスタのベース層共通の領域に設けられたコレク
タ層と、上記バイポーラトランジスタのコレクタ層と共
通の領域に設けられたベース層と、エミッタ層とを有す
る他のバイポーラトランジスタを設けてＩ2 Ｌ素子とし
て機能させることもできる。
【００３３】これにより、占有面積が小さく、かつ動作
速度の高いＩ2 Ｌ素子が得られることになる。
速度の高いＩ2 Ｌ素子が得られることになる。
【００３４】上記Ｉ2 Ｌ素子として機能する半導体装置
において、上記バイポーラトランジスタのベース層に接
続される少なくとも１つの他のコレクタ層をさらに設
け、上記少なくとも１つの他のコレクタ層内の上記ベー
ス層に近接した領域に設けられ、上記ベース層から注入
されるキャリア（コレクタ層の少数キャリア）の入射波
と反射波とが強め合う位相となるよう反射する機能を有
するように、バリア層とウエル層とを交互に複数個重ね
合わせてなる他の多重量子障壁部を設けることができ
る。
において、上記バイポーラトランジスタのベース層に接
続される少なくとも１つの他のコレクタ層をさらに設
け、上記少なくとも１つの他のコレクタ層内の上記ベー
ス層に近接した領域に設けられ、上記ベース層から注入
されるキャリア（コレクタ層の少数キャリア）の入射波
と反射波とが強め合う位相となるよう反射する機能を有
するように、バリア層とウエル層とを交互に複数個重ね
合わせてなる他の多重量子障壁部を設けることができ
る。
【００３５】
【発明の実施の形態】本発明は、ベース・コレクタ接合
部付近に積層超格子構造からなる多重量子障壁を導入
し、キャリアに対する反射効果を利用し、実効的にヘテ
ロ障壁高さ（バリア高さ）を増大させることにより、ベ
ース層からのコレクタ層への少数キャリアの注入を抑制
し、コレクタ層での少数キャリアの蓄積を低減している
ことを特徴とし、動作速度の向上を図ったヘテロバイポ
ーラトランジスタ，Ｉ2 Ｌ素子，ダイオードなどの素子
に関するものである。
部付近に積層超格子構造からなる多重量子障壁を導入
し、キャリアに対する反射効果を利用し、実効的にヘテ
ロ障壁高さ（バリア高さ）を増大させることにより、ベ
ース層からのコレクタ層への少数キャリアの注入を抑制
し、コレクタ層での少数キャリアの蓄積を低減している
ことを特徴とし、動作速度の向上を図ったヘテロバイポ
ーラトランジスタ，Ｉ2 Ｌ素子，ダイオードなどの素子
に関するものである。
【００３６】以下、図面を用いて本発明の実施の形態に
ついて順次説明していく。
ついて順次説明していく。
【００３７】（第１の実施形態）図１は、本実施形態に
係るＳｉ／ＳｉＧｅ 超格子からなる多重量子障壁をコ
レクタ層に導入した ＮＰＮ ヘテロバイポーラトランジ
スタの構造を示す。同図に示すように、Ｓｉ基板１上
に、高濃度ｎ型のＳｉサブコレクタ層２、ｎ型のＳｉコ
レクタ層３、高濃度ｐ型のＳｉＧｅベース層４、ｎ型の
Ｓｉエミッタ層５、及び高濃度ｎ型のＳｉエミッタコン
タクト層６が、ＵＨＶ−ＣＶＤ法により順次積層されて
いる。なお、Ｓｉサブコレクタ層２の上にはコレクタ電
極２０が、ＳｉＧｅベース層４の上にはベース電極２１
が、Ｓｉエミッタコンタクト層６の上にはエミッタ電極
２２がそれぞれ設けられている。
係るＳｉ／ＳｉＧｅ 超格子からなる多重量子障壁をコ
レクタ層に導入した ＮＰＮ ヘテロバイポーラトランジ
スタの構造を示す。同図に示すように、Ｓｉ基板１上
に、高濃度ｎ型のＳｉサブコレクタ層２、ｎ型のＳｉコ
レクタ層３、高濃度ｐ型のＳｉＧｅベース層４、ｎ型の
Ｓｉエミッタ層５、及び高濃度ｎ型のＳｉエミッタコン
タクト層６が、ＵＨＶ−ＣＶＤ法により順次積層されて
いる。なお、Ｓｉサブコレクタ層２の上にはコレクタ電
極２０が、ＳｉＧｅベース層４の上にはベース電極２１
が、Ｓｉエミッタコンタクト層６の上にはエミッタ電極
２２がそれぞれ設けられている。
【００３８】ここで、上記Ｓｉコレクタ層３内における
コレクタ・ベース接合部付近には、ＳｉとＳｉＧｅの超
薄膜が交互に積層された超格子構造の多重量子障壁部で
あるＭＱＢ層１０が設けられている。このＭＱＢ層１０
の構造は、ＳｉＧｅベース層４からＳｉコレクタ層３に
注入されるホールに対して、入射ホールを波動として反
射し、かつ入射波と反射波とが強め合う位相となるよう
に反射し得る組成、および膜厚に設定してある。つま
り、ＭＱＢ層１０は、厚みＬ1 のＳｉＧｅからなすウエ
ル層１０ａと、厚みＬ２のＳｉからなるバリア層１０ｂ
とを積層したものからなり、上記各ウエル層１０ａ及び
上記各バリア層１０ｂの厚さおよび組成は、下記式
（１）の関係を満たすように構成されている。
コレクタ・ベース接合部付近には、ＳｉとＳｉＧｅの超
薄膜が交互に積層された超格子構造の多重量子障壁部で
あるＭＱＢ層１０が設けられている。このＭＱＢ層１０
の構造は、ＳｉＧｅベース層４からＳｉコレクタ層３に
注入されるホールに対して、入射ホールを波動として反
射し、かつ入射波と反射波とが強め合う位相となるよう
に反射し得る組成、および膜厚に設定してある。つま
り、ＭＱＢ層１０は、厚みＬ1 のＳｉＧｅからなすウエ
ル層１０ａと、厚みＬ２のＳｉからなるバリア層１０ｂ
とを積層したものからなり、上記各ウエル層１０ａ及び
上記各バリア層１０ｂの厚さおよび組成は、下記式
（１）の関係を満たすように構成されている。
【００３９】
【数１】
【００４０】ｍ1*：ＳｉＧｅ層（ウェル層）のホールの
有効質量 ｍ2*：Ｓｉ層（バリア層）のホールの有効質量 Ｌ1 ：ＳｉＧｅ層（ウェル層）の厚さ Ｌ2 ：Ｓｉ層（バリア層）の厚さ Ｅ ：入射ホールのエネルギー ΔＥv ：Ｓｉ／ＳｉＧｅヘテロ接合の価電子帯バンド不
連続値 ｈ ：プランク定数 ｍ，ｎ：整数 具体的には、本実施形態では、厚みが１．５ｎｍのＳｉ
からなるバリア層１０ｂと、厚みが１．５ｎｍのＳｉ
0.8 Ｇｅ0.2 からなるウエル層１０ａとを１組として、
両者を５組積層した構造による超格子層によりＭＱＢ層
１０が構成されている。この時、ＭＱＢ層１０により増
大する実効的なバリア高さは約１３０ｍｅＶである。ま
た、ＳｉＧｅベース層４は、Ｓｉエミッタ層５側からＳ
ｉコレクタ層３側に向かってＧｅ組成率が０％から２０
％までほぼ連続的に増加した傾斜組成ベース構造となっ
ている。したがって、ＳｉＧｅベース層４のホールが感
じる障壁高さは、Ｓｉ／Ｓｉ0.8 Ｇｅ0.2 からなるベー
ス・コレクタ間のヘテロ接合に生じる価電子帯バンドオ
フセット量１５０ｍｅＶと、ＭＱＢ層１０により実効的
に高められた障壁高さ１３０ｍｅＶとを加算した合計２
８０ｍｅＶとなり、ＳｉＧｅベース層４からの注入によ
るＳｉコレクタ層３での少数キャリアの蓄積を十分小さ
く抑えることができる。
有効質量 ｍ2*：Ｓｉ層（バリア層）のホールの有効質量 Ｌ1 ：ＳｉＧｅ層（ウェル層）の厚さ Ｌ2 ：Ｓｉ層（バリア層）の厚さ Ｅ ：入射ホールのエネルギー ΔＥv ：Ｓｉ／ＳｉＧｅヘテロ接合の価電子帯バンド不
連続値 ｈ ：プランク定数 ｍ，ｎ：整数 具体的には、本実施形態では、厚みが１．５ｎｍのＳｉ
からなるバリア層１０ｂと、厚みが１．５ｎｍのＳｉ
0.8 Ｇｅ0.2 からなるウエル層１０ａとを１組として、
両者を５組積層した構造による超格子層によりＭＱＢ層
１０が構成されている。この時、ＭＱＢ層１０により増
大する実効的なバリア高さは約１３０ｍｅＶである。ま
た、ＳｉＧｅベース層４は、Ｓｉエミッタ層５側からＳ
ｉコレクタ層３側に向かってＧｅ組成率が０％から２０
％までほぼ連続的に増加した傾斜組成ベース構造となっ
ている。したがって、ＳｉＧｅベース層４のホールが感
じる障壁高さは、Ｓｉ／Ｓｉ0.8 Ｇｅ0.2 からなるベー
ス・コレクタ間のヘテロ接合に生じる価電子帯バンドオ
フセット量１５０ｍｅＶと、ＭＱＢ層１０により実効的
に高められた障壁高さ１３０ｍｅＶとを加算した合計２
８０ｍｅＶとなり、ＳｉＧｅベース層４からの注入によ
るＳｉコレクタ層３での少数キャリアの蓄積を十分小さ
く抑えることができる。
【００４１】図２は、本実施形態に係るＳｉ／ＳｉＧｅ
超格子からなる多重量子障壁をＳｉコレクタ層３内に
導入したＮＰＮヘテロバイポーラトランジスタのバンド
図である。同図に示すように、コレクタ・ベース接合付
近のＳｉコレクタ層３側に、５組のＳｉからなるバリア
層１０ｂとＳｉ0.8 Ｇｅ0.2 からなるウエル層１０ａと
を積層してなる多重量子障壁が設けられている。これに
より、ＳｉＧｅベース層４のホールが感じる実効的なバ
リア高さは約１３０ｍｅＶ程度増大している。この実効
的なバリア高さの増大により、ＳｉＧｅベース層４のホ
ール濃度を増大してもＳｉコレクタ層３へのホールの注
入が抑制され、その結果、Ｓｉコレクタ層３での少数キ
ャリアの蓄積量が低減し、動作速度が向上する。
超格子からなる多重量子障壁をＳｉコレクタ層３内に
導入したＮＰＮヘテロバイポーラトランジスタのバンド
図である。同図に示すように、コレクタ・ベース接合付
近のＳｉコレクタ層３側に、５組のＳｉからなるバリア
層１０ｂとＳｉ0.8 Ｇｅ0.2 からなるウエル層１０ａと
を積層してなる多重量子障壁が設けられている。これに
より、ＳｉＧｅベース層４のホールが感じる実効的なバ
リア高さは約１３０ｍｅＶ程度増大している。この実効
的なバリア高さの増大により、ＳｉＧｅベース層４のホ
ール濃度を増大してもＳｉコレクタ層３へのホールの注
入が抑制され、その結果、Ｓｉコレクタ層３での少数キ
ャリアの蓄積量が低減し、動作速度が向上する。
【００４２】図３は、本発明におけるＭＱＢ層１０によ
り増加するバリア高さΔＵｅの計算モデルを示す図であ
る。ＭＱＢ層１０を構成する５組のＳｉ／ＳｉＧｅ超格
子構造のΔＵｅについて、Ｓｉ／Ｓｉ0.2 Ｇｅ0.8 ，Ｓ
ｉ／Ｓｉ0.3 Ｇｅ0.7 ，Ｓｉ／Ｓｉ0.4 Ｇｅ0.6 の３種
類について計算を行った。この時、ウエル層１０ａとバ
リア層１０ｂとの間の各ヘテロ接合の価電子帯における
バンド不連続値ΔＥvはそれぞれ１５０ｍｅＶ，２２５
ｍｅＶ，３００ｍｅＶである。同図には、ＭＱＢ層１０
により増加するバリア高さΔＵｅが、バリア層１０ｂの
価電子帯から下方に仮想的に形成される高さをもって表
されている。ただし、ＭＱＢ層１０及びＳｉコレクタ層
３全体の伝導帯のエネルギーレベルＥｃはほぼフラット
であり、バンド不連続値はほぼ０であるように構成され
ている。
り増加するバリア高さΔＵｅの計算モデルを示す図であ
る。ＭＱＢ層１０を構成する５組のＳｉ／ＳｉＧｅ超格
子構造のΔＵｅについて、Ｓｉ／Ｓｉ0.2 Ｇｅ0.8 ，Ｓ
ｉ／Ｓｉ0.3 Ｇｅ0.7 ，Ｓｉ／Ｓｉ0.4 Ｇｅ0.6 の３種
類について計算を行った。この時、ウエル層１０ａとバ
リア層１０ｂとの間の各ヘテロ接合の価電子帯における
バンド不連続値ΔＥvはそれぞれ１５０ｍｅＶ，２２５
ｍｅＶ，３００ｍｅＶである。同図には、ＭＱＢ層１０
により増加するバリア高さΔＵｅが、バリア層１０ｂの
価電子帯から下方に仮想的に形成される高さをもって表
されている。ただし、ＭＱＢ層１０及びＳｉコレクタ層
３全体の伝導帯のエネルギーレベルＥｃはほぼフラット
であり、バンド不連続値はほぼ０であるように構成され
ている。
【００４３】図４は、ＭＱＢ層１０により増加するバリ
ア高さΔＵｅを、ウエル層１０ａ及びバリア層１０ｂの
積層組数の変化に対して計算した結果を示す図である。
ただし、ウエル層１０ａを構成するＳｉＧｅをＳｉ1-x
Ｇｅx で表したときのｘを０．２，０．３，０．４と変
化させた場合、つまり、Ｓｉ／Ｓｉ0.2 Ｇｅ0.8 ，Ｓｉ
／Ｓｉ0.3 Ｇｅ0.7 ，Ｓｉ／Ｓｉ0.4 Ｇｅ0.6 の３種類
について計算を行ない、横軸は原子層数（１原子層は
（５．４３／４）Å）に換算したウェル／バリア厚さを
示している。同図に示されるように、ｘを０．２，０．
３，０．４と変化させた場合のいずれのＭＱＢ層１０に
おいても、層数が多くなるとバリア高さΔＵｅの値は減
少する傾向にある。また、バリア高さΔＵｅの最大値
は、Ｇｅ組成率が高いほど大きくなり、Ｓｉ／Ｓｉ0.4
Ｇｅ0.6 を８原子層／８原子層で構成したときに約２４
０ｍｅＶとなる。ＭＱＢ層１０の実効的なバリア高さが
２４０ｍｅＶ程度増加すれば、ＳｉＧｅベース層４から
Ｓｉコレクタ層３へのホールの注入を抑制する機能を顕
著に発揮することができる。また、臨界膜厚があまり小
さくならないＳｉ／Ｓｉ0.2 Ｇｅ0.8 を用いたＭＱＢ層
１０においても実効的なバリア高さΔＵｅが１３０ｍｅ
Ｖ以上の大きな値になる。この値は、ＳｉＧｅベース層
４からＳｉコレクタ層３への少数キャリアの注入を抑制
するのに十分大きい障壁であるといえよう。
ア高さΔＵｅを、ウエル層１０ａ及びバリア層１０ｂの
積層組数の変化に対して計算した結果を示す図である。
ただし、ウエル層１０ａを構成するＳｉＧｅをＳｉ1-x
Ｇｅx で表したときのｘを０．２，０．３，０．４と変
化させた場合、つまり、Ｓｉ／Ｓｉ0.2 Ｇｅ0.8 ，Ｓｉ
／Ｓｉ0.3 Ｇｅ0.7 ，Ｓｉ／Ｓｉ0.4 Ｇｅ0.6 の３種類
について計算を行ない、横軸は原子層数（１原子層は
（５．４３／４）Å）に換算したウェル／バリア厚さを
示している。同図に示されるように、ｘを０．２，０．
３，０．４と変化させた場合のいずれのＭＱＢ層１０に
おいても、層数が多くなるとバリア高さΔＵｅの値は減
少する傾向にある。また、バリア高さΔＵｅの最大値
は、Ｇｅ組成率が高いほど大きくなり、Ｓｉ／Ｓｉ0.4
Ｇｅ0.6 を８原子層／８原子層で構成したときに約２４
０ｍｅＶとなる。ＭＱＢ層１０の実効的なバリア高さが
２４０ｍｅＶ程度増加すれば、ＳｉＧｅベース層４から
Ｓｉコレクタ層３へのホールの注入を抑制する機能を顕
著に発揮することができる。また、臨界膜厚があまり小
さくならないＳｉ／Ｓｉ0.2 Ｇｅ0.8 を用いたＭＱＢ層
１０においても実効的なバリア高さΔＵｅが１３０ｍｅ
Ｖ以上の大きな値になる。この値は、ＳｉＧｅベース層
４からＳｉコレクタ層３への少数キャリアの注入を抑制
するのに十分大きい障壁であるといえよう。
【００４４】ところで、ＭＱＢ層１０内のウエル層１０
ａとしてＳｉＧｅを用いる場合に、バリア高さΔＵｅを
あまりに高くすると、さらにウエル層１０ａにおけるＧ
ｅ組成率を高くする必要があるが、Ｇｅ組成率を高くす
るとＳｉＧｅの臨界膜厚の関係上転位が発生してしまう
おそれがある。ちなみに、下地がＳｉの場合におけるＳ
ｉ0.2 Ｇｅ0.8 ，Ｓｉ0.3 Ｇｅ0.7 、Ｓｉ0.4 Ｇｅ0.6
についての臨界膜厚は１８０ｎｍ，５６ｎｍ，２５ｎｍ
程度である。
ａとしてＳｉＧｅを用いる場合に、バリア高さΔＵｅを
あまりに高くすると、さらにウエル層１０ａにおけるＧ
ｅ組成率を高くする必要があるが、Ｇｅ組成率を高くす
るとＳｉＧｅの臨界膜厚の関係上転位が発生してしまう
おそれがある。ちなみに、下地がＳｉの場合におけるＳ
ｉ0.2 Ｇｅ0.8 ，Ｓｉ0.3 Ｇｅ0.7 、Ｓｉ0.4 Ｇｅ0.6
についての臨界膜厚は１８０ｎｍ，５６ｎｍ，２５ｎｍ
程度である。
【００４５】そこで、臨界膜厚を高くするには、ＭＱＢ
層１０内のウエル層１０ａ及びバリア層１０ｂをＳｉ
1-x-y Ｇｅx Ｃy 及びＳｉによりそれぞれ構成すること
が有効である。Ｇｅの組成率を４０％以上とし、そこに
Ｃを若干（数％程度）添加することにより、コレクタ・
ベース接合のバンド不連続値ΔＥｖの大きさをあまり変
化させることなく、格子歪を低減することができる結
果、ウエル層１０ａの臨界膜厚が向上するからである。
したがって、ＭＱＢ層１０をＳｉ1-x-y Ｇｅx Ｃy／Ｓ
ｉにより構成することで、臨界膜厚を越えることなくよ
り大きなバンド不連続値ΔＥｖを得ることができ、その
結果、ＳｉＧｅベース層４からＳｉコレクタ層３へのホ
ールの注入を効果的に抑制することができる。
層１０内のウエル層１０ａ及びバリア層１０ｂをＳｉ
1-x-y Ｇｅx Ｃy 及びＳｉによりそれぞれ構成すること
が有効である。Ｇｅの組成率を４０％以上とし、そこに
Ｃを若干（数％程度）添加することにより、コレクタ・
ベース接合のバンド不連続値ΔＥｖの大きさをあまり変
化させることなく、格子歪を低減することができる結
果、ウエル層１０ａの臨界膜厚が向上するからである。
したがって、ＭＱＢ層１０をＳｉ1-x-y Ｇｅx Ｃy／Ｓ
ｉにより構成することで、臨界膜厚を越えることなくよ
り大きなバンド不連続値ΔＥｖを得ることができ、その
結果、ＳｉＧｅベース層４からＳｉコレクタ層３へのホ
ールの注入を効果的に抑制することができる。
【００４６】このように、ヘテロバイポーラトランジス
タのベース・コレクタ接合付近のＳｉコレクタ層３側に
ＭＱＢ層１０を導入することにより、ベース・コレクタ
間のヘテロ接合におけるヘテロ障壁高さを実効的に高
め、ＳｉＧｅベース層４からＳｉコレクタ層３への少数
キャリアの注入を抑制することができる。その結果、Ｓ
ｉコレクタ層３内での少数キャリアの蓄積量が減少し、
バイポーラトランジスタの動作速度の向上を図ることが
できる。
タのベース・コレクタ接合付近のＳｉコレクタ層３側に
ＭＱＢ層１０を導入することにより、ベース・コレクタ
間のヘテロ接合におけるヘテロ障壁高さを実効的に高
め、ＳｉＧｅベース層４からＳｉコレクタ層３への少数
キャリアの注入を抑制することができる。その結果、Ｓ
ｉコレクタ層３内での少数キャリアの蓄積量が減少し、
バイポーラトランジスタの動作速度の向上を図ることが
できる。
【００４７】なお、本実施形態では、ヘテロバイポーラ
トランジスタ単体の特性向上効果について説明してきた
が、当然のことながら、バイポーラトランジスタとＣＭ
ＯＳを集積化したＢｉＣＭＯＳ中のバイポーラトランジ
スタに本実施形態によるＨＢＴを用いてもかまわない。
トランジスタ単体の特性向上効果について説明してきた
が、当然のことながら、バイポーラトランジスタとＣＭ
ＯＳを集積化したＢｉＣＭＯＳ中のバイポーラトランジ
スタに本実施形態によるＨＢＴを用いてもかまわない。
【００４８】また、本実施例に示したようなコレクタ層
に少数キャリアに対する多重量子障壁を設けたヘテロバ
イポーラトランジスタのベース・コレクタＰＮ接合を構
成要素とする集積回路の速度が向上することは言うまで
もない。
に少数キャリアに対する多重量子障壁を設けたヘテロバ
イポーラトランジスタのベース・コレクタＰＮ接合を構
成要素とする集積回路の速度が向上することは言うまで
もない。
【００４９】（第２の実施形態）図５は、上記第１の実
施形態に示すようなコレクタ層にＭＱＢ層を導入したＳ
ｉ／ＳｉＧｅヘテロバイポーラトランジスタを備えたＩ
2 Ｌ素子の断面図である。図６は、そのＩ2 Ｌ素子の等
価回路を示す電気回路図である。
施形態に示すようなコレクタ層にＭＱＢ層を導入したＳ
ｉ／ＳｉＧｅヘテロバイポーラトランジスタを備えたＩ
2 Ｌ素子の断面図である。図６は、そのＩ2 Ｌ素子の等
価回路を示す電気回路図である。
【００５０】以下、図６を参照しながら図５に示される
Ｉ2 Ｌ素子の構造について説明する。本実施形態のＩ2
Ｌ素子は、ｎ+ 型の半導体領域５１と、該半導体領域５
１上に設けられ、ＰＮＰバイポーラトランジスタのベー
ス層としてもＮＰＮバイポーラトランジスタのエミッタ
層としても機能するｎ型のＳｉ共通拡散層５２と、上記
Ｓｉ共通拡散層５２内にｐ型不純物を導入して形成され
たＰＮＰバイポーラトランジスタのＳｉエミッタ層５３
及びＳｉコレクタ層５４と、上記Ｓｉ共通拡散層５２の
上に設けられたＩ2 Ｌ素子のｐ型ＳｉＧｅベース層５５
と、該ＳｉＧｅベース層５５の上に設けられたＮＰＮバ
イポーラトランジスタの２つのｎ型Ｓｉコレクタ層５６
ａ，５６ｂと、基板全体を覆う絶縁層５７と、絶縁層５
７を貫通してＳｉコレクタ層５６ａ，５６ｂにコンタク
トするＮＰＮバイポーラトランジスタの２つのコレクタ
電極７０ａ，７０ｂと、絶縁層５７を貫通してＳｉＧｅ
ベース層５５にコンタクトするＩ2 Ｌ素子のベース電極
７１と、絶縁層５７を貫通してＰＮＰバイポーラトラン
ジスタのＳｉエミッタ層５３にコンタクトするＩ2Ｌ素
子のインジェクション電極７２と、絶縁層５７を貫通し
てＳｉ共通拡散層５２にコンタクトする接地電極７３と
を備えている。ただし、上記Ｉ2 Ｌ素子のＳｉＧｅベー
ス層５５は、ＮＰＮバイポーラトランジスタのベース層
としてもＰＮＰバイポーラトランジスタのコレクタコン
タクト層としても機能するものである。そして、インジ
ェクション電極７２にはＰＮＰトランジスタの駆動用電
流を注入し、ベース電極７１にはＩ2 Ｌ素子への入力信
号を入力し、電源電圧に図示しない回路を介して接続さ
れている各コレクタ電極７０ａ，７０ｂからＩ2 Ｌ素子
からの出力信号を取り出すように構成されている。図５
に示す矢印は、それぞれＰＮＰバイポーラトランジスタ
及びＮＰＮバイポーラトランジスタの電流の流れを示
す。
Ｉ2 Ｌ素子の構造について説明する。本実施形態のＩ2
Ｌ素子は、ｎ+ 型の半導体領域５１と、該半導体領域５
１上に設けられ、ＰＮＰバイポーラトランジスタのベー
ス層としてもＮＰＮバイポーラトランジスタのエミッタ
層としても機能するｎ型のＳｉ共通拡散層５２と、上記
Ｓｉ共通拡散層５２内にｐ型不純物を導入して形成され
たＰＮＰバイポーラトランジスタのＳｉエミッタ層５３
及びＳｉコレクタ層５４と、上記Ｓｉ共通拡散層５２の
上に設けられたＩ2 Ｌ素子のｐ型ＳｉＧｅベース層５５
と、該ＳｉＧｅベース層５５の上に設けられたＮＰＮバ
イポーラトランジスタの２つのｎ型Ｓｉコレクタ層５６
ａ，５６ｂと、基板全体を覆う絶縁層５７と、絶縁層５
７を貫通してＳｉコレクタ層５６ａ，５６ｂにコンタク
トするＮＰＮバイポーラトランジスタの２つのコレクタ
電極７０ａ，７０ｂと、絶縁層５７を貫通してＳｉＧｅ
ベース層５５にコンタクトするＩ2 Ｌ素子のベース電極
７１と、絶縁層５７を貫通してＰＮＰバイポーラトラン
ジスタのＳｉエミッタ層５３にコンタクトするＩ2Ｌ素
子のインジェクション電極７２と、絶縁層５７を貫通し
てＳｉ共通拡散層５２にコンタクトする接地電極７３と
を備えている。ただし、上記Ｉ2 Ｌ素子のＳｉＧｅベー
ス層５５は、ＮＰＮバイポーラトランジスタのベース層
としてもＰＮＰバイポーラトランジスタのコレクタコン
タクト層としても機能するものである。そして、インジ
ェクション電極７２にはＰＮＰトランジスタの駆動用電
流を注入し、ベース電極７１にはＩ2 Ｌ素子への入力信
号を入力し、電源電圧に図示しない回路を介して接続さ
れている各コレクタ電極７０ａ，７０ｂからＩ2 Ｌ素子
からの出力信号を取り出すように構成されている。図５
に示す矢印は、それぞれＰＮＰバイポーラトランジスタ
及びＮＰＮバイポーラトランジスタの電流の流れを示
す。
【００５１】このＩ2 Ｌ素子は、以下のように動作す
る。ベース電極７１に低電圧信号「Ｌ」が入力される
と、ＰＮＰバイポーラトランジスタにおける電流の流れ
が図中実線の流れになることで、ＮＰＮバイポーラトラ
ンジスタのベース電圧が低くなりＮＰＮバイポーラトラ
ンジスタがオフになる。したがって、電源電圧に接続さ
れているコレクタ電極７０ａ，７０ｂの電圧は高くなり
信号「Ｈ」が出力される。一方、ベース電極７１に高電
圧信号「Ｈ」が入力されると、ＰＮＰバイポーラトラン
ジスタにおける電流の流れが図中破線の流れになること
で、ＮＰＮバイポーラトランジスタのベース電圧が高く
なり、ＮＰＮトランジスタがオンになる。その結果、コ
レクタ電極７０ａ，７０ｂの電圧は低くなり信号「Ｌ」
が出力される。すなわち、このＩ2 Ｌ素子は、ＮＯＴ回
路（インバータ）として機能するものである。
る。ベース電極７１に低電圧信号「Ｌ」が入力される
と、ＰＮＰバイポーラトランジスタにおける電流の流れ
が図中実線の流れになることで、ＮＰＮバイポーラトラ
ンジスタのベース電圧が低くなりＮＰＮバイポーラトラ
ンジスタがオフになる。したがって、電源電圧に接続さ
れているコレクタ電極７０ａ，７０ｂの電圧は高くなり
信号「Ｈ」が出力される。一方、ベース電極７１に高電
圧信号「Ｈ」が入力されると、ＰＮＰバイポーラトラン
ジスタにおける電流の流れが図中破線の流れになること
で、ＮＰＮバイポーラトランジスタのベース電圧が高く
なり、ＮＰＮトランジスタがオンになる。その結果、コ
レクタ電極７０ａ，７０ｂの電圧は低くなり信号「Ｌ」
が出力される。すなわち、このＩ2 Ｌ素子は、ＮＯＴ回
路（インバータ）として機能するものである。
【００５２】ここで、本実施形態に係るＩ2 Ｌ素子の特
徴は、上記２つのＳｉコレクタ層５６ａ，５６ｂ内にそ
れぞれ上記第１の実施形態と同様のＭＱＢ層６０ａ，６
０ｂが形成されている点である。
徴は、上記２つのＳｉコレクタ層５６ａ，５６ｂ内にそ
れぞれ上記第１の実施形態と同様のＭＱＢ層６０ａ，６
０ｂが形成されている点である。
【００５３】このようなＩ2 Ｌ素子は、ＣＭＯＳデバイ
スのＰＦＥＴとＮＦＥＴとにより構成されるインバータ
と同様の機能を果たすものである。そして、Ｉ2 Ｌ素子
はＣＭＯＳデバイスのような素子分離膜を必要としない
ことから高集積化に有利である。しかるに、従来のＩ2
Ｌ素子は、ＮＰＮバイポーラトランジスタのコレクタ層
における少数キャリアの蓄積ためにスイッチオン・オフ
の切換に要する時間が長くなるという欠点があった。そ
のため、Ｉ2 Ｌ素子は半導体集積回路にあまり採用され
ていない。
スのＰＦＥＴとＮＦＥＴとにより構成されるインバータ
と同様の機能を果たすものである。そして、Ｉ2 Ｌ素子
はＣＭＯＳデバイスのような素子分離膜を必要としない
ことから高集積化に有利である。しかるに、従来のＩ2
Ｌ素子は、ＮＰＮバイポーラトランジスタのコレクタ層
における少数キャリアの蓄積ためにスイッチオン・オフ
の切換に要する時間が長くなるという欠点があった。そ
のため、Ｉ2 Ｌ素子は半導体集積回路にあまり採用され
ていない。
【００５４】それに対し、本実施形態のようなＩ2 Ｌ素
子の構造であれば、Ｓｉコレクタ層５６ａ，５６ｂ内に
ベースからのホールの注入を阻止するためのＭＱＢ層６
０ａ，０ｂが設けられているので、Ｓｉコレクタ層５６
ａ，５６ｂ内におけるホール（少数キャリア）の蓄積に
起因するスイッチオン・オフ時間の増大を招くことがな
く、バイポーラトランジスタ本来の高速動作が可能であ
る。したがって、Ｉ2Ｌ素子の高集積化に有利な点と高
速動作特性とを併せて発揮することができ、Ｓｉ系ヘテ
ロ接合型デバイス中のインバータとして用いることが可
能となる。また、消費電力もＭＯＳデバイスに比べて遜
色ないほど十分小さい。
子の構造であれば、Ｓｉコレクタ層５６ａ，５６ｂ内に
ベースからのホールの注入を阻止するためのＭＱＢ層６
０ａ，０ｂが設けられているので、Ｓｉコレクタ層５６
ａ，５６ｂ内におけるホール（少数キャリア）の蓄積に
起因するスイッチオン・オフ時間の増大を招くことがな
く、バイポーラトランジスタ本来の高速動作が可能であ
る。したがって、Ｉ2Ｌ素子の高集積化に有利な点と高
速動作特性とを併せて発揮することができ、Ｓｉ系ヘテ
ロ接合型デバイス中のインバータとして用いることが可
能となる。また、消費電力もＭＯＳデバイスに比べて遜
色ないほど十分小さい。
【００５５】さらに、本実施形態のＩ2 Ｌ素子は、以下
に説明するような構造上の利点をも有する。ＣＭＯＳデ
バイスに比べ、通常、Ｉ2 Ｌ素子の出力側のＮＰＮバイ
ポーラトランジスタはＳｉコレクタ層５６ａ，５６ｂが
ＳｉＧｅベース層５５の上方に設けられたいわゆるコレ
クタトップ構造とすることが一般的であるので、エピタ
キシャル成長によって形成されるＭＱＢ層６０ａ，６０
ｂを配置するのには、好都合な構造である。すなわち、
通常のＳｉ／ＳｉＧｅ ＨＢＴの構造は、エピタキシャ
ル成長されたＳｉＧｅベース層の上にエミッタ層を形成
したエミッタトップ構造が一般的であるのに対し、Ｉ2
Ｌ素子では、コレクタ出力が複数個となるため、コレク
タ層を上方に形成した構造となっている。それは、Ｉ2
Ｌ素子では、ＮＰＮバイポーラトランジスタのエミッタ
領域とベース領域が、定電流源であるＰＮＰバイポーラ
トランジスタのベース領域およびコレクタ領域とそれぞ
れ共通の領域となっているため、ＮＰＮトランジスタの
ベース層及びコレクタ層は必然的にエミッタ層の上方に
エピタキシャル成長することになるからである。
に説明するような構造上の利点をも有する。ＣＭＯＳデ
バイスに比べ、通常、Ｉ2 Ｌ素子の出力側のＮＰＮバイ
ポーラトランジスタはＳｉコレクタ層５６ａ，５６ｂが
ＳｉＧｅベース層５５の上方に設けられたいわゆるコレ
クタトップ構造とすることが一般的であるので、エピタ
キシャル成長によって形成されるＭＱＢ層６０ａ，６０
ｂを配置するのには、好都合な構造である。すなわち、
通常のＳｉ／ＳｉＧｅ ＨＢＴの構造は、エピタキシャ
ル成長されたＳｉＧｅベース層の上にエミッタ層を形成
したエミッタトップ構造が一般的であるのに対し、Ｉ2
Ｌ素子では、コレクタ出力が複数個となるため、コレク
タ層を上方に形成した構造となっている。それは、Ｉ2
Ｌ素子では、ＮＰＮバイポーラトランジスタのエミッタ
領域とベース領域が、定電流源であるＰＮＰバイポーラ
トランジスタのベース領域およびコレクタ領域とそれぞ
れ共通の領域となっているため、ＮＰＮトランジスタの
ベース層及びコレクタ層は必然的にエミッタ層の上方に
エピタキシャル成長することになるからである。
【００５６】したがって、ＨＢＴのベース・コレクタ接
合部のコレクタ側にＭＱＢ層を設けたＩ2 Ｌ素子は、作
製が容易な構造であるともいえる。
合部のコレクタ側にＭＱＢ層を設けたＩ2 Ｌ素子は、作
製が容易な構造であるともいえる。
【００５７】なお、本実施形態においては、ＮＰＮ型Ｓ
ｉＧｅＨＢＴを用いたＩ2 Ｌ素子について説明したが、
ＰＮＰ型ＳｉＧｅＨＢＴを用いたＩ2 Ｌ素子を構成して
もよい。
ｉＧｅＨＢＴを用いたＩ2 Ｌ素子について説明したが、
ＰＮＰ型ＳｉＧｅＨＢＴを用いたＩ2 Ｌ素子を構成して
もよい。
【００５８】また、本実施形態のＩ2 Ｌ素子は、ＩＩＩ
−Ｖ族化合物半導体によるヘテロバイポーラトランジス
タであってもかまわない。
−Ｖ族化合物半導体によるヘテロバイポーラトランジス
タであってもかまわない。
【００５９】なお、本実施形態では、コレクタ層を２つ
設けているが、コレクタ層は１つだけでもよく、あるい
は、３つ以上有していてもよい。
設けているが、コレクタ層は１つだけでもよく、あるい
は、３つ以上有していてもよい。
【００６０】（第３の実施形態）次に、バイポーラトラ
ンジスタのベース・コレクタ接合部をダイオードとして
使用できるようにした第３の実施形態に係る半導体装置
について説明する。
ンジスタのベース・コレクタ接合部をダイオードとして
使用できるようにした第３の実施形態に係る半導体装置
について説明する。
【００６１】図７に示すように、本実施形態の半導体装
置は、バイポーラトランジスタ形成領域と、ダイオード
形成領域とを有している。そして、バイポーラトランジ
スタ形成領域とダイオード形成領域とは、電極を除き共
通の工程で形成された共通の部材を備えている。すなわ
ち、Ｓｉ基板１０１のＬＯＣＯＳ膜１０２で囲まれる第
１，第２の露出領域Ｒexp1，Ｒexp2及び各露出領域Ｒex
p1，Ｒexp2間に存在する基板内領域からなる活性領域
に、Ｓｉコレクタ層１０３と、Ｓｉコレクタ層１０３の
上に形成されたｐ型のＳｉＧｅベース層１０４と、Ｓｉ
ベース層１０４の上に形成されたｎ+ 型のＳｉエミッタ
層１０５と、Ｓｉエミッタ層１０５にコンタクトするポ
リシリコンからなるエミッタ引き出し電極１０６と、Ｓ
ｉコレクタ層１０３のうち第１の露出領域Ｒexp1の下方
に位置する領域に形成されたＭＱＢ層１１０とを備えて
いる。ただし、第１の露出領域Ｒexp1及びその周囲のＬ
ＯＣＯＳ膜の上には、Ｓｉコレクタ層１０３を含む第１
のＳｉ単結晶膜がエピタキシャル成長により形成されて
おり、そのすべての部分にＭＱＢ層１１０と共通の超格
子の積層構造が設けられている。そして、エミッタ引き
出し電極１０６をマスクとして用いたイオン注入によ
り、第１のＳｉ単結晶膜のエミッタ引き出し電極１０６
の直下方を除く領域にはｐ型不純物が導入されている。
また、第１のＳｉ単結晶膜の上にはＳｉＧｅベース層１
０４が形成され、さらに、ＳｉＧｅベース層１０４の上
には、第２のＳｉ単結晶膜がエピタキシャル成長により
形成されている。この第２のＳｉ単結晶膜のうちエミッ
タ引き出し電極１０６の直下方に位置する領域を除く領
域はシリサイド層１０８となっている一方、エミッタ引
き出し電極１０６の直下方に位置する領域はＳｉキャッ
プ層１０９となっている。そして、このＳｉキャップ層
１０９内にエミッタ引き出し電極１０６から高濃度のｎ
型不純物が拡散により導入されることにより、上記Ｓｉ
エミッタ層１０５が形成されている。また、第２の露出
領域Ｒexp2及びその周囲のＬＯＣＯＳ膜１０２の上に
は、Ｓｉコレクタ層１０３にコンタクトするポリシリコ
ンからなるコレクタ引き出し電極１１１が形成されてい
る。また、基板上にはシリコン酸化膜からなる絶縁層１
１２が形成されている。
置は、バイポーラトランジスタ形成領域と、ダイオード
形成領域とを有している。そして、バイポーラトランジ
スタ形成領域とダイオード形成領域とは、電極を除き共
通の工程で形成された共通の部材を備えている。すなわ
ち、Ｓｉ基板１０１のＬＯＣＯＳ膜１０２で囲まれる第
１，第２の露出領域Ｒexp1，Ｒexp2及び各露出領域Ｒex
p1，Ｒexp2間に存在する基板内領域からなる活性領域
に、Ｓｉコレクタ層１０３と、Ｓｉコレクタ層１０３の
上に形成されたｐ型のＳｉＧｅベース層１０４と、Ｓｉ
ベース層１０４の上に形成されたｎ+ 型のＳｉエミッタ
層１０５と、Ｓｉエミッタ層１０５にコンタクトするポ
リシリコンからなるエミッタ引き出し電極１０６と、Ｓ
ｉコレクタ層１０３のうち第１の露出領域Ｒexp1の下方
に位置する領域に形成されたＭＱＢ層１１０とを備えて
いる。ただし、第１の露出領域Ｒexp1及びその周囲のＬ
ＯＣＯＳ膜の上には、Ｓｉコレクタ層１０３を含む第１
のＳｉ単結晶膜がエピタキシャル成長により形成されて
おり、そのすべての部分にＭＱＢ層１１０と共通の超格
子の積層構造が設けられている。そして、エミッタ引き
出し電極１０６をマスクとして用いたイオン注入によ
り、第１のＳｉ単結晶膜のエミッタ引き出し電極１０６
の直下方を除く領域にはｐ型不純物が導入されている。
また、第１のＳｉ単結晶膜の上にはＳｉＧｅベース層１
０４が形成され、さらに、ＳｉＧｅベース層１０４の上
には、第２のＳｉ単結晶膜がエピタキシャル成長により
形成されている。この第２のＳｉ単結晶膜のうちエミッ
タ引き出し電極１０６の直下方に位置する領域を除く領
域はシリサイド層１０８となっている一方、エミッタ引
き出し電極１０６の直下方に位置する領域はＳｉキャッ
プ層１０９となっている。そして、このＳｉキャップ層
１０９内にエミッタ引き出し電極１０６から高濃度のｎ
型不純物が拡散により導入されることにより、上記Ｓｉ
エミッタ層１０５が形成されている。また、第２の露出
領域Ｒexp2及びその周囲のＬＯＣＯＳ膜１０２の上に
は、Ｓｉコレクタ層１０３にコンタクトするポリシリコ
ンからなるコレクタ引き出し電極１１１が形成されてい
る。また、基板上にはシリコン酸化膜からなる絶縁層１
１２が形成されている。
【００６２】ここで、本実施形態の特徴は、ＮＰＮバイ
ポーラトランジスタにおいては、絶縁層１１２の上に、
エミッタ引き出し電極１０６に接続されるＡｌエミッタ
電極１１５と、Ｓｉベース層１０４上のシリサイド層に
接続されるＡｌベース電極１１６と、Ａｌコレクタ電極
１１７とが形成されているのに対し、ダイオードにおい
ては、エミッタ電極に相当する電極は設けられていな
い。つまり、ＮＰＮバイポーラトランジスタのベース電
極１１６に相当するＡｌアノード１１８と、ＮＰＮバイ
ポーラトランジスタのコレクタ電極に相当するＡｌカソ
ード１１９だけが設けられている。すなわち、本実施形
態におけるダイオードは、ＮＰＮバイポーラトランジス
タと同じエミッタ，ベース及びコレクタ構造を有しなが
ら、エミッタに接続される電極を設けずに、ベース，コ
レクタにそれぞれ接続されるアノード，カソードのみを
有している。
ポーラトランジスタにおいては、絶縁層１１２の上に、
エミッタ引き出し電極１０６に接続されるＡｌエミッタ
電極１１５と、Ｓｉベース層１０４上のシリサイド層に
接続されるＡｌベース電極１１６と、Ａｌコレクタ電極
１１７とが形成されているのに対し、ダイオードにおい
ては、エミッタ電極に相当する電極は設けられていな
い。つまり、ＮＰＮバイポーラトランジスタのベース電
極１１６に相当するＡｌアノード１１８と、ＮＰＮバイ
ポーラトランジスタのコレクタ電極に相当するＡｌカソ
ード１１９だけが設けられている。すなわち、本実施形
態におけるダイオードは、ＮＰＮバイポーラトランジス
タと同じエミッタ，ベース及びコレクタ構造を有しなが
ら、エミッタに接続される電極を設けずに、ベース，コ
レクタにそれぞれ接続されるアノード，カソードのみを
有している。
【００６３】本実施形態の半導体装置によると、第１の
実施形態と同様の効果を発揮するヘテロ接合型バイポー
ラトランジスタ加えて、ヘテロ接合を有するダイオード
を備えている。そして、このダイオードにおいても、カ
ソード電極１１９に接続されるＳｉコレクタ層１０３内
のＳｉＧｅベース層１０４との接合部付近にＭＱＢ層１
１０が設けられているので、ホールの蓄積の抑制による
動作速度の向上を図ることができる。
実施形態と同様の効果を発揮するヘテロ接合型バイポー
ラトランジスタ加えて、ヘテロ接合を有するダイオード
を備えている。そして、このダイオードにおいても、カ
ソード電極１１９に接続されるＳｉコレクタ層１０３内
のＳｉＧｅベース層１０４との接合部付近にＭＱＢ層１
１０が設けられているので、ホールの蓄積の抑制による
動作速度の向上を図ることができる。
【００６４】
【発明の効果】本発明によれば、コレクタ・ベース接合
付近のコレクタ側に、組成の異なる超薄膜を交互に積層
した超格子構造からなる多重量子障壁（Multi-Quantum
Barrier: MQB）を導入し、キャリアに対する反射効果を
利用し、実効的にヘテロ障壁高さ（バリア高さ）を増大
させるようにしたので、ベース層からの少数キャリアの
注入の抑制により、コレクタ層における少数キャリアの
蓄積が抑制され、動作速度の向上を図ることができる。
付近のコレクタ側に、組成の異なる超薄膜を交互に積層
した超格子構造からなる多重量子障壁（Multi-Quantum
Barrier: MQB）を導入し、キャリアに対する反射効果を
利用し、実効的にヘテロ障壁高さ（バリア高さ）を増大
させるようにしたので、ベース層からの少数キャリアの
注入の抑制により、コレクタ層における少数キャリアの
蓄積が抑制され、動作速度の向上を図ることができる。
【図１】本発明の第１の実施形態に係るＳｉ／ＳｉＧｅ
からなる多重量子障壁部であるＭＱＢ層をコレクタ層に
設けたＮＰＮヘテロバイポーラトランジスタの断面図で
ある。
からなる多重量子障壁部であるＭＱＢ層をコレクタ層に
設けたＮＰＮヘテロバイポーラトランジスタの断面図で
ある。
【図２】第１の実施形態に係るＭＱＢ層をコレクタ層に
設けたＮＰＮヘテロバイポーラトランジスタのバンド図
である。
設けたＮＰＮヘテロバイポーラトランジスタのバンド図
である。
【図３】第１の実施形態のトランジスタ中のＭＱＢ層に
より増加するバリア高さΔＵｅの計算モデルを示すバン
ド図である。
より増加するバリア高さΔＵｅの計算モデルを示すバン
ド図である。
【図４】第１の実施形態におけるＭＱＢ層により増加す
るバリア高さΔＵｅ の計算結果を示す図である。
るバリア高さΔＵｅ の計算結果を示す図である。
【図５】第２の実施形態に係るＭＱＢ層を２つのコレク
タ層に設けたＩ2 Ｌ素子の構造を示す断面図である。
タ層に設けたＩ2 Ｌ素子の構造を示す断面図である。
【図６】第２の実施形態に係るＩ2 Ｌ素子の等価回路を
示す電気回路図である。
示す電気回路図である。
【図７】第３の実施形態に係るＭＱＢ層をコレクタ層に
設けたバイポーラトランジスタと、バイポーラトランジ
スタのベース，コレクタのみを利用したダイオードとを
有する半導体装置の断面図である。
設けたバイポーラトランジスタと、バイポーラトランジ
スタのベース，コレクタのみを利用したダイオードとを
有する半導体装置の断面図である。
１ Ｓｉ基板 ２ Ｓｉサブコレクタ層 ３ Ｓｉコレクタ層 ４ ＳｉＧｅベース層 ５ Ｓｉエミッタ層 ６ Ｓｉエミッタコンタクト層 １０ ＭＱＢ層 １０ａ ウエル層 １０ｂ バリア層 ２０ コレクタ電極 ２１ ベース電極 ２２ エミッタ電極 ５１ Ｓｉ基板 ５２ Ｓｉ共通拡散層 ５３ Ｓｉエミッタ層 ５４ Ｓｉコレクタ層 ５５ ＳｉＧｅベース層 ５６ Ｓｉコレクタ層 ５７ 絶縁層 ６０ ＭＱＢ層 ６０ａ ウエル層 ６０ｂ バリア層 ７０ コレクタ電極 ７１ ベース電極 ７２ エミッタ電極 １０１ Ｓｉ基板 １０２ ＬＯＣＯＳ膜 １０３ Ｓｉコレクタ層 １０４ ＳｉＧｅベース層 １０５ Ｓｉエミッタ層 １０６ 引き出し電極 １０７ 絶縁層 １０８ シリサイド層 １０９ Ｓｉキャップ層 １１０ ＭＱＢ層 １１１ コレクタ引き出し電極 １１２ 絶縁層 １１５ Ａｌエミッタ電極 １１６ Ａｌベース電極 １１７ Ａｌコレクタ電極 １１８ Ａｌアノード １１９ Ａｌカソード Ｒexp1 第１の露出領域 Ｒexp2 第２の露出領域
Claims (13)
- 【請求項１】 エミッタ層、ベース層及びコレクタ層か
らなるバイポーラトランジスタを備えた半導体装置にお
いて、 上記バイポーラトランジスタは、 上記コレクタ層内の上記ベース層に近接した領域に設け
られ、上記ベース層から注入されるキャリア（コレクタ
層の少数キャリア）の入射波と反射波とが強め合う位相
となるよう反射する機能を有するように、バリア層とウ
エル層とを交互に複数個重ね合わせてなる多重量子障壁
部を備えていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記多重量子障壁部のバリア層とウエル層とは、バンド
ギャップが互いに異なる半導体材料によりそれぞれ構成
されていることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 上記多重量子障壁部を含む上記コレクタ層内における伝
導帯のバンド不連続値はほぼ０であることを特徴とする
半導体装置。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体装置において、 上記ベース層が歪を受けていることを特徴とする半導体
装置。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置において、 上記ベース層が少なくともシリコンおよびゲルマニウム
を含む半導体により構成されていることを特徴とする半
導体装置。 - 【請求項６】 請求項５記載の半導体装置において、 上記多重量子障壁部は、Ｓｉ1-x Ｇｅx ／Ｓｉを積層し
た超格子構造を有していることを特徴とする半導体装
置。 - 【請求項７】 請求項５記載の半導体装置において、 上記多重量子障壁部は、Ｓｉ1-x-y Ｇｅx Ｃy ／Ｓｉを
積層した超格子構造を有していることを特徴とする半導
体装置。 - 【請求項８】 請求項１〜７のうちいずれか１つに記載
の半導体装置において、 上記多重量子障壁部は、上記コレクタ層内において上記
トランジスタの動作時における上記コレクタ層とベース
層との間の設計最大電圧における空乏化領域よりも外方
に設けられていることを特徴とする半導体装置。 - 【請求項９】 請求項８記載の半導体装置において、 上記多重障壁部における上記ベース層側端部のバリア層
は、上記コレクタ層とベース層との間の空乏化領域から
上記ベース層側端部のバリア層に隣接するウエル層にキ
ャリアのトンネリングが生じない位置に設けられている
ことを特徴とする半導体装置。 - 【請求項１０】 請求項１〜９のうちいずれか１つに記
載の半導体装置において、 上記バイポーラトランジスタのベース及びコレクタ接合
と同じ構造を有する２つの領域を構成要素として有する
素子をさらに備えていることを特徴とする半導体装置。 - 【請求項１１】 請求項１０記載の半導体装置におい
て、 上記素子はダイオードであることを特徴とする半導体装
置。 - 【請求項１２】 請求項１〜９のうちいずれか１つに記
載の半導体装置において、 上記バイポーラトランジスタのベース層共通の領域に設
けられたコレクタ層と、上記バイポーラトランジスタの
コレクタ層と共通の領域に設けられたベース層と、エミ
ッタ層とを有する他のバイポーラトランジスタをさらに
備え、 Ｉ2 Ｌ素子として機能することを特徴とする半導体装
置。 - 【請求項１３】 請求項１２記載の半導体装置におい
て、 上記バイポーラトランジスタのベース層に接続される少
なくとも１つの他のコレクタ層をさらに備え、 上記少なくとも１つの他のコレクタ層内の上記ベース層
に近接した領域に設けられ、上記ベース層から注入され
るキャリア（コレクタ層の少数キャリア）の入射波と反
射波とが強め合う位相となるよう反射する機能を有する
ように、バリア層とウエル層とを交互に複数個重ね合わ
せてなる他の多重量子障壁部を備えていることを特徴と
する半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15470098A JP3295373B2 (ja) | 1998-06-03 | 1998-06-03 | 半導体装置 |
| EP99103330A EP0938140B1 (en) | 1998-02-20 | 1999-02-19 | Semiconductor device with bipolar transistor |
| EP01123874A EP1178537A3 (en) | 1998-02-20 | 1999-02-19 | Bipolar transistor and semiconductor device |
| DE69935024T DE69935024T2 (de) | 1998-02-20 | 1999-02-19 | Halbleiterbauelement mit Bipolartransistor |
| TW088102479A TW412808B (en) | 1998-02-20 | 1999-02-20 | Bipolar transistor and semiconductor device |
| CN99100820.0A CN1226750A (zh) | 1998-02-20 | 1999-02-23 | 双极型晶体管及半导体装置 |
| US09/659,484 US6737684B1 (en) | 1998-02-20 | 2000-09-11 | Bipolar transistor and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15470098A JP3295373B2 (ja) | 1998-06-03 | 1998-06-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354532A true JPH11354532A (ja) | 1999-12-24 |
| JP3295373B2 JP3295373B2 (ja) | 2002-06-24 |
Family
ID=15590045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15470098A Expired - Fee Related JP3295373B2 (ja) | 1998-02-20 | 1998-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3295373B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400078B1 (ko) * | 2001-08-22 | 2003-09-29 | 한국전자통신연구원 | 이종접합 쌍극자 트랜지스터의 제조방법 |
| KR100425578B1 (ko) * | 2001-09-17 | 2004-04-03 | 한국전자통신연구원 | ＳｉＧｅ 이종접합 바이폴라 트랜지스터를 이용하여개선된 Ｑ-인자 특성을 갖는 버렉터 및 그 제조 방법 |
| JP2005522030A (ja) * | 2002-03-28 | 2005-07-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ナノワイヤ製造方法及び電子装置 |
-
1998
- 1998-06-03 JP JP15470098A patent/JP3295373B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400078B1 (ko) * | 2001-08-22 | 2003-09-29 | 한국전자통신연구원 | 이종접합 쌍극자 트랜지스터의 제조방법 |
| KR100425578B1 (ko) * | 2001-09-17 | 2004-04-03 | 한국전자통신연구원 | ＳｉＧｅ 이종접합 바이폴라 트랜지스터를 이용하여개선된 Ｑ-인자 특성을 갖는 버렉터 및 그 제조 방법 |
| JP2005522030A (ja) * | 2002-03-28 | 2005-07-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ナノワイヤ製造方法及び電子装置 |
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| Publication number | Publication date |
|---|---|
| JP3295373B2 (ja) | 2002-06-24 |
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