JPH11354680A - プリント配線基板とこれを用いた半導体パッケージ - Google Patents

プリント配線基板とこれを用いた半導体パッケージ

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JPH11354680A
JPH11354680A JP10163092A JP16309298A JPH11354680A JP H11354680 A JPH11354680 A JP H11354680A JP 10163092 A JP10163092 A JP 10163092A JP 16309298 A JP16309298 A JP 16309298A JP H11354680 A JPH11354680 A JP H11354680A
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land
wiring board
printed wiring
reinforcing
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さをり 田口
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Abstract

(57)【要約】 【課題】 ランド上に形成される半田ボールのクラック
防止したうえで、半田ボールのシェア強度を高める。 【解決手段】 半田ボールの形成位置に対応して配線パ
ターン１１中に形成されたランド１２と、このランド１
２の形成位置にて開口した開口部１３ａを有するパター
ン保護膜１３とを有するプリント配線基板１０であっ
て、パターン保護膜１３の開口部１３ａの口径をランド
１２の外径よりも大きく設定するとともに、ランド１２
の外周縁から外方に向けて補強パターン１４を延設し、
かつ該補強パターン１４の延出端をパターン保護膜１３
により被覆した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリント配線基板
とこれを用いた半導体パッケージに関する。
【０００２】
【従来の技術】従来、半導体パッケージの一つの形態と
して、ＢＧＡ（ボール・グリッド・アレイ）パッケージ
と呼ばれるものがある。このＢＧＡパッケージは、図３
に示すように、プリント配線基板１上に半導体素子２を
搭載し、その素子搭載面と反対側の基板裏面に半田ボー
ル３をアレイ状に配設した構造となっている。半導体素
子２は、金線等のボンディングワイヤ４を介して基板状
の配線パターンに接続され、この状態でモールド樹脂５
によりボンディングワイヤ４と一体に樹脂封止されてい
る。
【０００３】また、図示はしないが、半田ボール３が形
成されるプリント配線基板１の裏面には、銅等の導体材
料からなる配線パターンが形成され、この配線パターン
中にランドが形成されている。さらに、プリント配線基
板１の裏面には、ランドの部分を露出させた状態でソル
ダレジスト等のパターン保護膜が積層されている。
【０００４】
【発明が解決しようとする課題】しかしながら従来にお
いては、プリント配線基板１の裏面に積層されたパター
ン保護膜がランドの外周縁に乗った構造となっているた
め、そのランド上に半田ボール３を形成すると、半田ボ
ール３がパターン保護膜に接触した状態となる。そうす
ると、ＢＧＡパッケージの温度サイクル試験等を行った
ときに、半田ボール３とパターン保護膜との熱膨張差に
より、半田ボール３の付け根部分（ランドに対する半田
ボール３の接合部）に熱応力が加わり、これが原因でク
ラック（亀裂）が生じるという不具合があった。
【０００５】この対策としては、パッケージベースとな
るプリント配線基板１の構成として、図４（ａ），
（ｂ）に示すように、ランド形成位置におけるパターン
保護膜６の開口部６ａの口径を、ランド７の外径よりも
大きく設定することで、ランド７上に形成される半田ボ
ール３とパターン保護膜６との間に隙間を確保し、上記
熱膨張差による半田ボール３のクラックを防止する技術
が提案されている。
【０００６】しかしながら、この対策では、ランド７と
パターン保護膜６とが分離された構造となるため、ラン
ド７上に形成された半田ボール３のシェア強度（せん断
強度）が弱くなり、ＢＧＡパッケージをマザー基板等に
実装した際の信頼性が低下するという難点があった。
【０００７】本発明は、上記課題を解決するためになさ
れたもので、その目的とするところは、ランド上に形成
される外部接続用電極端子（半田ボール等）のクラック
防止したうえで、外部接続用電極端子のシェア強度を高
めることにある。
【０００８】
【課題を解決するための手段】本発明は、外部接続用電
極端子の形成位置に対応して配線パターン中に形成され
たランドと、このランドの形成位置にて開口した開口部
を有するパターン保護膜とを有するプリント配線基板に
おいて、パターン保護膜の開口部の口径をランドの外径
よりも大きく設定するとともに、ランドの外周縁から外
方に向けて補強パターンを延設し、かつ該補強パターン
の延出端をパターン保護膜により被覆した構成を採用し
ている。
【０００９】上記構成からなるプリント配線基板におい
ては、パターン保護膜における開口部の口径がランドの
外径よりも大きく設定されているため、このランド上に
半田ボール等の外部接続用電極端子を形成した場合は、
パターン保護膜と外部接続用電極端子との間に隙間が確
保されるようになる。さらに、ランドの外周縁から外方
に向けて補強パターンを延設し、該補強パターンの延出
端をパターン保護膜で被覆した構造となっているため、
ランド上に外部接続用電極端子を形成した際には、せん
断方向における外部接続用電極端子の動きが補強パター
ンにより抑制されるようになる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。図１は本発明に係
るプリント配線基板の一実施形態を説明する図であり、
（ａ）はその要部を示す平面図、（ｂ）はその要部を示
す側断面図である。
【００１１】図示したプリント配線基板１０の面上に
は、銅等の導体材料からなる配線パターン１１が形成さ
れ、この配線パターン１１の終端部に円形のランド１２
が形成されている。このランド１２は、プリント配線基
板１０の電極形成数に応じて多数設けられるものである
が、図１ではその中の一つを表示している。
【００１２】また、プリント配線基板１０のパターン形
成面には、例えばソルダレジスト等の絶縁材料からなる
パターン保護膜１３が積層されている。このパターン保
護膜１３は、基板上に形成された配線パターン１１の保
護とともに、はんだブリッジによるショート等を防止す
るためのもので、上記ランド１２の形成位置（外部接続
用電極端子の形成位置）にて開口した開口部１３ａを有
している。この開口部１３ａの口径はランド１２の外径
よりも大きく設定され、これによってパターン保護膜１
３とランド１２との間に適度な隙間が確保されている。
【００１３】さらに、ランド１２の外周縁からは３本の
補強パターン１４が外方に向けて延設されている。これ
ら３本の補強パターン１４は、ランド１２の外周縁にお
いて放射状に延設され、かつそれぞれの延出端がパター
ン保護膜１３により被覆されている。また、プリント配
線基板１０の板厚方向（図１（ｂ）の上下方向）におい
て、ランド１２と補強パターン１４との間には、補強パ
ターン１４側が低位となる段差Ｇが設けられている。こ
の段差Ｇは、例えば配線パターン１１、ランド１２およ
び補強パターン１３をエッチングにより形成する際に、
補強パターン１４の部分をハーフエッチングすることで
形成される。
【００１４】上記構成からなるプリント配線基板１０に
おいては、ランド１２の外周縁から３本の補強パターン
１４が延設し、かつ各々の補強パターン１４の延出端が
パターン保護膜１３により被覆されていることから、各
々の補強パターン１４がパターン保護膜１３で強固に支
持された状態となる。
【００１５】これにより、プリント配線基板１０を用い
てＢＧＡパッケージ（図３参照）を構成した場合は、図
２に示すように、半田粒や半田ペースト等の加熱溶融に
てランド１２上に形成された半田ボール（外部接続用電
極端子）１５とその周辺のパターン保護膜１３との間に
必ず隙間が確保されるようになる。このため、温度サイ
クル試験等を行った場合でも、熱膨張差による応力が半
田ボール１５の付け根部分に加わることがなくなるた
め、クラックの発生を確実に防止することが可能とな
る。
【００１６】また、ランド１２上に形成された半田ボー
ル１５のせん断方向への動きが補強パターン１４によっ
て抑制されるようになるため、半田ボール１５のせん断
強度を高めることができる。
【００１７】さらに、ランド１２の外周縁から３本の補
強パターン１４を放射状に延設したので、プリント配線
基板１０上でのあらゆる方向に対して、半田ボール１５
のせん断強度を十分に確保することができる。
【００１８】加えて、ランド１２と補強パターン１４と
の間に段差Ｇを設けたことにより、ランド１２上に半田
ボール１５を形成するにあたって、溶融半田が補強パタ
ーン１４を伝ってパターン保護膜１３側に流れ込むのを
阻止することができる。
【００１９】なお、上記実施形態においては、ランド１
２の外周縁から３本の補強パターン１４を延設させた構
成を例示したが、補強パターン１４の本数については、
所望する半田ボールのシェア強度レベルに応じて適宜設
定すればよい。
【００２０】
【発明の効果】以上説明したように本発明に係るプリン
ト配線基板よれば、パターン保護膜の開口部の口径をラ
ンドの外径よりも大きく設定するとともに、ランドの外
周縁から外方に向けて補強パターンを延設し、かつ該補
強パターンの延出端をパターン保護膜により被覆した構
造となっているため、ランド上に半田ボール等の外部接
続用電極端子を形成した際には、熱膨張差による外部接
続用電極端子への熱応力を回避できるとともに、せん断
方向における外部接続用電極端子の動きを補強パターン
により抑制できる。これにより、熱応力による外部接続
用電極端子のクラックを防止したうえで、外部接続用電
極端子のシェア強度を高めることが可能となる。また、
本発明に係るプリント配線基板を用いた半導体パッケー
ジにあっては、外部接続用電極端子のシェア強度が高ま
ることにより、実装後の信頼性を向上させることが可能
となる。
【図面の簡単な説明】
【図１】本発明の一実施形態を説明する図である。
【図２】電極形成時の状態を示す図である。
【図３】ＢＧＡパッケージの構成図である。
【図４】従来例を説明する図である。
【符号の説明】
１０…プリント配線基板、１１…配線パターン、１２…
ランド、１３…パターン保護膜、１４…補強パターン

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 外部接続用電極端子の形成位置に対応し
    て配線パターン中に形成されたランドと、このランドの
    形成位置にて開口した開口部を有するパターン保護膜と
    を有するプリント配線基板において、 前記パターン保護膜の開口部の口径を前記ランドの外径
    よりも大きく設定するとともに、前記ランドの外周縁か
    ら外方に向けて補強パターンを延設し、かつ該補強パタ
    ーンの延出端を前記パターン保護膜により被覆してなる
    ことを特徴とするプリント配線基板。
  2. 【請求項２】 前記補強パターンは複数設けられ、これ
    ら複数の補強パターンが前記ランドの外周縁から放射状
    に延設されてなることを特徴とする請求項１記載のプリ
    ント配線基板。
  3. 【請求項３】 前記ランドと前記補強パターンとの間
    に、前記プリント配線基板の板厚方向において前記補強
    パターン側が低位となる段差を設けたことを特徴とする
    請求項１記載のプリント配線基板。
  4. 【請求項４】 請求項１記載のプリント配線基板を用い
    た半導体パッケージであって、 前記ランド上に形成された球状の外部接続用電極端子
    と、 前記プリント配線基板上に搭載され且つ前記配線パター
    ンを介して前記外部接続用電極端子に電気的に接続され
    た半導体素子とを備えたことを特徴とする半導体パッケ
    ージ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546695B1 (ko) * 2000-08-24 2006-01-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 가요성 필름 구조
JP2012004177A (ja) * 2010-06-14 2012-01-05 Panasonic Corp 表面実装型半導体パッケージ

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US20060163729A1 (en) * 2001-04-18 2006-07-27 Mou-Shiung Lin Structure and manufacturing method of a chip scale package
JP3856130B2 (ja) * 2002-10-11 2006-12-13 セイコーエプソン株式会社 半導体装置
JP4110391B2 (ja) * 2003-01-16 2008-07-02 セイコーエプソン株式会社 配線基板及びその製造方法、半導体装置及び電子モジュール並びに電子機器
TWI234258B (en) * 2003-08-01 2005-06-11 Advanced Semiconductor Eng Substrate with reinforced structure of contact pad
US7326859B2 (en) 2003-12-16 2008-02-05 Intel Corporation Printed circuit boards having pads for solder balls and methods for the implementation thereof
US20070215997A1 (en) * 2006-03-17 2007-09-20 Martin Standing Chip-scale package
JP2007273564A (ja) * 2006-03-30 2007-10-18 Toshiba Corp プリント回路板、半導体パッケージ、および電子機器
US7935408B2 (en) * 2007-10-26 2011-05-03 International Business Machines Corporation Substrate anchor structure and method
JP5393986B2 (ja) * 2008-01-31 2014-01-22 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の配線基板、半導体装置、電子装置及びマザーボード
EP2469990B1 (en) * 2008-04-30 2014-01-15 Panasonic Corporation Method of producing ciruit board by additive method.
US8240036B2 (en) 2008-04-30 2012-08-14 Panasonic Corporation Method of producing a circuit board
CN101621894B (zh) * 2008-07-04 2011-12-21 富葵精密组件(深圳)有限公司 电路板组装方法及电路板预制品
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
US8698003B2 (en) 2008-12-02 2014-04-15 Panasonic Corporation Method of producing circuit board, and circuit board obtained using the manufacturing method
TWI488272B (zh) * 2009-02-23 2015-06-11 日月光半導體製造股份有限公司 線路板及晶片封裝結構
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
US8929092B2 (en) 2009-10-30 2015-01-06 Panasonic Corporation Circuit board, and semiconductor device having component mounted on circuit board
US9935038B2 (en) * 2012-04-11 2018-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor device packages and methods
JP5980634B2 (ja) * 2012-09-14 2016-08-31 富士通コンポーネント株式会社 プリント基板
KR102408126B1 (ko) * 2015-05-29 2022-06-13 삼성전자주식회사 솔더 브릿지를 억제할 수 있는 전기적 패턴을 갖는 전기적 장치
KR102414185B1 (ko) 2015-06-16 2022-06-28 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
DE102015220025A1 (de) * 2015-10-15 2017-04-20 Continental Automotive Gmbh Mehrschichtige Leiterplatte

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3353508B2 (ja) * 1994-12-20 2002-12-03 ソニー株式会社 プリント配線板とこれを用いた電子装置
US5900674A (en) * 1996-12-23 1999-05-04 General Electric Company Interface structures for electronic devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546695B1 (ko) * 2000-08-24 2006-01-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 가요성 필름 구조
JP2012004177A (ja) * 2010-06-14 2012-01-05 Panasonic Corp 表面実装型半導体パッケージ

Also Published As

Publication number Publication date
US6448504B1 (en) 2002-09-10

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