JPH11354761A - Ｓｏｉ基板及びその製造方法 - Google Patents
Ｓｏｉ基板及びその製造方法Info
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- JPH11354761A JPH11354761A JP16114198A JP16114198A JPH11354761A JP H11354761 A JPH11354761 A JP H11354761A JP 16114198 A JP16114198 A JP 16114198A JP 16114198 A JP16114198 A JP 16114198A JP H11354761 A JPH11354761 A JP H11354761A
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Abstract
(57)【要約】
【課題】 ＳＯＩ層内のGrown-in欠陥及び金属汚染を低
減したＳＯＩ基板及びその製造方法を提供すること。 【解決手段】 少なくとも主面が鏡面研磨された第１の
半導体ウエーハ１と第２の半導体ウエーハ２を接着して
形成されるＳＯＩ基板の製造方法において、前記第１の
半導体ウエーハ１と第２の半導体ウエーハ２のうち、少
なくとも一方の半導体ウエーハの主面となる面に酸化膜
を形成する工程と、前記第１及び第２の半導体ウエーハ
の主面同士を接着した後、前記第１の半導体ウエーハを
裏面側より、平面研削を行って薄膜化する工程と、前記
平面研削後に、熱処理を行う工程と、その後、更に薄膜
化する工程とを備えた製造方法、及び、ＳＯＩ層が、微
小空洞の不存在層又は酸化物の不存在層である構成のＳ
ＯＩ基板７である。
減したＳＯＩ基板及びその製造方法を提供すること。 【解決手段】 少なくとも主面が鏡面研磨された第１の
半導体ウエーハ１と第２の半導体ウエーハ２を接着して
形成されるＳＯＩ基板の製造方法において、前記第１の
半導体ウエーハ１と第２の半導体ウエーハ２のうち、少
なくとも一方の半導体ウエーハの主面となる面に酸化膜
を形成する工程と、前記第１及び第２の半導体ウエーハ
の主面同士を接着した後、前記第１の半導体ウエーハを
裏面側より、平面研削を行って薄膜化する工程と、前記
平面研削後に、熱処理を行う工程と、その後、更に薄膜
化する工程とを備えた製造方法、及び、ＳＯＩ層が、微
小空洞の不存在層又は酸化物の不存在層である構成のＳ
ＯＩ基板７である。
Description
【０００１】
【発明の属する技術分野】本発明は、第１の半導体ウエ
ーハと第２の半導体ウエーハの間に酸化膜を介在させて
貼り合わせるＳＯＩ基板及びその製造方法に関する。
ーハと第２の半導体ウエーハの間に酸化膜を介在させて
貼り合わせるＳＯＩ基板及びその製造方法に関する。
【０００２】
【従来の技術】従来において、単結晶シリコンからなる
第１の半導体ウエーハと第２の半導体ウエーハ（以下、
ウエーハという）を積層し、前記第１のウエーハと第２
のウエーハを接着して形成するＳＯＩ（Silicon on I
nsulator）半導体基板が知られている。
第１の半導体ウエーハと第２の半導体ウエーハ（以下、
ウエーハという）を積層し、前記第１のウエーハと第２
のウエーハを接着して形成するＳＯＩ（Silicon on I
nsulator）半導体基板が知られている。
【０００３】このようなＳＯＩ基板の製造方法として
は、まず、少なくとも主面が鏡面研磨された第１の半導
体ウエーハ及び第２の半導体ウエーハのうち少なくとも
一方に誘電体層となる酸化膜（ＳｉＯ2）を形成し、前
記２枚の半導体ウエーハを密着させて熱処理を施し、接
着ウエーハを形成する。その後、ウエーハの鏡面加工時
に発生したダレによって生じる接着ウエーハ周辺の未接
着部分を研削及びエッチングにより除去し、デバイス形
成層となる層を所望の厚みに研削した後、仕上げとして
鏡面研磨を行い、ＳＯＩ基板としている。
は、まず、少なくとも主面が鏡面研磨された第１の半導
体ウエーハ及び第２の半導体ウエーハのうち少なくとも
一方に誘電体層となる酸化膜（ＳｉＯ2）を形成し、前
記２枚の半導体ウエーハを密着させて熱処理を施し、接
着ウエーハを形成する。その後、ウエーハの鏡面加工時
に発生したダレによって生じる接着ウエーハ周辺の未接
着部分を研削及びエッチングにより除去し、デバイス形
成層となる層を所望の厚みに研削した後、仕上げとして
鏡面研磨を行い、ＳＯＩ基板としている。
【０００４】すなわち、従来の製造方法による貼り合わ
せ半導体ウエーハは、例えば、図２（ａ）〜図２（ｉ）
に示すような順序で形成されている。
せ半導体ウエーハは、例えば、図２（ａ）〜図２（ｉ）
に示すような順序で形成されている。
【０００５】図２に示すように、先ず、第１の半導体ウ
エーハ１１及び第２の半導体ウエーハ１２のうち（図２
（ａ））、第１の半導体ウエーハ１１の表面に誘電体層
となる酸化膜１３を形成する（図２（ｂ））。その後、
第１の半導体ウエーハ１１及び第２の半導体ウエーハ１
２双方を接着する接着表面の清浄化を行う。そして、前
記第１及び第２の半導体ウエーハを室温で接着し接着ウ
エーハ１４を形成する（図２（ｃ））。次に、この接着
ウエーハ１４に熱処理（１１００℃）を行い、接着も強
固にする（図２（ｄ））。
エーハ１１及び第２の半導体ウエーハ１２のうち（図２
（ａ））、第１の半導体ウエーハ１１の表面に誘電体層
となる酸化膜１３を形成する（図２（ｂ））。その後、
第１の半導体ウエーハ１１及び第２の半導体ウエーハ１
２双方を接着する接着表面の清浄化を行う。そして、前
記第１及び第２の半導体ウエーハを室温で接着し接着ウ
エーハ１４を形成する（図２（ｃ））。次に、この接着
ウエーハ１４に熱処理（１１００℃）を行い、接着も強
固にする（図２（ｄ））。
【０００６】前記第１及び第２の半導体ウエーハは、少
なくとも主面が鏡面研磨されている半導体ウエーハを用
いるが、この研磨時にウエーハ周辺にはダレが発生して
いるため、前記第１及び第２の半導体ウエーハの双方を
接着した接着ウエーハ１４を形成すると、このダレによ
って未接着部Ａが生じることとなる。前記第１及び第２
の半導体ウエーハを接着した接着ウエーハの洗浄又は研
磨時に、前記未接着部分の一部が剥がれて飛散し、発塵
源となるため、ウエーハ表面がパーティクルで汚染され
たり、その一部が表面に付着して、その後の加工時に表
面が傷つけられる場合がある。
なくとも主面が鏡面研磨されている半導体ウエーハを用
いるが、この研磨時にウエーハ周辺にはダレが発生して
いるため、前記第１及び第２の半導体ウエーハの双方を
接着した接着ウエーハ１４を形成すると、このダレによ
って未接着部Ａが生じることとなる。前記第１及び第２
の半導体ウエーハを接着した接着ウエーハの洗浄又は研
磨時に、前記未接着部分の一部が剥がれて飛散し、発塵
源となるため、ウエーハ表面がパーティクルで汚染され
たり、その一部が表面に付着して、その後の加工時に表
面が傷つけられる場合がある。
【０００７】このため、通常は、前記接着ウエーハ１４
の第１の半導体ウエーハ１１の未接着部分を周辺から３
ｍｍ程度の幅で研削し（図２（ｅ））、その後、エッチ
ングによって除去する（図２（ｆ））。
の第１の半導体ウエーハ１１の未接着部分を周辺から３
ｍｍ程度の幅で研削し（図２（ｅ））、その後、エッチ
ングによって除去する（図２（ｆ））。
【０００８】そして、接着ウエーハ１４の第１のウエー
ハ１１を裏面から研削し（図２（ｇ））、ＳＯＩ層が所
望の厚みとなるように研磨を行う。この研磨によって、
活性層の厚さが２μｍ以上であって、均一性が±１μｍ
程度のＳＯＩ基板１４が形成される（図２（ｈ））。
ハ１１を裏面から研削し（図２（ｇ））、ＳＯＩ層が所
望の厚みとなるように研磨を行う。この研磨によって、
活性層の厚さが２μｍ以上であって、均一性が±１μｍ
程度のＳＯＩ基板１４が形成される（図２（ｈ））。
【０００９】その後、例えば、月刊Semiconductor Worl
d 1994.4号に記載されるようなＰＡＣＥ加工（Plasma-A
ssisted Chemical Etching）を行った後、加工表面に残
るエッチング残渣の除去、又は、表面粗さを低減するた
めに１０ｎｍ程度の厚さでタッチポリッシュ等を行い、
ＳＯＩ層の厚さが０．１μｍ程度の超薄膜ＳＯＩ基板１
５の形成が可能となる（図２（ｉ））。
d 1994.4号に記載されるようなＰＡＣＥ加工（Plasma-A
ssisted Chemical Etching）を行った後、加工表面に残
るエッチング残渣の除去、又は、表面粗さを低減するた
めに１０ｎｍ程度の厚さでタッチポリッシュ等を行い、
ＳＯＩ層の厚さが０．１μｍ程度の超薄膜ＳＯＩ基板１
５の形成が可能となる（図２（ｉ））。
【００１０】前記従来の製造方法で形成された超薄膜Ｓ
ＯＩ基板１５のＳＯＩ層は、図３に示すような評価方法
によって、結晶欠陥の評価が行われる。
ＯＩ基板１５のＳＯＩ層は、図３に示すような評価方法
によって、結晶欠陥の評価が行われる。
【００１１】すなわち、図３（１）は、従来の製造方法
で形成された超薄膜ＳＯＩ基板１５を示す。また、２６
は、結晶欠陥である。これを希釈選択エッチング（例え
ば、体積比５ｗｔ％Ｋ2Ｃｒ2Ｏ7：４８ｗｔ％ＨＦ：Ｈ2
Ｏ＝１：２：５のエッチング液）で結晶欠陥を貫通（図
３（２）参照）させる。この希釈選択エッチングによっ
て、前記結晶欠陥２６が貫通ピット２７となる。なお、
２５は酸化膜、２３は支持側となる第２の半導体ウエー
ハ、また、２２は、ＳＯＩ層を形成する第１の半導体ウ
エーハである。その後、２５ｗｔ％のＨＦ液に浸漬する
ことにより、前記貫通ピット２７を埋め込み酸化膜に転
写し、これにより貫通ピット２７が顕在化された貫通ピ
ット２８となる。この評価により、ＳＯＩ層に貫通ピッ
ト２８が存在することが確認される。
で形成された超薄膜ＳＯＩ基板１５を示す。また、２６
は、結晶欠陥である。これを希釈選択エッチング（例え
ば、体積比５ｗｔ％Ｋ2Ｃｒ2Ｏ7：４８ｗｔ％ＨＦ：Ｈ2
Ｏ＝１：２：５のエッチング液）で結晶欠陥を貫通（図
３（２）参照）させる。この希釈選択エッチングによっ
て、前記結晶欠陥２６が貫通ピット２７となる。なお、
２５は酸化膜、２３は支持側となる第２の半導体ウエー
ハ、また、２２は、ＳＯＩ層を形成する第１の半導体ウ
エーハである。その後、２５ｗｔ％のＨＦ液に浸漬する
ことにより、前記貫通ピット２７を埋め込み酸化膜に転
写し、これにより貫通ピット２７が顕在化された貫通ピ
ット２８となる。この評価により、ＳＯＩ層に貫通ピッ
ト２８が存在することが確認される。
【００１２】これは、ＣＺ法による単結晶育成時に形成
された結晶欠陥（Grown-in欠陥）で、内壁に酸化膜が形
成された０．１μｍ程度の空洞であることが報告されて
いる。現状においては、この結晶欠陥をＣＺ法でのシリ
コン単結晶引き上げ段階でフリーにすることは困難であ
る。
された結晶欠陥（Grown-in欠陥）で、内壁に酸化膜が形
成された０．１μｍ程度の空洞であることが報告されて
いる。現状においては、この結晶欠陥をＣＺ法でのシリ
コン単結晶引き上げ段階でフリーにすることは困難であ
る。
【００１３】このため、特開平７ー６６３７６号公報に
記載されているように、研磨後、高温で熱処理する方法
が知られている。
記載されているように、研磨後、高温で熱処理する方法
が知られている。
【００１４】
【発明が解決しようとする課題】しかし、ＳＯＩ基板の
場合は、埋め込み酸化膜を通して基板側に金属をゲッタ
リングすることは難しい。すなわち、ＳＯＩ基板の形成
においては、ＳＯＩ層を汚染させないことが重要である
が、基板表面を鏡面研磨した後、水素雰囲気下で高温熱
処理を行うと、炉中に存在する金属がＳＯＩ層中に入り
込みＳＯＩ層を汚染する。ＳＯＩ基板の場合は、前述の
ように埋め込み酸化膜を通過して金属汚染物質をゲッタ
リングすることが困難であるという問題がある。
場合は、埋め込み酸化膜を通して基板側に金属をゲッタ
リングすることは難しい。すなわち、ＳＯＩ基板の形成
においては、ＳＯＩ層を汚染させないことが重要である
が、基板表面を鏡面研磨した後、水素雰囲気下で高温熱
処理を行うと、炉中に存在する金属がＳＯＩ層中に入り
込みＳＯＩ層を汚染する。ＳＯＩ基板の場合は、前述の
ように埋め込み酸化膜を通過して金属汚染物質をゲッタ
リングすることが困難であるという問題がある。
【００１５】また、研磨後、不活性ガス雰囲気下で熱処
理を行うと、炉内に微量に存在する水分によって鏡面が
粗れるため、再度研磨する必要があり、このため製造コ
ストの高騰を招くという問題があった。
理を行うと、炉内に微量に存在する水分によって鏡面が
粗れるため、再度研磨する必要があり、このため製造コ
ストの高騰を招くという問題があった。
【００１６】また、前記第１及び第２の半導体ウエーハ
は、鏡面研磨によってウエーハ周辺にダレが発生し、こ
のダレによる未接着部を除去するために研削・エッチン
グ等の除去工程が必要であり、製造工程が煩雑であっ
た。
は、鏡面研磨によってウエーハ周辺にダレが発生し、こ
のダレによる未接着部を除去するために研削・エッチン
グ等の除去工程が必要であり、製造工程が煩雑であっ
た。
【００１７】そこで、本発明は、第１及び第２の半導体
ウエーハをＳＯＩ層を介在させて接着し、この接着半導
体ウエーハの活性層側を平面研削した後に、高温熱処理
を行い、その後、鏡面研磨を行うことによって、製造工
程の簡易化によるコスト低減と、ＳＯＩ層に介在するGr
own-in欠陥及び金属汚染を低減したＳＯＩ基板及びその
製造方法を提供することを目的とする。
ウエーハをＳＯＩ層を介在させて接着し、この接着半導
体ウエーハの活性層側を平面研削した後に、高温熱処理
を行い、その後、鏡面研磨を行うことによって、製造工
程の簡易化によるコスト低減と、ＳＯＩ層に介在するGr
own-in欠陥及び金属汚染を低減したＳＯＩ基板及びその
製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】本願第１請求項に記載さ
れた発明は、少なくとも主面が鏡面研磨された第１の半
導体ウエーハと第２の半導体ウエーハを接着して形成さ
れるＳＯＩ基板の製造方法において、前記第１の半導体
ウエーハと第２の半導体ウエーハのうち、少なくとも一
方の半導体ウエーハの主面に誘電体層を形成する工程
と、前記第１及び第２の主面同士を密着した後、前記第
１の半導体ウエーハを裏面側より、平面研削を行って薄
膜化する工程と、熱処理工程と、その後に、更に薄膜化
する工程とを備えた構成のＳＯＩ基板の製造方法であ
る。
れた発明は、少なくとも主面が鏡面研磨された第１の半
導体ウエーハと第２の半導体ウエーハを接着して形成さ
れるＳＯＩ基板の製造方法において、前記第１の半導体
ウエーハと第２の半導体ウエーハのうち、少なくとも一
方の半導体ウエーハの主面に誘電体層を形成する工程
と、前記第１及び第２の主面同士を密着した後、前記第
１の半導体ウエーハを裏面側より、平面研削を行って薄
膜化する工程と、熱処理工程と、その後に、更に薄膜化
する工程とを備えた構成のＳＯＩ基板の製造方法であ
る。
【００１９】このように、平面研削後に熱処理が施され
ることにより、前記平面研削によって表面に加工歪層が
形成される。また、平面研削後の熱処理によって、転位
層が形成され、この転位層に前記加工歪層に残存してい
た金属又は熱処理時に炉中で混入した金属がゲッタリン
グさるため、ＳＯＩ層の金属汚染を低減することができ
る。
ることにより、前記平面研削によって表面に加工歪層が
形成される。また、平面研削後の熱処理によって、転位
層が形成され、この転位層に前記加工歪層に残存してい
た金属又は熱処理時に炉中で混入した金属がゲッタリン
グさるため、ＳＯＩ層の金属汚染を低減することができ
る。
【００２０】また、第１及び第２の半導体ウエーハを接
着した際に周囲に生じる未接着部位が薄膜化された後に
熱処理が施されることになり、薄膜化された未接着部位
が容易に支持側半導体ウエーハに接着するため、未接着
部位の剥がれによるパーティクルの発生を防止し、後の
研磨工程においてパーティクルによる傷の発生を防止す
ることができ、良品を得る率を向上することができる。
着した際に周囲に生じる未接着部位が薄膜化された後に
熱処理が施されることになり、薄膜化された未接着部位
が容易に支持側半導体ウエーハに接着するため、未接着
部位の剥がれによるパーティクルの発生を防止し、後の
研磨工程においてパーティクルによる傷の発生を防止す
ることができ、良品を得る率を向上することができる。
【００２１】また、熱処理後に鏡面研磨を行うため、熱
処理による面粗れの心配がなくなる。
処理による面粗れの心配がなくなる。
【００２２】本願第２請求項に記載した発明は、前記請
求項１記載の発明において、前記熱処理工程は、１００
０℃以上１３８０℃以下の熱処理を行う構成のＳＯＩ基
板の製造方法である。
求項１記載の発明において、前記熱処理工程は、１００
０℃以上１３８０℃以下の熱処理を行う構成のＳＯＩ基
板の製造方法である。
【００２３】ＣＺで引き上げたシリコン単結晶には、単
結晶育成時に形成される結晶欠陥（Grown-in欠陥）、す
なわち、前述した深さが０．１μｍ程度であり、内部が
空洞の内壁に酸化膜が形成されている結晶欠陥、その他
酸素析出核も存在する。ここで、１１００℃以上、非酸
化性雰囲気下で熱処理を行えば、ＳＯＩ層の空洞の内壁
酸化膜が溶解し、加工歪層、転位層により格子間シリコ
ンが供給され、表面に加工歪層、転位層がない場合に比
べて容易い空洞を埋めることができ、結晶欠陥のないＳ
ＯＩ層を得ることができる。
結晶育成時に形成される結晶欠陥（Grown-in欠陥）、す
なわち、前述した深さが０．１μｍ程度であり、内部が
空洞の内壁に酸化膜が形成されている結晶欠陥、その他
酸素析出核も存在する。ここで、１１００℃以上、非酸
化性雰囲気下で熱処理を行えば、ＳＯＩ層の空洞の内壁
酸化膜が溶解し、加工歪層、転位層により格子間シリコ
ンが供給され、表面に加工歪層、転位層がない場合に比
べて容易い空洞を埋めることができ、結晶欠陥のないＳ
ＯＩ層を得ることができる。
【００２４】本願第３請求項に記載した発明は、前記平
明研削前に熱処理を行う工程を備えたＳＯＩ基板の製造
方法である。
明研削前に熱処理を行う工程を備えたＳＯＩ基板の製造
方法である。
【００２５】このように、平面研削前に熱処理を行うこ
とにより、接着強度を強くすることができ、平面研削時
の剥がれ等を防止することができる。
とにより、接着強度を強くすることができ、平面研削時
の剥がれ等を防止することができる。
【００２６】本願第４請求項に記載した発明は、少なく
とも主面が鏡面研磨された第１の半導体ウエーハと第２
の半導体ウエーハが接着されて形成されたＳＯＩ基板に
おいて、前記第１の半導体ウエーハと第２の半導体ウエ
ーハが接着されて形成されたＳＯＩ層が、微小空洞の不
存在層又は酸化物の不存在層である構成のＳＯＩ基板で
ある。
とも主面が鏡面研磨された第１の半導体ウエーハと第２
の半導体ウエーハが接着されて形成されたＳＯＩ基板に
おいて、前記第１の半導体ウエーハと第２の半導体ウエ
ーハが接着されて形成されたＳＯＩ層が、微小空洞の不
存在層又は酸化物の不存在層である構成のＳＯＩ基板で
ある。
【００２７】このように、ＳＯＩ層が、微小空洞の不存
在層又は酸化物の不存在層であるＳＯＩ基板を得ること
により、金属汚染のないＳＯＩ基板を得ることができ
る。
在層又は酸化物の不存在層であるＳＯＩ基板を得ること
により、金属汚染のないＳＯＩ基板を得ることができ
る。
【００２８】このように、本発明のＳＯＩ基板及びその
製造方法によれば、簡易な製造工程によって、また、製
造工程を削減することにより、低コストで、ＳＯＩ層に
結晶欠陥が無く、また、金属汚染の無い、良品のＳＯＩ
基板を得ることができる。
製造方法によれば、簡易な製造工程によって、また、製
造工程を削減することにより、低コストで、ＳＯＩ層に
結晶欠陥が無く、また、金属汚染の無い、良品のＳＯＩ
基板を得ることができる。
【００２９】
【発明の実施の形態】以下、本発明に係るＳＯＩ基板及
びその製造方法について、図１の製造工程を示す断面図
に基づいて説明する。
びその製造方法について、図１の製造工程を示す断面図
に基づいて説明する。
【００３０】先ず、図１（ａ）に示すように、少なくと
も片面が鏡面研磨された第１の半導体ウエーハ１及び第
２の半導体ウエーハ２を準備する。本例において、第１
の半導体ウエーハは、結晶面（１００）、Ｐ型、比抵抗
５Ω・ｃｍ、８インチの半導体ウエーハを用いた。尚、
例えば、第２の半導体ウエーハ２の裏面に熱酸化膜また
はＣＶＤ酸化膜を形成し、後にこの酸化膜を除去する工
程を入れることにより、裏面傷の発生防止及び反り低減
をすることが可能である。
も片面が鏡面研磨された第１の半導体ウエーハ１及び第
２の半導体ウエーハ２を準備する。本例において、第１
の半導体ウエーハは、結晶面（１００）、Ｐ型、比抵抗
５Ω・ｃｍ、８インチの半導体ウエーハを用いた。尚、
例えば、第２の半導体ウエーハ２の裏面に熱酸化膜また
はＣＶＤ酸化膜を形成し、後にこの酸化膜を除去する工
程を入れることにより、裏面傷の発生防止及び反り低減
をすることが可能である。
【００３１】次に、図１（ｂ）に示すように、酸化雰囲
気（酸素又は水蒸気を含む雰囲気）中５００℃以上、例
えば、１１００℃で熱処理を行う。この熱処理によっ
て、第１の半導体ウエーハ表面に１００オングストロー
ム以上、例えば、２０００オングストローム程度の酸化
膜３が形成される。
気（酸素又は水蒸気を含む雰囲気）中５００℃以上、例
えば、１１００℃で熱処理を行う。この熱処理によっ
て、第１の半導体ウエーハ表面に１００オングストロー
ム以上、例えば、２０００オングストローム程度の酸化
膜３が形成される。
【００３２】次に、図１（ｃ）に示すように、第１の半
導体ウエーハ１及び第２の半導体ウエーハ２の双方の鏡
面の洗浄を行い、この洗浄によって、第１及び第２の半
導体ウエーハ１，２の双方の少なくとも一方の表面に吸
着水分や、シラノール基を形成した後、室温でボイドを
発生しない方法で密着させ、接着ウエーハ４を形成す
る。この場合、第２の半導体ウエーハ２の表面にも酸化
膜が形成されてもよい。この第２の半導体ウエーハ２に
用いる材質としては、単結晶シリコン、ポリシリコンの
他に、石英、水晶、サファイア等の材質を用いることも
可能である。また、用いる半導体ウエーハのＴＴＶ（ウ
エーハの仮想平面に対する最大偏位）は、小さい方が好
ましく、例えば、１μｍ以下であるウエーハが最適であ
る。なお、両面研磨機により加工を行うことにより、Ｔ
ＴＶを小さくすることが可能であるため、両面研磨した
半導体ウエーハの用いることも効果的である。
導体ウエーハ１及び第２の半導体ウエーハ２の双方の鏡
面の洗浄を行い、この洗浄によって、第１及び第２の半
導体ウエーハ１，２の双方の少なくとも一方の表面に吸
着水分や、シラノール基を形成した後、室温でボイドを
発生しない方法で密着させ、接着ウエーハ４を形成す
る。この場合、第２の半導体ウエーハ２の表面にも酸化
膜が形成されてもよい。この第２の半導体ウエーハ２に
用いる材質としては、単結晶シリコン、ポリシリコンの
他に、石英、水晶、サファイア等の材質を用いることも
可能である。また、用いる半導体ウエーハのＴＴＶ（ウ
エーハの仮想平面に対する最大偏位）は、小さい方が好
ましく、例えば、１μｍ以下であるウエーハが最適であ
る。なお、両面研磨機により加工を行うことにより、Ｔ
ＴＶを小さくすることが可能であるため、両面研磨した
半導体ウエーハの用いることも効果的である。
【００３３】次に、図１（ｄ）に示すように、接着され
た第１の半導体ウエーハ１の裏面から、ＳＯＩ層が５０
μｍとなる程度に平面研削を行う。この平面研削によっ
て、接着された第１の半導体ウエーハ１の裏面に加工歪
層５が形成される。本例の場合は、ＳＯＩ層を５０μｍ
程度となるように研削を行ったが、平面研削による加工
の歪や、後工程の熱処理温度等を鑑みて、ＳＯＩ層内の
Grown-in欠陥が消滅するように、平面研削の程度は適宜
設定する。
た第１の半導体ウエーハ１の裏面から、ＳＯＩ層が５０
μｍとなる程度に平面研削を行う。この平面研削によっ
て、接着された第１の半導体ウエーハ１の裏面に加工歪
層５が形成される。本例の場合は、ＳＯＩ層を５０μｍ
程度となるように研削を行ったが、平面研削による加工
の歪や、後工程の熱処理温度等を鑑みて、ＳＯＩ層内の
Grown-in欠陥が消滅するように、平面研削の程度は適宜
設定する。
【００３４】前記平面研削後、ＳＣ１洗浄、ＨＦ洗浄、
ＳＣ２洗浄、ＮａＯＨ洗浄、ＫＯＨ洗浄、超音波洗浄、
ＨＦ及び硝酸混合液等を組み合わせて洗浄し、加工歪層
を清浄する。
ＳＣ２洗浄、ＮａＯＨ洗浄、ＫＯＨ洗浄、超音波洗浄、
ＨＦ及び硝酸混合液等を組み合わせて洗浄し、加工歪層
を清浄する。
【００３５】次に、図１（ｅ）に示すように、貼り合わ
せ基板を１０００℃以上のアルゴン雰囲気下、例えば、
１３００℃で１時間の熱処理を行う。このときのガス雰
囲気は、アルゴンガス雰囲気以外に、不活性ガス雰囲
気、水素等の還元性ガス雰囲気、窒素等の窒素雰囲気の
いずれの雰囲気で行ってもよい。
せ基板を１０００℃以上のアルゴン雰囲気下、例えば、
１３００℃で１時間の熱処理を行う。このときのガス雰
囲気は、アルゴンガス雰囲気以外に、不活性ガス雰囲
気、水素等の還元性ガス雰囲気、窒素等の窒素雰囲気の
いずれの雰囲気で行ってもよい。
【００３６】この熱処理により接着強度が増す。また、
接着ウエーハ４の周辺部分の未接着部分は、前記平面研
削により、未接着部位が薄くなっているため、この未接
着部位が、容易に支持側ウエーハに接着する。このた
め、後の研磨工程において、未接着部が剥がれて、パー
ティクルとなり、このパーティクルによって生じる研磨
面の傷の発生が防止される。
接着ウエーハ４の周辺部分の未接着部分は、前記平面研
削により、未接着部位が薄くなっているため、この未接
着部位が、容易に支持側ウエーハに接着する。このた
め、後の研磨工程において、未接着部が剥がれて、パー
ティクルとなり、このパーティクルによって生じる研磨
面の傷の発生が防止される。
【００３７】また、未接着部位が容易に支持側となる第
２の半導体ウエーハ２に接着するため、従来必要とされ
ていた未接着部除去のための面取り、エッチングを省略
することができ、製造工程を簡易化し、コスト低減を図
ることができる。また、面取り、エッチング工程の省略
により、パーティクル等によって発生していた面取り部
の傷の発生も防止できる。
２の半導体ウエーハ２に接着するため、従来必要とされ
ていた未接着部除去のための面取り、エッチングを省略
することができ、製造工程を簡易化し、コスト低減を図
ることができる。また、面取り、エッチング工程の省略
により、パーティクル等によって発生していた面取り部
の傷の発生も防止できる。
【００３８】更に、熱処理を施すことにより、加工歪
層、転位層により格子間シリコンが供給され、ＳＯＩ層
中に存在していたGrown-in欠陥が消滅する。
層、転位層により格子間シリコンが供給され、ＳＯＩ層
中に存在していたGrown-in欠陥が消滅する。
【００３９】また、熱処理前に平面研削を行うことによ
り、第１の半導体ウエーハ１の裏面に加工歪層５が形成
され、更に、その後の熱処理により図示を省略した転位
層が形成されるため、前記表面加工歪層５中に存在する
金属汚染物質又は熱処理時に炉内から侵入してくる金属
汚染物質が、この転位層にゲッタリングされ、これらの
転位層及び加工歪層が、後述する鏡面研磨によって、金
属汚染のないＳＯＩ層を得ることができる。
り、第１の半導体ウエーハ１の裏面に加工歪層５が形成
され、更に、その後の熱処理により図示を省略した転位
層が形成されるため、前記表面加工歪層５中に存在する
金属汚染物質又は熱処理時に炉内から侵入してくる金属
汚染物質が、この転位層にゲッタリングされ、これらの
転位層及び加工歪層が、後述する鏡面研磨によって、金
属汚染のないＳＯＩ層を得ることができる。
【００４０】そして、図１（ｆ）に示すように、第１の
半導体ウエーハを裏面から研磨し、ＳＯＩ層厚が３±１
μｍの薄膜ＳＯＩ基板を形成する。
半導体ウエーハを裏面から研磨し、ＳＯＩ層厚が３±１
μｍの薄膜ＳＯＩ基板を形成する。
【００４１】このように、熱処理工程後に、鏡面研磨を
行うため、熱処理による表面あれの問題を回避して、表
面にダメージ層のない薄膜ＳＯＩ基板６を形成すること
ができる。なお、本例の場合は、周辺未接着部の剥がれ
が問題とならないため、周辺の未接着部を研削・エッチ
ングで除去する必要はないが、研磨の前工程として、平
面研削や、ウエーハエッチング等の加工工程を挿入する
ことも可能である。
行うため、熱処理による表面あれの問題を回避して、表
面にダメージ層のない薄膜ＳＯＩ基板６を形成すること
ができる。なお、本例の場合は、周辺未接着部の剥がれ
が問題とならないため、周辺の未接着部を研削・エッチ
ングで除去する必要はないが、研磨の前工程として、平
面研削や、ウエーハエッチング等の加工工程を挿入する
ことも可能である。
【００４２】最後に、図１（ｇ）に示すように、ＳＯＩ
層のＰＡＣＥ加工・タッチポリッシュを行い、ＳＯＩ層
厚が０．１μｍ±１０％の超薄膜ＳＯＩ基板７が形成さ
れる。更に、この後、犠牲酸化を行うことにより、ＳＯ
Ｉ層厚の調整が可能となる。
層のＰＡＣＥ加工・タッチポリッシュを行い、ＳＯＩ層
厚が０．１μｍ±１０％の超薄膜ＳＯＩ基板７が形成さ
れる。更に、この後、犠牲酸化を行うことにより、ＳＯ
Ｉ層厚の調整が可能となる。
【００４３】このように形成された、ＳＯＩ基板７のＳ
ＯＩ層の評価を前述した方法で行ったところ、結晶欠陥
フリー及びピットフリーが達成されていることが確認で
きた。
ＯＩ層の評価を前述した方法で行ったところ、結晶欠陥
フリー及びピットフリーが達成されていることが確認で
きた。
【００４４】また、ＳＯＩ層中の金属汚染の評価を他の
方法で行ったところ、本例の方法によって製造された超
薄膜ＳＯＩ基板のＳＯＩ層中の金属汚染は、通常の方法
によって形成されたＳＯＩ層中の金属汚染と同レベルで
あることが確認された。
方法で行ったところ、本例の方法によって製造された超
薄膜ＳＯＩ基板のＳＯＩ層中の金属汚染は、通常の方法
によって形成されたＳＯＩ層中の金属汚染と同レベルで
あることが確認された。
【００４５】
【発明の効果】以上説明したように、本発明は、少なく
とも主面が鏡面研磨された第１の半導体ウエーハと第２
の半導体ウエーハを接着して形成されるＳＯＩ基板の製
造方法において、前記第１の半導体ウエーハと第２の半
導体ウエーハのうち、少なくとも一方の半導体ウエーハ
の主面に酸化膜を形成する工程と、前記第１及び第２の
主面同士を密着した後、前記第１の半導体ウエーハを裏
面側より、平面研削を行って薄膜化する工程と、熱処理
工程と、その後に更に薄膜化する工程とを備えた構成の
ＳＯＩ基板の製造方法である。
とも主面が鏡面研磨された第１の半導体ウエーハと第２
の半導体ウエーハを接着して形成されるＳＯＩ基板の製
造方法において、前記第１の半導体ウエーハと第２の半
導体ウエーハのうち、少なくとも一方の半導体ウエーハ
の主面に酸化膜を形成する工程と、前記第１及び第２の
主面同士を密着した後、前記第１の半導体ウエーハを裏
面側より、平面研削を行って薄膜化する工程と、熱処理
工程と、その後に更に薄膜化する工程とを備えた構成の
ＳＯＩ基板の製造方法である。
【００４６】このように、平面研削後に熱処理が施され
ることにより、前記平面研削によって表面に加工歪層が
形成される。また、平面研削後の熱処理によって、転位
層が形成され、この転位層に前記加工歪層に残存してい
た金属又は熱処理時に炉中で混入した金属がゲッタリン
グさるため、ＳＯＩ層の金属汚染を低減することができ
る。
ることにより、前記平面研削によって表面に加工歪層が
形成される。また、平面研削後の熱処理によって、転位
層が形成され、この転位層に前記加工歪層に残存してい
た金属又は熱処理時に炉中で混入した金属がゲッタリン
グさるため、ＳＯＩ層の金属汚染を低減することができ
る。
【００４７】また、第１及び第２の半導体ウエーハを接
着した際に周囲に生じる未接着部位が薄膜化された後に
熱処理が施されることになり、薄膜化された未接着部位
が容易に支持側半導体ウエーハに接着するため、未接着
部位の剥がれによるパーティクルの発生を防止し、後の
研磨工程においてパーティクルによる傷の発生を防止す
ることができ、良品を得る率を向上することができる。
着した際に周囲に生じる未接着部位が薄膜化された後に
熱処理が施されることになり、薄膜化された未接着部位
が容易に支持側半導体ウエーハに接着するため、未接着
部位の剥がれによるパーティクルの発生を防止し、後の
研磨工程においてパーティクルによる傷の発生を防止す
ることができ、良品を得る率を向上することができる。
【００４８】また、熱処理後に鏡面研磨を行うため、熱
処理による面粗れの心配がなくなる。
処理による面粗れの心配がなくなる。
【００４９】更に、前記熱処理工程は、１０００℃以上
１３８０℃以下の温度で行うことにより、ＳＯＩ層の空
洞の内壁酸化膜が溶解し、加工歪層、転位層により格子
間シリコンが供給され、表面に加工歪層、転位層がない
場合に比べて容易い空洞を埋めることができ、結晶欠陥
のないＳＯＩ層を得ることができる。
１３８０℃以下の温度で行うことにより、ＳＯＩ層の空
洞の内壁酸化膜が溶解し、加工歪層、転位層により格子
間シリコンが供給され、表面に加工歪層、転位層がない
場合に比べて容易い空洞を埋めることができ、結晶欠陥
のないＳＯＩ層を得ることができる。
【００５０】更に、本発明は、少なくとも主面が鏡面研
磨された第１の半導体ウエーハと第２の半導体ウエーハ
が接着して形成されるＳＯＩ基板において、前記第１の
半導体ウエーハと第２の半導体ウエーハが接着されて形
成されたＳＯＩ層が、微小空洞の不存在層又は酸化物の
不存在層である構成のＳＯＩ基板である。
磨された第１の半導体ウエーハと第２の半導体ウエーハ
が接着して形成されるＳＯＩ基板において、前記第１の
半導体ウエーハと第２の半導体ウエーハが接着されて形
成されたＳＯＩ層が、微小空洞の不存在層又は酸化物の
不存在層である構成のＳＯＩ基板である。
【００５１】このように、ＳＯＩ層が、微小空洞の不存
在層又は酸化物の不存在層であるＳＯＩ基板を得ること
により、金属汚染のないＳＯＩ基板を得ることができ
る。
在層又は酸化物の不存在層であるＳＯＩ基板を得ること
により、金属汚染のないＳＯＩ基板を得ることができ
る。
【００５２】本発明のＳＯＩ基板及びその製造方法によ
れば、簡易な製造工程によって、また、製造工程を削減
することにより、低コストで、ＳＯＩ層に結晶欠陥が無
く、また、金属汚染の無い、良品のＳＯＩ基板を得るこ
とができる。
れば、簡易な製造工程によって、また、製造工程を削減
することにより、低コストで、ＳＯＩ層に結晶欠陥が無
く、また、金属汚染の無い、良品のＳＯＩ基板を得るこ
とができる。
【図１】本発明に係る貼り合わせＳＯＩ基板の製造方法
を示す工程図である。
を示す工程図である。
【図２】従来の貼り合わせ法によるＳＯＩ基板の製造工
程を示す断面図である。
程を示す断面図である。
【図３】従来の製造方法で製造した超薄膜ＳＯＩ基板の
結晶欠陥の評価方法を示す断面図である。
結晶欠陥の評価方法を示す断面図である。
１ 第１の半導体ウエーハ ２ 第２の半導体ウエーハ ３ 酸化膜 ４ 接着ウエーハ ５ 加工歪層 ６ 薄膜ＳＯＩ基板 ７ 超薄膜ＳＯＩ基板 １１ 第１の半導体ウエーハ １２ 第２の半導体ウエーハ １３ 酸化膜 １４ 接着ウエーハ １５ 超薄膜ＳＯＩ基板 ２２ 第１の半導体ウエーハ ２３ 第２の半導体ウエーハ ２５ 酸化膜 ２６ 結晶欠陥 ２７ 貫通ピット ２８ 貫通ピット Ａ 未接着部
Claims (4)
- 【請求項１】 少なくとも主面が鏡面研磨された第１の
半導体ウエーハと第２の半導体ウエーハを接着して形成
されるＳＯＩ基板の製造方法において、 前記第１の半導体ウエーハと第２の半導体ウエーハのう
ち、少なくとも一方の半導体ウエーハの主面となる面に
誘電体層を形成する工程と、 前記第１及び第２の半導体ウエーハの主面同士を接着し
た後、前記第１の半導体ウエーハを裏面側より、平面研
削を行って薄膜化する工程と、 前記平面研削後に、熱処理を行う工程と、 その後に更に薄膜化する工程と、を備えたことを特徴と
するＳＯＩ基板の製造方法。 - 【請求項２】 前記平面研削後の熱処理工程は、１００
０℃以上１３８０℃以下の温度で行うことを特徴とする
前記請求項１記載のＳＯＩ基板の製造方法。 - 【請求項３】 前記平面研削前に熱処理を行う工程を備
えたことを特徴とする前記請求項１記載のＳＯＩ基板の
製造方法。 - 【請求項４】 少なくとも主面が鏡面研磨された第１の
半導体ウエーハと第２の半導体ウエーハが接着して形成
されるＳＯＩ基板において、 前記第１の半導体ウエーハと第２の半導体ウエーハが接
着されて形成されたＳＯＩ層が、微小空洞の不存在層又
は酸化物の不存在層であることを特徴とするＳＯＩ基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16114198A JPH11354761A (ja) | 1998-06-09 | 1998-06-09 | Ｓｏｉ基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16114198A JPH11354761A (ja) | 1998-06-09 | 1998-06-09 | Ｓｏｉ基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354761A true JPH11354761A (ja) | 1999-12-24 |
Family
ID=15729382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16114198A Pending JPH11354761A (ja) | 1998-06-09 | 1998-06-09 | Ｓｏｉ基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354761A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009386A1 (en) * | 2001-07-17 | 2003-01-30 | Shin-Etsu Handotai Co.,Ltd. | Method for producing bonding wafer |
| FR2860842A1 (fr) * | 2003-10-14 | 2005-04-15 | Tracit Technologies | Procede de preparation et d'assemblage de substrats |
| JP2007527604A (ja) * | 2003-12-03 | 2007-09-27 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | ウェハの表面粗さを改善する方法 |
| KR101142138B1 (ko) * | 2003-09-10 | 2012-05-10 | 신에쯔 한도타이 가부시키가이샤 | 적층기판의 세척방법, 기판의 접합방법 및 접합 웨이퍼의제조방법 |
| US8298916B2 (en) | 2010-03-02 | 2012-10-30 | Soitec | Process for fabricating a multilayer structure with post-grinding trimming |
| US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
| US8429960B2 (en) | 2010-08-24 | 2013-04-30 | Soitec | Process for measuring an adhesion energy, and associated substrates |
| US8530331B2 (en) | 2006-04-10 | 2013-09-10 | Commissariat A L'energie Atomique | Process for assembling substrates with low-temperature heat treatments |
| US8679944B2 (en) | 2008-09-02 | 2014-03-25 | Soitec | Progressive trimming method |
| US9138980B2 (en) | 2010-06-22 | 2015-09-22 | Soitec | Apparatus for manufacturing semiconductor devices |
-
1998
- 1998-06-09 JP JP16114198A patent/JPH11354761A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009386A1 (en) * | 2001-07-17 | 2003-01-30 | Shin-Etsu Handotai Co.,Ltd. | Method for producing bonding wafer |
| US6884696B2 (en) | 2001-07-17 | 2005-04-26 | Shin-Etsu Handotai Co., Ltd. | Method for producing bonding wafer |
| KR101142138B1 (ko) * | 2003-09-10 | 2012-05-10 | 신에쯔 한도타이 가부시키가이샤 | 적층기판의 세척방법, 기판의 접합방법 및 접합 웨이퍼의제조방법 |
| WO2005038903A1 (en) * | 2003-10-14 | 2005-04-28 | Tracit Technologies | Method for preparing and assembling substrates |
| EP2375443A1 (en) * | 2003-10-14 | 2011-10-12 | S.O.I.Tec Silicon on Insulator Technologies | Method for preparing and assembling substrates |
| FR2860842A1 (fr) * | 2003-10-14 | 2005-04-15 | Tracit Technologies | Procede de preparation et d'assemblage de substrats |
| KR101148052B1 (ko) | 2003-10-14 | 2012-05-25 | 소이텍 | 기판의 준비 및 어셈블링 방법 |
| JP2007527604A (ja) * | 2003-12-03 | 2007-09-27 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | ウェハの表面粗さを改善する方法 |
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| US9138980B2 (en) | 2010-06-22 | 2015-09-22 | Soitec | Apparatus for manufacturing semiconductor devices |
| US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
| US8871611B2 (en) | 2010-08-11 | 2014-10-28 | Soitec | Method for molecular adhesion bonding at low pressure |
| US8429960B2 (en) | 2010-08-24 | 2013-04-30 | Soitec | Process for measuring an adhesion energy, and associated substrates |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20040806 |