JPH11355060A - 短絡保護回路 - Google Patents
短絡保護回路Info
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- JPH11355060A JPH11355060A JP11128911A JP12891199A JPH11355060A JP H11355060 A JPH11355060 A JP H11355060A JP 11128911 A JP11128911 A JP 11128911A JP 12891199 A JP12891199 A JP 12891199A JP H11355060 A JPH11355060 A JP H11355060A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 特にパワートランジスタのための短絡保護回
路を提供する。 【解決手段】 特にパワートランジスタ（１２）のため
の短絡保護回路（１０）は、パワートランジスタに並列
接続され、パワートランジスタの出力電流を鏡映するた
めの第１の回路と、第１のミラー手段に直列接続される
第２のミラー回路を含む。第２のミラー回路は基準電流
と比較するために、第１のミラー回路によって鏡映され
た電流に相関する電流を出力する。比較の結果はパワー
トランジスタに介入するか否かの必要を決定する。さら
に、トランジスタにある電圧の関数として、パワートラ
ンジスタの出力電流の最小値および最大値を調整するた
めに、パワートランジスタおよび第１のミラー回路に並
列接続される、パワートランジスタにかかる電圧降下を
検知するための回路を含み得る。
路を提供する。 【解決手段】 特にパワートランジスタ（１２）のため
の短絡保護回路（１０）は、パワートランジスタに並列
接続され、パワートランジスタの出力電流を鏡映するた
めの第１の回路と、第１のミラー手段に直列接続される
第２のミラー回路を含む。第２のミラー回路は基準電流
と比較するために、第１のミラー回路によって鏡映され
た電流に相関する電流を出力する。比較の結果はパワー
トランジスタに介入するか否かの必要を決定する。さら
に、トランジスタにある電圧の関数として、パワートラ
ンジスタの出力電流の最小値および最大値を調整するた
めに、パワートランジスタおよび第１のミラー回路に並
列接続される、パワートランジスタにかかる電圧降下を
検知するための回路を含み得る。
Description
【０００１】
【技術分野】本発明は特にパワートランジスタのための
短絡保護回路に関する。
短絡保護回路に関する。
【０００２】
【発明の背景】パワートランジスタを流れる最大電流を
制御するために、多くの集積回路は短絡に対する保護を
用いることは知られている。用途によっては、高電圧が
端子に印加された場合にもパワートランジスタが小さな
電流を与えることができることは重要である。
制御するために、多くの集積回路は短絡に対する保護を
用いることは知られている。用途によっては、高電圧が
端子に印加された場合にもパワートランジスタが小さな
電流を与えることができることは重要である。
【０００３】単一電源のオーディオ応用では、電源投入
遷移の際、全体の電源電圧がパワートランジスタの端子
に印加されている間、パワートランジスタはスピーカと
電源段の出力との間に接続されている減結合コンデンサ
を充電しなければならない。
遷移の際、全体の電源電圧がパワートランジスタの端子
に印加されている間、パワートランジスタはスピーカと
電源段の出力との間に接続されている減結合コンデンサ
を充電しなければならない。
【０００４】このような場合、増幅器が正しく電源投入
できるよう、パワートランジスタは前記コンデンサを充
電するのに必要な電流を供給できるようにすることが重
要である。
できるよう、パワートランジスタは前記コンデンサを充
電するのに必要な電流を供給できるようにすることが重
要である。
【０００５】図１は従来の保護回路を示す。参照番号１
はパワートランジスタを示し、参照番号２はいわゆる検
知抵抗器を示し、出力電流Ｉｏを検知するのに適し、パ
ワートランジスタ１に直列に配置されている。さらに、
直列接続される、対応する電流源ＩｏおよびＩｒｅｆを
有するカレントミラーＱ１およびＱ２と、接地とトラン
ジスタＱ１およびＱ２のベースとの間に接続され、ツェ
ナーダイオード４に直列接続される抵抗器３によって構
成される回路ブランチとを含む。
はパワートランジスタを示し、参照番号２はいわゆる検
知抵抗器を示し、出力電流Ｉｏを検知するのに適し、パ
ワートランジスタ１に直列に配置されている。さらに、
直列接続される、対応する電流源ＩｏおよびＩｒｅｆを
有するカレントミラーＱ１およびＱ２と、接地とトラン
ジスタＱ１およびＱ２のベースとの間に接続され、ツェ
ナーダイオード４に直列接続される抵抗器３によって構
成される回路ブランチとを含む。
【０００６】トランジスタＱ２と電流源Ｉｒｅｆとの間
の中間点において、かかる最大電圧を制限するために、
パワートランジスタ１の介入があるかないかを示す信号
を得るためのピンが設けられている。
の中間点において、かかる最大電圧を制限するために、
パワートランジスタ１の介入があるかないかを示す信号
を得るためのピンが設けられている。
【０００７】抵抗器３はパワートランジスタ１の電圧降
下を検知する。トランジスタにかかる電圧が以下の値を
越えると、保護回路はパワートランジスタ１を切り離
し、電流は印加されなくなり、これにより最大供給電圧
が制限される。
下を検知する。トランジスタにかかる電圧が以下の値を
越えると、保護回路はパワートランジスタ１を切り離
し、電流は印加されなくなり、これにより最大供給電圧
が制限される。
【０００８】
【数１】
【０００９】上記の関係において、項Ａ２およびＡ１は
それぞれトランジスタＱ２およびＱ１の面積であり、Ｖ
ｄｓ＿Ｍａｘはパワートランジスタ１のドレインおよび
ソース間の最大電圧であり、ＶZはツェナーダイオード
４にかかる電圧である。
それぞれトランジスタＱ２およびＱ１の面積であり、Ｖ
ｄｓ＿Ｍａｘはパワートランジスタ１のドレインおよび
ソース間の最大電圧であり、ＶZはツェナーダイオード
４にかかる電圧である。
【００１０】
【発明の概要】本発明の実施の目的は、特にパワートラ
ンジスタのための短絡保護回路を提供することであり、
ドレインおよびソースの端子に与えられる電圧の関数と
してパワートランジスタの出力電流の最大値および最小
値を決定するための手段が設けられている。
ンジスタのための短絡保護回路を提供することであり、
ドレインおよびソースの端子に与えられる電圧の関数と
してパワートランジスタの出力電流の最大値および最小
値を決定するための手段が設けられている。
【００１１】この目的の範囲内において、本発明の利点
は特にパワートランジスタのための短絡保護回路であ
り、これは減じられた面積を占める。
は特にパワートランジスタのための短絡保護回路であ
り、これは減じられた面積を占める。
【００１２】本発明のさらなる利点は、信頼性が高く、
製造するのが比較的簡単であり、経済的である、特にパ
ワートランジスタのための短絡保護回路を提供すること
である。
製造するのが比較的簡単であり、経済的である、特にパ
ワートランジスタのための短絡保護回路を提供すること
である。
【００１３】この目的、これらの利点および以降で明ら
かとなるその他は特にパワートランジスタのための短絡
保護回路によって達成される。短絡保護回路はパワート
ランジスタに並列接続される、パワートランジスタの出
力電流を鏡映するための第１の手段と、前記第１のミラ
ー手段に直列接続される第２のミラー手段とを含む。第
２のミラー手段は基準電流と比較するために、前記第１
のミラー手段によって鏡映される電流に相関する電流を
出力するのに適する。前記比較の結果は前記パワートラ
ンジスタに介入するか否かの必要を決定する。短絡保護
回路は前記パワートランジスタにかかる電圧降下を検知
するための手段をさらに含み、この手段は前記トランジ
スタにかかる電圧の関数として、前記パワートランジス
タから出力される電流の最小および最大の値を調整する
ために、前記パワートランジスタおよび前記第１のミラ
ー手段に並列接続されている。
かとなるその他は特にパワートランジスタのための短絡
保護回路によって達成される。短絡保護回路はパワート
ランジスタに並列接続される、パワートランジスタの出
力電流を鏡映するための第１の手段と、前記第１のミラ
ー手段に直列接続される第２のミラー手段とを含む。第
２のミラー手段は基準電流と比較するために、前記第１
のミラー手段によって鏡映される電流に相関する電流を
出力するのに適する。前記比較の結果は前記パワートラ
ンジスタに介入するか否かの必要を決定する。短絡保護
回路は前記パワートランジスタにかかる電圧降下を検知
するための手段をさらに含み、この手段は前記トランジ
スタにかかる電圧の関数として、前記パワートランジス
タから出力される電流の最小および最大の値を調整する
ために、前記パワートランジスタおよび前記第１のミラ
ー手段に並列接続されている。
【００１４】本発明のさらなる特徴および利点は、添付
されている図面の非限定の例によって示される、本発明
の回路の好ましいが限定的ではない実施例の説明により
明らかとなる。
されている図面の非限定の例によって示される、本発明
の回路の好ましいが限定的ではない実施例の説明により
明らかとなる。
【００１５】
【発明の実施の形態】図面を参照して、一般に参照番号
１０で示される、本発明の保護回路は、パワートランジ
スタ１２の出力電流を鏡映するための第１の手段１１を
含む。
１０で示される、本発明の保護回路は、パワートランジ
スタ１２の出力電流を鏡映するための第１の手段１１を
含む。
【００１６】このミラー手段はゲート端子が共通接続さ
れるようパワートランジスタ１２に並列接続されるＭＯ
Ｓトランジスタによって便宜的に構成されるが、他の可
能なミラー回路を使用することができる。
れるようパワートランジスタ１２に並列接続されるＭＯ
Ｓトランジスタによって便宜的に構成されるが、他の可
能なミラー回路を使用することができる。
【００１７】共通接続されるベース端子を有するバイポ
ーラトランジスタ１３および１４によって便宜的に構成
される第２のミラー手段は第１のミラー手段１１に直列
接続されている。特に、バイポーラトランジスタ１３の
コレクタ端子はトランジスタ１１のドレイン端子に接続
され、そのエミッタ端子はパワートランジスタ１２のド
レイン端子に接続されている。
ーラトランジスタ１３および１４によって便宜的に構成
される第２のミラー手段は第１のミラー手段１１に直列
接続されている。特に、バイポーラトランジスタ１３の
コレクタ端子はトランジスタ１１のドレイン端子に接続
され、そのエミッタ端子はパワートランジスタ１２のド
レイン端子に接続されている。
【００１８】バイポーラトランジスタ１４では、エミッ
タ端子はパワートランジスタ１２のドレイン端子に接続
されており、コレクタ端子は基準電流Ｉｒｅｆを発生す
る基準電流源１５に接続されている。
タ端子はパワートランジスタ１２のドレイン端子に接続
されており、コレクタ端子は基準電流Ｉｒｅｆを発生す
る基準電流源１５に接続されている。
【００１９】バイポーラトランジスタ１３はダイオード
接続されている。図２は一般に最終の電源段に用いられ
る２つのパワートランジスタの一方に適用される保護回
路を示す。特に、図２の場合、ソース端子が接地されか
つドレイン端子が最終の電源段の出力をなすパワートラ
ンジスタに保護回路が適用されている。
接続されている。図２は一般に最終の電源段に用いられ
る２つのパワートランジスタの一方に適用される保護回
路を示す。特に、図２の場合、ソース端子が接地されか
つドレイン端子が最終の電源段の出力をなすパワートラ
ンジスタに保護回路が適用されている。
【００２０】上記の回路はドレイン端子が供給電圧に接
続されかつソース端子が最終の電源段の出力をなすパワ
ートランジスタの場合にも同様に用いられることができ
る。
続されかつソース端子が最終の電源段の出力をなすパワ
ートランジスタの場合にも同様に用いられることができ
る。
【００２１】本発明の実施例に従う回路はパワートラン
ジスタ１２にかかる電圧降下を検知するための手段をさ
らに含み、前記手段はパワートランジスタ１２および第
１のミラー手段１１に並列接続されている。
ジスタ１２にかかる電圧降下を検知するための手段をさ
らに含み、前記手段はパワートランジスタ１２および第
１のミラー手段１１に並列接続されている。
【００２２】パワートランジスタ１２にかかる電圧降下
を検知するための手段は、ゲート端子がパワートランジ
スタ１２のゲート端子に共通接続されかつソース端子が
パワートランジスタのソース端子に接続される第２のＭ
ＯＳトランジスタ１６を含む。抵抗器１７は第２のＭＯ
Ｓトランジスタ１６のドレイン端子に直列接続され、ツ
ェナーダイオード１８は前記抵抗器１７に直列接続され
ている。前記ツェナーダイオード１８のアノード端子は
バイポーラトランジスタ１３のコレクタ端子に接続され
ている。
を検知するための手段は、ゲート端子がパワートランジ
スタ１２のゲート端子に共通接続されかつソース端子が
パワートランジスタのソース端子に接続される第２のＭ
ＯＳトランジスタ１６を含む。抵抗器１７は第２のＭＯ
Ｓトランジスタ１６のドレイン端子に直列接続され、ツ
ェナーダイオード１８は前記抵抗器１７に直列接続され
ている。前記ツェナーダイオード１８のアノード端子は
バイポーラトランジスタ１３のコレクタ端子に接続され
ている。
【００２３】第１のＭＯＳトランジスタ１１の面積は第
２のＭＯＳトランジスタ１６の面積よりはるかに小さ
い。
２のＭＯＳトランジスタ１６の面積よりはるかに小さ
い。
【００２４】参照番号２０で示される信号はバイポーラ
トランジスタ１４のコレクタ端子と電流源１５との間の
中間点で得られる。前記信号は供給電流を減じるために
パワートランジスタ１２に介入するか否かの必要につい
てを指示する。
トランジスタ１４のコレクタ端子と電流源１５との間の
中間点で得られる。前記信号は供給電流を減じるために
パワートランジスタ１２に介入するか否かの必要につい
てを指示する。
【００２５】図２を参照して、本発明にかかる回路の動
作は以下のとおりである。パワートランジスタ１２の出
力電流はパワートランジスタ１２を鏡映することにより
検知され、これは前記電流を基準電流源１５によって設
定された基準電流と比較するために、出力において、す
なわち信号２０が出力される比較モードにおいて、ＭＯ
Ｓトランジスタによって、さらにバイポーラトランジス
タ１３および１４によって行なわれる。
作は以下のとおりである。パワートランジスタ１２の出
力電流はパワートランジスタ１２を鏡映することにより
検知され、これは前記電流を基準電流源１５によって設
定された基準電流と比較するために、出力において、す
なわち信号２０が出力される比較モードにおいて、ＭＯ
Ｓトランジスタによって、さらにバイポーラトランジス
タ１３および１４によって行なわれる。
【００２６】抵抗器Ｒを流れる電流がＭＯＳトランジス
タ１６によって鏡映される電流と等しくなるよう、パワ
ートランジスタ１２にかかる電圧が十分高くなるまでパ
ワートランジスタ１２が供給する電流を減じるのが抵抗
器１７の作用である。
タ１６によって鏡映される電流と等しくなるよう、パワ
ートランジスタ１２にかかる電圧が十分高くなるまでパ
ワートランジスタ１２が供給する電流を減じるのが抵抗
器１７の作用である。
【００２７】トランジスタ１６は、パワートランジスタ
１２に低い電圧が印加された場合はスイッチとして働
き、かつ同じトランジスタに高い電圧が印加された場合
には電流源として働く。
１２に低い電圧が印加された場合はスイッチとして働
き、かつ同じトランジスタに高い電圧が印加された場合
には電流源として働く。
【００２８】第２の場合、抵抗器１７は何の影響も与え
ず、最大の電流はトランジスタの面積比および基準電流
Ｉｒｅｆによって設定される。
ず、最大の電流はトランジスタの面積比および基準電流
Ｉｒｅｆによって設定される。
【００２９】図２の回路を参照して、パワートランジス
タ１２のドレイン端子およびソース端子間に低電圧（Ｖ
ｄｓ）が印加された場合、ＭＯＳトランジスタ１６には
電流が流れない。保護電流はバイポーラトランジスタ１
４が供給する電流を基準電流Ｉｒｅｆに等しくすること
により計算できる。したがって、以下の式が得られる。
タ１２のドレイン端子およびソース端子間に低電圧（Ｖ
ｄｓ）が印加された場合、ＭＯＳトランジスタ１６には
電流が流れない。保護電流はバイポーラトランジスタ１
４が供給する電流を基準電流Ｉｒｅｆに等しくすること
により計算できる。したがって、以下の式が得られる。
【００３０】
【数２】
【００３１】ここで、Ａ11はＭＯＳトランジスタ１１の
面積であり、Ａ12はパワートランジスタ１２の面積であ
り、Ｉoutはパワートランジスタ１２から出力される電
流である。
面積であり、Ａ12はパワートランジスタ１２の面積であ
り、Ｉoutはパワートランジスタ１２から出力される電
流である。
【００３２】Ｉoutの関数として上記の式を解くことに
より、低電圧における保護電流について以下の式が与え
られる。
より、低電圧における保護電流について以下の式が与え
られる。
【００３３】
【数３】
【００３４】パワートランジスタ１２のドレインおよび
ソース間の電圧がツェナーダイオード１８にかかる電圧
より高い場合、ある電流が抵抗器１７に流れ、保護電流
を減らし、これはパワートランジスタの端子間の電圧に
おける増加に対して線形である。バイポーラトランジス
タ１３のベースおよびエミッタ間の電圧降下を無視する
と、以下の式が得られる。
ソース間の電圧がツェナーダイオード１８にかかる電圧
より高い場合、ある電流が抵抗器１７に流れ、保護電流
を減らし、これはパワートランジスタの端子間の電圧に
おける増加に対して線形である。バイポーラトランジス
タ１３のベースおよびエミッタ間の電圧降下を無視する
と、以下の式が得られる。
【００３５】
【数４】
【００３６】これにより、出力電流Ｉoutの関数として
解くことにより、保護電流の式はパワートランジスタ１
２にかかる電圧降下の関数として得られる。
解くことにより、保護電流の式はパワートランジスタ１
２にかかる電圧降下の関数として得られる。
【００３７】したがって、以下の関係が与えられる。
【００３８】
【数５】
【００３９】ここで、Ｉoutはパワートランジスタ１２
の安全な動作領域の電流である。パワートランジスタ１
２にかかる電圧が増加すると、第２のＭＯＳトランジス
タ１６は電流源となり、パワートランジスタ１２のドレ
インおよびソース端子にかかる電圧からの保護電流のさ
らなる依存は見られない。これは、ＭＯＳトランジスタ
１６を流れる電流が抵抗器１７を流れる電流に等しい場
合に起こる。
の安全な動作領域の電流である。パワートランジスタ１
２にかかる電圧が増加すると、第２のＭＯＳトランジス
タ１６は電流源となり、パワートランジスタ１２のドレ
インおよびソース端子にかかる電圧からの保護電流のさ
らなる依存は見られない。これは、ＭＯＳトランジスタ
１６を流れる電流が抵抗器１７を流れる電流に等しい場
合に起こる。
【００４０】
【数６】
【００４１】このような条件の場合、保護電流はトラン
ジスタ１６および１１によって鏡映される電流の和を基
準電流Ｉｒｅｆに等しくすることにより計算できる。
ジスタ１６および１１によって鏡映される電流の和を基
準電流Ｉｒｅｆに等しくすることにより計算できる。
【００４２】
【数７】
【００４３】出力電流Ｉoutの関数として解くことによ
り、パワートランジスタ１２のドレインおよびソース端
子に印加される高電圧保護電流の式が得られる。
り、パワートランジスタ１２のドレインおよびソース端
子に印加される高電圧保護電流の式が得られる。
【００４４】
【数８】
【００４５】図３はもたらされる保護曲線を示し、縦軸
はパワートランジスタの出力電流Ｉ outを示し、横軸は
パワートランジスタ１２のドレインおよびソース端子に
かかる電圧を示す。
はパワートランジスタの出力電流Ｉ outを示し、横軸は
パワートランジスタ１２のドレインおよびソース端子に
かかる電圧を示す。
【００４６】ツェナーダイオード１８にかかる電圧Ｖｚ
より小さい電圧値Ｖｄｓの場合、保護曲線はまっすぐで
あり横軸に平行であることがわかる。ツェナー電圧Ｖｚ
より高い電圧がパワートランジスタ１２に印加された場
合、曲線は電圧Ｖｄｓが増加するにつれ線形の態様で減
少し、特定の値を越える電圧値の横軸と平行になるまで
この減少は続く。この特定の値は以下のとおりである。
より小さい電圧値Ｖｄｓの場合、保護曲線はまっすぐで
あり横軸に平行であることがわかる。ツェナー電圧Ｖｚ
より高い電圧がパワートランジスタ１２に印加された場
合、曲線は電圧Ｖｄｓが増加するにつれ線形の態様で減
少し、特定の値を越える電圧値の横軸と平行になるまで
この減少は続く。この特定の値は以下のとおりである。
【００４７】
【数９】
【００４８】図４は本発明のさらなる実施例にかかる発
明の特定の実施例を示す。図２に示される回路と類似し
ているが、異なる点は、バイポーラトランジスタ１４の
コレクタ端子と源１５との間の回路の出力が第３のバイ
ポーラトランジスタ２１のベース端子に接続されている
ことである。第３のバイポーラトランジスタ２１のエミ
ッタ端子はパワートランジスタ１２のゲート端子に共通
接続され、コレクタ端子はパワートランジスタ１２のソ
ース端子に共通接続される。
明の特定の実施例を示す。図２に示される回路と類似し
ているが、異なる点は、バイポーラトランジスタ１４の
コレクタ端子と源１５との間の回路の出力が第３のバイ
ポーラトランジスタ２１のベース端子に接続されている
ことである。第３のバイポーラトランジスタ２１のエミ
ッタ端子はパワートランジスタ１２のゲート端子に共通
接続され、コレクタ端子はパワートランジスタ１２のソ
ース端子に共通接続される。
【００４９】ＰＮＰ型のトランジスタ２１はパワートラ
ンジスタ１２のゲート電圧を制限し、それにより前記ト
ランジスタの出力電流を制限する。
ンジスタ１２のゲート電圧を制限し、それにより前記ト
ランジスタの出力電流を制限する。
【００５０】第４のＰＮＰトランジスタ２２が接続さ
れ、そのベース端子はパワートランジスタ１２のゲート
端子に共通接続され、そのコレクタ端子はパワートラン
ジスタ１２のソース端子に共通接続される。
れ、そのベース端子はパワートランジスタ１２のゲート
端子に共通接続され、そのコレクタ端子はパワートラン
ジスタ１２のソース端子に共通接続される。
【００５１】トランジスタ２２のエミッタ端子はバイア
ス電流源２３によってバイアスされ、これは供給電圧Ｖ
ddに接続されている。
ス電流源２３によってバイアスされ、これは供給電圧Ｖ
ddに接続されている。
【００５２】トランジスタ２２が必要なのは、図４の回
路配置では、第２のミラー手段１５が接地され、トラン
ジスタ１６、抵抗器１７およびツェナーダイオード１８
のブランチは最終の電源段の出力に接続されているから
である。
路配置では、第２のミラー手段１５が接地され、トラン
ジスタ１６、抵抗器１７およびツェナーダイオード１８
のブランチは最終の電源段の出力に接続されているから
である。
【００５３】実際に、本発明の実施例に係る回路が意図
される目的を完全に達成することが観測されている。
される目的を完全に達成することが観測されている。
【００５４】本回路は種々の変形および変更が可能であ
り、これらは本発明の概念の範囲内にあり、その詳細は
すべて他の技術的に等価なエレメントによって置換える
ことができる。
り、これらは本発明の概念の範囲内にあり、その詳細は
すべて他の技術的に等価なエレメントによって置換える
ことができる。
【００５５】実際には、用いられる材料はその特定の用
途に適合可能である限りにおいて、その寸法とともに、
要件および技術に従って如何なるものでもあり得る。
途に適合可能である限りにおいて、その寸法とともに、
要件および技術に従って如何なるものでもあり得る。
【図面の簡単な説明】
【図１】従来の保護回路の回路図である。
【図２】本発明に係る短絡保護回路の概念的回路図であ
る。
る。
【図３】本発明に係る回路でもって得ることができる保
護曲線を示すチャートの図である。
護曲線を示すチャートの図である。
【図４】図２に示される回路の実施例の回路図である。
１０ 保護回路 １１ 第１のミラー手段 １２ パワートランジスタ １３ バイポーラトランジスタ １４ バイポーラトランジスタ １５ 基準電流源 １６ 第２のＭＯＳトランジスタ １７ 抵抗器 １８ ツェナーダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョルジョ・キオッツィ イタリア、（プロビンス・オブ・ミラ ノ）、20092 チニセッロ・バルサモ、ビ ア・パリーニ、67 (72)発明者 ブルーノ・マルコーネ イタリア、（プロビンス・オブ・パビ ア）、27040 メッザニーノ、フラツィオ ーネ・トルネッロ、97
Claims (22)
- 【請求項１】 特にパワートランジスタのための短絡保
護回路であって、前記短絡保護回路は、 前記パワートランジスタに並列接続される、パワートラ
ンジスタの出力電流を鏡映するための第１のミラー手段
と、 前記第１のミラー手段に直列接続される第２のミラー手
段とを含み、前記第２のミラー手段は基準電流と比較す
るために、前記第１のミラー手段によって鏡映された電
流に相関する電流を出力するのに適し、前記比較の結果
は前記パワートランジスタに介入するか否かの必要を決
定し、さらに前記トランジスタにある電圧の関数とし
て、前記パワートランジスタから出力される電流の最小
値および最大値を調整するために、前記パワートランジ
スタおよび前記第１のミラー手段に並列接続される、前
記パワートランジスタにかかる電圧降下を検知するため
の手段を含む、短絡保護回路。 - 【請求項２】 前記第１のミラー手段は、ゲート端子お
よびソース端子がパワートランジスタのゲート端子およ
びソース端子に共通接続される第１のＭＯＳトランジス
タを含む、請求項１に記載の短絡保護回路。 - 【請求項３】 前記第２のミラー手段はベース端子が共
通接続される１対のバイポーラトランジスタを含み、前
記１対のバイポーラトランジスタの第１のトランジスタ
はダイオード接続され、前記１対のバイポーラトランジ
スタのエミッタ端子は前記パワートランジスタのドレイ
ン端子に接続される、請求項１に記載の短絡保護回路。 - 【請求項４】 前記１対のバイポーラトランジスタの前
記第１のトランジスタにおいて、コレクタ端子は第１の
ミラー手段の前記ＭＯＳトランジスタのドレイン端子に
接続される、請求項３に記載の短絡保護回路。 - 【請求項５】 前記１対のバイポーラトランジスタの第
２のバイポーラトランジスタにおいて、コレクタ端子は
前記基準電流を発生する電流源に接続される、請求項３
に記載の短絡保護回路。 - 【請求項６】 前記パワートランジスタにかかる電圧降
下を検知するための前記手段は、ゲート端子およびソー
ス端子がパワートランジスタのゲート端子およびソース
端子に共通接続される第２のＭＯＳトランジスタを含
む、請求項１に記載の短絡保護回路。 - 【請求項７】 パワートランジスタにかかる電圧降下を
検知するための前記手段は、前記第２のＭＯＳトランジ
スタのドレイン端子と、第１のバイポーラトランジスタ
のコレクタ端子および前記第１のミラー手段の前記第１
のＭＯＳトランジスタのソース端子の間の中間点との間
に直列接続される抵抗器およびツェナーダイオードをさ
らに含む、請求項６に記載の短絡保護回路。 - 【請求項８】 基準電流との比較は、前記第２のバイポ
ーラトランジスタのコレクタ端子と前記基準電流源との
間の点で行なわれ、前記中間点で検知される信号は前記
パワートランジスタに介入するか否かの必要を示す、請
求項４に記載の短絡保護回路。 - 【請求項９】 前記ツェナーダイオードはそのコレクタ
端子が前記抵抗器に接続される、請求項７に記載の短絡
保護回路。 - 【請求項１０】 ベース端子において、前記パワートラ
ンジスタに介入するか否かの必要を示す前記信号を入力
として受取る第３のバイポーラトランジスタをさらに含
み、前記第３のバイポーラトランジスタのエミッタ端子
は前記パワートランジスタのゲート端子に接続され、コ
レクタ端子は前記パワートランジスタのソース端子に接
続される、請求項１に記載の短絡保護回路。 - 【請求項１１】 前記第１のＭＯＳトランジスタの面積
は前記パワートランジスタにかかる電圧降下を検知する
ための前記手段における第２のＭＯＳトランジスタの面
積よりはるかに小さい、請求項２に記載の短絡保護回
路。 - 【請求項１２】 短絡保護回路であって、 パワートランジスタと、 パワートランジスタに並列に結合される第１のカレント
ミラー回路と、 前記第１のカレントミラー回路に直列に結合され、前記
第１のカレントミラー回路の電流出力に比例する電流を
出力するよう構成される第２のカレントミラー回路とを
含み、前記第２のカレントミラー回路の出力は基準電流
と比較され、さらにパワートランジスタに並列に結合さ
れ、パワートランジスタにかかる電圧降下を検知するよ
う構成され、前記電圧降下に相関してパワートランジス
タからの電流出力を変えるための電圧降下回路を含む、
短絡保護回路。 - 【請求項１３】 前記第１のカレントミラー回路は、ゲ
ート端子が前記パワートランジスタのゲート端子に接続
され、ソース端子が前記パワートランジスタのソース端
子に結合される第１のＭＯＳトランジスタを含む、請求
項１２に記載の短絡保護回路。 - 【請求項１４】 前記第２のカレントミラー回路はベー
ス端子が互いに結合される第１および第２のバイポーラ
トランジスタを含み、第１のバイポーラトランジスタは
ダイオード接続され、両方のバイポーラトランジスタの
エミッタ端子は前記パワートランジスタのドレイン端子
に結合される、請求項１３に記載の短絡保護回路。 - 【請求項１５】 前記第１のバイポーラトランジスタの
コレクタ端子は前記第１のカレントミラー回路の第１の
ＭＯＳトランジスタのドレイン端子に結合される、請求
項１４に記載の短絡保護回路。 - 【請求項１６】 前記第２のバイポーラトランジスタの
コレクタ端子は基準電流を発生するよう構成される電流
源に結合される、請求項１４に記載の短絡保護回路。 - 【請求項１７】 前記電圧降下回路はゲートおよびソー
スの端子がそれぞれパワートランジスタのゲートおよび
ソースの端子に結合されるＭＯＳトランジスタを含む、
請求項１２に記載の短絡保護回路。 - 【請求項１８】 前記電圧降下回路は、ＭＯＳトランジ
スタのドレイン端子と第２のカレントミラー回路との間
に直列結合される抵抗器およびツェナーダイオードをさ
らに含む、請求項１７に記載の短絡保護回路。 - 【請求項１９】 基準電流に対する第２のカレントミラ
ーの出力の比較は、第２のバイポーラトランジスタのコ
レクタ端子と基準電流の源との間の点で行なわれ得る、
請求項１６に記載の短絡保護回路。 - 【請求項２０】 前記ツェナーダイオードはそのコレク
タ端子が抵抗器に結合される、請求項１８に記載の短絡
保護回路。 - 【請求項２１】 ベース端子において入力を受取るよう
構成される第３のバイポーラトランジスタをさらに含
み、信号はパワートランジスタに介入するかどうかを示
し、 前記第３のバイポーラトランジスタのエミッタ端子はパ
ワートランジスタのゲート端子に接続され、前記第３の
バイポーラトランジスタのコレクタ端子は前記パワート
ランジスタのソース端子に結合される、請求項１４に記
載の短絡保護回路。 - 【請求項２２】 前記第１のカレントミラー回路におけ
る第１のＭＯＳトランジスタの面積は、前記電圧降下回
路における第２のＭＯＳトランジスタの面積より小さ
い、請求項１２に記載の短絡保護回路。
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| EP98830276A EP0955724B1 (en) | 1998-05-08 | 1998-05-08 | Short-circuit protection circuit, particularly for power transistors |
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