JPH11355118A - Ｃｍｏｓ高電圧駆動出力バッファ回路を有する集積回路 - Google Patents
Ｃｍｏｓ高電圧駆動出力バッファ回路を有する集積回路Info
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- JPH11355118A JPH11355118A JP11120169A JP12016999A JPH11355118A JP H11355118 A JPH11355118 A JP H11355118A JP 11120169 A JP11120169 A JP 11120169A JP 12016999 A JP12016999 A JP 12016999A JP H11355118 A JPH11355118 A JP H11355118A
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- 101150114468 TUB1 gene Proteins 0.000 claims abstract description 22
- 101150025182 TUBB1 gene Proteins 0.000 claims abstract description 22
- 230000005540 biological transmission Effects 0.000 claims description 8
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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Abstract
(57)【要約】
【課題】 低電圧３．３ＶのＣＭＯＳ技術で形成できる
が、高電圧５Ｖに耐え、パワーが加えられていない状態
（即ち、ＶＤＤが存在しない状態）において、電流を取
り出すことのないＣＭＯＳ出力バッファ保護回路を提供
する。 【解決手段】 本発明の駆動回路は、伝送ゲート６６，
６７とクランピングトランジスタ５２，５４が必要な保
護を与えるために、出力バッファ１０の周囲に配置され
ている。さらにＰチャネルデバイス用のバックゲートバ
イアス生成器１００を有し、ホットプラガブルな状態に
耐えるようにしている。
が、高電圧５Ｖに耐え、パワーが加えられていない状態
（即ち、ＶＤＤが存在しない状態）において、電流を取
り出すことのないＣＭＯＳ出力バッファ保護回路を提供
する。 【解決手段】 本発明の駆動回路は、伝送ゲート６６，
６７とクランピングトランジスタ５２，５４が必要な保
護を与えるために、出力バッファ１０の周囲に配置され
ている。さらにＰチャネルデバイス用のバックゲートバ
イアス生成器１００を有し、ホットプラガブルな状態に
耐えるようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ高電圧駆
動出力バッファ保護回路に関し、特に高入力電圧（５
Ｖ）に耐える低電圧（３．３Ｖ）のＣＭＯＳ技術で形成
したＣＭＯＳ高電圧駆動出力バッファ保護回路に関す
る。
動出力バッファ保護回路に関し、特に高入力電圧（５
Ｖ）に耐える低電圧（３．３Ｖ）のＣＭＯＳ技術で形成
したＣＭＯＳ高電圧駆動出力バッファ保護回路に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ回路においては、最大５Ｖの電
圧範囲で動作する第１部分と、最大３．３Ｖの電圧範囲
で動作する第２部分とを含む装置がある。これらの２つ
の部分の間には「バッファ」回路を提供する必要があ
る。かくしてその入力点で高電圧（５Ｖ）に耐えること
ができる低電圧（３．３Ｖ）のＣＭＯＳ技術で回路を提
供する必要がある。
圧範囲で動作する第１部分と、最大３．３Ｖの電圧範囲
で動作する第２部分とを含む装置がある。これらの２つ
の部分の間には「バッファ」回路を提供する必要があ
る。かくしてその入力点で高電圧（５Ｖ）に耐えること
ができる低電圧（３．３Ｖ）のＣＭＯＳ技術で回路を提
供する必要がある。
【０００３】さらに多くのシステム構成では、「ホット
プラガブル（hot pluggable）」 な回路を必要とする。
このホットプラガブルな回路とは、回路に電源が入って
いない（即ち、ＶＤＤが存在しない）場合には、高電圧
のバスから電流を引き出すことのない回路を意味する。
さらにまたこの回路は高電圧に曝されたときには、損傷
を受けないよう設計しなければならない。
プラガブル（hot pluggable）」 な回路を必要とする。
このホットプラガブルな回路とは、回路に電源が入って
いない（即ち、ＶＤＤが存在しない）場合には、高電圧
のバスから電流を引き出すことのない回路を意味する。
さらにまたこの回路は高電圧に曝されたときには、損傷
を受けないよう設計しなければならない。
【０００４】特に、ＭＯＳトランジスタのゲート酸化物
が高い電圧に曝された場合には、電圧破壊を起こして、
ゲート−ドレイン間および／またはゲート−ソース間の
短絡を引き起こしてしまう。同様にＭＯＳトランジスタ
のドレイン−ソース接合部は高電圧に曝されたときには
ホットキャリアによって劣化してしまう。かくして、動
作すべき電圧よりも高い電圧に曝されるＭＯＳ回路は、
その回路内のトランジスタは、そのゲート酸化物あるい
はソース−ドレイン接合部にはその通常の動作電圧以上
の電圧がかからないように設計しなければならない。
が高い電圧に曝された場合には、電圧破壊を起こして、
ゲート−ドレイン間および／またはゲート−ソース間の
短絡を引き起こしてしまう。同様にＭＯＳトランジスタ
のドレイン−ソース接合部は高電圧に曝されたときには
ホットキャリアによって劣化してしまう。かくして、動
作すべき電圧よりも高い電圧に曝されるＭＯＳ回路は、
その回路内のトランジスタは、そのゲート酸化物あるい
はソース−ドレイン接合部にはその通常の動作電圧以上
の電圧がかからないように設計しなければならない。
【０００５】高電圧にインタフェースする低電圧のＣＭ
ＯＳバッファ回路における問題点は、Ｐチャネル出力ト
タランジスタのソースが低電圧電源ＶＤＤに通常接続さ
れていることである。ＶＤＤ以上の電圧がこの素子のド
レインに印加される場合には（ドレインは通常バッファ
回路のＰＡＤに接続されている）、Ｐチャネル素子に固
有の浮遊ダイオードに順方向バイアスをする。その理由
はＰチャネルトランジスタのＮタブ（Ｎウエルとも称す
る）バックゲートは通常ＶＤＤに接続されているからで
ある。
ＯＳバッファ回路における問題点は、Ｐチャネル出力ト
タランジスタのソースが低電圧電源ＶＤＤに通常接続さ
れていることである。ＶＤＤ以上の電圧がこの素子のド
レインに印加される場合には（ドレインは通常バッファ
回路のＰＡＤに接続されている）、Ｐチャネル素子に固
有の浮遊ダイオードに順方向バイアスをする。その理由
はＰチャネルトランジスタのＮタブ（Ｎウエルとも称す
る）バックゲートは通常ＶＤＤに接続されているからで
ある。
【０００６】低電圧（３Ｖ）技術で高電圧（５Ｖ）を起
動できる従来の出力バッファ１０を図１に示す。特に出
力バッファ１０は、低電圧レベル（３Ｖ）以上にトラン
ジスタに係る電圧を上げることなく５Ｖのデバイスを駆
動できる。同図に示すように、出力バッファ１０は、複
数個のＮタブ抵抗１４１−１４７をＶＳＳ（接地）とＶ
ＤＤ５（５Ｖの電源レイル）の間に有するよう形成され
た抵抗駆動ツリー１２を有する。
動できる従来の出力バッファ１０を図１に示す。特に出
力バッファ１０は、低電圧レベル（３Ｖ）以上にトラン
ジスタに係る電圧を上げることなく５Ｖのデバイスを駆
動できる。同図に示すように、出力バッファ１０は、複
数個のＮタブ抵抗１４１−１４７をＶＳＳ（接地）とＶ
ＤＤ５（５Ｖの電源レイル）の間に有するよう形成され
た抵抗駆動ツリー１２を有する。
【０００７】この抵抗駆動ツリー１２は、複数の異なる
基準電圧（図１では、ＶＬ１，ＶＬ２，ＶＬ３，ＶＨ
１，ＶＨ２，ＶＨ３で示す）を生成する。抵抗１４１−
１４７の大きさの関係は、ＶＬ３の電圧はＶＤＤ５の電
圧の１／３に、ＶＨ１の電圧はＶＤＤ５の電圧の２／３
となるような設定される。電圧ＶＬ１とＶＬ２は、ＶＳ
ＳとＶＬ３の間を等分割し、電圧ＶＨ２とＶＨ３は、Ｖ
ＤＤ５とＶＨ１との間を等分割する。トランジスタ１６
−３４は、傾斜のインバータチェーン３６を形成し、そ
の出力電圧は０−ＶＤＤ（即ち、０−３Ｖ）からＶＬ３
−ＶＤＤ５（即ち、３．３−５Ｖ）の範囲を徐々にシフ
トする。
基準電圧（図１では、ＶＬ１，ＶＬ２，ＶＬ３，ＶＨ
１，ＶＨ２，ＶＨ３で示す）を生成する。抵抗１４１−
１４７の大きさの関係は、ＶＬ３の電圧はＶＤＤ５の電
圧の１／３に、ＶＨ１の電圧はＶＤＤ５の電圧の２／３
となるような設定される。電圧ＶＬ１とＶＬ２は、ＶＳ
ＳとＶＬ３の間を等分割し、電圧ＶＨ２とＶＨ３は、Ｖ
ＤＤ５とＶＨ１との間を等分割する。トランジスタ１６
−３４は、傾斜のインバータチェーン３６を形成し、そ
の出力電圧は０−ＶＤＤ（即ち、０−３Ｖ）からＶＬ３
−ＶＤＤ５（即ち、３．３−５Ｖ）の範囲を徐々にシフ
トする。
【０００８】特にＰチャネルトランジスタ１６，Ｎチャ
ネルトランジスタ１８により形成された第１のインバー
タは、ＶＤＤとＶＳＳの間の電圧にバイアスされ、Ｐチ
ャネルトランジスタ２０，Ｎチャネルトランジスタ２２
により形成された第２のインバータはＶＬ１とＶＨ１と
の間の電圧でバイアスされ、以下同様にバイアスされ
て、Ｐチャネルトランジスタ３２，Ｎチャネルトランジ
スタ３４により形成される最後のインバータは、ＶＬ３
とＶＤＤ５との間の電圧にバイアスされる。インバータ
チェーン３６の出力は、図１においてはノードＰで示さ
れ、その電圧がゲート電圧としてＰチャネルトランジス
タ３８に加えられる。
ネルトランジスタ１８により形成された第１のインバー
タは、ＶＤＤとＶＳＳの間の電圧にバイアスされ、Ｐチ
ャネルトランジスタ２０，Ｎチャネルトランジスタ２２
により形成された第２のインバータはＶＬ１とＶＨ１と
の間の電圧でバイアスされ、以下同様にバイアスされ
て、Ｐチャネルトランジスタ３２，Ｎチャネルトランジ
スタ３４により形成される最後のインバータは、ＶＬ３
とＶＤＤ５との間の電圧にバイアスされる。インバータ
チェーン３６の出力は、図１においてはノードＰで示さ
れ、その電圧がゲート電圧としてＰチャネルトランジス
タ３８に加えられる。
【０００９】電源に対する電位をまずシフトすることに
より、Ｐチャネルトランジスタ３８のゲートに係る電圧
はＶＤＤ５の電位の全部ではなく、ＶＤＤ５とＶＬ３と
の間の電圧差（約２Ｖ）のみである。Ｎチャネルトラン
ジスタ４０は、ソースフォロワクランプとして機能し、
これは５Ｖの全部がＰＡＤ端末にかかった時でも、ノー
ドＢが（ＶＤＤ−Ｖｔｎ）以上（ここでＶｔｎは、Ｎチ
ャネルトランジスタのしきい値電圧）にならないように
している。同様にＰチャネルトランジスタ４２は、ＰＡ
Ｄ端末がゼロ電位に保持された場合でも、ノードＣが
（ＶＬ３＋Ｖｔｐ）以下（ＶｔｐはＰチャネルトランジ
スタのしきい値電圧）にならないようにクランプする。
より、Ｐチャネルトランジスタ３８のゲートに係る電圧
はＶＤＤ５の電位の全部ではなく、ＶＤＤ５とＶＬ３と
の間の電圧差（約２Ｖ）のみである。Ｎチャネルトラン
ジスタ４０は、ソースフォロワクランプとして機能し、
これは５Ｖの全部がＰＡＤ端末にかかった時でも、ノー
ドＢが（ＶＤＤ−Ｖｔｎ）以上（ここでＶｔｎは、Ｎチ
ャネルトランジスタのしきい値電圧）にならないように
している。同様にＰチャネルトランジスタ４２は、ＰＡ
Ｄ端末がゼロ電位に保持された場合でも、ノードＣが
（ＶＬ３＋Ｖｔｐ）以下（ＶｔｐはＰチャネルトランジ
スタのしきい値電圧）にならないようにクランプする。
【００１０】この回路は、通常の状態においては十分よ
く動作するが、「ホットプラガブル」な回路ではない。
「ホットプラガブル」な回路とは、電源（ＶＤＤ５）が
存在しない場合でも、ＰＡＤ端末に接続されたデバイス
から有効な電流を取り出すことなしに、ＰＡＤ端末の電
圧に耐えることができなければならない。図１の従来回
路においては、ＶＤＤ５が存在しない場合には、ＶＤＤ
とＶＬ３は両方とも接地された状態である。
く動作するが、「ホットプラガブル」な回路ではない。
「ホットプラガブル」な回路とは、電源（ＶＤＤ５）が
存在しない場合でも、ＰＡＤ端末に接続されたデバイス
から有効な電流を取り出すことなしに、ＰＡＤ端末の電
圧に耐えることができなければならない。図１の従来回
路においては、ＶＤＤ５が存在しない場合には、ＶＤＤ
とＶＬ３は両方とも接地された状態である。
【００１１】そのためトランジスタ４０，４２のゲート
酸化物には、ＰＡＤ電圧が５Ｖの電圧レベルに達したと
きには、５Ｖの電圧がかかることになる。さらにまたト
ランジスタ３８，４２（これらは通常はＶＤＤ５にバッ
クゲートがバイアスされている）の浮遊ダイオードは、
ＶＤＤ５が存在しない場合には容易にターンオンし、こ
れにより大きな電流を、ＰＡＤに電圧を駆動している素
子から取り出すことになる。
酸化物には、ＰＡＤ電圧が５Ｖの電圧レベルに達したと
きには、５Ｖの電圧がかかることになる。さらにまたト
ランジスタ３８，４２（これらは通常はＶＤＤ５にバッ
クゲートがバイアスされている）の浮遊ダイオードは、
ＶＤＤ５が存在しない場合には容易にターンオンし、こ
れにより大きな電流を、ＰＡＤに電圧を駆動している素
子から取り出すことになる。
【００１２】表記の「ホットプラガブル」の問題に対す
る公知の１つの解決方法は、ゲート端末が高電圧に曝さ
れるような素子のゲート酸化物を厚くし、残りのデバイ
スの全ては標準の厚さのゲート酸化物を用いることであ
る。このような場合、トランジスタ３８，４０，４２は
厚いゲート酸化物を用い、それによりＶＤＤ５が存在し
ない場合、これらの素子をＰＡＤにかかる高電圧から保
護する必要がある。このような２種類の異なるゲート酸
化物の厚さを用いることは、高価な技術であり従来のＣ
ＭＯＳ処理技術に対し余分のコストと処理時間がかかる
ことになる。
る公知の１つの解決方法は、ゲート端末が高電圧に曝さ
れるような素子のゲート酸化物を厚くし、残りのデバイ
スの全ては標準の厚さのゲート酸化物を用いることであ
る。このような場合、トランジスタ３８，４０，４２は
厚いゲート酸化物を用い、それによりＶＤＤ５が存在し
ない場合、これらの素子をＰＡＤにかかる高電圧から保
護する必要がある。このような２種類の異なるゲート酸
化物の厚さを用いることは、高価な技術であり従来のＣ
ＭＯＳ処理技術に対し余分のコストと処理時間がかかる
ことになる。
【００１３】
【発明が解決しようとする課題】本発明の目的は、低電
圧（３．３Ｖ）のＣＭＯＳ技術で形成しても高電圧（５
Ｖ）にも耐えることができ、パワーが加えられていない
状態（即ち、ＶＤＤが存在しない状態）において、電流
を取り出すことのないＣＭＯＳ出力バッファ保護回路を
提供することである。
圧（３．３Ｖ）のＣＭＯＳ技術で形成しても高電圧（５
Ｖ）にも耐えることができ、パワーが加えられていない
状態（即ち、ＶＤＤが存在しない状態）において、電流
を取り出すことのないＣＭＯＳ出力バッファ保護回路を
提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、図１の
回路の駆動段は、ホットプラガブル状態の間出力トラン
ジスタに電圧がかかることから保護することのできる回
路で置き換えられる。本発明の回路にバイアスをかける
ことは、ＶＤＤが存在する間、ＶＤＤに等しい電圧ＶＤ
Ｄ２を生成する基準電圧生成器により与えられ、ＶＤＤ
が存在しない時に、ＶＤＤ２はＰＡＤ電圧を追跡し、Ｐ
ＡＤ以下の所定電圧をＰＡＤに維持する。ＶＬ３とはＶ
ＤＤ２の間の電圧でバイアスされたインバータを用い
て、ゲートバイアス電圧を生成して駆動段の動作を制御
する。本発明の回路はクランピングトランジスタを有
し、５Ｖの高電圧がどのデバイスにもかからないように
している。
回路の駆動段は、ホットプラガブル状態の間出力トラン
ジスタに電圧がかかることから保護することのできる回
路で置き換えられる。本発明の回路にバイアスをかける
ことは、ＶＤＤが存在する間、ＶＤＤに等しい電圧ＶＤ
Ｄ２を生成する基準電圧生成器により与えられ、ＶＤＤ
が存在しない時に、ＶＤＤ２はＰＡＤ電圧を追跡し、Ｐ
ＡＤ以下の所定電圧をＰＡＤに維持する。ＶＬ３とはＶ
ＤＤ２の間の電圧でバイアスされたインバータを用い
て、ゲートバイアス電圧を生成して駆動段の動作を制御
する。本発明の回路はクランピングトランジスタを有
し、５Ｖの高電圧がどのデバイスにもかからないように
している。
【００１５】本発明のさらに別の態様は、ホットプラガ
ブルな状態で本発明の駆動段内で全てのＰチャネルデバ
イスに対し５Ｖの保護を与えることのできるバックゲー
トバイアス生成回路を提供することである。
ブルな状態で本発明の駆動段内で全てのＰチャネルデバ
イスに対し５Ｖの保護を与えることのできるバックゲー
トバイアス生成回路を提供することである。
【００１６】
【発明の実施の形態】図１のバッファ回路と共に使用さ
れる駆動回路（段）５０を図２に示す。駆動回路５０を
用いて図１の従来のバッファ回路のトランジスタ３８，
４０，４２，４３を置換し、ホットプラガブルな５Ｖ駆
動出力バッファ回路を形成する。図１のノードＰ，Ｎ
は、図２のノードＰ，Ｎと同一のものとして示してお
り、これらを用いて本発明の回路を駆動する。基準電圧
ＶＤＤ２が駆動回路５０の入力に加えられる。
れる駆動回路（段）５０を図２に示す。駆動回路５０を
用いて図１の従来のバッファ回路のトランジスタ３８，
４０，４２，４３を置換し、ホットプラガブルな５Ｖ駆
動出力バッファ回路を形成する。図１のノードＰ，Ｎ
は、図２のノードＰ，Ｎと同一のものとして示してお
り、これらを用いて本発明の回路を駆動する。基準電圧
ＶＤＤ２が駆動回路５０の入力に加えられる。
【００１７】基準電圧ＶＤＤ２は、ＶＤＤが存在する間
はＶＤＤに等しく、ＶＤＤが存在しない（ホットプラガ
ブル状態）時は、ＶＤＤ２はＰＡＤ電圧以下の所定の電
圧（通常ＰＡＤから２個分のダイオードドロップを差し
引いた電圧）に維持される。基準電圧ＶＤＤ２を生成す
る代表的な回路を図５に示す。同図に示すように、ＣＭ
ＯＳ基準電圧生成器１３０は、ＶＤＤが存在する（通常
３．０−３．６Ｖで、一般的には１Ｖ以上の電圧）間、
生成された基準電圧ＶＤＤ２が、電源電圧ＶＤＤにほぼ
等しく、これは信号バス上の電圧（ＰＡＤ）が、例えば
５Ｖ以上に上がった場合でもそして２種類のＣＭＯＳ技
術（低電圧（３．３Ｖ）と高電圧（５Ｖ））で形成され
た素子が同一の回路内に存在した場合でも当てはまる。
はＶＤＤに等しく、ＶＤＤが存在しない（ホットプラガ
ブル状態）時は、ＶＤＤ２はＰＡＤ電圧以下の所定の電
圧（通常ＰＡＤから２個分のダイオードドロップを差し
引いた電圧）に維持される。基準電圧ＶＤＤ２を生成す
る代表的な回路を図５に示す。同図に示すように、ＣＭ
ＯＳ基準電圧生成器１３０は、ＶＤＤが存在する（通常
３．０−３．６Ｖで、一般的には１Ｖ以上の電圧）間、
生成された基準電圧ＶＤＤ２が、電源電圧ＶＤＤにほぼ
等しく、これは信号バス上の電圧（ＰＡＤ）が、例えば
５Ｖ以上に上がった場合でもそして２種類のＣＭＯＳ技
術（低電圧（３．３Ｖ）と高電圧（５Ｖ））で形成され
た素子が同一の回路内に存在した場合でも当てはまる。
【００１８】ＶＤＤが存在しない場合（ＶＤＤ＝０）あ
るいはＶＤＤ電圧が存在しない場合、例えば断線あるい
は不接触等の状態（これらの状況は以下「ホットプラガ
ブル」と称する）の場合、回路はＶＤＤ２をＰＡＤに現
れる電圧以下の少なくとも２個分のダイオードドロップ
のレベル（即ち、ＰＡＤから２個分のダイオードドロッ
プを差し引いた電圧）に維持するよう構成される。その
ためＰＡＤ＝５．５Ｖのような状況においてでもＶＤＤ
２は約２．８Ｖで、その後続の回路素子をＰＡＤの高電
圧から保護している。
るいはＶＤＤ電圧が存在しない場合、例えば断線あるい
は不接触等の状態（これらの状況は以下「ホットプラガ
ブル」と称する）の場合、回路はＶＤＤ２をＰＡＤに現
れる電圧以下の少なくとも２個分のダイオードドロップ
のレベル（即ち、ＰＡＤから２個分のダイオードドロッ
プを差し引いた電圧）に維持するよう構成される。その
ためＰＡＤ＝５．５Ｖのような状況においてでもＶＤＤ
２は約２．８Ｖで、その後続の回路素子をＰＡＤの高電
圧から保護している。
【００１９】以上のことを要約すると、ＶＤＤ＝３．３
Ｖ，ＶＤＤ５＝５Ｖの通常の状態においては、外部電圧
はＰＡＤには加わらず、かつＶＤＤ２＝ＶＤＤである。
このような状況においては、トランジスタ５２，５４，
５６，５８の機能は、従来回路におけるトランジスタ３
８，４２，４０，４３と類似である。このような類似の
機能は、インバータ６０を用いて得られ、このインバー
タ６０は、Ｐチャネルデバイス６２とＮチャネルデバイ
ス６４とがＶＤＤ２とＶＬ３との間に接続されて構成さ
れる（図２を参照）。
Ｖ，ＶＤＤ５＝５Ｖの通常の状態においては、外部電圧
はＰＡＤには加わらず、かつＶＤＤ２＝ＶＤＤである。
このような状況においては、トランジスタ５２，５４，
５６，５８の機能は、従来回路におけるトランジスタ３
８，４２，４０，４３と類似である。このような類似の
機能は、インバータ６０を用いて得られ、このインバー
タ６０は、Ｐチャネルデバイス６２とＮチャネルデバイ
ス６４とがＶＤＤ２とＶＬ３との間に接続されて構成さ
れる（図２を参照）。
【００２０】このインバータ６０への入力は電源電圧Ｖ
ＤＤ２で、その出力はＰＧＡＴＥである。ＶＤＤが存在
するような通常の状態においては、ＰＧＡＴＥはＶＬ３
に等しい。図２に示すように、ＰＧＡＴＥはＰチャネル
デバイス６６とＮチャネルデバイス６７により形成され
る伝送ゲートへの入力として加えられる。即ちＰＧＡＴ
ＥはＰチャネルデバイス６６へのゲート制御電圧として
印加され、デバイス６６をオン状態に維持して、入力ノ
ードＰにおける信号が出力ノードＰ０に送られ、その結
果ノードＰ０はＶＤＤ５からＶＬ３への間入力Ｐに追従
する。
ＤＤ２で、その出力はＰＧＡＴＥである。ＶＤＤが存在
するような通常の状態においては、ＰＧＡＴＥはＶＬ３
に等しい。図２に示すように、ＰＧＡＴＥはＰチャネル
デバイス６６とＮチャネルデバイス６７により形成され
る伝送ゲートへの入力として加えられる。即ちＰＧＡＴ
ＥはＰチャネルデバイス６６へのゲート制御電圧として
印加され、デバイス６６をオン状態に維持して、入力ノ
ードＰにおける信号が出力ノードＰ０に送られ、その結
果ノードＰ０はＶＤＤ５からＶＬ３への間入力Ｐに追従
する。
【００２１】ノードＰ０は、Ｐチャネルデバイス５２の
ゲートに接続され、このデバイス５２は、図１の従来回
路のデバイス３８と同様に機能する。Ｐチャネルトラン
ジスタ６８，７０はオフ状態（ＶＤＤ５が存在し、トラ
ンジスタ６８，７０のゲートがＶＤＤ５に維持され、こ
れらのトランジスタが導通状態にない）の間で、この全
Ｐ電圧がデバイス５２のゲートに現れる。
ゲートに接続され、このデバイス５２は、図１の従来回
路のデバイス３８と同様に機能する。Ｐチャネルトラン
ジスタ６８，７０はオフ状態（ＶＤＤ５が存在し、トラ
ンジスタ６８，７０のゲートがＶＤＤ５に維持され、こ
れらのトランジスタが導通状態にない）の間で、この全
Ｐ電圧がデバイス５２のゲートに現れる。
【００２２】図２を参照すると、一対のＮチャネルデバ
イス７２，７４は、電圧レベルＶＬ３（図１の構成にお
いてはＶＬ３＝１／３ＶＤＤ５）とＰチャネルデバイス
５４のゲートとの間に直列に接続される。Ｎチャネルデ
バイス７２のゲートはＶＤＤに維持され、Ｎチャネルデ
バイス７４のゲートはＶＤＤ２に維持される。通常の動
作状態においては、ＶＤＤ２＝ＶＤＤで、両方のデバイ
スはオン状態にある。そのため全電圧レベルＶＬ３がＰ
チャネルデバイス５４のゲートに現れ、これは図２のノ
ードＰ１である。
イス７２，７４は、電圧レベルＶＬ３（図１の構成にお
いてはＶＬ３＝１／３ＶＤＤ５）とＰチャネルデバイス
５４のゲートとの間に直列に接続される。Ｎチャネルデ
バイス７２のゲートはＶＤＤに維持され、Ｎチャネルデ
バイス７４のゲートはＶＤＤ２に維持される。通常の動
作状態においては、ＶＤＤ２＝ＶＤＤで、両方のデバイ
スはオン状態にある。そのため全電圧レベルＶＬ３がＰ
チャネルデバイス５４のゲートに現れ、これは図２のノ
ードＰ１である。
【００２３】基準電圧ＴＵＢ１（図４のバックゲートバ
イアス生成回路について以下に説明するが）は、ＶＤＤ
５に等しく、Ｐチャネルデバイス７６のゲート電圧に印
加され、このデバイス７６のソースはノードＰ１に接続
される。デバイス７６はＶＤＤ５がある間はオフ状態に
あり、ノードＰ１に現れる電圧は全ＶＬ３の電圧レベル
である。デバイス５４は、通常の状態（即ち、ＶＤＤと
ＶＤＤ５が存在する間）ノードＣに現れる電圧が（ＶＬ
３＋Ｖｔｐ）以下（図１のデバイス４２と同様）になる
のを阻止する。
イアス生成回路について以下に説明するが）は、ＶＤＤ
５に等しく、Ｐチャネルデバイス７６のゲート電圧に印
加され、このデバイス７６のソースはノードＰ１に接続
される。デバイス７６はＶＤＤ５がある間はオフ状態に
あり、ノードＰ１に現れる電圧は全ＶＬ３の電圧レベル
である。デバイス５４は、通常の状態（即ち、ＶＤＤと
ＶＤＤ５が存在する間）ノードＣに現れる電圧が（ＶＬ
３＋Ｖｔｐ）以下（図１のデバイス４２と同様）になる
のを阻止する。
【００２４】従来技術にかかる４個のトランジスタの駆
動段と、本発明の駆動回路５０との差異は、「ホットプ
ラガブル」の状態の間では明らかである。即ちＶＤＤと
ＶＤＤ５が存在しない場合である。この場合にはパワー
が存在しないために、高電圧がＰＡＤにかかり、ＶＤＤ
２がＰＡＤから２個分のダイオードドロップを差し引い
た電圧に上昇する。基準電圧ＴＵＢ１がＶＤＤ２に等し
くなり、その結果トランジスタ７６，７８は、ＰＡＤが
ＶＤＤ２プラス１個のＰチャネルしきい値（即ち、ＶＤ
Ｄ２＋Ｖｔｐ）電圧の間、オン状態に変わる。
動段と、本発明の駆動回路５０との差異は、「ホットプ
ラガブル」の状態の間では明らかである。即ちＶＤＤと
ＶＤＤ５が存在しない場合である。この場合にはパワー
が存在しないために、高電圧がＰＡＤにかかり、ＶＤＤ
２がＰＡＤから２個分のダイオードドロップを差し引い
た電圧に上昇する。基準電圧ＴＵＢ１がＶＤＤ２に等し
くなり、その結果トランジスタ７６，７８は、ＰＡＤが
ＶＤＤ２プラス１個のＰチャネルしきい値（即ち、ＶＤ
Ｄ２＋Ｖｔｐ）電圧の間、オン状態に変わる。
【００２５】トランジスタ７６，７８がオン状態に変わ
ったことにより、ノードＰ１はＰＡＤ電圧に上昇し、ト
ランジスタ５４をターンオフさせる。ＶＤＤが存在しな
いと、Ｎチャネルデバイス７２はターンオフする。Ｎチ
ャネルデバイス７４のゲートに現れるより低い電圧ＶＤ
Ｄ２により、デバイス７４はクランプとして機能し、デ
バイス７２のゲート酸化物を保護する。
ったことにより、ノードＰ１はＰＡＤ電圧に上昇し、ト
ランジスタ５４をターンオフさせる。ＶＤＤが存在しな
いと、Ｎチャネルデバイス７２はターンオフする。Ｎチ
ャネルデバイス７４のゲートに現れるより低い電圧ＶＤ
Ｄ２により、デバイス７４はクランプとして機能し、デ
バイス７２のゲート酸化物を保護する。
【００２６】インバータ６０内において、出力電圧ＰＧ
ＡＴＥはＶＤＤ２に上昇し、その結果Ｐチャネルデバイ
ス６６をターンオフさせる。ＶＤＤ５が存在しないた
め、Ｎチャネルデバイス６７はオフ状態になり、それに
よりＰ０の電圧が伝送ゲートを介してノードＰに伝播す
るのを阻止する。ＶＤＤ５が存在しないと、Ｐチャネル
デバイス６８，７０をオン状態にさせる。
ＡＴＥはＶＤＤ２に上昇し、その結果Ｐチャネルデバイ
ス６６をターンオフさせる。ＶＤＤ５が存在しないた
め、Ｎチャネルデバイス６７はオフ状態になり、それに
よりＰ０の電圧が伝送ゲートを介してノードＰに伝播す
るのを阻止する。ＶＤＤ５が存在しないと、Ｐチャネル
デバイス６８，７０をオン状態にさせる。
【００２７】本発明によればＰチャネルデバイス６８，
７０は、ノードＰ０，ＣをＶＤＤ２の電圧レベルにクラ
ンプするよう機能する。このクランプにより、リーク電
流がいずれかのノードを低い電圧の方にドリフトさせな
いようにし、これによりトランジスタ５２，５４のゲー
トに電圧を掛ける。そのため従来の回路とは異なり、出
力トランジスタには、ＶＤＤ５が存在しない間でも、電
圧がかからない。さらにまたこの回路内のどのデバイス
もＶＤＤ５が存在せず、ＰＡＤ電圧が５Ｖレベルに上が
った場合でもＶＤＤ以上のソース−ドレイン電圧あるい
はゲート電圧を有することはない。
７０は、ノードＰ０，ＣをＶＤＤ２の電圧レベルにクラ
ンプするよう機能する。このクランプにより、リーク電
流がいずれかのノードを低い電圧の方にドリフトさせな
いようにし、これによりトランジスタ５２，５４のゲー
トに電圧を掛ける。そのため従来の回路とは異なり、出
力トランジスタには、ＶＤＤ５が存在しない間でも、電
圧がかからない。さらにまたこの回路内のどのデバイス
もＶＤＤ５が存在せず、ＰＡＤ電圧が５Ｖレベルに上が
った場合でもＶＤＤ以上のソース−ドレイン電圧あるい
はゲート電圧を有することはない。
【００２８】図２に示すように、このＰチャネルデバイ
スには、ＴＵＢＦＬＴの電圧が各デバイスのＮタブ（バ
ックゲート）に加えられる。これらのデバイスのタブ領
域にバイアスを掛けることにより、Ｐチャネルデバイス
は固有の浮遊ダイオードをターンオンさせることなく、
電源電圧以上の電圧で用いることができる。
スには、ＴＵＢＦＬＴの電圧が各デバイスのＮタブ（バ
ックゲート）に加えられる。これらのデバイスのタブ領
域にバイアスを掛けることにより、Ｐチャネルデバイス
は固有の浮遊ダイオードをターンオンさせることなく、
電源電圧以上の電圧で用いることができる。
【００２９】図３はＴＵＢＦＬＴ電圧を生成する従来の
構成を示す。生成回路９０は、一対のＰチャネルデバイ
ス９２，９４を有し、これらはＶＤＤ電位とＰＡＤ電位
との間に配置される。トランジスタ９２のゲートはＰＡ
Ｄ電圧に、トランジスタ９４のゲートはＶＤＤに接続さ
れる。通常の動作状態においては、ＰＡＤ電圧は０とＶ
ＤＤの間にある。この場合、トランジスタ９２はターン
オンして、トランジスタ９４はターンオフする。
構成を示す。生成回路９０は、一対のＰチャネルデバイ
ス９２，９４を有し、これらはＶＤＤ電位とＰＡＤ電位
との間に配置される。トランジスタ９２のゲートはＰＡ
Ｄ電圧に、トランジスタ９４のゲートはＶＤＤに接続さ
れる。通常の動作状態においては、ＰＡＤ電圧は０とＶ
ＤＤの間にある。この場合、トランジスタ９２はターン
オンして、トランジスタ９４はターンオフする。
【００３０】その結果、出力電圧ＴＵＢＦＬＴはＶＤＤ
に等しくなる。ＰＡＤ電圧がＶＤＤよりも１個分のＰチ
ャネルしきい値電圧だけ上昇すると、トランジスタ９４
はターンオンして、トランジスタ９２はターンオフす
る。するとＴＵＢＦＬＴはＰＡＤ電圧に等しくなる。そ
のためこのＴＵＢＦＬＴ電圧を図２のようなバッファ回
路内の全てのＰチャネルデバイスのＮタブ（バックゲー
ト）に加えることにより、このＰチャネルデバイスはバ
ックゲート内の浮遊ダイオードをターンオンすることな
く、電源電圧以上の電圧で用いることができる。
に等しくなる。ＰＡＤ電圧がＶＤＤよりも１個分のＰチ
ャネルしきい値電圧だけ上昇すると、トランジスタ９４
はターンオンして、トランジスタ９２はターンオフす
る。するとＴＵＢＦＬＴはＰＡＤ電圧に等しくなる。そ
のためこのＴＵＢＦＬＴ電圧を図２のようなバッファ回
路内の全てのＰチャネルデバイスのＮタブ（バックゲー
ト）に加えることにより、このＰチャネルデバイスはバ
ックゲート内の浮遊ダイオードをターンオンすることな
く、電源電圧以上の電圧で用いることができる。
【００３１】５Ｖの電圧がそのソースまたはドレインに
加えられるようなトランジスタのＮタブにバイアスを掛
けるのに十分に大きなバックゲート電圧を生成するため
には、回路９０は低電圧ＣＭＯＳ技術内で用いることは
できない。その理由は図３に示されたようなＶＤＤ電圧
が５Ｖレベルに上昇すると、ＰＡＤが０Ｖの時はいつで
も、５Ｖ全部がデバイス９２のゲート酸化物にかかるこ
とになるからである。
加えられるようなトランジスタのＮタブにバイアスを掛
けるのに十分に大きなバックゲート電圧を生成するため
には、回路９０は低電圧ＣＭＯＳ技術内で用いることは
できない。その理由は図３に示されたようなＶＤＤ電圧
が５Ｖレベルに上昇すると、ＰＡＤが０Ｖの時はいつで
も、５Ｖ全部がデバイス９２のゲート酸化物にかかるこ
とになるからである。
【００３２】図４は本発明のＮタブバックゲートバイア
ス生成器１００を示し、この生成器１００はＰＡＤ電圧
がＶＤＤ５に等しい出力電圧ＴＵＢＦＬＴを生成し、Ｐ
ＡＤがＶＤＤ５以上のときにはＰＡＤ電圧に等しい出力
電圧ＴＵＢＦＬＴを生成できる。図１の生成回路１００
を用いて図２の駆動回路５０について基準電圧ＴＵＢ１
を生成できる。
ス生成器１００を示し、この生成器１００はＰＡＤ電圧
がＶＤＤ５に等しい出力電圧ＴＵＢＦＬＴを生成し、Ｐ
ＡＤがＶＤＤ５以上のときにはＰＡＤ電圧に等しい出力
電圧ＴＵＢＦＬＴを生成できる。図１の生成回路１００
を用いて図２の駆動回路５０について基準電圧ＴＵＢ１
を生成できる。
【００３３】本発明によれば、ＴＵＢＦＬＴ電圧は、ど
のトランジスタにも３．６Ｖ以上の電圧を掛けることな
く生成できる。通常の動作においては、ＶＤＤ５＝５
Ｖ、ＶＤＤ２＝ＶＤＤ＝３．３Ｖである。図５を参照す
ると理解できるように、ＶＤＤが存在する間、ＶＤＤ２
がＶＤＤに等しい。ＶＤＤが存在しない間（「ホットプ
ラガブル」状態の時）には、ＶＤＤ２はＰＡＤ電圧を追
従し、ＰＡＤ電圧以下の所定の電圧レベル（通常ＰＡＤ
電圧マイナス２個分のダイオードドロップ電圧）に維持
される。
のトランジスタにも３．６Ｖ以上の電圧を掛けることな
く生成できる。通常の動作においては、ＶＤＤ５＝５
Ｖ、ＶＤＤ２＝ＶＤＤ＝３．３Ｖである。図５を参照す
ると理解できるように、ＶＤＤが存在する間、ＶＤＤ２
がＶＤＤに等しい。ＶＤＤが存在しない間（「ホットプ
ラガブル」状態の時）には、ＶＤＤ２はＰＡＤ電圧を追
従し、ＰＡＤ電圧以下の所定の電圧レベル（通常ＰＡＤ
電圧マイナス２個分のダイオードドロップ電圧）に維持
される。
【００３４】図４を参照すると、第１のＰチャネルデバ
イス１０２は生成された基準電位ＶＤＤ２とＴＵＢ１と
の間に接続され、デバイス１０１のゲートはＶＤＤ５に
より制御される。第２のＰチャネルデバイス１０４はＶ
ＤＤ５とＴＵＢ１との間に接続され、そのゲートは生成
された基準電圧ＶＤＤ２により制御される。そのためＶ
ＤＤ５が５Ｖに等しい間（即ち通常の動作状態）におい
ては、電位ＴＵＢ１もまた５Ｖに等しい。
イス１０２は生成された基準電位ＶＤＤ２とＴＵＢ１と
の間に接続され、デバイス１０１のゲートはＶＤＤ５に
より制御される。第２のＰチャネルデバイス１０４はＶ
ＤＤ５とＴＵＢ１との間に接続され、そのゲートは生成
された基準電圧ＶＤＤ２により制御される。そのためＶ
ＤＤ５が５Ｖに等しい間（即ち通常の動作状態）におい
ては、電位ＴＵＢ１もまた５Ｖに等しい。
【００３５】図４を参照すると、ＴＵＢ１は、ゲート制
御電圧としてＰチャネルデバイス１０６，１０８に加え
られる。ＴＵＢ１＝ＶＤＤ５の間、デバイス１０６，１
０８はオフ状態にある。トランジスタ１１０はターンオ
ンするが、その理由はそのゲート電圧は（ＶＤＤ２−Ｖ
ｔｎ）（ここでＶｔｎはＮチャネルデバイス１１２のし
きい値電圧）だからである。
御電圧としてＰチャネルデバイス１０６，１０８に加え
られる。ＴＵＢ１＝ＶＤＤ５の間、デバイス１０６，１
０８はオフ状態にある。トランジスタ１１０はターンオ
ンするが、その理由はそのゲート電圧は（ＶＤＤ２−Ｖ
ｔｎ）（ここでＶｔｎはＮチャネルデバイス１１２のし
きい値電圧）だからである。
【００３６】デバイス１１０がオン状態にあると、出力
バックゲートバイアス電圧ＴＵＢＦＬＴは、ＴＵＢ１
（そしてＶＤＤ５）に等しくなる。トランジスタ１１
４，１１６はクランプ手段として機能し、その結果ＰＡ
Ｄが接地電位にあると、ノードＤ，ＥはＶＤＤ２＋Ｖｔ
ｐ以下にはならない。このクランプ動作によりトランジ
スタ１０６，１０８のゲート酸化物が保護される。ＰＡ
Ｄが接地電位にあると、トランジスタ１１４，１１６は
オフ状態にある。
バックゲートバイアス電圧ＴＵＢＦＬＴは、ＴＵＢ１
（そしてＶＤＤ５）に等しくなる。トランジスタ１１
４，１１６はクランプ手段として機能し、その結果ＰＡ
Ｄが接地電位にあると、ノードＤ，ＥはＶＤＤ２＋Ｖｔ
ｐ以下にはならない。このクランプ動作によりトランジ
スタ１０６，１０８のゲート酸化物が保護される。ＰＡ
Ｄが接地電位にあると、トランジスタ１１４，１１６は
オフ状態にある。
【００３７】この場合、トランジスタ１１８，１２０は
ノードＤをＶＤＤ２にし、そして同様にトランジスタ１
２２，１２４はノードＥをＶＤＤ２にする。それ以外の
場合は、リーク電流はこれらのノードを低い方にドリフ
トさせ、トランジスタ１１４，１１６のドレインソース
間およびトランジスタ１０６，１０８の酸化物に過剰の
電圧をかける。
ノードＤをＶＤＤ２にし、そして同様にトランジスタ１
２２，１２４はノードＥをＶＤＤ２にする。それ以外の
場合は、リーク電流はこれらのノードを低い方にドリフ
トさせ、トランジスタ１１４，１１６のドレインソース
間およびトランジスタ１０６，１０８の酸化物に過剰の
電圧をかける。
【００３８】電源電圧ＶＤＤ５が存在しない場合（即ち
「ホットプラガブル」の状態）においては、所定の電圧
レベル（通常ＰＡＤから２個分のダイオードドロップ２
Ｖｄを減算した電圧）に等しくなる。この場合、Ｐチャ
ネルデバイス１０２はターンオンし、デバイス１０４は
ターンオフし、基準電位ＴＵＢ１はＶＤＤ２に設定され
る。ＰＡＤ電圧がこの状態の下で上昇すると、Ｐチャネ
ルデバイス１０８，１１６はターンオンし、これにより
全ＰＡＤ電圧がデバイス１１０のゲートに現れ、このデ
バイス１１０をオフ状態にする。トランジスタ１０６，
１１４がオン状態にあり、そしてＰＡＤとＴＵＢＦＬＴ
出力の間に直接パスが形成される。そのため「ホットプ
ラガブル」状態においては、ＴＵＢＦＬＴ＝ＰＡＤであ
る。
「ホットプラガブル」の状態）においては、所定の電圧
レベル（通常ＰＡＤから２個分のダイオードドロップ２
Ｖｄを減算した電圧）に等しくなる。この場合、Ｐチャ
ネルデバイス１０２はターンオンし、デバイス１０４は
ターンオフし、基準電位ＴＵＢ１はＶＤＤ２に設定され
る。ＰＡＤ電圧がこの状態の下で上昇すると、Ｐチャネ
ルデバイス１０８，１１６はターンオンし、これにより
全ＰＡＤ電圧がデバイス１１０のゲートに現れ、このデ
バイス１１０をオフ状態にする。トランジスタ１０６，
１１４がオン状態にあり、そしてＰＡＤとＴＵＢＦＬＴ
出力の間に直接パスが形成される。そのため「ホットプ
ラガブル」状態においては、ＴＵＢＦＬＴ＝ＰＡＤであ
る。
【図１】従来技術に係る５Ｖの駆動出力バッファ回路を
表す図
表す図
【図２】レジスタツリーと図１の出力バッファ回路のイ
ンバータチェーンと共に用いられる本発明の５Ｖ駆動出
力バッファ回路の駆動段を表すブロック図
ンバータチェーンと共に用いられる本発明の５Ｖ駆動出
力バッファ回路の駆動段を表すブロック図
【図３】従来のバックゲートバイアス生成器のブロック
図
図
【図４】図２の駆動段と共に用いられる本発明により形
成されたホットプラガブルな５Ｖに耐えるバックゲート
バイアス生成器のブロック図
成されたホットプラガブルな５Ｖに耐えるバックゲート
バイアス生成器のブロック図
【図５】本発明の５Ｖの駆動出力バッファ回路と共に用
いられるＣＭＯＳ基準電圧生成器のブロック図
いられるＣＭＯＳ基準電圧生成器のブロック図
１０ 出力バッファ １２ 抵抗駆動ツリー １４ Ｎタブ抵抗 １６，２０，２４，２８，３２，３８，４２ Ｐチャネ
ルデバイス １８，２２，２６，３０，３４，４０，４３ Ｎチャネ
ルデバイス ３６ インバータチェーン ５０ 駆動回路 ５２，５４，６２，６６，６８，７０，７６，７８ Ｐ
チャネルデバイス ５６，５８，６４，６７，７２，７４ Ｎチャネルデバ
イス ６０ インバータ ９０ バックゲートバイアス生成器 ９２，９４ Ｐチャネルデバイス １００ Ｎタブバックゲートバイアス生成器 １０２，１０４，１０６，１０８，１１４，１１６ Ｐ
チャネルデバイス １２０ Ｐチャネルデバイス １１２，１１８，１２２ Ｎチャネルデバイス １３０ ＣＭＯＳ基準電圧生成器
ルデバイス １８，２２，２６，３０，３４，４０，４３ Ｎチャネ
ルデバイス ３６ インバータチェーン ５０ 駆動回路 ５２，５４，６２，６６，６８，７０，７６，７８ Ｐ
チャネルデバイス ５６，５８，６４，６７，７２，７４ Ｎチャネルデバ
イス ６０ インバータ ９０ バックゲートバイアス生成器 ９２，９４ Ｐチャネルデバイス １００ Ｎタブバックゲートバイアス生成器 １０２，１０４，１０６，１０８，１１４，１１６ Ｐ
チャネルデバイス １２０ Ｐチャネルデバイス １１２，１１８，１２２ Ｎチャネルデバイス １３０ ＣＭＯＳ基準電圧生成器
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 バーナード リー モーリス アメリカ合衆国，18049 ペンシルバニア, エンモース，グレンウッド ドライブ 4324 (72)発明者 ビジット サコーバイ パテル アメリカ合衆国，18031 ペンシルバニア, ブレイニスビル，クロス クリーク サー クル 8009 (72)発明者 ウェイン イー ワーナー アメリカ合衆国，18036 ペンシルバニア, クーパースバーグ，フリント ヒル ロー ド 3574
Claims (6)
- 【請求項１】 ＣＭＯＳ高電圧駆動出力バッファ回路を
有する集積回路において、 接地電位（ＶＳＳ）と高基準電位（ＶＤＤ５）との間に
配置され、複数の中間基準電位ＶＬ１，ＶＬ２，ＶＬ
３，ＶＨ１，ＶＨ２，ＶＨ３を生成する抵抗ディバイダ
ツリー（１２）と、 ここで、前記中間基準電位ＶＬ３は、高基準電位ＶＤＤ
５の１／３の電位であり、 入力信号を受領し、一連のインバータ段からなる傾斜イ
ンバータチェーンネットワーク（３６）と、 各インバータ段は、前記抵抗ディバイダツリーより生成
された一対の基準電位（ＶＬ１とＶＨ１，ＶＬ２とＶＨ
２，ＶＬ３とＶＨ３）によりバイアスされ、入力信号の
一対の出力Ｐ，Ｎを生成し、 駆動回路（５０）と、 からなり、 前記駆動回路は、 第１のクランプ用Ｐチャネルデバイス（５２）と伝送ゲ
ート（６６，６７）と、 前記伝送ゲートの入力は、前記テーパーインバータチェ
ーンからの出力信号Ｐに接続され、前記伝送ゲートの出
力は、前記第１Ｐチャネルデバイス（５２）のゲートに
接続され、 第２のクランプ用Ｐチャネルデバイス（５４）と一対の
Ｎチャネルデバイス（７２，７４）と、 前記一対のＮチャネルデバイス（７２，７４）は、前記
第２Ｐチャネルデバイス（５４）のゲートと、ＶＬ３の
中間基準電位との間に直列に接続され、 前記第２Ｐチャネルデバイス（５４）のソースは、前記
第１Ｐチャネルデバイス（５２）のドレインに接続され
ノードＣを規定し、 前記第２Ｐチャネルデバイス（５４）のドレインは、Ｐ
ＡＤ電位に接続され、 前記一対のＮチャネルデバイス（７２，７４）の第１Ｎ
チャネルデバイス（７２）のゲートは基準電位ＶＤＤに
より制御され、ここでＶＤＤ＜ＶＤＤ５で、 前記第２Ｎチャネルデバイス（７４）のゲートは、電位
ＶＤＤ２により制御され、ここでＶＤＤ２はＰＡＤが存
在しない場合にはＰＡＤから所定の電位低下として規定
され、ＶＤＤが存在する場合にはＶＤＤ２＝ＶＤＤであ
り、 前記第２のクランプ用Ｐチャネルデバイス（５４）のゲ
ートと、ＰＡＤ電位との間に直列に接続される第３のＰ
チャネルデバイス（７６）と第４のＰチャネルデバイス
（７８）と、 前記第３Ｐチャネルデバイス（７６）のゲートは、基準
電位ＴＵＢ１に接続され、ここでＶＤＤ５が存在する場
合にはＴＵＢ１＝ＶＤＤ５であり、ＶＤＤ５が存在しな
い場合にはＴＵＢ１＝ＶＤＤ２であり、 前記第４Ｐチャネルデバイス（７８）のゲートは電位Ｖ
ＤＤ２に接続され、前記第３と第４のＰチャネルデバイ
ス（７６，７８）は、ＶＤＤが存在しない場合には第２
Ｐチャネルデバイスをターンオフし、 第５Ｐチャネルデバイスと第６Ｐチャネルデバイスと、
を有し、 前記第５と第６のＰチャネルデバイス（６８，７０）の
ゲートは、ＶＤＤ５により制御され、前記第５と第６の
Ｐチャネルデバイスのソースは電圧ＶＤＤ２に接続さ
れ、 前記第５Ｐチャネルデバイス（６８）のドレインは、前
記第１Ｐチャネルデバイス（５２）のゲートに接続さ
れ、 前記第６Ｐチャネルデバイス（７０）のドレインは、ノ
ードＣに接続され、 前記第５と第６のＰチャネルデバイスは、ＶＤＤ５が存
在しない場合にはターンオン状態になり、ＶＤＤ５が存
在する場合には第１のＰチャネルデバイスのゲートとノ
ードＣを生成電圧ＶＤＤ２にクランプすることを特徴と
するＣＭＯＳ高電圧駆動出力バッファ回路を有する集積
回路。 - 【請求項２】 前記伝送ゲートは、Ｐチャネルデバイス
（６６）とＮチャネルデバイス（６７）とを含み、 前記Ｐチャネルデバイス（６６）のゲートはＶＤＤ電位
の反転値（ＰＧＡＴＥ）に接続され、 前記Ｎチャネルデバイス（６７）のゲートは、高電位Ｖ
ＤＤ５により制御され、前記Ｐチャネルデバイス（６
６）のソースとＮチャネルデバイス（６７）のソース
は、互いに接続されて入力（Ｐ）を受領し、そのドレイ
ンも互いに接続されて駆動回路の第１Ｐチャネルデバイ
ス（５２）のゲートに加えられる伝送ゲート出力（Ｐ
０）を形成することを特徴とする請求項１記載の集積回
路。 - 【請求項３】 前記伝送ゲートのＰチャネルデバイス
（６６）のゲートに加えられる反転電圧値（ＰＧＡＴ
Ｅ）は、ＣＭＯＳインバータ（６０）により形成され、 前記ＣＭＯＳインバータ（６０）は、 そのソースが電位ＶＤＤ２に接続され、そのゲートがＶ
ＤＤにより制御されるＰチャネルデバイス（６２）と、 ゲートが前記Ｐチャネルデバイス（６２）のゲートに接
続され、そのソースがＶＬ３中間電圧に接続されるＮチ
ャネルデバイス（６４）と、 を有し、 前記Ｎチャネルデバイス（６４）のドレインは、前記Ｐ
チャネルデバイス（６２）のドレインに接続され、前記
伝送ゲートのＰチャネルデバイス（６６）のゲートへの
入力となる出力電圧（ＰＧＡＴＥ）を生成することを特
徴とする請求項２記載の集積回路。 - 【請求項４】 前記基準電位ＴＵＢ１を生成する回路
は、 ソースが電位ＶＤＤ２に接続され、ゲートが高基準電位
ＶＤＤ５に接続される第１Ｐチャネルデバイス（１０
２）と、 ソースが高基準電位ＶＤＤ５に接続され、ゲートが生成
電圧ＶＤＤ２に接続される第２Ｐチャネルデバイス（１
０４）とを有し、 前記第１と第２のＰチャネルデバイス（１０２，１０
４）のドレインは互いに接続されて、ＴＵＢ１基準電位
を規定し、 前記ＴＵＢ１はＶＤＤ５が存在する場合には、ＴＵＢ１
＝基準電位ＶＤＤ５であり、ＶＤＤ５が存在しない場合
には、ＴＵＢ１＝基準電位ＶＤＤ２であることを特徴と
する請求項１記載の集積回路。 - 【請求項５】 前記高電圧駆動出力バッファ回路は、電
位ＴＵＢＦＬＴを各ＰチャネルデバイスのＮタブ領域に
加えるバックゲートバイアス生成器（１００）をさらに
有し、 前記バックゲートバイアス生成器（１００）は、 ゲートとソースが生成基準電位ＶＤＤ２に接続される第
１Ｎチャネルデバイス（１１２）と、 ソースがＴＵＢ１電位に接続され、ゲートが前記第１Ｎ
チャネルデバイス（１１２）のドレインに接続され、ド
レインがＴＵＢＦＬＴ出力として規定される第１Ｐチャ
ネルデバイス（１１０）と、 ソースが前記第１Ｐチャネルデバイス（１１０）のゲー
トに接続され、ゲートがＴＵＢ１電位により制御され、
ＶＤＤ５が存在する間オフ状態を維持する第２Ｐチャネ
ルデバイス（１０８）と、 ソースが前記第１Ｐチャネルデバイス（１１０）のドレ
インに接続され、ゲートがＴＵＢ１電位により制御され
る第３Ｐチャネルデバイス（１０６）と、 前記第１Ｐチャネルデバイス（１１０）はオン状態とな
り、ＴＵＢ１電位が出力ＴＵＢＦＬＴに現れるように
し、 ソースが前記第３Ｐチャネルデバイス（１０６）のドレ
インに接続され、ドレインがＰＡＤ基準電位に接続さ
れ、ゲートが基準電位ＶＤＤ２により制御され、ＰＡＤ
基準電位がゼロの間前記第３Ｐチャネルデバイス（１０
６）のドレインに現れる電圧をクランプする第４Ｐチャ
ネルデバイス（１１４）と、 ソースが前記第２Ｐチャネルデバイス（１０８）のドレ
インに接続され、ドレインが前記ＰＡＤ基準電位に接続
され、ゲートが基準電位ＶＤＤ２に接続され、ＰＡＤ基
準電位がゼロに等しい間、前記第２Ｐチャネルデバイス
（１０８）のドレインに現れる電圧をクランプする第５
Ｐチャネルデバイス（１１６）と、を有することを特徴
とする請求項４記載の集積回路。 - 【請求項６】 前記バックゲートバイアス生成器は、 前記第３Ｐチャネルデバイス（１０６）のドレインと、
基準電位ＶＤＤ２の間に接続され、そのゲートが基準電
位ＶＤＤ２により制御される第２Ｎチャネルデバイス
（１１８）と、 前記第２Ｎチャネルデバイス（１１８）のドレインとソ
ース間に接続され、そのゲートがＰＡＤ電位により制御
される第６Ｐチャネルデバイス（１２０）と、 前記第２Ｎチャネルデバイス（１１８）と前記第６Ｐチ
ャネルデバイス（１２０）の組み合わせにより、基準電
圧ＶＤＤ５が存在する間、前記第３Ｐチャネルデバイス
（１０６）のドレインを基準電圧ＶＤＤ２に維持し、 前記第２Ｐチャネルデバイス（１０８）のドレインと、
基準電位ＶＤＤ２の間に接続され、そのゲートは基準電
位ＶＤＤ２により制御される第３Ｎチャネルデバイス
（１２２）と、 前記第３Ｎチャネルデバイス（１２２）のドレインとソ
ース間に接続され、ゲートが前記ＰＡＤ電位により制御
される第７Ｐチャネルデバイス（１２４）と、を有し、 前記第３Ｎチャネルデバイス（１２２）と前記第７Ｐチ
ャネルデバイス（１２４）の組み合わせが、ＶＤＤ５が
存在する間、前記第２Ｐチャネルデバイス（１０８）の
ドレインを電位ＶＤＤ２に維持することを特徴とする請
求項５記載の集積回路。
Applications Claiming Priority (2)
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| JPH11355118A true JPH11355118A (ja) | 1999-12-24 |
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- 1999-04-28 KR KR1019990015194A patent/KR19990083564A/ko not_active Abandoned
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20040127 |