JPH11355122A - 半導体装置の入力バッファ - Google Patents
半導体装置の入力バッファInfo
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- JPH11355122A JPH11355122A JP10160390A JP16039098A JPH11355122A JP H11355122 A JPH11355122 A JP H11355122A JP 10160390 A JP10160390 A JP 10160390A JP 16039098 A JP16039098 A JP 16039098A JP H11355122 A JPH11355122 A JP H11355122A
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract
(57)【要約】
【課題】 第１および第２の電位間の任意の電位が外部
参照電位として与えられても正常に動作する半導体装置
の入力バッファを提供する。 【解決手段】 入力バッファの電圧シフト回路１は、外
部参照電位ＶＲを予め定められた電位の信号Ｖ１に変換
する。電圧シフト回路２は、電位ＶＲに小振幅論理信号
が重畳された外部信号ＶＩを、信号Ｖ１に小振幅論理信
号の相補信号が重畳された信号Ｖ２に変換する。差動増
幅回路３は、信号Ｖ１とＶ２を比較する。参照電位ＶＲ
として１．２５Ｖ〜２．９Ｖの間の任意の電位が与えら
れても正常に動作する。
参照電位として与えられても正常に動作する半導体装置
の入力バッファを提供する。 【解決手段】 入力バッファの電圧シフト回路１は、外
部参照電位ＶＲを予め定められた電位の信号Ｖ１に変換
する。電圧シフト回路２は、電位ＶＲに小振幅論理信号
が重畳された外部信号ＶＩを、信号Ｖ１に小振幅論理信
号の相補信号が重畳された信号Ｖ２に変換する。差動増
幅回路３は、信号Ｖ１とＶ２を比較する。参照電位ＶＲ
として１．２５Ｖ〜２．９Ｖの間の任意の電位が与えら
れても正常に動作する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の入力
バッファに関し、特に、外部参照電位と、その外部参照
電位に小振幅論理信号が重畳された外部信号が与えら
れ、外部参照電位と外部信号とを比較して、比較結果に
応じた内部信号を内部回路に与える半導体装置の入力バ
ッファに関する。
バッファに関し、特に、外部参照電位と、その外部参照
電位に小振幅論理信号が重畳された外部信号が与えら
れ、外部参照電位と外部信号とを比較して、比較結果に
応じた内部信号を内部回路に与える半導体装置の入力バ
ッファに関する。
【０００２】
【従来の技術】近年のマイクロプロセッサの高速化に伴
いメモリも高速化されているが、デバイス間のデータ転
送に関しては、従来のＴＴＬ（Transistor Transistor
Logic）系のインタフェースでは速度に限界がある。Ｔ
ＴＬ系インタフェースでは、動作周波数が低い場合は問
題ないが、動作周波数が高くなると、出力信号のオーバ
ーシュートやアンダーシュートが目立つようになり、さ
らに、バス伝送系においては反射による信号の割れも深
刻な問題となっている。そのため、信号の振幅を抑えた
高速インタフェースが実用化されてきている。
いメモリも高速化されているが、デバイス間のデータ転
送に関しては、従来のＴＴＬ（Transistor Transistor
Logic）系のインタフェースでは速度に限界がある。Ｔ
ＴＬ系インタフェースでは、動作周波数が低い場合は問
題ないが、動作周波数が高くなると、出力信号のオーバ
ーシュートやアンダーシュートが目立つようになり、さ
らに、バス伝送系においては反射による信号の割れも深
刻な問題となっている。そのため、信号の振幅を抑えた
高速インタフェースが実用化されてきている。
【０００３】図４は、ＴＴＬ系インタフェースであるＬ
ＶＴＴＬ（Low Voltage TransistorTransistor Logic
）インタフェースが採用された半導体集積回路装置
（たとえばＤＲＡＭ）の構成を示す一部省略した回路ブ
ロック図である。
ＶＴＴＬ（Low Voltage TransistorTransistor Logic
）インタフェースが採用された半導体集積回路装置
（たとえばＤＲＡＭ）の構成を示す一部省略した回路ブ
ロック図である。
【０００４】図４を参照して、この半導体集積回路装置
３０は、入力バッファ３１．１〜３１．ｍ、内部回路３
２および出力バッファ３３．１〜３３．ｎを備える。入
力バッファ３１．１〜３１．ｍは、それぞれ外部信号Ｅ
ＸＴ１〜ＥＸＴｍを受け、内部信号を生成して内部回路
３２に与える。内部回路３２は、入力バッファ３１．１
〜３１．ｍから与えられた内部信号に従って所定の動作
（ＤＲＡＭであればデータの書込／読出動作）を行な
う。出力バッファ３３．１〜３３．ｎは、内部回路３２
で生成された信号Ｄ１〜Ｄｎを増幅して外部に出力す
る。
３０は、入力バッファ３１．１〜３１．ｍ、内部回路３
２および出力バッファ３３．１〜３３．ｎを備える。入
力バッファ３１．１〜３１．ｍは、それぞれ外部信号Ｅ
ＸＴ１〜ＥＸＴｍを受け、内部信号を生成して内部回路
３２に与える。内部回路３２は、入力バッファ３１．１
〜３１．ｍから与えられた内部信号に従って所定の動作
（ＤＲＡＭであればデータの書込／読出動作）を行な
う。出力バッファ３３．１〜３３．ｎは、内部回路３２
で生成された信号Ｄ１〜Ｄｎを増幅して外部に出力す
る。
【０００５】図５は、図４で示した入力バッファ３１．
ｍの構成を示す回路図である。図５を参照して、入力バ
ッファ３１．ｍは、ＰチャネルＭＯＳトランジスタ４
４，４５およびＮチャネルＭＯＳトランジスタ４６，４
７を含む。ＰチャネルＭＯＳトランジスタ４４，４５
は、それぞれ電源電位Ｖｄｄ（３．３Ｖ）のラインと出
力ノードＮ４６との間に接続される。ＮチャネルＭＯＳ
トランジスタ４６，４７は、出力ノードＮ４６と接地電
位Ｖｓｓのラインとの間に直列接続される。ＭＯＳトラ
ンジスタ４４，４７のゲートは、入力信号ＶＩ（外部信
号ＥＸＴｍ）を受け、ＭＯＳトランジスタ４５，４６の
ゲートは活性化信号ＥＮを受ける。活性化信号ＥＮは、
消費電力の低減化のため、半導体集積回路装置３０のス
タンバイモード（パワーダウンモード、スリープモー
ド）時に非活性化レベルの「Ｌ」レベルにされる。出力
ノードＮ４６の電位は出力信号ＶＯとなる。
ｍの構成を示す回路図である。図５を参照して、入力バ
ッファ３１．ｍは、ＰチャネルＭＯＳトランジスタ４
４，４５およびＮチャネルＭＯＳトランジスタ４６，４
７を含む。ＰチャネルＭＯＳトランジスタ４４，４５
は、それぞれ電源電位Ｖｄｄ（３．３Ｖ）のラインと出
力ノードＮ４６との間に接続される。ＮチャネルＭＯＳ
トランジスタ４６，４７は、出力ノードＮ４６と接地電
位Ｖｓｓのラインとの間に直列接続される。ＭＯＳトラ
ンジスタ４４，４７のゲートは、入力信号ＶＩ（外部信
号ＥＸＴｍ）を受け、ＭＯＳトランジスタ４５，４６の
ゲートは活性化信号ＥＮを受ける。活性化信号ＥＮは、
消費電力の低減化のため、半導体集積回路装置３０のス
タンバイモード（パワーダウンモード、スリープモー
ド）時に非活性化レベルの「Ｌ」レベルにされる。出力
ノードＮ４６の電位は出力信号ＶＯとなる。
【０００６】活性化信号ＥＮが非活性化レベルの「Ｌ」
レベルである場合は、ＰチャネルＭＯＳトランジスタ４
５が導通し、ＮチャネルＭＯＳトランジスタ４６が非導
通となり、入力信号ＶＩに関係なく出力信号ＶＯは
「Ｈ」レベルに固定される。活性化信号ＥＮが活性化レ
ベルの「Ｈ」レベルに立上がると、ＰチャネルＭＯＳト
ランジスタ４５が非導通となり、ＮチャネルＭＯＳトラ
ンジスタ４６が導通して、入力バッファ３１．ｍが活性
化される。
レベルである場合は、ＰチャネルＭＯＳトランジスタ４
５が導通し、ＮチャネルＭＯＳトランジスタ４６が非導
通となり、入力信号ＶＩに関係なく出力信号ＶＯは
「Ｈ」レベルに固定される。活性化信号ＥＮが活性化レ
ベルの「Ｈ」レベルに立上がると、ＰチャネルＭＯＳト
ランジスタ４５が非導通となり、ＮチャネルＭＯＳトラ
ンジスタ４６が導通して、入力バッファ３１．ｍが活性
化される。
【０００７】入力信号ＶＩが「Ｈ」レベル（２Ｖ）に立
上がると、ＰチャネルＭＯＳトランジスタ４４が非導通
となり、ＮチャネルＭＯＳトランジスタ４７が導通し
て、出力信号ＶＯが「Ｌ」レベルに立下がる。入力信号
ＶＩが「Ｌ」レベル（０．８Ｖ）に立下がると、Ｐチャ
ネルＭＯＳトランジスタ４４が導通し、ＮチャネルＭＯ
Ｓトランジスタ４７が非導通となって、出力信号ＶＯが
「Ｈ」レベルに立上がる。
上がると、ＰチャネルＭＯＳトランジスタ４４が非導通
となり、ＮチャネルＭＯＳトランジスタ４７が導通し
て、出力信号ＶＯが「Ｌ」レベルに立下がる。入力信号
ＶＩが「Ｌ」レベル（０．８Ｖ）に立下がると、Ｐチャ
ネルＭＯＳトランジスタ４４が導通し、ＮチャネルＭＯ
Ｓトランジスタ４７が非導通となって、出力信号ＶＯが
「Ｈ」レベルに立上がる。
【０００８】図６は、高速インタフェースであるＳＳＴ
Ｌ＿３（Stub Series Terminated Logic for 3.3V ）イ
ンタフェースを示す一部省略した回路ブロック図であ
る。
Ｌ＿３（Stub Series Terminated Logic for 3.3V ）イ
ンタフェースを示す一部省略した回路ブロック図であ
る。
【０００９】図６を参照して、ＳＳＴＬ＿３インタフェ
ースでは、送信側半導体集積回路装置５０内の出力バッ
ファ５１の出力ノード５１ａと受信側半導体集積回路装
置５２内の入力バッファ５３の一方入力ノード５３ａと
が信号伝送線５４で接続される。出力バッファ５１の出
力ノード５１ａおよび入力バッファ５３の一方入力ノー
ド５３ａは、それぞれ抵抗素子５５，５６を介して終端
電位Ｖｔｔ（１．５Ｖ）を受ける。入力バッファ５３の
他方入力ノード５３ｂは、参照電位ＶＲ（１．５Ｖ）を
受ける。
ースでは、送信側半導体集積回路装置５０内の出力バッ
ファ５１の出力ノード５１ａと受信側半導体集積回路装
置５２内の入力バッファ５３の一方入力ノード５３ａと
が信号伝送線５４で接続される。出力バッファ５１の出
力ノード５１ａおよび入力バッファ５３の一方入力ノー
ド５３ａは、それぞれ抵抗素子５５，５６を介して終端
電位Ｖｔｔ（１．５Ｖ）を受ける。入力バッファ５３の
他方入力ノード５３ｂは、参照電位ＶＲ（１．５Ｖ）を
受ける。
【００１０】入力バッファ５３は、図７に示すように、
差動増幅回路で構成され、ＰチャネルＭＯＳトランジス
タ６０〜６２およびＮチャネルＭＯＳトランジスタ６
３，６４を含む。ＰチャネルＭＯＳトランジスタ６０
は、電源電位ＶｄｄのラインとノードＮ６０との間に接
続され、そのゲートは活性化信号ＺＥＮを受ける。ＭＯ
Ｓトランジスタ６１，６３およびＭＯＳトランジスタ６
２，６４は、それぞれノードＮ６０と接地電位Ｖｓｓの
ラインとの間に直列接続される。ＰチャネルＭＯＳトラ
ンジスタ６１，６２のゲートは、ともにＰチャネルＭＯ
Ｓトランジスタ６１のドレイン（ノードＮ６１）に接続
される。
差動増幅回路で構成され、ＰチャネルＭＯＳトランジス
タ６０〜６２およびＮチャネルＭＯＳトランジスタ６
３，６４を含む。ＰチャネルＭＯＳトランジスタ６０
は、電源電位ＶｄｄのラインとノードＮ６０との間に接
続され、そのゲートは活性化信号ＺＥＮを受ける。ＭＯ
Ｓトランジスタ６１，６３およびＭＯＳトランジスタ６
２，６４は、それぞれノードＮ６０と接地電位Ｖｓｓの
ラインとの間に直列接続される。ＰチャネルＭＯＳトラ
ンジスタ６１，６２のゲートは、ともにＰチャネルＭＯ
Ｓトランジスタ６１のドレイン（ノードＮ６１）に接続
される。
【００１１】ＰチャネルＭＯＳトランジスタ６１と６２
は、カレントミラー回路を構成する。ＮチャネルＭＯＳ
トランジスタ６３，６４のゲートは、それぞれ参照電位
ＶＲおよび入力信号ＶＩを受ける。ＮチャネルＭＯＳト
ランジスタ６３と６４は、差動トランジスタ対を構成す
る。入力信号ＶＩは、図８に示すように、参照電位ＶＲ
に小振幅論理信号が重畳された信号であり、１．５＋
０．４Ｖと１．５−０．４Ｖとの間で振幅する。Ｐチャ
ネルＭＯＳトランジスタ６２とＮチャネルＭＯＳトラン
ジスタ６４の間のノードＮ６２の電位が出力信号ＶＯと
なる。
は、カレントミラー回路を構成する。ＮチャネルＭＯＳ
トランジスタ６３，６４のゲートは、それぞれ参照電位
ＶＲおよび入力信号ＶＩを受ける。ＮチャネルＭＯＳト
ランジスタ６３と６４は、差動トランジスタ対を構成す
る。入力信号ＶＩは、図８に示すように、参照電位ＶＲ
に小振幅論理信号が重畳された信号であり、１．５＋
０．４Ｖと１．５−０．４Ｖとの間で振幅する。Ｐチャ
ネルＭＯＳトランジスタ６２とＮチャネルＭＯＳトラン
ジスタ６４の間のノードＮ６２の電位が出力信号ＶＯと
なる。
【００１２】活性化信号ＺＥＮが非活性化レベルの
「Ｈ」レベルである場合は、ＰチャネルＭＯＳトランジ
スタ６０が非導通となり、出力信号ＶＯは入力信号ＶＩ
に関係なく「Ｌ」レベルに固定される。活性化信号ＺＥ
Ｎが活性化レベルの「Ｌ」レベルに立下がると、Ｐチャ
ネルＭＯＳトランジスタ６０が導通し、ノードＮ６１，
６２の各々に電流が供給され、入力バッファ５３が活性
化される。
「Ｈ」レベルである場合は、ＰチャネルＭＯＳトランジ
スタ６０が非導通となり、出力信号ＶＯは入力信号ＶＩ
に関係なく「Ｌ」レベルに固定される。活性化信号ＺＥ
Ｎが活性化レベルの「Ｌ」レベルに立下がると、Ｐチャ
ネルＭＯＳトランジスタ６０が導通し、ノードＮ６１，
６２の各々に電流が供給され、入力バッファ５３が活性
化される。
【００１３】入力信号ＶＩが「Ｈ」レベル（１．９Ｖ）
に立上がると、ＮチャネルＭＯＳトランジスタ６４の抵
抗値がＮチャネルＭＯＳトランジスタ６３の抵抗値より
も小さくなって出力信号ＶＯが「Ｌ」レベルに立下が
る。入力信号ＶＩが「Ｌ」レベル（１．１Ｖ）に立下が
ると、ＮチャネルＭＯＳトランジスタ６４の抵抗値がＮ
チャネルＭＯＳトランジスタ６３の抵抗値よりも大きく
なって出力信号ＶＯが「Ｈ」レベルに立上がる。
に立上がると、ＮチャネルＭＯＳトランジスタ６４の抵
抗値がＮチャネルＭＯＳトランジスタ６３の抵抗値より
も小さくなって出力信号ＶＯが「Ｌ」レベルに立下が
る。入力信号ＶＩが「Ｌ」レベル（１．１Ｖ）に立下が
ると、ＮチャネルＭＯＳトランジスタ６４の抵抗値がＮ
チャネルＭＯＳトランジスタ６３の抵抗値よりも大きく
なって出力信号ＶＯが「Ｈ」レベルに立上がる。
【００１４】このＳＳＴＬ＿３インタフェースでは、信
号伝送線５４の電位の振幅が小さくて済むので、高速で
信号を伝送することができる他、消費電力の交流成分を
小さくすることができるという利点がある。また、出力
バッファ５１の消費電力が小さいので、出力バッファ５
１を容易に集積化することもできる。
号伝送線５４の電位の振幅が小さくて済むので、高速で
信号を伝送することができる他、消費電力の交流成分を
小さくすることができるという利点がある。また、出力
バッファ５１の消費電力が小さいので、出力バッファ５
１を容易に集積化することもできる。
【００１５】
【発明が解決しようとする課題】しかし、ＳＳＴＬ＿３
インタフェースでは信号伝送線５４を終端電位Ｖｔｔに
保持する必要があるので、電源電位Ｖｄｄから終端電位
Ｖｔｔを生成するための消費電力が必要となり、システ
ム全体としては消費電力が大きくなってしまうという問
題がある。これは携帯装置のようにバッテリで駆動する
必要があるシステムでは、特に問題となる。
インタフェースでは信号伝送線５４を終端電位Ｖｔｔに
保持する必要があるので、電源電位Ｖｄｄから終端電位
Ｖｔｔを生成するための消費電力が必要となり、システ
ム全体としては消費電力が大きくなってしまうという問
題がある。これは携帯装置のようにバッテリで駆動する
必要があるシステムでは、特に問題となる。
【００１６】そこで、図９に示すように、終端電位Ｖｔ
ｔを電源電位Ｖｄｄ（３．３Ｖ）として、参照電位ＶＲ
を２．９Ｖとし、入力信号ＶＩを２．９＋０．４Ｖと
２．９−０．４Ｖとの間で振幅させる方法が提案され
た。この方法によれば、終端電位Ｖｔｔを生成するため
の消費電力が不要となるので、システム全体としての消
費電力も低減される。しかし、この方法は、終端電位Ｖ
ｔｔと参照電位ＶＲが一致せず、信号ＶＩの「Ｈ」レベ
ルから「Ｌ」レベルへの変化と「Ｌ」レベルから「Ｈ」
レベルへの変化がアンバランスになるため、高速動作に
適さない。
ｔを電源電位Ｖｄｄ（３．３Ｖ）として、参照電位ＶＲ
を２．９Ｖとし、入力信号ＶＩを２．９＋０．４Ｖと
２．９−０．４Ｖとの間で振幅させる方法が提案され
た。この方法によれば、終端電位Ｖｔｔを生成するため
の消費電力が不要となるので、システム全体としての消
費電力も低減される。しかし、この方法は、終端電位Ｖ
ｔｔと参照電位ＶＲが一致せず、信号ＶＩの「Ｈ」レベ
ルから「Ｌ」レベルへの変化と「Ｌ」レベルから「Ｈ」
レベルへの変化がアンバランスになるため、高速動作に
適さない。
【００１７】そこで、システムがバッテリで駆動される
場合は終端電位Ｖｔｔを電源電位Ｖｄｄとして高速動作
よりも消費電力の低減化を優先させ、システムがバッテ
リで駆動されずコンセントからの電力で駆動される場合
は終端電位Ｖｔｔを中間電位０．４５×Ｖｄｄにして消
費電力の低減化よりも高速動作を優先させる方法が提案
された。
場合は終端電位Ｖｔｔを電源電位Ｖｄｄとして高速動作
よりも消費電力の低減化を優先させ、システムがバッテ
リで駆動されずコンセントからの電力で駆動される場合
は終端電位Ｖｔｔを中間電位０．４５×Ｖｄｄにして消
費電力の低減化よりも高速動作を優先させる方法が提案
された。
【００１８】しかし、図７の入力バッファ５３において
終端電位Ｖｔｔを電源電位Ｖｄｄとし参照電位ＶＲを
２．９Ｖとすると、終端電位Ｖｔｔを中間電位０．４５
×Ｖｄｄにし参照電位ＶＲを１．５Ｖにしていた従来に
比べてＮチャネルＭＯＳトランジスタの抵抗値が小さく
なり、図１０に示すように、出力信号ＶＯの論理振幅の
中間レベルが低下してしまい内部回路に誤動作が生じ
る。
終端電位Ｖｔｔを電源電位Ｖｄｄとし参照電位ＶＲを
２．９Ｖとすると、終端電位Ｖｔｔを中間電位０．４５
×Ｖｄｄにし参照電位ＶＲを１．５Ｖにしていた従来に
比べてＮチャネルＭＯＳトランジスタの抵抗値が小さく
なり、図１０に示すように、出力信号ＶＯの論理振幅の
中間レベルが低下してしまい内部回路に誤動作が生じ
る。
【００１９】さらに、半導体装置の３．３Ｖ系から２．
５Ｖ系への低電源電圧化に伴い、入出力電圧の低電圧化
が要求されている。３．３Ｖ系ではＳＳＴＬ＿３インタ
フェースが標準化されているのに対し、２．５Ｖ系では
ＳＳＴＬ＿２インタフェースが標準化されている。半導
体装置に対してはＳＳＴＬ＿２とＳＳＴＬ＿３の両イン
タフェースに対し、同一構成の半導体装置で対応して欲
しいという要求がある。しかし、ＳＳＴＬ＿２インタフ
ェースでは参照電位ＶＲは１．２５Ｖになるので、参照
電位ＶＲを１．５Ｖにしていた場合に比べてＮチャネル
ＭＯＳトランジスタの抵抗値が大きくなり、図１０に示
すように、出力信号ＶＯの論理振幅の中間レベルが上昇
してしまい内部回路に誤動作が生じる。
５Ｖ系への低電源電圧化に伴い、入出力電圧の低電圧化
が要求されている。３．３Ｖ系ではＳＳＴＬ＿３インタ
フェースが標準化されているのに対し、２．５Ｖ系では
ＳＳＴＬ＿２インタフェースが標準化されている。半導
体装置に対してはＳＳＴＬ＿２とＳＳＴＬ＿３の両イン
タフェースに対し、同一構成の半導体装置で対応して欲
しいという要求がある。しかし、ＳＳＴＬ＿２インタフ
ェースでは参照電位ＶＲは１．２５Ｖになるので、参照
電位ＶＲを１．５Ｖにしていた場合に比べてＮチャネル
ＭＯＳトランジスタの抵抗値が大きくなり、図１０に示
すように、出力信号ＶＯの論理振幅の中間レベルが上昇
してしまい内部回路に誤動作が生じる。
【００２０】それゆえに、この発明の主たる目的は、第
１および第２の電位間の任意の電位が外部参照電位とし
て与えられても正常に動作する半導体装置の入力バッフ
ァを提供することである。
１および第２の電位間の任意の電位が外部参照電位とし
て与えられても正常に動作する半導体装置の入力バッフ
ァを提供することである。
【００２１】
【課題を解決するための手段】請求項１に係る発明は、
第１および第２の電位間の任意の電位が外部参照電位と
して与えられるとともに、外部参照電位に小振幅論理信
号が重畳された外部信号が与えられ、外部参照電位と外
部信号とを比較し、比較結果に応じた内部信号を内部回
路に与える半導体装置の入力バッファであって、電位変
換手段、信号変換手段、および比較手段を備える。電位
変換手段は、外部参照電位を予め定められた電位に変換
して出力する。信号変換手段は、外部信号を予め定めら
れた電位に小振幅論理信号の相補信号が重畳された信号
に変換して出力する。比較手段は、電位変換手段の出力
電位と信号変換手段の出力信号とを比較し、比較結果に
基づいて内部信号を出力する。
第１および第２の電位間の任意の電位が外部参照電位と
して与えられるとともに、外部参照電位に小振幅論理信
号が重畳された外部信号が与えられ、外部参照電位と外
部信号とを比較し、比較結果に応じた内部信号を内部回
路に与える半導体装置の入力バッファであって、電位変
換手段、信号変換手段、および比較手段を備える。電位
変換手段は、外部参照電位を予め定められた電位に変換
して出力する。信号変換手段は、外部信号を予め定めら
れた電位に小振幅論理信号の相補信号が重畳された信号
に変換して出力する。比較手段は、電位変換手段の出力
電位と信号変換手段の出力信号とを比較し、比較結果に
基づいて内部信号を出力する。
【００２２】請求項２に係る発明では、請求項１に係る
発明の電位変換手段は、予め定められた電位が出力され
る第１の出力ノード、抵抗素子、第１の導電型式の第１
のトランジスタ、および第１の導電型式の第２のトラン
ジスタを含む。抵抗素子は、第１の出力ノードと第１の
電源電位のラインとの間に接続される。第１のトランジ
スタは、第１の出力ノードと第２の電源電位のラインと
の間に接続され、その入力電極が外部参照電位を受け
る。第２のトランジスタは、第１のトランジスタに並列
接続され、その入力電極が第１の出力ノードに接続され
る。
発明の電位変換手段は、予め定められた電位が出力され
る第１の出力ノード、抵抗素子、第１の導電型式の第１
のトランジスタ、および第１の導電型式の第２のトラン
ジスタを含む。抵抗素子は、第１の出力ノードと第１の
電源電位のラインとの間に接続される。第１のトランジ
スタは、第１の出力ノードと第２の電源電位のラインと
の間に接続され、その入力電極が外部参照電位を受け
る。第２のトランジスタは、第１のトランジスタに並列
接続され、その入力電極が第１の出力ノードに接続され
る。
【００２３】請求項３に係る発明では、請求項１または
２に係る発明の信号変換手段は、予め定められた電位に
小振幅論理信号の相補信号が重畳された信号が出力され
る第２の出力ノード、第２の導電型式の第３のトランジ
スタ、第１の導電型式の第４のトランジスタ、および第
１の導電型式の第５のトランジスタを含む。第３のトラ
ンジスタは、第２の出力ノードと第１の電源電位のライ
ンとの間に接続され、その入力電極が電位変換手段の出
力電位を受ける。第４のトランジスタは、第２の出力ノ
ードと第２の電源電位のラインとの間に接続され、その
入力電極が第３のトランジスタの入力電極に接続され
る。第５のトランジスタは、第４のトランジスタに並列
接続され、その入力電極が外部信号を受ける。
２に係る発明の信号変換手段は、予め定められた電位に
小振幅論理信号の相補信号が重畳された信号が出力され
る第２の出力ノード、第２の導電型式の第３のトランジ
スタ、第１の導電型式の第４のトランジスタ、および第
１の導電型式の第５のトランジスタを含む。第３のトラ
ンジスタは、第２の出力ノードと第１の電源電位のライ
ンとの間に接続され、その入力電極が電位変換手段の出
力電位を受ける。第４のトランジスタは、第２の出力ノ
ードと第２の電源電位のラインとの間に接続され、その
入力電極が第３のトランジスタの入力電極に接続され
る。第５のトランジスタは、第４のトランジスタに並列
接続され、その入力電極が外部信号を受ける。
【００２４】請求項４に係る発明では、請求項３に係る
発明の信号変換手段は、さらに、第３のトランジスタに
並列接続され、入力電極が第２の出力ノードに接続され
る第２の導電型式の第６のトランジスタを含む。
発明の信号変換手段は、さらに、第３のトランジスタに
並列接続され、入力電極が第２の出力ノードに接続され
る第２の導電型式の第６のトランジスタを含む。
【００２５】請求項５に係る発明では、請求項１から４
のいずれかに係る発明の比較手段は、内部信号が出力さ
れる第３および第４の出力ノード、第１の導電型式の第
７のトランジスタ、第１の導電型式の第８のトランジス
タ、およびカレントミラー回路を含む。第７および第８
のトランジスタは、それぞれ第３および第４の出力ノー
ドと第２の電源電位のラインとの間に接続され、各々の
入力電極がそれぞれ電位変換手段の出力電位および信号
変換手段の出力信号を受ける。カレントミラー回路は、
第１の電源電位のラインと第３および第４の出力ノード
との間に接続され、第３および第４の出力ノードのうち
の一方に流れる電流に等しい電流を他方に与える。
のいずれかに係る発明の比較手段は、内部信号が出力さ
れる第３および第４の出力ノード、第１の導電型式の第
７のトランジスタ、第１の導電型式の第８のトランジス
タ、およびカレントミラー回路を含む。第７および第８
のトランジスタは、それぞれ第３および第４の出力ノー
ドと第２の電源電位のラインとの間に接続され、各々の
入力電極がそれぞれ電位変換手段の出力電位および信号
変換手段の出力信号を受ける。カレントミラー回路は、
第１の電源電位のラインと第３および第４の出力ノード
との間に接続され、第３および第４の出力ノードのうち
の一方に流れる電流に等しい電流を他方に与える。
【００２６】
【発明の実施の形態】図１は、この発明の一実施の形態
による半導体集積回路装置の入力バッファの構成を示す
回路図である。図１を参照して、この入力バッファは、
電圧シフト回路１，２および差動増幅回路３を備える。
による半導体集積回路装置の入力バッファの構成を示す
回路図である。図１を参照して、この入力バッファは、
電圧シフト回路１，２および差動増幅回路３を備える。
【００２７】電圧シフト回路１は、第１電源電位Ｖｃ１
（３．３Ｖ）のラインと接地電位Ｖｓｓのラインとの間
に直列接続されたＰチャネルＭＯＳトランジスタ４、抵
抗素子５およびＮチャネルＭＯＳトランジスタ６と、Ｎ
チャネルＭＯＳトランジスタ６に並列に接続されたＮチ
ャネルＭＯＳトランジスタ７とを含む。
（３．３Ｖ）のラインと接地電位Ｖｓｓのラインとの間
に直列接続されたＰチャネルＭＯＳトランジスタ４、抵
抗素子５およびＮチャネルＭＯＳトランジスタ６と、Ｎ
チャネルＭＯＳトランジスタ６に並列に接続されたＮチ
ャネルＭＯＳトランジスタ７とを含む。
【００２８】第１電源電位Ｖｃ１は、図２に示すよう
に、低電位発生回路２０によって生成される。低電位発
生回路２０は、電源電圧ＶＢに基づいて第１電源電位Ｖ
ｃ１（３．３Ｖ）および第２電源電位Ｖｃ２（２．５
Ｖ）を生成する。電源電圧ＶＢは、バッテリから与えら
れるか、またはコンセントからの電力に基づいて生成さ
れる。低電位発生回路２０は、半導体集積回路装置内に
設けられるか、またはバッテリなどとともに携帯装置内
に設けられる。
に、低電位発生回路２０によって生成される。低電位発
生回路２０は、電源電圧ＶＢに基づいて第１電源電位Ｖ
ｃ１（３．３Ｖ）および第２電源電位Ｖｃ２（２．５
Ｖ）を生成する。電源電圧ＶＢは、バッテリから与えら
れるか、またはコンセントからの電力に基づいて生成さ
れる。低電位発生回路２０は、半導体集積回路装置内に
設けられるか、またはバッテリなどとともに携帯装置内
に設けられる。
【００２９】ＰチャネルＭＯＳトランジスタ４のゲート
は、活性化信号ＺＥＮを受ける。抵抗素子５は、図３
（ａ）（ｂ）に示すように、そのゲートが接地電位Ｖｓ
ｓのラインに接続されたＰチャネルＭＯＳトランジスタ
２１、またはそのゲートがそのドレインに接続されたＰ
チャネルＭＯＳトランジスタ２２で構成される。Ｎチャ
ネルＭＯＳトランジスタ６のゲートは参照電位ＶＲを受
ける。抵抗素子５とＮチャネルＭＯＳトランジスタ６と
の間のノードＮ５の電位が電圧シフト回路１の出力信号
Ｖ１となる。ＮチャネルＭＯＳトランジスタ７のゲート
はノードＮ５の電位を受ける。
は、活性化信号ＺＥＮを受ける。抵抗素子５は、図３
（ａ）（ｂ）に示すように、そのゲートが接地電位Ｖｓ
ｓのラインに接続されたＰチャネルＭＯＳトランジスタ
２１、またはそのゲートがそのドレインに接続されたＰ
チャネルＭＯＳトランジスタ２２で構成される。Ｎチャ
ネルＭＯＳトランジスタ６のゲートは参照電位ＶＲを受
ける。抵抗素子５とＮチャネルＭＯＳトランジスタ６と
の間のノードＮ５の電位が電圧シフト回路１の出力信号
Ｖ１となる。ＮチャネルＭＯＳトランジスタ７のゲート
はノードＮ５の電位を受ける。
【００３０】参照電位ＶＲが１．２５Ｖであった場合、
ＮチャネルＭＯＳトランジスタ６の抵抗値が比較的高い
レベルになり、電圧シフト回路１の出力信号Ｖ１のレベ
ルは高くなろうとする。しかし、ＮチャネルＭＯＳトラ
ンジスタ６に並列に接続されたＮチャネルＭＯＳトラン
ジスタ７のゲート電位が上昇するので、ＮチャネルＭＯ
Ｓトランジスタ７の抵抗値が低下する。この結果、電圧
シフト回路１の出力信号Ｖ１は一定電位（たとえば１．
５Ｖ）になる。
ＮチャネルＭＯＳトランジスタ６の抵抗値が比較的高い
レベルになり、電圧シフト回路１の出力信号Ｖ１のレベ
ルは高くなろうとする。しかし、ＮチャネルＭＯＳトラ
ンジスタ６に並列に接続されたＮチャネルＭＯＳトラン
ジスタ７のゲート電位が上昇するので、ＮチャネルＭＯ
Ｓトランジスタ７の抵抗値が低下する。この結果、電圧
シフト回路１の出力信号Ｖ１は一定電位（たとえば１．
５Ｖ）になる。
【００３１】逆に、参照電位ＶＲが２．９Ｖであった場
合、ＮチャネルＭＯＳトランジスタ６の抵抗値が比較的
低いレベルになり、電圧シフト回路１の出力信号Ｖ１は
低くなろうとする。しかし、ＮチャネルＭＯＳトランジ
スタ６に並列に接続されたＮチャネルＭＯＳトランジス
タ７のゲート電位が低下するので、ＮチャネルＭＯＳト
ランジスタ７の抵抗値が大きくなる。この結果、電圧シ
フト回路１の出力信号Ｖ１は一定電位になる。
合、ＮチャネルＭＯＳトランジスタ６の抵抗値が比較的
低いレベルになり、電圧シフト回路１の出力信号Ｖ１は
低くなろうとする。しかし、ＮチャネルＭＯＳトランジ
スタ６に並列に接続されたＮチャネルＭＯＳトランジス
タ７のゲート電位が低下するので、ＮチャネルＭＯＳト
ランジスタ７の抵抗値が大きくなる。この結果、電圧シ
フト回路１の出力信号Ｖ１は一定電位になる。
【００３２】電圧シフト回路２は、第１電源電位Ｖｃ１
のラインと接地電位Ｖｓｓのラインとの間に直列接続さ
れたＰチャネルＭＯＳトランジスタ８，９およびＮチャ
ネルＭＯＳトランジスタ１０と、ＮチャネルＭＯＳトラ
ンジスタ１０に並列に接続されたＮチャネルＭＯＳトラ
ンジスタ１１と、ＰチャネルＭＯＳトランジスタ９に並
列に接続されたＰチャネルＭＯＳトランジスタ１２とを
含む。ＰチャネルＭＯＳトランジスタ８のゲートは、活
性化信号ＺＥＮを受ける。ＮチャネルＭＯＳトランジス
タ１０のゲートは入力信号ＶＩを受ける。ＰチャネルＭ
ＯＳトランジスタ９およびＮチャネルＭＯＳトランジス
タ１１のゲートは電圧シフト回路１の出力信号Ｖ１を受
ける。ＰチャネルＭＯＳトランジスタ９とＮチャネルＭ
ＯＳトランジスタ１０との間のノードＮ９の電位が電圧
シフト回路２の出力信号Ｖ２となる。ＮチャネルＭＯＳ
トランジスタ１２のゲートはノードＮ９の電位を受け
る。
のラインと接地電位Ｖｓｓのラインとの間に直列接続さ
れたＰチャネルＭＯＳトランジスタ８，９およびＮチャ
ネルＭＯＳトランジスタ１０と、ＮチャネルＭＯＳトラ
ンジスタ１０に並列に接続されたＮチャネルＭＯＳトラ
ンジスタ１１と、ＰチャネルＭＯＳトランジスタ９に並
列に接続されたＰチャネルＭＯＳトランジスタ１２とを
含む。ＰチャネルＭＯＳトランジスタ８のゲートは、活
性化信号ＺＥＮを受ける。ＮチャネルＭＯＳトランジス
タ１０のゲートは入力信号ＶＩを受ける。ＰチャネルＭ
ＯＳトランジスタ９およびＮチャネルＭＯＳトランジス
タ１１のゲートは電圧シフト回路１の出力信号Ｖ１を受
ける。ＰチャネルＭＯＳトランジスタ９とＮチャネルＭ
ＯＳトランジスタ１０との間のノードＮ９の電位が電圧
シフト回路２の出力信号Ｖ２となる。ＮチャネルＭＯＳ
トランジスタ１２のゲートはノードＮ９の電位を受け
る。
【００３３】入力信号ＶＩがある一定電位に小振幅論理
信号が重畳された信号である場合は、ＮチャネルＭＯＳ
トランジスタ１０に並列に接続されたＮチャネルＭＯＳ
トランジスタ１１のゲート電位が、電圧シフト回路１の
出力信号Ｖ１であるので、電圧シフト回路２の出力信号
Ｖ２は電圧シフト回路１の出力信号Ｖ１を中間電位とし
て変化する。重畳された論理振幅に対して、Ｎチャネル
ＭＯＳトランジスタ１１のゲート電位は影響を受けない
ので、電圧シフト回路２の出力信号Ｖ２は電圧シフト回
路１の出力信号Ｖ１に小振幅論理信号の相補信号が重畳
された信号になる。
信号が重畳された信号である場合は、ＮチャネルＭＯＳ
トランジスタ１０に並列に接続されたＮチャネルＭＯＳ
トランジスタ１１のゲート電位が、電圧シフト回路１の
出力信号Ｖ１であるので、電圧シフト回路２の出力信号
Ｖ２は電圧シフト回路１の出力信号Ｖ１を中間電位とし
て変化する。重畳された論理振幅に対して、Ｎチャネル
ＭＯＳトランジスタ１１のゲート電位は影響を受けない
ので、電圧シフト回路２の出力信号Ｖ２は電圧シフト回
路１の出力信号Ｖ１に小振幅論理信号の相補信号が重畳
された信号になる。
【００３４】ここで、ＰチャネルＭＯＳトランジスタ９
の代わりに抵抗素子を用いた場合、信号Ｖ２の振幅は入
力信号ＶＩの振幅よりも小さくなるが、図１では、電圧
シフト回路１と２は差動増幅回路を構成しているので、
信号Ｖ２の振幅は参照電位ＶＲと入力信号ＶＩの差が差
動増幅されたものになる。よって、差動増幅回路３の動
作速度を低下させない。
の代わりに抵抗素子を用いた場合、信号Ｖ２の振幅は入
力信号ＶＩの振幅よりも小さくなるが、図１では、電圧
シフト回路１と２は差動増幅回路を構成しているので、
信号Ｖ２の振幅は参照電位ＶＲと入力信号ＶＩの差が差
動増幅されたものになる。よって、差動増幅回路３の動
作速度を低下させない。
【００３５】また、電圧シフト回路２ではＰチャネルＭ
ＯＳトランジスタ９とＮチャネルＭＯＳトランジスタ１
０，１１との電流供給能力を等しくすることができない
ため、入力信号ＶＩの電圧レベルによっては、出力信号
Ｖ２の立上がりに要する時間と立下がりに要する時間と
が著しく異なることとなって出力信号Ｖ２の波形が歪
む。しかし、適当なサイズのＰチャネルＭＯＳトランジ
スタ１２を設けることにより、出力信号Ｖ２に対して負
帰還をかけ、ＰチャネルＭＯＳトランジスタ９とＮチャ
ネルＭＯＳトランジスタ１０，１１との能力差を補正す
ることによって出力信号Ｖ２が歪むのを防止している。
ＯＳトランジスタ９とＮチャネルＭＯＳトランジスタ１
０，１１との電流供給能力を等しくすることができない
ため、入力信号ＶＩの電圧レベルによっては、出力信号
Ｖ２の立上がりに要する時間と立下がりに要する時間と
が著しく異なることとなって出力信号Ｖ２の波形が歪
む。しかし、適当なサイズのＰチャネルＭＯＳトランジ
スタ１２を設けることにより、出力信号Ｖ２に対して負
帰還をかけ、ＰチャネルＭＯＳトランジスタ９とＮチャ
ネルＭＯＳトランジスタ１０，１１との能力差を補正す
ることによって出力信号Ｖ２が歪むのを防止している。
【００３６】差動増幅回路３は、ＰチャネルＭＯＳトラ
ンジスタ１３〜１５およびＮチャネルＭＯＳトランジス
タ１６，１７を含む。ＰチャネルＭＯＳトランジスタ１
３は、第２電源電位Ｖｃ２（２．５Ｖ）のラインとノー
ドＮ１３との間に接続され、そのゲートは活性化信号Ｚ
ＥＮを受ける。ＭＯＳトランジスタ１４，１６およびＭ
ＯＳトランジスタ１５，１７は、それぞれノードＮ１３
と接地電位Ｖｓｓのラインとの間に直列接続される。Ｐ
チャネルＭＯＳトランジスタ１４，１５のゲートは、と
もにＰチャネルＭＯＳトランジスタ１５のドレインに接
続される。ＰチャネルＭＯＳトランジスタ１４，１５
は、カレントミラー回路を構成する。ＮチャネルＭＯＳ
トランジスタ１６，１７のゲートは、それぞれ電圧シフ
ト回路１，２の出力信号Ｖ１，Ｖ２を受ける。Ｎチャネ
ルＭＯＳトランジスタ１６，１７は差動トランジスタ対
を構成する。ＰチャネルＭＯＳトランジスタ１４とＮチ
ャネルＭＯＳトランジスタ１６の間のノードＮ１４の電
位が出力信号ＶＯとなる。
ンジスタ１３〜１５およびＮチャネルＭＯＳトランジス
タ１６，１７を含む。ＰチャネルＭＯＳトランジスタ１
３は、第２電源電位Ｖｃ２（２．５Ｖ）のラインとノー
ドＮ１３との間に接続され、そのゲートは活性化信号Ｚ
ＥＮを受ける。ＭＯＳトランジスタ１４，１６およびＭ
ＯＳトランジスタ１５，１７は、それぞれノードＮ１３
と接地電位Ｖｓｓのラインとの間に直列接続される。Ｐ
チャネルＭＯＳトランジスタ１４，１５のゲートは、と
もにＰチャネルＭＯＳトランジスタ１５のドレインに接
続される。ＰチャネルＭＯＳトランジスタ１４，１５
は、カレントミラー回路を構成する。ＮチャネルＭＯＳ
トランジスタ１６，１７のゲートは、それぞれ電圧シフ
ト回路１，２の出力信号Ｖ１，Ｖ２を受ける。Ｎチャネ
ルＭＯＳトランジスタ１６，１７は差動トランジスタ対
を構成する。ＰチャネルＭＯＳトランジスタ１４とＮチ
ャネルＭＯＳトランジスタ１６の間のノードＮ１４の電
位が出力信号ＶＯとなる。
【００３７】次に、この入力バッファの動作について説
明する。活性化信号ＺＥＮが非活性化レベルの「Ｈ」レ
ベルである場合は、ＰチャネルＭＯＳトランジスタ４，
８，１３が非導通となり、入力バッファは非活性化状態
となる。活性化信号ＺＥＮが活性化レベルの「Ｌ」レベ
ルに立下がると、ＰチャネルＭＯＳトランジスタ４，
８，１３が導通し、入力バッファが活性化される。
明する。活性化信号ＺＥＮが非活性化レベルの「Ｈ」レ
ベルである場合は、ＰチャネルＭＯＳトランジスタ４，
８，１３が非導通となり、入力バッファは非活性化状態
となる。活性化信号ＺＥＮが活性化レベルの「Ｌ」レベ
ルに立下がると、ＰチャネルＭＯＳトランジスタ４，
８，１３が導通し、入力バッファが活性化される。
【００３８】終端電位Ｖｔｔおよび参照電位ＶＲが１．
２５Ｖの場合（ＳＳＴＬ＿２インタフェースにおいてＶ
Ｒ＝０．４５×Ｖｄｄである場合）は、電圧シフト回路
１，２の出力信号Ｖ１，Ｖ２のレベルが高くなろうとす
るが、同時にＮチャネルＭＯＳトランジスタ７のゲート
電位が高くなってＮチャネルＭＯＳトランジスタ７の抵
抗値が小さくなるので、電圧シフト回路１，２の出力信
号Ｖ１，Ｖ２の電位は高くならない。
２５Ｖの場合（ＳＳＴＬ＿２インタフェースにおいてＶ
Ｒ＝０．４５×Ｖｄｄである場合）は、電圧シフト回路
１，２の出力信号Ｖ１，Ｖ２のレベルが高くなろうとす
るが、同時にＮチャネルＭＯＳトランジスタ７のゲート
電位が高くなってＮチャネルＭＯＳトランジスタ７の抵
抗値が小さくなるので、電圧シフト回路１，２の出力信
号Ｖ１，Ｖ２の電位は高くならない。
【００３９】また、終端電位Ｖｔｔが電源電位Ｖｄｄ
（３．３Ｖ）であり、参照電位ＶＲが２．９Ｖの場合
は、電圧シフト回路１の出力信号Ｖ１，Ｖ２のレベルが
低くなろうとするが、同時にＮチャネルＭＯＳトランジ
スタ７のゲート電位が低くなってＮチャネルＭＯＳトラ
ンジスタ７の抵抗値が大きくなるので、電圧シフト回路
１，２の出力信号Ｖ１，Ｖ２の電位は低くならない。
（３．３Ｖ）であり、参照電位ＶＲが２．９Ｖの場合
は、電圧シフト回路１の出力信号Ｖ１，Ｖ２のレベルが
低くなろうとするが、同時にＮチャネルＭＯＳトランジ
スタ７のゲート電位が低くなってＮチャネルＭＯＳトラ
ンジスタ７の抵抗値が大きくなるので、電圧シフト回路
１，２の出力信号Ｖ１，Ｖ２の電位は低くならない。
【００４０】入力信号ＶＩが参照電位ＶＲよりも高い場
合は、信号Ｖ２のレベルが信号Ｖ１よりも低くなり、出
力信号ＶＯが「Ｌ」レベルとなる。逆に、入力信号ＶＩ
が参照電位ＶＲよりも低い場合は、信号Ｖ２のレベルは
信号Ｖ１よりも高くなり、出力信号ＶＯが「Ｈ」レベル
となる。したがって、入力信号ＶＩと出力信号ＶＯの関
係は、図７の入力バッファと同じになる。
合は、信号Ｖ２のレベルが信号Ｖ１よりも低くなり、出
力信号ＶＯが「Ｌ」レベルとなる。逆に、入力信号ＶＩ
が参照電位ＶＲよりも低い場合は、信号Ｖ２のレベルは
信号Ｖ１よりも高くなり、出力信号ＶＯが「Ｈ」レベル
となる。したがって、入力信号ＶＩと出力信号ＶＯの関
係は、図７の入力バッファと同じになる。
【００４１】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内のすべての変更が含まれることが意図
される。
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内のすべての変更が含まれることが意図
される。
【００４２】
【発明の効果】以上のように、請求項１に係る発明で
は、電位変換手段が外部参照電位を予め定められた電位
に変換し、信号変換手段が外部信号を予め定められた電
位に小振幅論理信号の相補信号が重畳された信号に変換
し、比較手段が電位変換手段の出力電位と信号変換手段
の出力信号とを比較し、比較結果に基づいて内部信号を
出力する。したがって、第１および第２の電位間の任意
の電位が外部参照電位として与えられても正常に動作す
る。
は、電位変換手段が外部参照電位を予め定められた電位
に変換し、信号変換手段が外部信号を予め定められた電
位に小振幅論理信号の相補信号が重畳された信号に変換
し、比較手段が電位変換手段の出力電位と信号変換手段
の出力信号とを比較し、比較結果に基づいて内部信号を
出力する。したがって、第１および第２の電位間の任意
の電位が外部参照電位として与えられても正常に動作す
る。
【００４３】請求項２に係る発明では、請求項１に係る
発明の電位変換手段は、第１の出力ノードと第１の電源
電位のラインとの間に接続された抵抗素子と、第１の出
力ノードと第２の電源電位のラインとの間に接続され、
その入力電極が外部参照電位を受ける第１の導電型式の
第１のトランジスタと、第１のトランジスタに並列接続
され、その入力電極が第１の出力ノードに接続された第
１の導電型式の第２のトランジスタとを含む。外部参照
電位が低い場合は第１のトランジスタの抵抗値が大きく
なるが第２のトランジスタの抵抗値が小さくなり、外部
参照電位が高い場合は第１のトランジスタの抵抗値が小
さくなるが第２のトランジスタの抵抗値が大きくなり、
結果として第１の出力ノードの電位は一定に保たれる。
発明の電位変換手段は、第１の出力ノードと第１の電源
電位のラインとの間に接続された抵抗素子と、第１の出
力ノードと第２の電源電位のラインとの間に接続され、
その入力電極が外部参照電位を受ける第１の導電型式の
第１のトランジスタと、第１のトランジスタに並列接続
され、その入力電極が第１の出力ノードに接続された第
１の導電型式の第２のトランジスタとを含む。外部参照
電位が低い場合は第１のトランジスタの抵抗値が大きく
なるが第２のトランジスタの抵抗値が小さくなり、外部
参照電位が高い場合は第１のトランジスタの抵抗値が小
さくなるが第２のトランジスタの抵抗値が大きくなり、
結果として第１の出力ノードの電位は一定に保たれる。
【００４４】請求項３に係る発明では、請求項１または
２に係る発明の信号変換手段は、第２の出力ノードと第
１の電源電位のラインとの間に接続され、その入力電極
が電位変換手段の出力電位を受ける第２の導電型式の第
３のトランジスタと、第２の出力ノードと第２の電源電
位のラインとの間に接続され、その入力電極が第３のト
ランジスタの入力電極に接続された第１の導電型式の第
４のトランジスタと、第４のトランジスタに並列接続さ
れ、その入力電極が外部信号を受ける第１の導電型式の
第５のトランジスタとを含む。外部信号が外部参照電位
と同電位の場合は、第２の出力ノードが外部参照電位に
なる。外部信号の電位が上昇／下降すると第２の出力ノ
ードの電位が下降／上昇する。したがって、第２の出力
ノードには、外部参照電位に小振幅論理信号の相補信号
が重畳された信号が現われる。
２に係る発明の信号変換手段は、第２の出力ノードと第
１の電源電位のラインとの間に接続され、その入力電極
が電位変換手段の出力電位を受ける第２の導電型式の第
３のトランジスタと、第２の出力ノードと第２の電源電
位のラインとの間に接続され、その入力電極が第３のト
ランジスタの入力電極に接続された第１の導電型式の第
４のトランジスタと、第４のトランジスタに並列接続さ
れ、その入力電極が外部信号を受ける第１の導電型式の
第５のトランジスタとを含む。外部信号が外部参照電位
と同電位の場合は、第２の出力ノードが外部参照電位に
なる。外部信号の電位が上昇／下降すると第２の出力ノ
ードの電位が下降／上昇する。したがって、第２の出力
ノードには、外部参照電位に小振幅論理信号の相補信号
が重畳された信号が現われる。
【００４５】請求項４に係る発明では、請求項３に係る
発明の信号変換手段は、さらに、第３のトランジスタに
並列接続され、その入力電極が第２の出力ノードに接続
される第２の導電型式の第６のトランジスタを含む。こ
の場合は、第３のトランジスタと第４および第５のトラ
ンジスタとの能力差を第６のトランジスタで補償するこ
とができ、信号変換手段の出力信号の波形歪みを防止で
きる。
発明の信号変換手段は、さらに、第３のトランジスタに
並列接続され、その入力電極が第２の出力ノードに接続
される第２の導電型式の第６のトランジスタを含む。こ
の場合は、第３のトランジスタと第４および第５のトラ
ンジスタとの能力差を第６のトランジスタで補償するこ
とができ、信号変換手段の出力信号の波形歪みを防止で
きる。
【００４６】請求項５に係る発明では、請求項１から４
のいずれかに係る発明の比較手段は、それぞれ電位変換
手段の出力電位および信号変換手段の出力信号を受ける
第１の導電型式の第７および第８のトランジスタと、第
７および第８のトランジスタのうちの一方に流れる電流
に等しい電流を他方に与えるためのカレントミラー回路
とを含む。これにより、電位変換手段の出力電位と信号
信号変換手段の出力信号との電位差を増幅して出力でき
る。
のいずれかに係る発明の比較手段は、それぞれ電位変換
手段の出力電位および信号変換手段の出力信号を受ける
第１の導電型式の第７および第８のトランジスタと、第
７および第８のトランジスタのうちの一方に流れる電流
に等しい電流を他方に与えるためのカレントミラー回路
とを含む。これにより、電位変換手段の出力電位と信号
信号変換手段の出力信号との電位差を増幅して出力でき
る。
【図１】 この発明の一実施の形態による半導体集積回
路装置の入力バッファの構成を示す回路図である。
路装置の入力バッファの構成を示す回路図である。
【図２】 図１に示した第１および第２電源電位を生成
するための低電位発生回路を示すブロック図である。
するための低電位発生回路を示すブロック図である。
【図３】 図１に示した抵抗素子の構成を例示する回路
図である。
図である。
【図４】 ＬＶＴＴＬインタフェースが採用された従来
の半導体集積回路装置の構成を示す回路ブロック図であ
る。
の半導体集積回路装置の構成を示す回路ブロック図であ
る。
【図５】 図４に示した入力バッファの構成を示す回路
図である。
図である。
【図６】 ＳＳＴＬ＿３インタフェースが採用された従
来の半導体集積回路装置間の信号伝送方法を説明するた
めの回路ブロック図である。
来の半導体集積回路装置間の信号伝送方法を説明するた
めの回路ブロック図である。
【図７】 図６に示した入力バッファの構成を示す回路
図である。
図である。
【図８】 図６に示した入力信号ＶＩ、参照電位ＶＲ、
終端電位Ｖｔｔおよび電源電位Ｖｄｄの関係を示す波形
図である。
終端電位Ｖｔｔおよび電源電位Ｖｄｄの関係を示す波形
図である。
【図９】 図６〜図８で示したＳＳＴＬ＿３インタフェ
ースの改良案を説明するための波形図である。
ースの改良案を説明するための波形図である。
【図１０】 図９で説明した改良案の問題点を説明する
ための波形図である。
ための波形図である。
１，２ 電圧シフト回路、３ 差動増幅回路、４，８，
９，１２〜１５，２１，２２，４４，４５，６０〜６２
ＰチャネルＭＯＳトランジスタ、５，５５，５６ 抵
抗素子、６，７，１０，１１，１６，１７，４６，４
７，６３，６４ＮチャネルＭＯＳトランジスタ、２０
低電位発生回路、３０，５０，５２ 半導体集積回路装
置、３１，５３ 入力バッファ、３２ 内部回路、３
３，５１出力バッファ、５４ 信号伝送線。
９，１２〜１５，２１，２２，４４，４５，６０〜６２
ＰチャネルＭＯＳトランジスタ、５，５５，５６ 抵
抗素子、６，７，１０，１１，１６，１７，４６，４
７，６３，６４ＮチャネルＭＯＳトランジスタ、２０
低電位発生回路、３０，５０，５２ 半導体集積回路装
置、３１，５３ 入力バッファ、３２ 内部回路、３
３，５１出力バッファ、５４ 信号伝送線。
Claims (5)
- 【請求項１】 第１および第２の電位間の任意の電位が
外部参照電位として与えられるとともに、前記外部参照
電位に小振幅論理信号が重畳された外部信号が与えら
れ、前記外部参照電位と前記外部信号とを比較し、比較
結果に応じた内部信号を内部回路に与える半導体装置の
入力バッファであって、 前記外部参照電位を予め定められた電位に変換して出力
する電位変換手段、 前記外部信号を前記予め定められた電位に前記小振幅論
理信号の相補信号が重畳された信号に変換して出力する
信号変換手段、および前記電位変換手段の出力電位と前
記信号変換手段の出力信号とを比較し、比較結果に基づ
いて前記内部信号を出力する比較手段を備える、半導体
装置の入力バッファ。 - 【請求項２】 前記電位変換手段は、 前記予め定められた電位が出力される第１の出力ノー
ド、 前記第１の出力ノードと第１の電源電位のラインとの間
に接続された抵抗素子、 前記第１の出力ノードと第２の電源電位のラインとの間
に接続され、その入力電極が前記外部参照電位を受ける
第１の導電型式の第１のトランジスタ、および前記第１
のトランジスタに並列接続され、その入力電極が前記第
１の出力ノードに接続された第１の導電型式の第２のト
ランジスタを含む、請求項１に記載の半導体装置の入力
バッファ。 - 【請求項３】 前記信号変換手段は、 前記予め定められた電位に前記小振幅論理信号の相補信
号が重畳された信号が出力される第２の出力ノード、 前記第２の出力ノードと第１の電源電位のラインとの間
に接続され、その入力電極が前記電位変換手段の出力電
位を受ける第２の導電型式の第３のトランジスタ、 前記第２の出力ノードと第２の電源電位のラインとの間
に接続され、その入力電極が前記第３のトランジスタの
入力電極に接続された第１の導電型式の第４のトランジ
スタ、および前記第４のトランジスタに並列接続され、
その入力電極が前記外部信号を受ける第１の導電型式の
第５のトランジスタを含む、請求項１または請求項２に
記載の半導体装置の入力バッファ。 - 【請求項４】 前記信号変換手段は、さらに、前記第３
のトランジスタに並列接続され、その入力電極が前記第
２の出力ノードに接続される第２の導電型式の第６のト
ランジスタを含む、請求項３に記載の半導体装置の入力
バッファ。 - 【請求項５】 前記比較手段は、 前記内部信号が出力される第３および第４の出力ノー
ド、 それぞれが前記第３および第４の出力ノードと第２の電
源電位のラインとの間に接続され、各々の入力電極がそ
れぞれ前記電位変換手段の出力電位および前記信号変換
手段の出力信号を受ける第１の導電型式の第７および第
８のトランジスタ、および第１の電源電位のラインと前
記第３および第４の出力ノードとの間に接続され、前記
第３および第４の出力ノードのうちの一方に流れる電流
に等しい電流を他方に与えるカレントミラー回路を含
む、請求項１から請求項４のいずれかに記載の半導体装
置の入力バッファ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160390A JPH11355122A (ja) | 1998-06-09 | 1998-06-09 | 半導体装置の入力バッファ |
| US09/195,453 US6124738A (en) | 1998-06-09 | 1998-11-18 | Input buffer for semiconductor device |
| KR1019990004542A KR100293303B1 (ko) | 1998-06-09 | 1999-02-09 | 반도체 장치용 입력 버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160390A JPH11355122A (ja) | 1998-06-09 | 1998-06-09 | 半導体装置の入力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355122A true JPH11355122A (ja) | 1999-12-24 |
Family
ID=15713933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10160390A Withdrawn JPH11355122A (ja) | 1998-06-09 | 1998-06-09 | 半導体装置の入力バッファ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6124738A (ja) |
| JP (1) | JPH11355122A (ja) |
| KR (1) | KR100293303B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118458A (ja) * | 2000-06-27 | 2002-04-19 | Semiconductor Energy Lab Co Ltd | レベルシフタ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252437B1 (en) * | 1999-10-07 | 2001-06-26 | Agere Systems Guardian Corp. | Circuit and method for reducing a propagation delay associated with a comparator and a comparator employing the same |
| GB2393868B (en) * | 2002-10-01 | 2005-11-16 | Ericsson Telefon Ab L M | Integrated circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106873A (ja) * | 1993-10-08 | 1995-04-21 | Kanebo Ltd | 電圧モニタ回路 |
| US5541538A (en) * | 1994-09-01 | 1996-07-30 | Harris Corporation | High speed comparator |
| EP0738041B1 (en) * | 1995-04-13 | 1998-06-24 | Hewlett-Packard GmbH | Electronic circuit comprising a comparator |
| US5581206A (en) * | 1995-07-28 | 1996-12-03 | Micron Quantum Devices, Inc. | Power level detection circuit |
-
1998
- 1998-06-09 JP JP10160390A patent/JPH11355122A/ja not_active Withdrawn
- 1998-11-18 US US09/195,453 patent/US6124738A/en not_active Expired - Fee Related
-
1999
- 1999-02-09 KR KR1019990004542A patent/KR100293303B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118458A (ja) * | 2000-06-27 | 2002-04-19 | Semiconductor Energy Lab Co Ltd | レベルシフタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6124738A (en) | 2000-09-26 |
| KR20000005587A (ko) | 2000-01-25 |
| KR100293303B1 (ko) | 2001-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |