JPH11355385A - リンク制御状態機械 - Google Patents
リンク制御状態機械Info
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- JPH11355385A JPH11355385A JP11113612A JP11361299A JPH11355385A JP H11355385 A JPH11355385 A JP H11355385A JP 11113612 A JP11113612 A JP 11113612A JP 11361299 A JP11361299 A JP 11361299A JP H11355385 A JPH11355385 A JP H11355385A
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- 238000012360 testing method Methods 0.000 claims abstract description 27
- 230000005540 biological transmission Effects 0.000 claims description 44
- 230000007704 transition Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101100059544 Arabidopsis thaliana CDC5 gene Proteins 0.000 description 1
- 101100518633 Caenorhabditis elegans dpy-18 gene Proteins 0.000 description 1
- 101150115300 MAC1 gene Proteins 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/44—Star or tree networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
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- Engineering & Computer Science (AREA)
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- Computer Security & Cryptography (AREA)
- Communication Control (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Information Transfer Systems (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】単一のＭＡＣ（媒体アクセス制御）チップで、
１０ＢＡＳＥ−Ｔ、１００ＢＡＳＥ−Ｔ、１０ＢＡＳＥ
２のいずれの仕様のイーサネットにも接続できるように
する。 【解決手段】本発明によるＭＡＣ装置は、単一で、ＭＩ
ＩバスによりシリアルＰＨＹ１２（１０ＢＡＳＥ２へ接
続される物理層）及びＭＩＩ−ＰＨＹ１３（１０／１０
０ＢＡＳＥ−Ｔへ接続される物理層）へ接続されてい
る。さらに、該ＭＡＣ装置はこれら２種類のＰＨＹを制
御するリンク制御状態機械を備えており、その各状態を
遷移させながら、モード（シリアル・ビット・モード或
いはニブル・モード）の選択、そのモードに対応するＰ
ＨＹの選択、選択されたＰＨＹを介してのデータ送信、
そのＰＨＹの対応する仕様のネットワークへのリンクの
状態の監視、及びそのＰＨＹのＭＡＣ装置からの切り離
しといった動作を繰り返す。
１０ＢＡＳＥ−Ｔ、１００ＢＡＳＥ−Ｔ、１０ＢＡＳＥ
２のいずれの仕様のイーサネットにも接続できるように
する。 【解決手段】本発明によるＭＡＣ装置は、単一で、ＭＩ
ＩバスによりシリアルＰＨＹ１２（１０ＢＡＳＥ２へ接
続される物理層）及びＭＩＩ−ＰＨＹ１３（１０／１０
０ＢＡＳＥ−Ｔへ接続される物理層）へ接続されてい
る。さらに、該ＭＡＣ装置はこれら２種類のＰＨＹを制
御するリンク制御状態機械を備えており、その各状態を
遷移させながら、モード（シリアル・ビット・モード或
いはニブル・モード）の選択、そのモードに対応するＰ
ＨＹの選択、選択されたＰＨＹを介してのデータ送信、
そのＰＨＹの対応する仕様のネットワークへのリンクの
状態の監視、及びそのＰＨＹのＭＡＣ装置からの切り離
しといった動作を繰り返す。
Description
【０００１】
【発明の属する技術分野】本発明は、ネットワーク上で
のデータ伝送に関し、特に、媒体アクセス制御（ＭＡ
Ｃ）装置、シリアル物理層（シリアルＰＨＹ）装置、お
よび媒体独立インタフェース物理層（ＭＩＩ−ＰＨＹ）
装置を制御するリンク制御状態機械に関する。
のデータ伝送に関し、特に、媒体アクセス制御（ＭＡ
Ｃ）装置、シリアル物理層（シリアルＰＨＹ）装置、お
よび媒体独立インタフェース物理層（ＭＩＩ−ＰＨＹ）
装置を制御するリンク制御状態機械に関する。
【０００２】
【従来の技術】コンピュータと他の装置との間で情報を
送信する方法として、ＩＥＥＥ８０２．３規格が作成さ
れ採用されている。ＩＥＥＥ８０２．３u規格は、１０
０Ｍビット／秒のネットワーキングまで技術を拡張し
た。
送信する方法として、ＩＥＥＥ８０２．３規格が作成さ
れ採用されている。ＩＥＥＥ８０２．３u規格は、１０
０Ｍビット／秒のネットワーキングまで技術を拡張し
た。
【０００３】ＩＥＥＥ８０２．３規格では、物理層（ph
ysical layer、以下、ＰＨＹと称する）には、物理コー
ディング副層（physical coding sublayer、以下、ＰＣ
Ｓと称する）、物理媒体アクセス（physical media acc
ess、以下、ＰＭＡと称する）副層および物理媒体依存
（physical media dependent、以下、ＰＭＤと称する）
副層が含まれる。ＰＣＳは、データをどのように符号化
および復号化するか、およびキャリア検知（carrier se
nse、以下、ＣＳと称する）機能および衝突検出（colli
sion detection、以下、ＣＤと称する）機能がどのよう
に動作するかを定義する。また、ＰＣＳは、プロトコル
規格における高位層と低位層の間のインタフェースを定
義する。ＰＭＡは、コード・ビットのマッピング、制御
信号（link_status）の生成、ＰＣＳに対する制御信号
の生成およびクロック回復を定義する。制御信号（link
_status）は、ＰＭＤの可用性を示す。ＰＣＳに対する
制御信号は、キャリア検知、衝突検出および物理層エラ
ーを示す。ＰＭＤは、リンクの物理的な要件をアドレス
指定するのに必要なあらゆる物理的なパラメータについ
ての、信号制御方法およびパラメータを定義する。
ysical layer、以下、ＰＨＹと称する）には、物理コー
ディング副層（physical coding sublayer、以下、ＰＣ
Ｓと称する）、物理媒体アクセス（physical media acc
ess、以下、ＰＭＡと称する）副層および物理媒体依存
（physical media dependent、以下、ＰＭＤと称する）
副層が含まれる。ＰＣＳは、データをどのように符号化
および復号化するか、およびキャリア検知（carrier se
nse、以下、ＣＳと称する）機能および衝突検出（colli
sion detection、以下、ＣＤと称する）機能がどのよう
に動作するかを定義する。また、ＰＣＳは、プロトコル
規格における高位層と低位層の間のインタフェースを定
義する。ＰＭＡは、コード・ビットのマッピング、制御
信号（link_status）の生成、ＰＣＳに対する制御信号
の生成およびクロック回復を定義する。制御信号（link
_status）は、ＰＭＤの可用性を示す。ＰＣＳに対する
制御信号は、キャリア検知、衝突検出および物理層エラ
ーを示す。ＰＭＤは、リンクの物理的な要件をアドレス
指定するのに必要なあらゆる物理的なパラメータについ
ての、信号制御方法およびパラメータを定義する。
【０００４】一般に、ＰＨＹは専用の集積回路（チッ
プ）に配置されている。ＰＨＹは、離れた媒体アクセス
制御（media access control、以下、ＭＡＣと称する）
集積回路と通信する。ＭＡＣによって、ホスト・システ
ムにインターフェースすることができる。
プ）に配置されている。ＰＨＹは、離れた媒体アクセス
制御（media access control、以下、ＭＡＣと称する）
集積回路と通信する。ＭＡＣによって、ホスト・システ
ムにインターフェースすることができる。
【０００５】ＰＨＹチップによっては、１０ＢＡＳＥ２
装置に対して接続を可能にするものもある。たとえば、
Level One Communications, Inc.（会社住所は9750 Geo
theRoad, Sacramento, CA 95827）製のＬＸＴ９０８の
ような、（１０ＢＡＳＥ２用）接続機構インタフェース
（attachment unit interface、以下、ＡＵＩと称す
る）に対して接続を可能にするＰＨＹチップがある。１
０ＢＡＳＥ２への接続を可能にするＰＨＹは一般に、シ
リアルＭＡＣチップとインタフェースする。
装置に対して接続を可能にするものもある。たとえば、
Level One Communications, Inc.（会社住所は9750 Geo
theRoad, Sacramento, CA 95827）製のＬＸＴ９０８の
ような、（１０ＢＡＳＥ２用）接続機構インタフェース
（attachment unit interface、以下、ＡＵＩと称す
る）に対して接続を可能にするＰＨＹチップがある。１
０ＢＡＳＥ２への接続を可能にするＰＨＹは一般に、シ
リアルＭＡＣチップとインタフェースする。
【０００６】ＩＥＥＥ８０２．３ｕ規格の出現により、
ＰＨＹチップによっては、１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔネットワークへの接続が可能になったものも
ある。例えば、Level One Communications, Inc.による
ＬＸＴ９７０のような、１０／１００Ｍビット・ネット
ワークに対する接続を可能にするＰＨＹチップがある。
１０／１００Ｍビット・ネットワークまたは他の種類の
媒体への接続を可能にすることができる複数のＰＨＹチ
ップにＭＡＣチップを接続するために、媒体独立インタ
フェース（media independent interface、以下、ＭＩ
Ｉと称する）バスが作成された。ＭＩＩバスに接続され
たＰＨＹチップは、データを４ビット毎にグループ分け
（ニブル）して、ＭＡＣチップに対するデータの送受信
を行う。ＭＩＩバスの構成についてのより詳しい情報に
ついては、ＩＥＥＥ８０２．３ｕ規格の２２章を参照さ
れたい。
ＰＨＹチップによっては、１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔネットワークへの接続が可能になったものも
ある。例えば、Level One Communications, Inc.による
ＬＸＴ９７０のような、１０／１００Ｍビット・ネット
ワークに対する接続を可能にするＰＨＹチップがある。
１０／１００Ｍビット・ネットワークまたは他の種類の
媒体への接続を可能にすることができる複数のＰＨＹチ
ップにＭＡＣチップを接続するために、媒体独立インタ
フェース（media independent interface、以下、ＭＩ
Ｉと称する）バスが作成された。ＭＩＩバスに接続され
たＰＨＹチップは、データを４ビット毎にグループ分け
（ニブル）して、ＭＡＣチップに対するデータの送受信
を行う。ＭＩＩバスの構成についてのより詳しい情報に
ついては、ＩＥＥＥ８０２．３ｕ規格の２２章を参照さ
れたい。
【０００７】
【発明が解決しようとする課題】一般に、１０ＢＡＳＥ
２と１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔとの両方に
接続することを可能にするためには、２つの別々のＭＡ
Ｃを利用する必要がある。しかしながら、Seeq Technol
ogy Inc.（会社住所は47200 Bayside Pky, Fremont, CA
94538-6567）は、ＭＩＩバスを介してＭＡＣと通信す
ることができる特殊な１０ＢＡＳＥ２用ＰＨＹを設計し
ている。しかし、この解決方法では、特殊な１０ＢＡＳ
Ｅ２用ＰＨＹを使用することが必要となる。
２と１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔとの両方に
接続することを可能にするためには、２つの別々のＭＡ
Ｃを利用する必要がある。しかしながら、Seeq Technol
ogy Inc.（会社住所は47200 Bayside Pky, Fremont, CA
94538-6567）は、ＭＩＩバスを介してＭＡＣと通信す
ることができる特殊な１０ＢＡＳＥ２用ＰＨＹを設計し
ている。しかし、この解決方法では、特殊な１０ＢＡＳ
Ｅ２用ＰＨＹを使用することが必要となる。
【０００８】
【課題を解決するための手段】本発明の好ましい実施の
形態によれば、リンク制御状態機械が、媒体アクセス制
御（ＭＡＣ）装置（以下、簡単のために単に「ＭＡＣ」
と称する）を制御する。該ＭＡＣは、シリアル物理副層
（シリアルＰＨＹ）と媒体独立インタフェース物理副層
（ＭＩＩ−ＰＨＹ）の双方へ接続するためのものであ
る。リンク制御状態機械の第１の状態では、シリアルＰ
ＨＹはＭＡＣから切り離されており、ＭＩＩ−ＰＨＹの
リンク状態が検査される。第２の状態では、ＭＡＣは、
ＭＩＩ−ＰＨＹを使用してデータ伝送を実行し、シリア
ルＰＨＹは、まだＭＡＣから切り離された状態にある。
第１の状態から第２の状態に変遷するのは、上記リンク
状態の検査が、リンクが確立されたということを示した
時である。第３の状態では、ＭＩＩ−ＰＨＹがＭＡＣか
ら切り離され、シリアルＰＨＹを用いてテスト・フレー
ムが送信される。第２の状態から第３の状態になるの
は、リンクがタイムアウトした時である。第４の状態で
は、ＭＡＣはシリアルＰＨＹを用いてデータ伝送を行
う。第３の状態から第４の状態になるのは、テスト・フ
レームの送信が成功した時である。
形態によれば、リンク制御状態機械が、媒体アクセス制
御（ＭＡＣ）装置（以下、簡単のために単に「ＭＡＣ」
と称する）を制御する。該ＭＡＣは、シリアル物理副層
（シリアルＰＨＹ）と媒体独立インタフェース物理副層
（ＭＩＩ−ＰＨＹ）の双方へ接続するためのものであ
る。リンク制御状態機械の第１の状態では、シリアルＰ
ＨＹはＭＡＣから切り離されており、ＭＩＩ−ＰＨＹの
リンク状態が検査される。第２の状態では、ＭＡＣは、
ＭＩＩ−ＰＨＹを使用してデータ伝送を実行し、シリア
ルＰＨＹは、まだＭＡＣから切り離された状態にある。
第１の状態から第２の状態に変遷するのは、上記リンク
状態の検査が、リンクが確立されたということを示した
時である。第３の状態では、ＭＩＩ−ＰＨＹがＭＡＣか
ら切り離され、シリアルＰＨＹを用いてテスト・フレー
ムが送信される。第２の状態から第３の状態になるの
は、リンクがタイムアウトした時である。第４の状態で
は、ＭＡＣはシリアルＰＨＹを用いてデータ伝送を行
う。第３の状態から第４の状態になるのは、テスト・フ
レームの送信が成功した時である。
【０００９】好ましい実施の形態では、リンク制御状態
機械が第１の状態にある時、シリアルＰＨＹはＭＡＣか
ら切り離され、ＭＩＩ−ＰＨＹが選択され、オート・ネ
ゴシエーション（auto-negotiation）が可能となり、タ
イムアウト・タイマが始動する。また、リンク制御状態
機械が第２の状態にある時、ＭＩＩ−ＰＨＹのリンク状
態が監視される。
機械が第１の状態にある時、シリアルＰＨＹはＭＡＣか
ら切り離され、ＭＩＩ−ＰＨＹが選択され、オート・ネ
ゴシエーション（auto-negotiation）が可能となり、タ
イムアウト・タイマが始動する。また、リンク制御状態
機械が第２の状態にある時、ＭＩＩ−ＰＨＹのリンク状
態が監視される。
【００１０】また、好ましい実施の形態では、リンク制
御状態機械が第２の状態にあり、リンク・ロスがある
時、リンク制御状態機械は第３の状態に遷移する。リン
ク制御状態機械が第３の状態にある時、テスト・フレー
ムが送信された後、テスト・フレームの状態が検査され
る。
御状態機械が第２の状態にあり、リンク・ロスがある
時、リンク制御状態機械は第３の状態に遷移する。リン
ク制御状態機械が第３の状態にある時、テスト・フレー
ムが送信された後、テスト・フレームの状態が検査され
る。
【００１１】リンク・モニタが第３の状態にある時、テ
スト・フレームの状態が送信エラーを示す場合、リンク
制御状態機械は、第１の状態に遷移する。リンク制御状
態機械が第４の状態にある時、ＭＩＩ−ＰＨＹのリンク
状態が検査される。ＭＩＩ−ＰＨＹによってリンクが確
立されている場合、リンク制御状態機械は、第１の状態
に遷移する。
スト・フレームの状態が送信エラーを示す場合、リンク
制御状態機械は、第１の状態に遷移する。リンク制御状
態機械が第４の状態にある時、ＭＩＩ−ＰＨＹのリンク
状態が検査される。ＭＩＩ−ＰＨＹによってリンクが確
立されている場合、リンク制御状態機械は、第１の状態
に遷移する。
【００１２】本発明は、１０ＢＡＳＥ−Ｔ、１００ＢＡ
ＳＥ−Ｔ、および１０ＢＡＳＥ２への接続性を同時にサ
ポートするためのコストを低減する。ＭＡＣチップが１
つしかない単一のネットワーク・カードを、３つの接続
オプションすべてを提供するように設計することができ
る。ＭＩＩコンパチブルのＰＨＹであればどれでも、す
べてのシリアルＰＨＹに同時に接続することができる。
２つのＰＨＹチップを単一のＭＡＣチップに接続するこ
とにより、プリント回路基板上のスペースを節約するこ
とができると共に、消費電力を節約することができる。
本発明によって、あらゆるシリアルＰＨＹとの互換性が
可能となるため、いかなる安い値段の１０ＢＡＳＥ２Ｐ
ＨＹも使用できるようになる。
ＳＥ−Ｔ、および１０ＢＡＳＥ２への接続性を同時にサ
ポートするためのコストを低減する。ＭＡＣチップが１
つしかない単一のネットワーク・カードを、３つの接続
オプションすべてを提供するように設計することができ
る。ＭＩＩコンパチブルのＰＨＹであればどれでも、す
べてのシリアルＰＨＹに同時に接続することができる。
２つのＰＨＹチップを単一のＭＡＣチップに接続するこ
とにより、プリント回路基板上のスペースを節約するこ
とができると共に、消費電力を節約することができる。
本発明によって、あらゆるシリアルＰＨＹとの互換性が
可能となるため、いかなる安い値段の１０ＢＡＳＥ２Ｐ
ＨＹも使用できるようになる。
【００１３】
【実施例】図１は、シリアル物理副層（シリアルＰＨ
Ｙ）１２と媒体独立インタフェース物理副層（ＭＩＩ−
ＰＨＹ）１３とに接続された媒体アクセス制御（ＭＡ
Ｃ）集積回路１１を示す簡略化したブロック図である。
シリアルＰＨＹ１２は、接続機構インタフェース（ＡＵ
Ｉ）１４（すなわち、１０ＢＡＳＥ２ポート）に対する
接続を可能にするＰＨＹチップである。例えば、シリア
ルＰＨＹ１２は、LevelOne Communications, Inc.製の
ＬＸＴ９０８−ＰＨＹである。あるいは、シリアルＰＨ
Ｙ１２は、他の多くのベンダーのいずれかによって製作
されるシリアルＰＨＹである。
Ｙ）１２と媒体独立インタフェース物理副層（ＭＩＩ−
ＰＨＹ）１３とに接続された媒体アクセス制御（ＭＡ
Ｃ）集積回路１１を示す簡略化したブロック図である。
シリアルＰＨＹ１２は、接続機構インタフェース（ＡＵ
Ｉ）１４（すなわち、１０ＢＡＳＥ２ポート）に対する
接続を可能にするＰＨＹチップである。例えば、シリア
ルＰＨＹ１２は、LevelOne Communications, Inc.製の
ＬＸＴ９０８−ＰＨＹである。あるいは、シリアルＰＨ
Ｙ１２は、他の多くのベンダーのいずれかによって製作
されるシリアルＰＨＹである。
【００１４】シリアルＰＨＹ１２は、パワー・ダウン
（ＰＷＲ−ＤＷＮ）入力１２１、送信データ入力（ＴＸ
Ｄ）１２２、受信データ出力（ＲＸＤ）１２３、送信ク
ロック／受信クロック（ＴＸＣＬＫ／ＲＸＣＬＫ）１２
４および物理制御信号入出力（Ｉ／Ｏ）ライン１２５を
有している。
（ＰＷＲ−ＤＷＮ）入力１２１、送信データ入力（ＴＸ
Ｄ）１２２、受信データ出力（ＲＸＤ）１２３、送信ク
ロック／受信クロック（ＴＸＣＬＫ／ＲＸＣＬＫ）１２
４および物理制御信号入出力（Ｉ／Ｏ）ライン１２５を
有している。
【００１５】ＭＩＩ−ＰＨＹ１３は、１０Ｔ、１００Ｔ
または他の１０／１００Ｍビット・ネットワークである
インタフェース１５に対する接続を可能にするＰＨＹチ
ップである。例えば、ＭＩＩ−ＰＨＹ１３は、Level On
e Communications, Inc.製のＬＸＴ９７０ＰＨＹであ
る。あるいは、ＭＩＩ−ＰＨＹ１３は、他の多くのベン
ダーのいずれかによって製作されるＭＩＩ−ＰＨＹであ
る。
または他の１０／１００Ｍビット・ネットワークである
インタフェース１５に対する接続を可能にするＰＨＹチ
ップである。例えば、ＭＩＩ−ＰＨＹ１３は、Level On
e Communications, Inc.製のＬＸＴ９７０ＰＨＹであ
る。あるいは、ＭＩＩ−ＰＨＹ１３は、他の多くのベン
ダーのいずれかによって製作されるＭＩＩ−ＰＨＹであ
る。
【００１６】ＭＩＩ−ＰＨＹ１３は、４ビット送信デー
タ入力１３２、４ビット受信データ出力１３３、送信ク
ロック／受信クロック１３４、物理制御信号Ｉ／Ｏライ
ン（ＰＨＹ−ＣＴＲＬ）１３５およびＭＩＩ管理ポート
（ＭＩＩ−ＭＧＭＴ）１３６を有している。
タ入力１３２、４ビット受信データ出力１３３、送信ク
ロック／受信クロック１３４、物理制御信号Ｉ／Ｏライ
ン（ＰＨＹ−ＣＴＲＬ）１３５およびＭＩＩ管理ポート
（ＭＩＩ−ＭＧＭＴ）１３６を有している。
【００１７】ＭＡＣ１１は、シリアル・パワー・ダウン
出力１１１、４ビット送信データ出力１１２、４ビット
受信データ入力１１３、送信クロック／受信クロック１
１４、物理制御信号入出力（Ｉ／Ｏ）１１５およびＭＩ
Ｉ管理ポート１１６を有している。
出力１１１、４ビット送信データ出力１１２、４ビット
受信データ入力１１３、送信クロック／受信クロック１
１４、物理制御信号入出力（Ｉ／Ｏ）１１５およびＭＩ
Ｉ管理ポート１１６を有している。
【００１８】ＭＡＣ１１のシリアル・パワー・ダウン出
力１１１は、ライン１６を介してシリアルＰＨＹ１２の
パワー・ダウン入力１２１に接続されている。ＭＡＣ１
１の４ビット送信データ出力１１２は、ライン１７を介
してＭＩＩ−ＰＨＹ１３の４ビット送信データ入力１３
２に接続されている。ライン１７からの単一のライン２
２（ＴＸＤ［０］）は分離されており、シリアルＰＨＹ
１２の送信データ入力１２２に接続されている。
力１１１は、ライン１６を介してシリアルＰＨＹ１２の
パワー・ダウン入力１２１に接続されている。ＭＡＣ１
１の４ビット送信データ出力１１２は、ライン１７を介
してＭＩＩ−ＰＨＹ１３の４ビット送信データ入力１３
２に接続されている。ライン１７からの単一のライン２
２（ＴＸＤ［０］）は分離されており、シリアルＰＨＹ
１２の送信データ入力１２２に接続されている。
【００１９】ＭＡＣ１１の４ビット受信データ入力１１
３は、ライン１８を介してＭＩＩ−ＰＨＹ１３の４ビッ
ト受信データ出力１３３に接続されている。ライン１８
から１本のライン２３（ＲＸＤ［０］）が分岐してお
り、これがシリアルＰＨＹ１２の受信データ出力１２３
に接続されている。ＭＡＣ１１の送信クロック／受信ク
ロック１１４は、ライン１９を介してシリアルＰＨＹ１
２の送信クロック／受信クロック１２４に接続されると
共に、ＭＩＩ−ＰＨＹ１３の送信クロック／受信クロッ
ク１３４に接続されている。
３は、ライン１８を介してＭＩＩ−ＰＨＹ１３の４ビッ
ト受信データ出力１３３に接続されている。ライン１８
から１本のライン２３（ＲＸＤ［０］）が分岐してお
り、これがシリアルＰＨＹ１２の受信データ出力１２３
に接続されている。ＭＡＣ１１の送信クロック／受信ク
ロック１１４は、ライン１９を介してシリアルＰＨＹ１
２の送信クロック／受信クロック１２４に接続されると
共に、ＭＩＩ−ＰＨＹ１３の送信クロック／受信クロッ
ク１３４に接続されている。
【００２０】ＭＡＣ１１の物理制御信号Ｉ／Ｏライン１
１５は、ライン２０を介して、ＭＩＩ−ＰＨＹ１３の物
理制御信号Ｉ／Ｏライン１３５に接続されている。ライ
ン２０から分岐したサブセット・ライン２４を介して、
ＭＡＣ１１の物理制御信号Ｉ／Ｏライン１１５のサブセ
ットが、シリアルＰＨＹ１２の物理制御信号Ｉ／Ｏライ
ン１２５に接続されている。ＭＡＣ１１のＭＩＩ管理ポ
ート１１６は、ライン２１を介して、ＭＩＩ−ＰＨＹ１
３のＭＩＩ管理ポート１３６に接続されている。
１５は、ライン２０を介して、ＭＩＩ−ＰＨＹ１３の物
理制御信号Ｉ／Ｏライン１３５に接続されている。ライ
ン２０から分岐したサブセット・ライン２４を介して、
ＭＡＣ１１の物理制御信号Ｉ／Ｏライン１１５のサブセ
ットが、シリアルＰＨＹ１２の物理制御信号Ｉ／Ｏライ
ン１２５に接続されている。ＭＡＣ１１のＭＩＩ管理ポ
ート１１６は、ライン２１を介して、ＭＩＩ−ＰＨＹ１
３のＭＩＩ管理ポート１３６に接続されている。
【００２１】ＭＡＣ１１は本質的に、ＭＩＩ−ＰＨＹ１
３に対するＭＩＩインタフェースを提供しており、ＭＩ
Ｉインタフェースのサブセットを用いて、ＭＡＣ１１
は、シリアルＰＨＹ１２に対するシリアル・インタフェ
ースを提供している。
３に対するＭＩＩインタフェースを提供しており、ＭＩ
Ｉインタフェースのサブセットを用いて、ＭＡＣ１１
は、シリアルＰＨＹ１２に対するシリアル・インタフェ
ースを提供している。
【００２２】以下の表１は各ＭＩＩ信号を並べて表示し
たものであり、また、どのＭＩＩ信号がシリアルＰＨＹ
１２に接続され、シリアルＰＨＹ１２に使用されている
かを示している。
たものであり、また、どのＭＩＩ信号がシリアルＰＨＹ
１２に接続され、シリアルＰＨＹ１２に使用されている
かを示している。
【００２３】
【表１】
【００２４】図２は、ＭＡＣ集積回路１１内のインタフ
ェースを示す簡略化したブロック図である。シリアルＰ
ＨＹ１２をＭＡＣ１１によって提供されるＭＩＩインタ
フェースに接続することができるように、ＭＡＣ１１は
ＭＩＩバスからシリアルＰＨＹ１２を切離すことができ
なければならない。また、ＭＡＣ１１は、異なるクロッ
ク速度および異なるデータ幅を扱うことができなければ
ならない。
ェースを示す簡略化したブロック図である。シリアルＰ
ＨＹ１２をＭＡＣ１１によって提供されるＭＩＩインタ
フェースに接続することができるように、ＭＡＣ１１は
ＭＩＩバスからシリアルＰＨＹ１２を切離すことができ
なければならない。また、ＭＡＣ１１は、異なるクロッ
ク速度および異なるデータ幅を扱うことができなければ
ならない。
【００２５】図２に示すように、ＭＡＣ１１内におい
て、受信および送信チャネルは異なるセクションに分割
されている。受信パスにおいて、受信シフト・レジスタ
４０がデータを受信する。ライン３２上のＲＸＣＬＫ
は、受信シフト・レジスタ４０に対するクロックとして
使用される。ＭＡＣ制御部３０は、制御ライン３３を介
して、受信シフト・レジスタ４０を制御する。シリアル
ＰＨＹ１２からデータを受信する時、データが１ビット
毎に受信シフト・レジスタ４０に入力されるよう、各ク
ロック信号が与えられる。ＭＩＩ−ＰＨＹ１３からデー
タを受信する時は、データが４ビット毎に受信シフト・
レジスタ４０に入力されるよう、各クロック信号が与え
られる。受信シフト・レジスタ４０がデータのバイト全
体を受信すると、更なる処理のために、ゲート３６がそ
のバイト・データをＭＡＣ１１のデータ・パス３５に送
信する。
て、受信および送信チャネルは異なるセクションに分割
されている。受信パスにおいて、受信シフト・レジスタ
４０がデータを受信する。ライン３２上のＲＸＣＬＫ
は、受信シフト・レジスタ４０に対するクロックとして
使用される。ＭＡＣ制御部３０は、制御ライン３３を介
して、受信シフト・レジスタ４０を制御する。シリアル
ＰＨＹ１２からデータを受信する時、データが１ビット
毎に受信シフト・レジスタ４０に入力されるよう、各ク
ロック信号が与えられる。ＭＩＩ−ＰＨＹ１３からデー
タを受信する時は、データが４ビット毎に受信シフト・
レジスタ４０に入力されるよう、各クロック信号が与え
られる。受信シフト・レジスタ４０がデータのバイト全
体を受信すると、更なる処理のために、ゲート３６がそ
のバイト・データをＭＡＣ１１のデータ・パス３５に送
信する。
【００２６】送信パスにおいては、ＭＡＣ１１のデータ
・パス３７から受信した８ビットのデータを、ＭＡＣ制
御部３０が制御するゲート３８を介して送信シフト・レ
ジスタ３９に送信する。ライン３１上のＴＸＣＬＫは、
送信シフト・レジスタ３９に対するクロックとして使用
される。ＭＡＣ制御部３０は、制御ライン３４を介して
送信シフト・レジスタ３９を制御する。シリアルＰＨＹ
１２にデータを送信する時、データが１ビット毎に送信
シフト・レジスタ３９から出力されるよう、各クロック
信号が与えられる。ＭＩＩ−ＰＨＹ１３にデータを送信
する時は、データが４ビット毎に送信シフト・レジスタ
３９から出力されるよう、各クロック信号が与えられ
る。
・パス３７から受信した８ビットのデータを、ＭＡＣ制
御部３０が制御するゲート３８を介して送信シフト・レ
ジスタ３９に送信する。ライン３１上のＴＸＣＬＫは、
送信シフト・レジスタ３９に対するクロックとして使用
される。ＭＡＣ制御部３０は、制御ライン３４を介して
送信シフト・レジスタ３９を制御する。シリアルＰＨＹ
１２にデータを送信する時、データが１ビット毎に送信
シフト・レジスタ３９から出力されるよう、各クロック
信号が与えられる。ＭＩＩ−ＰＨＹ１３にデータを送信
する時は、データが４ビット毎に送信シフト・レジスタ
３９から出力されるよう、各クロック信号が与えられ
る。
【００２７】シリアル・モードで動作する時、ＴＸＣＬ
ＫおよびＲＸＣＬＫは１０ＭＨｚで動作する。ＭＩＩモ
ードで動作する時、ＴＸＣＬＫおよびＲＸＣＬＫは、
２．５ＭＨｚ（１０Ｔ接続用）または２５ＭＨｚ（１０
０Ｔ接続用）で動作する。
ＫおよびＲＸＣＬＫは１０ＭＨｚで動作する。ＭＩＩモ
ードで動作する時、ＴＸＣＬＫおよびＲＸＣＬＫは、
２．５ＭＨｚ（１０Ｔ接続用）または２５ＭＨｚ（１０
０Ｔ接続用）で動作する。
【００２８】ＭＡＣ制御部３０は、ＭＡＣ１１の動作す
るモードを制御する。ＭＡＣ制御部３０は、ＭＡＣ１１
がＭＩＩ−ＰＨＹ１３と通信している時には、シリアル
ＰＨＹ１２のパワー・ダウン（ＰＷＲ―ＤＷＮ）入力１
２１を利用して、シリアルＰＨＹ１２をＭＩＩバスから
切離す。シリアルＰＨＹ１２にパワー・ダウン又はトラ
イステート機能が無い場合、ＭＩＩ−ＰＨＹ１３とのデ
ータ送信を実行している時に、他の方法でシリアルＰＨ
Ｙ１２をＭＡＣ１１から切離す必要がある。
るモードを制御する。ＭＡＣ制御部３０は、ＭＡＣ１１
がＭＩＩ−ＰＨＹ１３と通信している時には、シリアル
ＰＨＹ１２のパワー・ダウン（ＰＷＲ―ＤＷＮ）入力１
２１を利用して、シリアルＰＨＹ１２をＭＩＩバスから
切離す。シリアルＰＨＹ１２にパワー・ダウン又はトラ
イステート機能が無い場合、ＭＩＩ−ＰＨＹ１３とのデ
ータ送信を実行している時に、他の方法でシリアルＰＨ
Ｙ１２をＭＡＣ１１から切離す必要がある。
【００２９】例えば、図３は、パワー・ダウン機能が無
いシリアルＰＨＹ１２をＭＡＣ１１から切離すために使
用する、スイッチ６３、スイッチ６７、スイッチ５８、
スイッチ７４およびスイッチ７８を示す。ライン６４
は、ＭＩＩ−ＰＨＹ１３の４ビット受信データ出力１３
３からの受信データＲＸＤ［０：３］を伝送する。スイ
ッチ６３は、ＭＡＣ１１が通信しているのがシリアルＰ
ＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、ライン６１の
ＭＩＩ−ＰＨＹ１３からのＲＸＤ［０］か、またはシリ
アルＰＨＹ１２の受信データ出力１２３からのＲＸＤか
のいずれか一方を選択する。
いシリアルＰＨＹ１２をＭＡＣ１１から切離すために使
用する、スイッチ６３、スイッチ６７、スイッチ５８、
スイッチ７４およびスイッチ７８を示す。ライン６４
は、ＭＩＩ−ＰＨＹ１３の４ビット受信データ出力１３
３からの受信データＲＸＤ［０：３］を伝送する。スイ
ッチ６３は、ＭＡＣ１１が通信しているのがシリアルＰ
ＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、ライン６１の
ＭＩＩ−ＰＨＹ１３からのＲＸＤ［０］か、またはシリ
アルＰＨＹ１２の受信データ出力１２３からのＲＸＤか
のいずれか一方を選択する。
【００３０】スイッチ６７は、受信クロックライン６８
上の受信クロック信号として、受信クロック（ＲＸＣＬ
Ｋ１）ライン６５のシリアルＰＨＹ１２からの受信クロ
ック信号か、または受信クロック（ＲＸＣＬＫ２）ライ
ン６６のＭＩＩ−ＰＨＹ１３からの受信クロック信号か
のいずれか一方を選択する。
上の受信クロック信号として、受信クロック（ＲＸＣＬ
Ｋ１）ライン６５のシリアルＰＨＹ１２からの受信クロ
ック信号か、または受信クロック（ＲＸＣＬＫ２）ライ
ン６６のＭＩＩ−ＰＨＹ１３からの受信クロック信号か
のいずれか一方を選択する。
【００３１】ライン５７は、ＭＩＩ−ＰＨＹ１３の物理
制御信号Ｉ／Ｏライン１３５に対し制御データを伝送す
る。スイッチ５８は、ＭＡＣ１１が通信しているのがシ
リアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、シリ
アルＰＨＹ１２用の物理制御信号Ｉ／Ｏライン５６のサ
ブセットか、またはＭＩＩ−ＰＨＹ１３用の物理制御信
号Ｉ／Ｏラインに対応するサブセットかのいずれか一方
を選択する。
制御信号Ｉ／Ｏライン１３５に対し制御データを伝送す
る。スイッチ５８は、ＭＡＣ１１が通信しているのがシ
リアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、シリ
アルＰＨＹ１２用の物理制御信号Ｉ／Ｏライン５６のサ
ブセットか、またはＭＩＩ−ＰＨＹ１３用の物理制御信
号Ｉ／Ｏラインに対応するサブセットかのいずれか一方
を選択する。
【００３２】スイッチ７４は、送信クロック・ライン７
５上の送信クロックとして、送信クロック（ＴＸＣＬＫ
１）ライン７２上の、シリアルＰＨＹ１２からの送信ク
ロック信号か、または送信クロック（ＴＸＣＬＫ２）ラ
イン７３上の、ＭＩＩ−ＰＨＹ１３からの送信クロック
信号かのいずれか一方を選択する。
５上の送信クロックとして、送信クロック（ＴＸＣＬＫ
１）ライン７２上の、シリアルＰＨＹ１２からの送信ク
ロック信号か、または送信クロック（ＴＸＣＬＫ２）ラ
イン７３上の、ＭＩＩ−ＰＨＹ１３からの送信クロック
信号かのいずれか一方を選択する。
【００３３】ライン７７は、ＭＩＩ−ＰＨＹ１３の４ビ
ット送信データ入力１３２に送信データＴＸＤ［０：
３］を伝送する。スイッチ７８は、ＭＡＣ１１が通信し
ているのがシリアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３か
により、ライン７９上の、ＭＩＩ−ＰＨＹ１３へのＴＸ
Ｄ［０］か、またはシリアルＰＨＹ１２の送信データ入
力１２２へのＴＸＤかのいずれか一方を選択する。
ット送信データ入力１３２に送信データＴＸＤ［０：
３］を伝送する。スイッチ７８は、ＭＡＣ１１が通信し
ているのがシリアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３か
により、ライン７９上の、ＭＩＩ−ＰＨＹ１３へのＴＸ
Ｄ［０］か、またはシリアルＰＨＹ１２の送信データ入
力１２２へのＴＸＤかのいずれか一方を選択する。
【００３４】図４は、ＭＡＣ制御部３０とＭＩＩ−ＰＨ
Ｙ１３、およびシリアルＰＨＹ１２とを制御するリンク
制御状態機械を示す。この状態機械は、例えば、中央処
理装置によって実行されるファームウエアとして実現さ
れる。あるいは、ＭＡＣ１１内のハードウエアにおいて
実現される。「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔ
へのリンクの検査」状態８１に入ると、シリアルＰＨＹ
１２は、パワー・ダウン制御ライン１６（図１に示す）
または類似するハードウエア（図３に示す）を介して切
離される。そして、ＭＡＣ制御部３０は、ニブル・モー
ドになる。次いで、ＭＩＩ−ＰＨＹ１３（１０Ｔまたは
１００Ｔに使用される）が選択され、オート・ネゴシエ
ーション（auto-negotiation）が可能になる。これによ
って、ＭＩＩ−ＰＨＹ１３は、インタフェース１５を介
して１０Ｔまたは１００Ｔリンクを確立することができ
る。そして、リンク・タイマが始動して、リンキング時
間が有限の時間に制限される。
Ｙ１３、およびシリアルＰＨＹ１２とを制御するリンク
制御状態機械を示す。この状態機械は、例えば、中央処
理装置によって実行されるファームウエアとして実現さ
れる。あるいは、ＭＡＣ１１内のハードウエアにおいて
実現される。「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔ
へのリンクの検査」状態８１に入ると、シリアルＰＨＹ
１２は、パワー・ダウン制御ライン１６（図１に示す）
または類似するハードウエア（図３に示す）を介して切
離される。そして、ＭＡＣ制御部３０は、ニブル・モー
ドになる。次いで、ＭＩＩ−ＰＨＹ１３（１０Ｔまたは
１００Ｔに使用される）が選択され、オート・ネゴシエ
ーション（auto-negotiation）が可能になる。これによ
って、ＭＩＩ−ＰＨＹ１３は、インタフェース１５を介
して１０Ｔまたは１００Ｔリンクを確立することができ
る。そして、リンク・タイマが始動して、リンキング時
間が有限の時間に制限される。
【００３５】「１０Ｔ／１００Ｔへのリンクの検査」状
態８１にある時、ＭＩＩ−ＰＨＹ１３は、リンクが確立
されているかどうかを判断するためにポーリングされ
る。リンクが確立されている（リンク／１０ＢＡＳＥ−
Ｔ／１００ＢＡＳＥ−Ｔポートの選択）場合、インタフ
ェース１５が選択され、「１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔでの動作」状態８２に遷移する。しかしなが
ら、リンク・タイマが切れると（リンク・タイムアウト
（link timeout））、代りに検査１０ＢＡＳＥ２リンク
状態８３に遷移する。
態８１にある時、ＭＩＩ−ＰＨＹ１３は、リンクが確立
されているかどうかを判断するためにポーリングされ
る。リンクが確立されている（リンク／１０ＢＡＳＥ−
Ｔ／１００ＢＡＳＥ−Ｔポートの選択）場合、インタフ
ェース１５が選択され、「１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔでの動作」状態８２に遷移する。しかしなが
ら、リンク・タイマが切れると（リンク・タイムアウト
（link timeout））、代りに検査１０ＢＡＳＥ２リンク
状態８３に遷移する。
【００３６】「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔ
での動作」状態８２では、１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔリンクが監視される。「１０ＢＡＳＥ−Ｔ／
１００ＢＡＳＥ−Ｔでの動作」状態８２でリンクを喪失
した場合（リンク・ロスト）、「１０ＢＡＳＥ２へのリ
ンクの検査」状態８３になる。
での動作」状態８２では、１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔリンクが監視される。「１０ＢＡＳＥ−Ｔ／
１００ＢＡＳＥ−Ｔでの動作」状態８２でリンクを喪失
した場合（リンク・ロスト）、「１０ＢＡＳＥ２へのリ
ンクの検査」状態８３になる。
【００３７】「１０ＢＡＳＥ２へのリンクの検査」状態
８３になると、ＭＩＩ−ＰＨＹ１３は、ＭＩＩ管理イン
タフェース１３６を介して切離される。そして、ＭＡＣ
制御部３０は、シリアル・モードになる。その後、シリ
アルＰＨＹ１２が選択され、テスト・フレームが送信さ
れる。このテスト・フレームはＭＡＣレベルで自己アド
レス指定され、それによって、別のネットワーク装置に
よって処理されないことを確実にする。テスト・フレー
ムは、インタフェース１４（１０ＢＡＳＥ２ポート）が
１０ＢＡＳＥ２ネットワークに接続されているか否かを
判断するのに使用される。一旦テスト・フレームが送信
されると、テスト・フレームの状態が検査される。送信
が成功した（すなわち、テスト・フレームが送信され
た）場合、インタフェース１４が選択され、「１０ＢＡ
ＳＥ２での動作」状態８４へ遷移する（送信正常／１０
ＢＡＳＥ２を選択）。しかしながら、フレーム送信にお
いてエラーが発生した場合、「１０ＢＡＳＥ−Ｔ／１０
０ＢＡＳＥ−Ｔへのリンクの検査」状態８１に戻る（送
信エラー）。この場合のエラー状態は、送信上の過度の
衝突である。
８３になると、ＭＩＩ−ＰＨＹ１３は、ＭＩＩ管理イン
タフェース１３６を介して切離される。そして、ＭＡＣ
制御部３０は、シリアル・モードになる。その後、シリ
アルＰＨＹ１２が選択され、テスト・フレームが送信さ
れる。このテスト・フレームはＭＡＣレベルで自己アド
レス指定され、それによって、別のネットワーク装置に
よって処理されないことを確実にする。テスト・フレー
ムは、インタフェース１４（１０ＢＡＳＥ２ポート）が
１０ＢＡＳＥ２ネットワークに接続されているか否かを
判断するのに使用される。一旦テスト・フレームが送信
されると、テスト・フレームの状態が検査される。送信
が成功した（すなわち、テスト・フレームが送信され
た）場合、インタフェース１４が選択され、「１０ＢＡ
ＳＥ２での動作」状態８４へ遷移する（送信正常／１０
ＢＡＳＥ２を選択）。しかしながら、フレーム送信にお
いてエラーが発生した場合、「１０ＢＡＳＥ−Ｔ／１０
０ＢＡＳＥ−Ｔへのリンクの検査」状態８１に戻る（送
信エラー）。この場合のエラー状態は、送信上の過度の
衝突である。
【００３８】１０ＢＡＳＥ２ネットワークは５０オーム
で終端されなければならないので、送信中、ネットワー
クに接続されていない１０ＢＡＳＥ２ポートにおいて反
射が発生する。これらの反射により、ＭＡＣ１１が、ネ
ットワーク上で衝突が発生していることを認識する。フ
レームを１６回送信するのに失敗した後に、ＭＡＣ１１
は、処理をあきらめ、過度の衝突によるエラーがフレー
ムに対して発生したことを示す。これは、ネットワーク
上のトラフィック量が多すぎることによる正当なエラー
である可能性もあるが、それが続くことは好ましくな
く、アクティブな１０ＢＡＳＥ２ポートが選択される。
で終端されなければならないので、送信中、ネットワー
クに接続されていない１０ＢＡＳＥ２ポートにおいて反
射が発生する。これらの反射により、ＭＡＣ１１が、ネ
ットワーク上で衝突が発生していることを認識する。フ
レームを１６回送信するのに失敗した後に、ＭＡＣ１１
は、処理をあきらめ、過度の衝突によるエラーがフレー
ムに対して発生したことを示す。これは、ネットワーク
上のトラフィック量が多すぎることによる正当なエラー
である可能性もあるが、それが続くことは好ましくな
く、アクティブな１０ＢＡＳＥ２ポートが選択される。
【００３９】「１０ＢＡＳＥ２での動作」状態８４にお
いて、ＭＩＩ−ＰＨＹ１３は周期的にポーリングされ
て、リンクがインタフェース１５（１０ＢＡＳＥ−Ｔ／
１００ＢＡＳＥ−Ｔポート）を介して確立されているか
どうかを判断する。リンクが確立されている場合、「１
０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔへのリンクの検
査」状態８１に遷移する。この方法では、ＭＩＩ−ＰＨ
Ｙ１３を使用する（すなわち、１０ＢＡＳＥ−Ｔ／１０
０ＢＡＳＥ−Ｔポートを介する）通信が、シリアルＰＨ
Ｙ１２を使用する（すなわち、１０ＢＡＳＥ２ポートを
介する）通信より優先される。
いて、ＭＩＩ−ＰＨＹ１３は周期的にポーリングされ
て、リンクがインタフェース１５（１０ＢＡＳＥ−Ｔ／
１００ＢＡＳＥ−Ｔポート）を介して確立されているか
どうかを判断する。リンクが確立されている場合、「１
０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔへのリンクの検
査」状態８１に遷移する。この方法では、ＭＩＩ−ＰＨ
Ｙ１３を使用する（すなわち、１０ＢＡＳＥ−Ｔ／１０
０ＢＡＳＥ−Ｔポートを介する）通信が、シリアルＰＨ
Ｙ１２を使用する（すなわち、１０ＢＡＳＥ２ポートを
介する）通信より優先される。
【００４０】上述した説明は、本発明の例示的な方法お
よび実施の形態を単に開示し述べているだけである。当
業者にとって理解されるように、本発明は、その精神ま
たは本質的な特徴から離れることなく他の特定の形態で
具体化することができる。従って、本発明の開示は、特
許請求の範囲で述べられている本発明の範囲を例示して
いるのであって、限定しているのではない。
よび実施の形態を単に開示し述べているだけである。当
業者にとって理解されるように、本発明は、その精神ま
たは本質的な特徴から離れることなく他の特定の形態で
具体化することができる。従って、本発明の開示は、特
許請求の範囲で述べられている本発明の範囲を例示して
いるのであって、限定しているのではない。
【００４１】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。
を以下に示す。
【００４２】〔実施態様１〕媒体アクセス制御装置（Ｍ
ＡＣ）（１１）、シリアル物理副層（シリアルＰＨＹ）
（１２）および媒体独立インタフェース物理副層（ＭＩ
Ｉ−ＰＨＹ）（１３）を制御するリンク制御状態機械で
あって、前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が検
査される第１の状態（８１）と、前記ＭＡＣ（１１）が
前記ＭＩＩ−ＰＨＹ（１３）を用いてデータ伝送を実行
しており、前記シリアルＰＨＹ（１２）が前記ＭＡＣ
（１１）から切離されている第２の状態（８２）であっ
て、前記リンク状態の検査の結果、リンクが確立されて
いることを示す場合に、前記第１の状態（８１）から移
る、第２の状態（８２）と、前記ＭＩＩ−ＰＨＹ（１
３）が前記ＭＡＣ（１１）から切離されており、前記シ
リアルＰＨＹ（１２）を用いてテスト・フレームが送信
される第３の状態（８３）であって、リンクがタイムア
ウトしている場合に、前記第１の状態（８１）から移る
第３の状態（８３）と、前記ＭＡＣ（１１）が、前記シ
リアルＰＨＹ（１２）を用いてデータ伝送を実行する第
４の状態（８４）であって、前記テスト・フレームの送
信が成功した場合に、前記第３の状態（８３）から移る
第４の状態（８４）とを有することを特徴とするリンク
制御状態機械。
ＡＣ）（１１）、シリアル物理副層（シリアルＰＨＹ）
（１２）および媒体独立インタフェース物理副層（ＭＩ
Ｉ−ＰＨＹ）（１３）を制御するリンク制御状態機械で
あって、前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が検
査される第１の状態（８１）と、前記ＭＡＣ（１１）が
前記ＭＩＩ−ＰＨＹ（１３）を用いてデータ伝送を実行
しており、前記シリアルＰＨＹ（１２）が前記ＭＡＣ
（１１）から切離されている第２の状態（８２）であっ
て、前記リンク状態の検査の結果、リンクが確立されて
いることを示す場合に、前記第１の状態（８１）から移
る、第２の状態（８２）と、前記ＭＩＩ−ＰＨＹ（１
３）が前記ＭＡＣ（１１）から切離されており、前記シ
リアルＰＨＹ（１２）を用いてテスト・フレームが送信
される第３の状態（８３）であって、リンクがタイムア
ウトしている場合に、前記第１の状態（８１）から移る
第３の状態（８３）と、前記ＭＡＣ（１１）が、前記シ
リアルＰＨＹ（１２）を用いてデータ伝送を実行する第
４の状態（８４）であって、前記テスト・フレームの送
信が成功した場合に、前記第３の状態（８３）から移る
第４の状態（８４）とを有することを特徴とするリンク
制御状態機械。
【００４３】〔実施態様２〕前記第１の状態（８１）で
は、前記シリアルＰＨＹ（１２）は前記ＭＡＣ（１１）
から切離されており、前記ＭＡＣ（１１）はニブル・モ
ードになり、前記ＭＩＩ−ＰＨＹ（１３）が選択され、
オート・ネゴシエーションが可能となり、タイムアウト
・タイマが開始することを特徴とする実施態様１に記載
のリンク制御状態機械。
は、前記シリアルＰＨＹ（１２）は前記ＭＡＣ（１１）
から切離されており、前記ＭＡＣ（１１）はニブル・モ
ードになり、前記ＭＩＩ−ＰＨＹ（１３）が選択され、
オート・ネゴシエーションが可能となり、タイムアウト
・タイマが開始することを特徴とする実施態様１に記載
のリンク制御状態機械。
【００４４】〔実施態様３〕前記第２の状態（８２）で
は、前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が監視さ
れ、リンク・ロスがある場合、前記第３の状態（８３）
に遷移することを特徴とする実施態様１又は実施態様２
に記載のリンク制御状態機械。
は、前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が監視さ
れ、リンク・ロスがある場合、前記第３の状態（８３）
に遷移することを特徴とする実施態様１又は実施態様２
に記載のリンク制御状態機械。
【００４５】〔実施態様４〕前記第３の状態（８３）で
は、前記テスト・フレームが送信された後、該テスト・
フレームの状態が検査されることを特徴とする、実施態
様１乃至実施態様３のいずれか一項に記載のリンク制御
状態機械。
は、前記テスト・フレームが送信された後、該テスト・
フレームの状態が検査されることを特徴とする、実施態
様１乃至実施態様３のいずれか一項に記載のリンク制御
状態機械。
【００４６】〔実施態様５〕前記第３の状態（８３）で
は、前記テスト・フレームの状態が送信エラーを示す場
合、前記第１の状態（８１）に遷移することを特徴とす
る実施態様４記載のリンク制御状態機械。
は、前記テスト・フレームの状態が送信エラーを示す場
合、前記第１の状態（８１）に遷移することを特徴とす
る実施態様４記載のリンク制御状態機械。
【００４７】〔実施態様６〕前記第４の状態（８４）で
は、前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が検査さ
れることを特徴とする、実施態様１乃至実施態様５のい
ずれか一項に記載のリンク制御状態機械。
は、前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が検査さ
れることを特徴とする、実施態様１乃至実施態様５のい
ずれか一項に記載のリンク制御状態機械。
【００４８】〔実施態様７〕前記第４の状態（８４）で
は、前記ＭＩＩ−ＰＨＹ（１３）によってリンクが確立
している場合、前記第１の状態（８１）に遷移すること
を特徴とする、実施態様６に記載のリンク制御状態機
械。
は、前記ＭＩＩ−ＰＨＹ（１３）によってリンクが確立
している場合、前記第１の状態（８１）に遷移すること
を特徴とする、実施態様６に記載のリンク制御状態機
械。
【００４９】〔実施態様８〕媒体アクセス制御装置（Ｍ
ＡＣ）（１１）、シリアル物理副層（シリアルＰＨＹ）
（１２）および媒体独立インタフェース物理副層（ＭＩ
Ｉ−ＰＨＹ）（１３）を制御する方法であって、（ａ）
前記ＭＩＩ−ＰＨＹ（１３）のリンク状態を検査するス
テップと、（ｂ）前記ステップ（ａ）において、前記リ
ンク状態の検査の結果が、リンクが確立されていること
を示す場合、前記ＭＩＩ−ＰＨＹ（１３）を用いてデー
タの送信を実行し、前記シリアルＰＨＹ（１２）を前記
ＭＡＣ（１１）から切離すステップと、（ｃ）前記ステ
ップ（ａ）において、リンク・タイムアウトが発生した
場合、前記ＭＩＩ−ＰＨＹ（１３）を前記ＭＡＣ（１
１）から切離し、前記シリアルＰＨＹ（１２）を用いて
テスト・フレームを送信するステップと、（ｄ）前記ス
テップ（ｃ）において、前記テスト・フレームの送信が
成功した場合、前記シリアルＰＨＹ（１２）を用いてデ
ータ伝送を実行するステップとを設けて成ることを特徴
とする方法。
ＡＣ）（１１）、シリアル物理副層（シリアルＰＨＹ）
（１２）および媒体独立インタフェース物理副層（ＭＩ
Ｉ−ＰＨＹ）（１３）を制御する方法であって、（ａ）
前記ＭＩＩ−ＰＨＹ（１３）のリンク状態を検査するス
テップと、（ｂ）前記ステップ（ａ）において、前記リ
ンク状態の検査の結果が、リンクが確立されていること
を示す場合、前記ＭＩＩ−ＰＨＹ（１３）を用いてデー
タの送信を実行し、前記シリアルＰＨＹ（１２）を前記
ＭＡＣ（１１）から切離すステップと、（ｃ）前記ステ
ップ（ａ）において、リンク・タイムアウトが発生した
場合、前記ＭＩＩ−ＰＨＹ（１３）を前記ＭＡＣ（１
１）から切離し、前記シリアルＰＨＹ（１２）を用いて
テスト・フレームを送信するステップと、（ｄ）前記ス
テップ（ｃ）において、前記テスト・フレームの送信が
成功した場合、前記シリアルＰＨＹ（１２）を用いてデ
ータ伝送を実行するステップとを設けて成ることを特徴
とする方法。
【００５０】〔実施態様９〕前記ステップ（ａ）は、
（ａ−１）前記シリアルＰＨＹ（１２）を前記ＭＡＣ
（１１）から切離すサブステップと、（ａ−２）前記Ｍ
ＡＣ（１１）をニブル・モードにするサブステップと、
（ａ−３）前記ＭＩＩ−ＰＨＹ（１３）を選択するサブ
ステップと、（ａ−４）オート・ネゴシエーションを可
能にするサブステップと、（ａ−５）タイムアウト・タ
イマを開始するサブステップとを含むことを特徴とす
る、実施態様８に記載の方法。
（ａ−１）前記シリアルＰＨＹ（１２）を前記ＭＡＣ
（１１）から切離すサブステップと、（ａ−２）前記Ｍ
ＡＣ（１１）をニブル・モードにするサブステップと、
（ａ−３）前記ＭＩＩ−ＰＨＹ（１３）を選択するサブ
ステップと、（ａ−４）オート・ネゴシエーションを可
能にするサブステップと、（ａ−５）タイムアウト・タ
イマを開始するサブステップとを含むことを特徴とす
る、実施態様８に記載の方法。
【００５１】〔実施態様１０〕前記ステップ（ｃ）は、
（ｃ−１）前記ＭＩＩ−ＰＨＹ（１３）を前記ＭＡＣ
（１１）から切離すサブステップと、（ｃ−２）前記Ｍ
ＡＣ（１１）を前記シリアル・ビット・モードにするサ
ブステップと、（ｃ−３）前記シリアルＰＨＹ（１２）
を選択するサブステップと、（ｃ−４）テスト・フレー
ムを送信するサブステップと、（ｃ−５）前記テスト・
フレームが送信された後に、該テスト・フレームの状態
を検査するステップとを含むことを特徴とする、実施態
様８または実施態様９に記載の方法。
（ｃ−１）前記ＭＩＩ−ＰＨＹ（１３）を前記ＭＡＣ
（１１）から切離すサブステップと、（ｃ−２）前記Ｍ
ＡＣ（１１）を前記シリアル・ビット・モードにするサ
ブステップと、（ｃ−３）前記シリアルＰＨＹ（１２）
を選択するサブステップと、（ｃ−４）テスト・フレー
ムを送信するサブステップと、（ｃ−５）前記テスト・
フレームが送信された後に、該テスト・フレームの状態
を検査するステップとを含むことを特徴とする、実施態
様８または実施態様９に記載の方法。
【図１】本発明の好ましい実施の形態による、媒体独立
インタフェース（ＭＩＩ）バスにより１つの物理副層
（ＰＨＹ）に接続されると共にシリアル・インタフェー
スによりもう１つのＰＨＹに接続された媒体アクセス制
御（ＭＡＣ）集積回路を示す、簡略化したブロック図で
ある。
インタフェース（ＭＩＩ）バスにより１つの物理副層
（ＰＨＹ）に接続されると共にシリアル・インタフェー
スによりもう１つのＰＨＹに接続された媒体アクセス制
御（ＭＡＣ）集積回路を示す、簡略化したブロック図で
ある。
【図２】本発明の好ましい実施の形態による、図１に示
す媒体アクセス制御集積回路内のインタフェースを示
す、簡略化したブロック図である。
す媒体アクセス制御集積回路内のインタフェースを示
す、簡略化したブロック図である。
【図３】本発明の別の実施の形態による、図１に示す媒
体アクセス制御集積回路内のインタフェースを示す、簡
略化したブロック図である。
体アクセス制御集積回路内のインタフェースを示す、簡
略化したブロック図である。
【図４】本発明の好ましい実施の形態による、リンク制
御ロジックのための状態機械を示す、簡略化したブロッ
ク図である。
御ロジックのための状態機械を示す、簡略化したブロッ
ク図である。
１１ 媒体アクセス制御装置（ＭＡＣ） １２ シリアル物理副層（シリアルＰＨＹ） １３ 媒体独立インタフェース物理副層（ＭＩＩ−ＰＨ
Ｙ） ８１ 第１の状態 ８２ 第２の状態 ８３ 第３の状態 ８４ 第４の状態
Ｙ） ８１ 第１の状態 ８２ 第２の状態 ８３ 第３の状態 ８４ 第４の状態
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・シー・ルーカス アメリカ合衆国カリフォルニア州オーバー ン サン・バレー・プレース11510
Claims (1)
- 【請求項１】媒体アクセス制御装置（ＭＡＣ）、シリア
ル物理副層（シリアルＰＨＹ）および媒体独立インタフ
ェース物理副層（ＭＩＩ−ＰＨＹ）を制御するリンク制
御状態機械であって、 前記ＭＩＩ−ＰＨＹのリンク状態が検査される第１の状
態と、 前記ＭＡＣが前記ＭＩＩ−ＰＨＹを用いてデータ伝送を
実行しており、前記シリアルＰＨＹが前記ＭＡＣから切
離されている第２の状態であって、前記リンク状態の検
査の結果、リンクが確立されていることを示す場合に、
前記第１の状態から移る、第２の状態と、 前記ＭＩＩ−ＰＨＹが前記ＭＡＣから切離されており、
前記シリアルＰＨＹを用いてテスト・フレームが送信さ
れる第３の状態であって、リンクがタイムアウトしてい
る場合に、前記第１の状態から移る第３の状態と、 前記ＭＡＣが、前記シリアルＰＨＹを用いてデータ伝送
を実行する第４の状態であって、前記テスト・フレーム
の送信が成功した場合に、前記第３の状態から移る第４
の状態とを有することを特徴とするリンク制御状態機
械。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/063,723 US6269104B1 (en) | 1998-04-21 | 1998-04-21 | Link control state machine for controlling a media access controller, a serial physical layer device and a media independent interface physical layer device |
| US063,723 | 1998-04-21 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH11355385A true JPH11355385A (ja) | 1999-12-24 |
| JPH11355385A5 JPH11355385A5 (ja) | 2005-03-03 |
| JP3745162B2 JP3745162B2 (ja) | 2006-02-15 |
Family
ID=22051065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11361299A Expired - Fee Related JP3745162B2 (ja) | 1998-04-21 | 1999-04-21 | リンク制御状態機械 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6269104B1 (ja) |
| EP (1) | EP0967758B1 (ja) |
| JP (1) | JP3745162B2 (ja) |
| DE (1) | DE69928603T2 (ja) |
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1998
- 1998-04-21 US US09/063,723 patent/US6269104B1/en not_active Expired - Lifetime
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1999
- 1999-04-08 DE DE69928603T patent/DE69928603T2/de not_active Expired - Lifetime
- 1999-04-08 EP EP99302754A patent/EP0967758B1/en not_active Expired - Lifetime
- 1999-04-21 JP JP11361299A patent/JP3745162B2/ja not_active Expired - Fee Related
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| EP0967758A3 (en) | 2002-06-19 |
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| JP3745162B2 (ja) | 2006-02-15 |
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Legal Events
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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