JPH113600A5 - - Google Patents
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- Publication number
- JPH113600A5 JPH113600A5 JP1997155142A JP15514297A JPH113600A5 JP H113600 A5 JPH113600 A5 JP H113600A5 JP 1997155142 A JP1997155142 A JP 1997155142A JP 15514297 A JP15514297 A JP 15514297A JP H113600 A5 JPH113600 A5 JP H113600A5
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- JP
- Japan
- Prior art keywords
- internal voltage
- signal
- chip
- circuit
- chip internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【０００５】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルが行および列に配列されたメモリセルアレイと、メモリセルアレイからのデータを読み出す読出回路と、メモリセルアレイに外部からのデータを書き込む書込回路と、読出回路もしくは書込回路の動作を制御する制御信号が入力される信号端子と、メモリセルアレイ、読出回路および書込回路が配置されたチップにチップ内部電圧を与えるチップ内部電圧配線と、チップの動作をテストするテスト信号を出力するコントロール回路と、チップ内部電圧配線と信号端子との間に接続され、テスト信号に応じて信号端子にチップ内部電圧を供給するチップ内部電圧供給回路とを備えたものである。
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルが行および列に配列されたメモリセルアレイと、メモリセルアレイからのデータを読み出す読出回路と、メモリセルアレイに外部からのデータを書き込む書込回路と、読出回路もしくは書込回路の動作を制御する制御信号が入力される信号端子と、メモリセルアレイ、読出回路および書込回路が配置されたチップにチップ内部電圧を与えるチップ内部電圧配線と、チップの動作をテストするテスト信号を出力するコントロール回路と、チップ内部電圧配線と信号端子との間に接続され、テスト信号に応じて信号端子にチップ内部電圧を供給するチップ内部電圧供給回路とを備えたものである。
また、請求項１記載の半導体記憶装置において、信号端子は複数の内部電圧供給回路に接続され、テスト信号により、いずれかの内部電圧供給回路が活性化され、いずれかの内部電圧供給回路に対応するチップ内部電圧が信号端子に出力されたものである。
さらに、請求項１または請求項２記載の半導体記憶装置において、信号端子は、読出動作における読出データの出力を制御する信号が入力されたものである。
【００２５】
【発明の効果】
上記したように、この発明に係る半導体記憶装置は、読出回路もしくは書込回路の動作を制御する制御信号が入力される信号端子と、チップにチップ内部電圧を与えるチップ内部電圧配線とチップの動作をテストするテスト信号を出力するコントロール回路と、チップ内部電圧配線と信号端子との間に接続され、テスト信号に応じて信号端子にチップ内部電圧を供給するチップ内部電圧供給回路とを備えるので、チップ内部電圧を引き出すための専用パッドが不要となる。
【発明の効果】
上記したように、この発明に係る半導体記憶装置は、読出回路もしくは書込回路の動作を制御する制御信号が入力される信号端子と、チップにチップ内部電圧を与えるチップ内部電圧配線とチップの動作をテストするテスト信号を出力するコントロール回路と、チップ内部電圧配線と信号端子との間に接続され、テスト信号に応じて信号端子にチップ内部電圧を供給するチップ内部電圧供給回路とを備えるので、チップ内部電圧を引き出すための専用パッドが不要となる。
Claims (3)
- メモリセルが行および列に配列されたメモリセルアレイと、
前記メモリセルアレイからのデータを読み出す読出回路と、
前記メモリセルアレイに外部からのデータを書き込む書込回路と、
前記読出回路もしくは前記書込回路の動作を制御する制御信号が入力される信号端子と、
前記メモリセルアレイ、前記読出回路および前記書込回路が配置されたチップにチップ内部電圧を与えるチップ内部電圧配線と、
前記チップの動作をテストするテスト信号を出力するコントロール回路と、
前記チップ内部電圧配線と前記信号端子との間に接続され、前記テスト信号に応じて前記信号端子に前記チップ内部電圧を供給するチップ内部電圧供給回路とを備える半導体記憶装置。 - 前記信号端子は複数の内部電圧供給回路に接続され、
前記テスト信号により、前記いずれかの内部電圧供給回路が活性化され、前記いずれかの内部電圧供給回路に対応するチップ内部電圧が前記信号端子に出力される請求項１記載の半導体記憶装置。 - 前記信号端子は、読出動作における読出データの出力を制御する信号が入力される端子である請求項１または請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155142A JPH113600A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155142A JPH113600A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113600A JPH113600A (ja) | 1999-01-06 |
| JPH113600A5 true JPH113600A5 (ja) | 2005-04-14 |
Family
ID=15599468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155142A Pending JPH113600A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113600A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100838389B1 (ko) * | 2005-09-29 | 2008-06-13 | 주식회사 하이닉스반도체 | 메모리 장치의 내부전압 측정 회로. |
| US7577050B2 (en) | 2005-09-29 | 2009-08-18 | Hynix Semiconductor, Inc. | Semiconductor memory device for measuring internal voltage |
| EP4722434A1 (en) | 2024-10-07 | 2026-04-08 | Bluewater Bio Limited | Non-woven mat |
-
1997
- 1997-06-12 JP JP9155142A patent/JPH113600A/ja active Pending
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