JPH113945A - 半導体集積回路のクロックツリー設計方法及びそれによる半導体集積回路 - Google Patents

半導体集積回路のクロックツリー設計方法及びそれによる半導体集積回路

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JPH113945A
JPH113945A JP9155092A JP15509297A JPH113945A JP H113945 A JPH113945 A JP H113945A JP 9155092 A JP9155092 A JP 9155092A JP 15509297 A JP15509297 A JP 15509297A JP H113945 A JPH113945 A JP H113945A
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clock
semiconductor integrated
integrated circuit
tree
clock buffer
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Shinji Kashiwagi
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Abstract

(57)【要約】 【課題】系統の異なる複数のクロック信号に同期し動作
する半導体集積回路において、系統が異なるクロック信
号間のスキューを低減できるクロックツリー設計方法及
びそれによる半導体集積回路を提供する。 【解決手段】２系統のクロック信号ＣＫ１，ＣＫ２がそ
れぞれ入力する２つの入力端子と対応する２つの出力端
子を有するクロックバッファセル４０１と、クロックバ
ッファセル４０１の出力端子からのクロック信号を増幅
しファンクショナルセル４０６〜４３３に供給するクロ
ックバッファセル４０２〜４０５を含む２系統のクロッ
クツリーにおいて、クロックパッド４１からクロックバ
ッファセル４０１及びクロックバッファセル４０２〜４
０５に至る２本のクロック信号配線は平行して配線され
るため配線長は等しくなり、スキューが低減する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計方法及びそれによる半導体集積回路に関し、特に、
複数のクロック信号に同期して動作する半導体集積回路
において用いられるクロックツリーの設計方法及びそれ
による半導体集積回路に関する。
【０００２】
【従来の技術】近年、大規模な半導体集積回路のレイア
ウト設計方法として、設計開発期間を短期化するため、
フリップフロップなどの一定の機能を有する「ファンク
ショナルセル」を自動配置、自動配線させるＣＡＤ（Ｃ
ｏｍｐｕｔｅｒ ＡｉｄｅｄＤｅｓｉｇｎ）の手法が広
く用いられている。
【０００３】また、大規模な半導体集積回路では、一般
に同期式論理回路として設計されている。同期式論理回
路を含む半導体集積回路では、半導体集積回路全体に対
し同一のタイミングでクロック信号を供給しなければな
らない。一般的な同期式論理回路を含んだ半導体集積回
路は、外部又は内部クロック信号発生源から供給される
クロック信号を比較的大きな負荷駆動能力を持つクロッ
クドライバーによって電流増幅し、クロック信号配線を
通してフリップフロップなどのファンクショナルセルに
供給している。
【０００４】このとき、クロック信号配線が有する配線
抵抗、配線容量及びファンクショナルセルのクロック入
力端子の容量によって信号の遅延が生じるが、クロック
ドライバーから各フリップフロップなどのファンクショ
ナルセルまでの配線長が異なると、それぞれ固有の信号
伝達遅延時間を持つことになるので、クロック信号伝達
遅延差（以下クロックスキューと呼ぶ）が生じる。同期
式論理回路を含む半導体集積回路のクロック周波数を高
くすると、このクロックスキューによって、タイミング
エラーによる誤動作が生じるため、クロックスキューは
できるだけ小さいことが望ましい。
【０００５】ゲートアレイ方式やスタンダードセル方式
に代表される自動配置配線ＣＡＤを使うＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ）方式ではなく、ハンドクラ
フトのフルカスタム方式のレイアウト手法では、クロッ
クスキューを極力小さくすることが可能である。しか
し、前述のとおり、近年、半導体集積回路が数万ゲート
規模と大規模化しており、大規模な半導体集積回路を、
このハンドクラフトのフルカスタム方式でレイアウト設
計することは、コスト高の面から困難である。このた
め、自動配置配線はＣＡＤを使って行われる。すると、
クロックドライバーから各フリップフロップへの配線長
などのクロックスキューを発生させる要因を自動配置配
線ＣＡＤで制御しないかぎり、クロックスキューが生じ
ることになる。
【０００６】クロック信号を、それを必要とするファン
クショナルセルに供給するための配線路をクロックライ
ンと呼ぶ。自動配置配線ＣＡＤによるレイアウト設計方
法では、このクロックラインのクロックスキューを小さ
くするため、クロック信号を複数段のクロックバッファ
セルで段階的に電流増幅する。すなわち、クロック信号
が入力するボンディングパッド（以下、クロックパッド
と称す）からクロック信号を必要とするファンクショナ
ルセルまでを、複数段のクロックバッファセルを介して
それぞれ接続している。この回路網をその構成からクロ
ックツリーと呼ぶ。
【０００７】次に、図６、図７及び図８を用いて、従来
のクロックツリー形成方法について説明する。
【０００８】図６は従来のクロックツリー形成方法のフ
ロー図であり、ステップＳ１において、クロックツリー
を含まない半導体集積回路を構成するファンクショナル
セル間接続情報をもとに、ファンクショナルセルのＣＡ
Ｄによる自動配置を行う。次にステップＳ２において、
クロック信号が入力する全てのファンクショナルセルの
配置情報と、このクロック信号が入力する全てのファン
クショナルセルのクロック信号入力端子の端子容量によ
り、１個のクロックバッファセルが駆動する同一階層の
ファンクショナルセルの総入力端子容量、総配線容量
が、同一階層に存在する他のクロックバッファセルが駆
動するファンクショナルセルの総入力端子容量、総配線
容量と等しくなるように、クロックツリーの接続情報の
生成とクロックツリー上のクロックバッファセルの配置
を行う。ここで、同一階層のクロックバッファ回路と
は、そのクロックバッファセルとクロックパッドを結ぶ
経路の途中に同数個の他のクロックバッファセルが存在
するクロックバッファセルの集合体をいう。
【０００９】次にステップＳ３において、ステップＳ２
で既に配置されていたファンクショナルセルに重ねてク
ロックツリー上のクロックバッファセルが配置された場
合に、それらのオーバーラップ配置をクロックスキュー
に影響を与えないよう、大幅な配置位置の変更を避けな
がら、自動配置ＣＡＤで修正する。
【００１０】ステップＳ４は、ステップＳ３で作られた
最終的な配置情報をもとに、半導体集積回路全体の自動
配線ＣＡＤを用いて、クロックラインを優先させて半導
体集積回路全体の配線を行い、クロックスキューの低減
を図っている。
【００１１】図７は、図６のステップＳ２で生成された
クロックツリーの構成を表す概念図であり、クロックパ
ッド１０００がワイヤーボンディングなどで外部リード
（図示せず）に接続され外部からのクロック信号が印加
される。クロックパッド１０００に印加されたクロック
信号は初段のクロックバッファセル１００１と二段目の
クロックバッファセル１００２〜１００５のいずれかを
通過して、クロック信号を必要とするフリップフロップ
などのファンクショナルセル１００６〜１０２１に供給
される。
【００１２】図７に示すように、クロックツリーは文字
通り木の枝のように分岐しており、クロックバッファセ
ル１００１が駆動するクロックバッファセルは１００２
〜１００５の４個のクロックバッファセルの集合体であ
り、１００２〜１００５の各クロックバッファセルが駆
動するのは１００６〜１００９、１０１０〜１０１３、
１０１４〜１０１７、１０１８〜１０２１のいずれかの
４個のファンクションセルの集合体である。このクロッ
クツリーは、図６のステップＳ２においてクロック信号
を入力とするファンクショナルセルの配置情報と、クロ
ック信号を入力するファンクショナルセルのクロック信
号入力端子の端子容量により、１個のクロックバッファ
セルが駆動する同一階層のファンクショナルセルの総入
力端子容量、総配線容量に関して、同一階層に存在する
他のクロックバッファセルが駆動するそれが均等になる
ように生成される。
【００１３】図８は、特開平６−２０４４３５号公報に
記載されている従来のクロックツリー形成方法を用いた
半導体集積回路の平面図である。
【００１４】図８において、半導体集積回路１１０１
に、クロック信号を外部より印加するクロックパッド１
１０２が存在し、クロックパッド１１０２と第１階層の
クロックバッファセル１１０３が接続されている。ま
た、第１階層のクロックバッファセル１１０３には、４
個の第２段目のクロックバッファセル１１０４〜１１０
７が接続されている。これらクロックツリーの接続関係
自体は図７と同様であるが、図８のクロックツリーはク
ロックツリーを構成するクロックバッファセルの配置位
置に特徴がある。
【００１５】すなわち、クロックパッド１１０２からク
ロック信号を供給する第１階層のクロックバッファセル
１１０３は、半導体集積回路１１０１の中央部に配置さ
れている。そして、第１階層のクロックバッファセル１
１０３は４個のクロックバッファセルが接続され、これ
ら第２階層のクロックバッファセル１１０４〜１１０７
のいずれの入力端子と第１階層のクロックバッファセル
１１０３の出力端子との水平方向の座標の差、及び垂直
方向の座標の差の総和が全て同一となるような位置に、
第２階層のクロックバッファセル１１０４〜１１０７が
配置されている。
【００１６】このように、ある地点と他の地点との水平
及び垂直方向方向の座標の差の絶対値との総和は、一般
にマンハッタン距離と呼ばれている。図８において、第
１階層のクロックバッファセル１１０３の出力端子から
の距離が一定となるような地点が破線で示されている。
第２階層のクロックバッファセルは、いずれもこの破線
上にその入力端子が位置するように配置されている。一
般に半導体集積回路上の配線は、水平及び垂直方向に張
り巡らされる。すなわち、一般に斜め方向の配線は行わ
れない。このような条件のもとでは、ある地点から他の
地点への配線の長さはその地点間のマンハッタン距離と
なる。
【００１７】従って、図８のように、第１階層のクロッ
クバッファセル１１０３の出力端子からマンハッタン距
離が一定となるような位置に、第２階層のクロックバッ
ファセルを全て配置すれば、第２階層の各クロックバッ
ファセルの入力端子と第１の階層のクロックバッファセ
ルの出力端子を結ぶ配線は、いずれもその長さがほぼ等
しくなる。このため、クロックパッド１１０２から各第
２階層のクロックバッファセル１１０４〜１１０７まで
の配線抵抗及び配線容量は、いずれも等しくなり、第２
階層のクロックバッファセル１１０４〜１１０７の間の
クロック信号のスキューを小さくすることが可能であ
る。同様にして、各クロックバッファセルから分岐して
接続されるクロックバッファ回路若しくはフリップフロ
ップなどのファンクショナルセルを常にクロックバッフ
ァセルの出力端子からのマンハッタン距離上に配置する
ようにすれば、供給されるクロック信号間のスキューの
低減が行える。
【００１８】以上の説明より、従来のクロックツリーの
形成方法で、クロックパッドからクロック信号が供給さ
れる各ファンクショナルセル１１０８〜１１２３までの
遅延時間を全て同一とすることが可能であるため、各フ
ァンクショナルセル１１０８〜１１２３におけるクロッ
ク信号の到達時間差すなわちクロックスキューは、ほぼ
ゼロとなり、スキューによる誤動作を防止することが可
能となる。
【００１９】
【発明が解決しようとする課題】従来の自動配置配線Ｃ
ＡＤによるクロックツリーの形成方法は、単相クロック
信号に同期して動作する論理回路を含む半導体集積回路
において、同一のクロック信号の供給を必要としている
全てのファンクショナルセルに、クロックスキューがほ
ぼゼロとなるクロック信号を供給することが可能であ
る。
【００２０】しかし、２相クロック信号を用いたような
系統の異なる複数のクロック信号に同期して動作する論
理回路を含む半導体集積回路においては、系統が異なる
クロック信号間では、クロックスキューの低減が行われ
ない。
【００２１】次に、図９、図１０及び図１１を用い、互
いに重なり合わない２相クロック信号（以下、非重複２
相クロック信号と称す）に同期して動作する論理回路を
含む半導体集積回路を例にして、上述した問題点を説明
する。
【００２２】図９は、クロックパッド及びクロックツリ
ーの末端部におけるクロック信号の波形図である。ま
た、図１０（ａ），（ｂ）は、従来の単相クロック信号
に対して行われているクロックツリーを非重複２相クロ
ック信号に適用した場合のクロックツリーの概念図であ
る。さらに、図１１は上述した単相クロックに対して行
われている従来のクロックツリー形成方法を、非重複２
相クロック信号に対して適用したレイアウト設計フロー
図である。
【００２３】図９、図１０において、第１のクロック信
号ＣＫ１と第２のクロック信号ＣＫ２は、各クロック信
号に対する各々のクロックツリーの第１段目のクロック
バッファセル８０１，８１７に入力するオリジナルのク
ロック信号である。第１のクロック信号ＣＫ１は、第１
段目のクロックバッファセル８０１と第２段目のクロッ
クバッファセル８０２〜８０４を通り、第１のクロック
信号ＣＫ１を必要とするクロックツリーの末端に接続さ
れたファンクショナルセル８０５〜８１６にクロック信
号ＣＫ１Ａとして供給される。このとき、オリジナルの
クロック信号ＣＫ１とファンクショナルセル８０５〜８
１６に供給されるクロック信号ＣＫ１Ａとの間には、伝
達遅延時間ｔＤＰ１が生じる。
【００２４】第２のクロック信号ＣＫ２に関しても同様
に、第２のクロック信号ＣＫ２は、第１段目のクロック
バッファセル８１７と第２段目のクロックバッファセル
８１８〜８２１を通り、第２のクロック信号ＣＫ２を必
要とするクロックツリーの末端に接続されたファンクシ
ョナルセル８２３〜８３８にクロック信号ＣＫ２Ａとし
て供給される。このとき、オリジナルのクロック信号Ｃ
Ｋ２とファンクショナルセル８２３〜８３８に供給され
るクロック信号ＣＫ２Ａとの間には、伝達遅延時間ｔＤ
Ｐ２Ａが生じる。
【００２５】次に、クロック信号ＣＫ１とＣＫ２の伝達
遅延時間に差が生じる理由を以下に説明する。
【００２６】図１０（ａ）に示すように、第１のクロッ
ク信号ＣＫ１のクロックツリーに接続されるファンクシ
ョナルセルは１２個、図１０（ｂ）に示すように第２の
クロック信号ＣＫ２のクロックツリーに接続されるファ
ンクショナルセルは１６個と、第１のクロック信号ＣＫ
１と第２のクロック信号ＣＫ２との間で総負荷容量（Ｆ
ａｎＩｎ数）が異なる。このような場合、従来の自動配
置配線ＣＡＤによるクロックツリー形成方法は、各クロ
ック信号の総負荷容量に見合ったクロックツリーを、ク
ロックバッファセルの個数やクロックツリーのクロック
バッファセルの段数を調整し生成する。
【００２７】従って、総負荷容量の異なるクロック信号
の各クロックツリーは、クロックバッファセルの個数や
クロックツリーのクロックバッファセルの段数などの構
成が異なるため、クロックバッファセル８０１の入力か
らファンクショナルセル８０５〜８１６までの伝達遅延
時間ｔＤＰ１と、クロックバッファセル８１７の入力か
らファンクショナルセル８２３〜８３８までの伝達遅延
時間ｔＤＰ２Ｂとの間に違いが生じる。このため、各ク
ロック信号ＣＫ１，ＣＫ２のクロックツリー末端では、
図９に示すｔ２〜ｔ３において、本来重ならないはずの
２つのクロックが重なり合う状態が発生する。
【００２８】一般的に、非重複２相クロック信号を論理
回路の基本クロックとする半導体集積回路では、クロッ
ク周波数向上を目的とするクロックスキューの低減とと
もに、図９に示すように２つのクロック信号ＣＫ１，Ｃ
Ｋ２間に設ける非重複期間ｔＮＯＶを維持したクロック
信号を、各クロック信号ＣＫ１，ＣＫ２を必要とするフ
ァンクショナルセルに供給しなければならない。図９の
第１のクロック信号ＣＫ１がクロックツリーの末端部に
伝搬したときのクロック信号ＣＫ１Ａと第２のクロック
信号ＣＫ２がクロックツリーの末端部に伝搬したときの
クロック信号ＣＫ２Ａの関係のように、クロック信号Ｃ
Ｋ１の伝達遅延時間ｔＤＰ１とクロック信号ＣＫ２Ａの
伝達遅延時間ｔＤＰ２Ａがほぼ等しければ、各クロック
信号の各クロックツリーの末端部におけるクロック信号
間の非重複期間ｔＮＯＶＢを維持できる。
【００２９】しかしながら、非重複期間ｔＮＯＶを維持
したクロック信号を、各クロック信号を必要とするファ
ンクショナルセルに供給できなけば、一方のクロック信
号をマスタークロックとしてデータをラッチするトラン
スペアレントラッチと、他方のクロック信号をスレーブ
クロックとしてデータをラッチするトランスぺアレント
ラッチの間で、データの筒抜けが生じ、誤動作を引き起
こす。
【００３０】次に、従来の自動配置配線ＣＡＤとクロッ
クツリー形成方法を利用して非重複２相クロック信号の
クロックツリーを自動で生成するレイアウト設計フロー
について、図１１を参照して説明する。
【００３１】図６に示す単相クロックに対する従来のク
ロックツリーレイアウト設計フローと同様に、ステップ
Ｓ１において、クロックツリーを含まない半導体集積回
路を構成するファンクショナルセル間接続情報をもと
に、ファンクショナルセルのＣＡＤによる自動配置を行
う。
【００３２】次にステップＳ２１において、クロック信
号ＣＫ１が入力する全てのファンクショナルセルの配置
情報と、クロック信号ＣＫ１が入力する全てのファンク
ショナルセルのクロック信号入力端子の端子容量によ
り、１個のクロックバッファセルが駆動する同一階層の
ファンクショナルセルの総入力端子容量、総配線容量
が、同一階層に存在する他のクロックバッファセルが駆
動するファンクショナルセルの総入力端子容量、総配線
容量と等しくなるように、クロックＣＫ１に対するクロ
ックツリーの接続情報の生成とクロックツリー上のクロ
ックバッファセルの配置を行う。
【００３３】次に、ステップＳ２２でステップＳ２１と
同様に、クロックＣＫ２に対するクロックツリーの接続
情報の生成とクロックツリー上のクロックバッファセル
の配置を行った後、ステップＳ３において、ステップＳ
２１及びステップＳ２２で既に配置されていたファンク
ショナルセルに重ねてクロックツリー上のクロックバッ
ファセルが配置された場合に、それらのオーバーラップ
配置をクロックスキューに影響を与えないよう、大幅な
配置位置の変更を避けながら、自動配置ＣＡＤで修正す
る。
【００３４】最後にステップＳ４で、ステップＳ３で作
られた最終的な配置情報をもとに、クロックラインを優
先させて、半導体集積回路全体を自動配線ＣＡＤを用い
て配線処理し、クロックスキューの低減を図っている。
【００３５】図１１に示すクロックツリーのレイアウト
設計フローにおいては、第１のクロック信号ＣＫ１と第
２のクロック信号ＣＫ２に対して個別にクロックツリー
を生成するので、各クロックツリー内で供給されるクロ
ック信号のクロックスキューの低減は行われるが、複数
のクロックツリーが供給する系統の異なる複数のクロッ
ク信号間では、全くクロックスキューの低減がなされな
いという問題がある。
【００３６】また、ゲートアレイ方式やスタンダードセ
ル方式に代表される自動配置配線ＣＡＤを使うＡＳＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式ではなく、ハン
ドクラフトのフルカスタム方式のレイアウト手法では、
系統の異なる複数のクロック信号間のクロックスキュー
を極力小さくすることが可能である。しかし、近年半導
体集積回路が数万ゲート規模と大規模化しており、大規
模な半導体集積回路をこのハンドクラフトのフルカスタ
ム方式でレイアウト設計することは、コスト高の面から
困難であり、自動配置配線ＣＡＤを用いることが必すで
ある。従って、各クロックドライバーから各ファンクシ
ョナルセルへの配線長の違いなどによるクロックスキュ
ーを発生させる要因を自動配置配線ＣＡＤで制御しない
かぎり、系統の異なる複数のクロック信号間のクロック
スキューの低減が図れない。
【００３７】このため、本発明の目的は、系統の異なる
複数のクロック信号のクロックツリーとクロックツリー
の間のクロックスキュー低減を可能とする半導体集積回
路のクロックツリーの設計方法及びそれによる半導体集
積回路を提供することにある。
【００３８】
【課題を解決するための手段】そのため、本発明による
半導体集積回路のクロックツリーの設計方法は、複数の
クロック信号に同期し動作する論理回路を内蔵する半導
体集積回路のクロックツリーの設計方法であって、複数
のクロック信号が入力する各クロック入力端子から、１
個以上存在するクロックバッファ回路の上位階層のクロ
ックバッファ回路から下位階層の前記クロックバッファ
回路に向かって、前記論理回路を構成するファンクショ
ナルセルに各クロック信号を供給するクロックツリーの
設計方法において、前記クロックバッファ回路は、入力
端子に印加されたクロック信号を増幅して出力端子に出
力するバッファ回路を複数内蔵しレイアウト的に固定さ
れ、前記クロックツリー上の前記クロックバッファセル
を含まない前記論理回路を構成する前記ファンクショナ
ルセル間接続情報をもとに、全ての前記ファンクショナ
ルセルを配置する論理回路配置工程と、前記複数のクロ
ック信号に対する前記複数のクロックツリー接続情報
を、前記クロックバッファセルを各クロックに対して共
用して生成するクロックツリー接続情報生成工程と、前
記クロックツリー接続情報をもとに、前記クロックバッ
ファ回路を配置するクロックバッファ配置工程とを
含み、前記クロックツリー接続情報をもとに、前記各ク
ロック入力端子と対応する前記クロックバッファ回路の
各入力端子とを結ぶ配線、及び所定の上位階層のクロッ
クバッファ回路の各出力端子と対応する下位階層のクロ
ックバッファ回路の各入力端子とを結ぶ配線を平行して
接続することを特徴としている。
【００３９】また、本発明による半導体集積回路は、複
数のクロック信号が入力する各クロック入力端子と、１
個以上存在するクロックバッファ回路の上位階層のクロ
ックバッファ回路から下位階層の前記クロックバッファ
回路に向かって、論理回路を構成するファンクショナル
セルに各クロック信号を供給するクロックツリーを含む
半導体集積回路において、前記クロックバッファ回路
は、入力端子に印加されたクロック信号を増幅して出力
端子に出力するバッファ回路を複数内蔵しレイアウト的
に固定され、前記各クロック入力端子と対応する前記ク
ロックバッファ回路の各入力端子とを結ぶ配線、及び所
定の上位階層のクロックバッファ回路の各出力端子と対
応する下位階層のクロックバッファ回路の各入力端子と
を結ぶ配線が平行して接続されていることを特徴として
いる。
【００４０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。本実施の形態の半導体集積
回路は、非重複２相クロック信号に同期して動作する論
理回路を含むものとして説明する。
【００４１】図１は、本発明を適用したクロックツリー
形成方法で用いられるクロックバッファセル１０１であ
る。クロックバッファセル１０１は、単一のファンクシ
ョナルセルとして構成され、２つのクロック信号のクロ
ックツリーの形成に対応すべく、２個のバッファ回路１
０２，１０３を内蔵する。クロックバッファセル１０１
は、クロック信号を入力するための入力端子Ｈ０１，Ｈ
０２と電流増幅したクロック信号を出力するための出力
端子Ｎ０１，Ｎ０２とを有する。第１のバッファ回路１
０２は、入力端子Ｈ０１に印加された第１のクロック信
号を電流増幅し、第１の出力端子Ｎ０１から出力する。
同様に、第２のバッファ回路１０３は、入力端子Ｈ０２
に印加された第２のクロック信号を電流増幅し、第２の
出力端子Ｎ０２から出力する。
【００４２】図２は、図１のクロックバッファセル１０
１に相当するシンボル図であり、図１に示す回路接続情
報に従い２つの入力端子Ｈ０１，Ｈ０２と２つの出力端
子Ｎ０１，Ｎ０２とを有する。
【００４３】本実施の形態では、第１のクロック信号Ｃ
Ｋ１を供給するファンクショナルセルの個数が、第２の
クロック信号ＣＫ２を供給するファンクショナルセルの
個数よりも少ない、すなわち、第２のクロック信号ＣＫ
２の総負荷容量（ＦａｎＩｎ数）が、第１のクロック信
号ＣＫ１のそれより多いとして説明する。
【００４４】図３は、本発明を適用したクロックツリー
形成方法におけるレイアウト設計フローである。ステッ
プＳ１で、従来のクロックツリー形成方法におけるレイ
アウト設計フローと同様に、半導体集積回路のうちクロ
ックツリーを含まない論理回路部のファンクショナルセ
ル間接続情報をもとに、自動配置ＣＡＤですべてのファ
ンクショナルセルを配置する。
【００４５】次にステップＳ２１０において、総負荷容
量が他方のクロック信号すなわちクロック信号ＣＫ１よ
りも大きなクロック信号ＣＫ２に対して、クロック信号
ＣＫ２を供給するファンクショナルセルの配置情報と、
クロック信号ＣＫ２を供給するファンクショナルセルの
クロック信号を入力する端子容量により、１個のクロッ
クバッファセルが駆動する同一階層のファンクショナル
セルの総入力端子容量、総配線容量に関して、同一階層
に存在する他のクロックバッファセルのそれが均等にな
るようにクロックツリーの接続情報の生成と、クロック
ツリー上のクロックバッファセルの配置を行う。このと
き生成されるクロックツリー上のクロックバッファセル
は、図１と図２で示される２個のバッファ回路を内蔵す
るクロックバッファセルである。
【００４６】図４は、図３のステップＳ２１０で形成さ
れたクロックツリーの構成概念図であり、クロックバッ
ファセル４０１〜４０５は、図２のシンボル図を用いて
いる。前に述べたとおり、総負荷容量が他方のクロック
信号ＣＫ１より大きいクロック信号ＣＫ２のクロックラ
インに、２個のバッファ回路を内蔵するクロックバッフ
ァセル４０１〜４０５を用いクロックツリーを形成して
おり、外部からのクロック信号ＣＫ２は、ボンディング
ワイヤーなどで外部リードと接続されているクロックパ
ッド４２に印加される。クロック信号ＣＫ２は、第１段
目のクロックバッファセル４０１及び第２段目のクロッ
クバッファセル４０２〜４０５のいずれかを通過して、
クロック信号ＣＫ２を必要とするフリップフロップなど
のファンクショナルセルに供給される。
【００４７】クロックツリーを形成するクロックバッフ
ァセルは、２つの入力端子と２つの出力端子を有してい
るが、ステップＳ２１０では、クロックバッファセル内
の１個のバッファ回路の１対の入力端子と出力端子が、
クロック信号ＣＫ２のクロックツリーを形成するよう接
続され、残る１個のバッファ回路の１対の入力端子と出
力端子は接続されない。すなわち、総負荷容量が他方の
クロック信号ＣＫ２より小さなクロック信号ＣＫ１を供
給するファンクショナルセル４２２〜４３３のクロック
入力端子には、クロックバッファセル４０２〜４０５の
出力端子は接続されない。
【００４８】次に、図３のステップＳ２２０において、
ステップＳ２１０で生成されたクロック信号ＣＫ２に対
するクロックツリー上のクロックバッファセル４０１〜
４０５を用いて、総負荷容量が他方のクロック信号より
小さなクロック信号ＣＫ１のクロックツリー生成を行
う。すなわち、図４において、クロック信号ＣＫ１が印
加されるクロックパッド４１と、既にステップＳ２１０
で配置されている第１段目のクロックバッファセル４０
１の未接続入力端子の接続を行い、さらに第１段目のク
ロックバッファセル４０１の未接続出力端子と第２段目
のクロックバッファセル４０２〜４０５の未接続入力端
子を接続する。
【００４９】また、総負荷容量が他方のクロック信号よ
り小さなクロック信号ＣＫ１を供給する図４に示すファ
ンクショナルセル４２２〜４３３の配置位置情報やクロ
ック入力端子の端子容量などの情報と、既にステップＳ
２１０で配置されているファンクショナルセルに直接接
続される第２段目のクロックバッファセル４０２〜４０
５の配置位置情報から、クロックスキューを小さくする
ように制御しながら、第２段目のクロックバッファセル
４０２〜４０５の未接続出力端子と、クロック信号ＣＫ
１を供給するファンクショナルセル４２２〜４３３のク
ロック信号入力端子とを接続する。
【００５０】すなわち、本実施の形態による半導体集積
回路の設計方法及びそれによる半導体集積回路において
は、クロック信号ＣＫ１が供給されるクロックパッド４
１から複数のクロック信号の各クロックツリーが共用す
る最下位階層のクロックバッファセル４０２〜４０５ま
での経路と、クロック信号ＣＫ２が供給されるクロック
パッド４２から複数のクロック信号の各クロックツリー
が共用する最下位階層のクロックバッファセル４０２〜
４０５までの経路に関し、上記経路の各接続情報を用い
て、所定のクロックツリー上の全クロックバッファセル
４０１〜４０５の出力端子とその下位のクロックバッフ
ァセル４０２〜４０５の入力端子間、すなわち一般的に
は全てのクロック信号に対応するクロックツリー上の全
ての配線が、並行して接続されるという特徴がある。
【００５１】図５は、ステップＳ２２０を完了した本実
施の形態による半導体集積回路におけるクロックツリー
の構成を示す概念図である。クロックパッド４１にクロ
ック信号ＣＫ１、クロックパッド４２にクロック信号Ｃ
Ｋ２がそれぞれ印加され、クロックパッド４１とクロッ
クパッド４２は、単一のクロックバッファセル４０１の
入力端子にそれぞれ接続される。また、単一のクロック
バッファセル４０１の２つのクロック信号に相当する２
つの出力信号配線は、それぞれ４個のクロックバッファ
セル４０２〜４０５の入力端子に２本のクロック信号配
線が交わることなく接続される。
【００５２】クロック信号ＣＫ２を供給するファンクシ
ョナルセル４０６〜４２１のクロック信号入力端子に
は、第２段目のクロックバッファセルの出力端子のう
ち、クロック信号ＣＫ２に相当する信号を出力する出力
端子が接続される。また、図４において未接続であった
クロック信号ＣＫ１を供給するファンクショナルセル４
２２〜４３３のクロック信号入力端子には、第２段目の
クロックバッファセルの出力端子のうち、クロック信号
ＣＫ１に相当する信号を出力する出力端子が接続され
る。
【００５３】次に、ステップＳ３０において、ステップ
Ｓ２１０，２２０で既に配置されているファンクショナ
ルセルに重ねてクロックバッファセルが配置された場合
に、従来のクロックツリー形成方法におけるレイアウト
設計方法と同様に、オーバーラップ配置をクロックスキ
ューに影響を与えないよう大幅なファンクショナルセル
の配置位置の移動を避けながら、自動配置ＣＡＤで修正
する。
【００５４】続いてステップＳ４０において、従来のク
ロックツリー形成方法におけるレイアウト設計方法と同
様に、ステップＳ２２０で作成された最終的な配置情報
とクロックラインの接続情報を含む半導体集積回路全体
のファンクショナルセル間の接続情報をもとに、クロッ
クラインを優先させて、半導体集積回路全体の配線を自
動配線ＣＡＤを用いて配線処理する。
【００５５】本実施の形態による半導体集積回路の設計
方法及びそれによる半導体集積回路は、図５に示すよう
に２系統のクロック信号が伝搬するクロックツリーを形
成するにあたり同一のクロックバッファセル群を共用し
ていることと、同一のクロックバッファセル群を共用す
ることにより２本のクロック信号の配線長さを等しくで
きることにより、２個のクロックパッド４１，４２から
クロックツリーの末端のクロックバッファセル４０２〜
４０５の入力端子までの２つのクロック信号のクロック
スキューを、ほぼ等しくすることが可能となる。
【００５６】従って、複数の異なる系統のクロック信号
のクロックツリーを形成すると同時に、異なるクロック
信号間と同一クロック信号間の両方のクロックスキュー
の低減が可能となる。
【００５７】以上の説明においては特に断らなかった
が、ＡＳＩＣの手法であるマスタースライス方式やセル
ベース方式により設計を行うことにより、コンピュータ
を用いた自動設計がより容易にできることはいうまでも
ない。
【００５８】
【発明の効果】以上説明したように、本発明による半導
体集積回路のクロックツリー設計方法及びそれによる半
導体集積回路は、従来のクロックツリー形成方法と自動
配置配線ＣＡＤを利用したレイアウト設計方法では不可
能であった系統の異なる複数のクロック信号がそれぞれ
伝搬するクロックツリーとクロックツリー間のクロック
スキューを低減することができる。
【図面の簡単な説明】
【図１】本実施の形態のクロックツリーを構成するクロ
ックバッファセルの論理回路図である。
【図２】本実施の形態のクロックツリーを構成するクロ
ックバッファセルのシンボル図である。
【図３】本実施の形態による半導体集積回路のクロック
ツリー設計方法を示すフロー図である。
【図４】図３のステップＳ２１０で形成されたクロック
ツリーの構成概念図である。
【図５】本発明の好適な実施例を適用した半導体集積回
路を構成するクロックツリーの構成を表す概念図であ
る。
【図６】単一クロックに対する従来のクロックツリー形
成方法におけるレイアウト設計フロー図である。
【図７】従来のクロックツリー形成方法によるクロック
ツリーの構成を表す概念図である。
【図８】クロックバッファ間のマンハッタン距離が等し
くなるように、従来の単相クロックツリー形成方法を用
いて設計した半導体集積回路の平面図である。
【図９】非重複２相クロック信号のタイミング波形図で
ある。
【図１０】従来のクロックツリー形成方法を適用して構
成した２つの非重複２相クロック信号に対するクロック
ツリーの構成を表す概念図である。
【図１１】従来のクロックツリー形成方法を適用して構
成した非重複２相クロック信号を基本クロックとする半
導体集積回路のレイアウト設計フロー図である。
【符号の説明】
４１，４２，１０００，１１０２ クロックパッド １０１，４０１〜４０５，８０１〜８０４，８１７〜８
２１，１００１〜１００５，１１０３〜１１０７ ク
ロックバッファセル １０２，１０３ バッファ回路 ４０６〜４３３，８０５〜８１６，８２３〜８３８，１
００６〜１０２１，１１０８〜１１２３ ファンクシ
ョナルセル １１０１ 従来の単相クロックツリー形成方法を用い
て設計した半導体集積回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/0175

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数のクロック信号に同期し動作する論
    理回路を内蔵する半導体集積回路のクロックツリーの設
    計方法であって、複数のクロック信号が入力する各クロ
    ック入力端子から、１個以上存在するクロックバッファ
    回路の上位階層のクロックバッファ回路から下位階層の
    前記クロックバッファ回路に向かって、前記論理回路を
    構成するファンクショナルセルに各クロック信号を供給
    するクロックツリーの設計方法において、 前記クロックバッファ回路は、入力端子に印加されたク
    ロック信号を増幅して出力端子に出力するバッファ回路
    を複数内蔵しレイアウト的に固定され、 前記クロックツリー上の前記クロックバッファセルを含
    まない前記論理回路を構成する前記ファンクショナルセ
    ル間接続情報をもとに、全ての前記ファンクショナルセ
    ルを配置する論理回路配置工程と、 前記複数のクロック信号に対する前記複数のクロックツ
    リー接続情報を、前記クロックバッファセルを各クロッ
    クに対して共用して生成するクロックツリー接続情報生
    成工程と、 前記クロックツリー接続情報をもとに、前記クロックバ
    ッファ回路を配置するクロックバッファ配置工程とを含
    み、 前記クロックツリー接続情報をもとに、前記各クロック
    入力端子と対応する前記クロックバッファ回路の各入力
    端子とを結ぶ配線、及び所定の上位階層のクロックバッ
    ファ回路の各出力端子と対応する下位階層のクロックバ
    ッファ回路の各入力端子とを結ぶ配線を平行して接続す
    ることを特徴とする半導体集積回路のクロックツリー設
    計方法。
  2. 【請求項２】 前記ファンクショナルセルと前記クロッ
    クツリー上のクロックバッファ回路のオーバーラップ配
    置を、前記ファンクショナルセル又はクロックバッファ
    回路の配置位置を変更することにより解消する工程を設
    けたことを特徴とする請求項１記載の半導体集積回路の
    クロックツリー設計方法。
  3. 【請求項３】 前記ファンクショナルセル間接続情報と
    前記クロックツリー接続情報をもとに、クロックが伝搬
    するクロックラインを優先して配線する配線工程を設け
    たことを特徴とする請求項１又は２記載の半導体集積回
    路のクロックツリー設計方法。
  4. 【請求項４】 前記クロックバッファ回路のうちで下位
    の階層に属する下位クロックバッファ回路を配置する際
    に、前記各クロック入力端子とこれらの入力端子に対応
    して各クロックが伝搬する経路上に存在する所定の同一
    階層のクロックバッファ回路には、それぞれ同数の前記
    下位クロックバッファ回路が接続されることを特徴とす
    る請求項１、２又は３記載の半導体集積回路のクロック
    ツリー設計方法。
  5. 【請求項５】 所定の前記クロックバッファ回路が駆動
    する負荷容量が同一階層に存在する他の前記クロックバ
    ッファ回路が駆動する負荷容量と等しくなるように前記
    クロックツリー接続情報を生成することを特徴とする請
    求項１、２又は３記載の半導体集積回路のクロックツリ
    ー設計方法。
  6. 【請求項６】 複数のクロック信号が入力する各クロッ
    ク入力端子と、１個以上存在するクロックバッファ回路
    の上位階層のクロックバッファ回路から下位階層の前記
    クロックバッファ回路に向かって、論理回路を構成する
    ファンクショナルセルに各クロック信号を供給するクロ
    ックツリーを含む半導体集積回路において、 前記クロックバッファ回路は、入力端子に印加されたク
    ロック信号を増幅して出力端子に出力するバッファ回路
    を複数内蔵しレイアウト的に固定され、 前記各クロック入力端子と対応する前記クロックバッフ
    ァ回路の各入力端子とを結ぶ配線、及び所定の上位階層
    のクロックバッファ回路の各出力端子と対応する下位階
    層のクロックバッファ回路の各入力端子とを結ぶ配線が
    平行して接続されていることを特徴とする半導体集積回
    路。
  7. 【請求項７】 各クロックが伝搬する経路上に存在する
    所定の同一階層のクロックバッファ回路には、それぞれ
    同数の前記下位クロックバッファ回路が接続されている
    ことを特徴とする請求項６記載の半導体集積回路。
  8. 【請求項８】 前記半導体集積回路は、マスタスライス
    方式で形成されていることを特徴とする請求項６又は７
    記載の半導体集積回路。
  9. 【請求項９】 前記半導体集積回路は、セルベース方式
    で形成されていることを特徴とする請求項６，７又は８
    記載の半導体集積回路。
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