JPH1139877A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1139877A JPH1139877A JP9189763A JP18976397A JPH1139877A JP H1139877 A JPH1139877 A JP H1139877A JP 9189763 A JP9189763 A JP 9189763A JP 18976397 A JP18976397 A JP 18976397A JP H1139877 A JPH1139877 A JP H1139877A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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Abstract
(57)【要約】
【課題】 低電源電圧下においても低消費電流で安定に
データの破壊を伴うことなくデータを高速で読出を行な
う。 【解決手段】 メモリセル（１）は、交差結合されたフ
リップフロップを構成するドライバトランジスタ（Ｑ
１，Ｑ２）と、ワード線（ＷＬ，ＷＬＵ）上の信号電位
に応答して駆動するアクセストランジスタ（Ｑ３，Ｑ
４）と、このメモリセルをビット線（ＢＬ，／ＢＬ）に
接続するバイポーラトランジスタ（ＢＰ１，ＢＰ２）を
含む。このビット線に対し、活性化時、電流を供給し、
所定時間経過後このビット線電位をラッチするダイオー
ド結合されたｐチャネルＭＯＳトランジスタ（２６，２
７）および交差結合されたｐチャネルＭＯＳトランジス
タ（２８，２９）からなる読出負荷回路（１６）を設け
る。
データの破壊を伴うことなくデータを高速で読出を行な
う。 【解決手段】 メモリセル（１）は、交差結合されたフ
リップフロップを構成するドライバトランジスタ（Ｑ
１，Ｑ２）と、ワード線（ＷＬ，ＷＬＵ）上の信号電位
に応答して駆動するアクセストランジスタ（Ｑ３，Ｑ
４）と、このメモリセルをビット線（ＢＬ，／ＢＬ）に
接続するバイポーラトランジスタ（ＢＰ１，ＢＰ２）を
含む。このビット線に対し、活性化時、電流を供給し、
所定時間経過後このビット線電位をラッチするダイオー
ド結合されたｐチャネルＭＯＳトランジスタ（２６，２
７）および交差結合されたｐチャネルＭＯＳトランジス
タ（２８，２９）からなる読出負荷回路（１６）を設け
る。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にスタティック型半導体記憶装置のメモリセル
データ読出のための構成に関する。
関し、特にスタティック型半導体記憶装置のメモリセル
データ読出のための構成に関する。
【０００２】
【従来の技術】図２２は、従来のスタティック型半導体
記憶装置のアレイ部の構成を概略的に示す図である。図
２２においては、スタティック型半導体記憶装置の１つ
であるスタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）のアレイ部の構成が示される。図２２におい
て、ＳＲＡＭは、行列状に配列される複数のメモリセル
Ｍと、各メモリセル行に対応して配置され、各々に対応
の行のメモリセルが接続されるワード線ＷＬと、メモリ
セルの各列に対応して配置され、各々に対応の列のメモ
リセルが接続する複数のビット線対ＢＬ，／ＢＬを含
む。図２２においては、１つのワード線ＷＬ１と、ビッ
ト線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎと、これら
の交差部に対応して配置されるメモリセルＭ１〜Ｍｎを
代表的に示す。
記憶装置のアレイ部の構成を概略的に示す図である。図
２２においては、スタティック型半導体記憶装置の１つ
であるスタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）のアレイ部の構成が示される。図２２におい
て、ＳＲＡＭは、行列状に配列される複数のメモリセル
Ｍと、各メモリセル行に対応して配置され、各々に対応
の行のメモリセルが接続されるワード線ＷＬと、メモリ
セルの各列に対応して配置され、各々に対応の列のメモ
リセルが接続する複数のビット線対ＢＬ，／ＢＬを含
む。図２２においては、１つのワード線ＷＬ１と、ビッ
ト線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎと、これら
の交差部に対応して配置されるメモリセルＭ１〜Ｍｎを
代表的に示す。
【０００３】メモリセルＭ１〜Ｍｎの各々は、記憶ノー
ドＳＮおよび／ＳＮに情報を記憶するためのインバータ
２０２および２０３で構成されるインバータラッチと、
ワード線ＷＬ１上の信号電位に応答して導通し、記憶ノ
ードＳＮおよび／ＳＮをビット線ＢＬ，／ＢＬ（ＢＬ
１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ）へそれぞれ接続する
アクセストランジスタ２０４および２０５を含む。アク
セストランジスタ２０４および２０５は、ｎチャネルＭ
ＯＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）で構成される。
ドＳＮおよび／ＳＮに情報を記憶するためのインバータ
２０２および２０３で構成されるインバータラッチと、
ワード線ＷＬ１上の信号電位に応答して導通し、記憶ノ
ードＳＮおよび／ＳＮをビット線ＢＬ，／ＢＬ（ＢＬ
１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ）へそれぞれ接続する
アクセストランジスタ２０４および２０５を含む。アク
セストランジスタ２０４および２０５は、ｎチャネルＭ
ＯＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）で構成される。
【０００４】ＳＲＡＭは、さらに、ビット線対ＢＬ１，
／ＢＬ１〜ＢＬｎ，／ＢＬｎそれぞれに対応して設けら
れ、ビット線イコライズ指示信号／ＥＱの活性化時に活
性化され、対応のビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，
／ＢＬｎを、電源電圧Ｖｃｃレベルにプリチャージしか
つイコライズするためのビット線プリチャージ／イコラ
イズ回路ＢＥＱ１〜ＢＥＱｎと、ビット線対ＢＬ１，／
ＢＬ１〜ＢＬｎ，／ＢＬｎそれぞれに対応して設けら
れ、図示しないコラムデコーダからの列選択信号Ｙ（Ｙ
１〜Ｙｎ）を受け、受けた列選択信号Ｙが対応のビット
線対を指定するとき導通し、対応のビット線対ＢＬ１，
／ＢＬ１〜ＢＬｎ，／ＢＬｎを内部読出データバス線Ｄ
Ｂ，／ＤＢへ電気的に接続する列選択ゲートＣＳＧ１〜
ＣＳＧｎと、データ読出時活性化され、この内部読出デ
ータバス線ＤＢ，／ＤＢ上の信号電位を増幅して内部読
出データを生成して図示しない出力バッファ回路へ伝達
するセンスアンプ２１５を含む。
／ＢＬ１〜ＢＬｎ，／ＢＬｎそれぞれに対応して設けら
れ、ビット線イコライズ指示信号／ＥＱの活性化時に活
性化され、対応のビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，
／ＢＬｎを、電源電圧Ｖｃｃレベルにプリチャージしか
つイコライズするためのビット線プリチャージ／イコラ
イズ回路ＢＥＱ１〜ＢＥＱｎと、ビット線対ＢＬ１，／
ＢＬ１〜ＢＬｎ，／ＢＬｎそれぞれに対応して設けら
れ、図示しないコラムデコーダからの列選択信号Ｙ（Ｙ
１〜Ｙｎ）を受け、受けた列選択信号Ｙが対応のビット
線対を指定するとき導通し、対応のビット線対ＢＬ１，
／ＢＬ１〜ＢＬｎ，／ＢＬｎを内部読出データバス線Ｄ
Ｂ，／ＤＢへ電気的に接続する列選択ゲートＣＳＧ１〜
ＣＳＧｎと、データ読出時活性化され、この内部読出デ
ータバス線ＤＢ，／ＤＢ上の信号電位を増幅して内部読
出データを生成して図示しない出力バッファ回路へ伝達
するセンスアンプ２１５を含む。
【０００５】ビット線プリチャージ／イコライズ回路Ｂ
ＥＱ１〜ＢＥＱｎの各々は、ビット線イコライズ指示信
号／ＥＱの活性化時導通し、ビット線ＢＬ（ＢＬ１〜Ｂ
Ｌｎ）へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳト
ランジスタ２０６と、ビット線イコライズ指示信号／Ｅ
Ｑの活性化時導通し、ビット線／ＢＬ（／ＢＬ１〜／Ｂ
Ｌｎ）へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳト
ランジスタ２０７と、ビット線イコライズ指示信号／Ｅ
Ｑの活性化時導通し、ビット線ＢＬおよび／ＢＬを電気
的に接続するｐチャネルＭＯＳトランジスタ２０８を含
む。
ＥＱ１〜ＢＥＱｎの各々は、ビット線イコライズ指示信
号／ＥＱの活性化時導通し、ビット線ＢＬ（ＢＬ１〜Ｂ
Ｌｎ）へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳト
ランジスタ２０６と、ビット線イコライズ指示信号／Ｅ
Ｑの活性化時導通し、ビット線／ＢＬ（／ＢＬ１〜／Ｂ
Ｌｎ）へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳト
ランジスタ２０７と、ビット線イコライズ指示信号／Ｅ
Ｑの活性化時導通し、ビット線ＢＬおよび／ＢＬを電気
的に接続するｐチャネルＭＯＳトランジスタ２０８を含
む。
【０００６】列選択ゲートＣＳＧ１〜ＣＳＧｎの各々
は、列選択信号Ｙ（Ｙ１〜Ｙｎ）を反転するインバータ
回路２１０と、この列選択信号Ｙおよびインバータ回路
２１０の出力信号に従って導通し、対応のビット線ＢＬ
（ＢＬ１〜ＢＬｎ）を内部読出データバス線ＤＢに接続
するトランスミッションゲート２１１と、列選択信号Ｙ
およびインバータ２１０の出力信号に従って導通し、対
応のビット線／ＢＬ（／ＢＬ１〜／ＢＬｎ）を内部読出
データバス線／ＤＢに接続するトランスミッションゲー
ト２１２を含む。
は、列選択信号Ｙ（Ｙ１〜Ｙｎ）を反転するインバータ
回路２１０と、この列選択信号Ｙおよびインバータ回路
２１０の出力信号に従って導通し、対応のビット線ＢＬ
（ＢＬ１〜ＢＬｎ）を内部読出データバス線ＤＢに接続
するトランスミッションゲート２１１と、列選択信号Ｙ
およびインバータ２１０の出力信号に従って導通し、対
応のビット線／ＢＬ（／ＢＬ１〜／ＢＬｎ）を内部読出
データバス線／ＤＢに接続するトランスミッションゲー
ト２１２を含む。
【０００７】センスアンプ２１５は、差動増幅回路の構
成を備え、たとえば特開平７−２２６０８３号公報に示
されている構成を備える。次に、この図２２に示すＳＲ
ＡＭのデータ読出時の動作について図２３に示す信号波
形図を参照して説明する。
成を備え、たとえば特開平７−２２６０８３号公報に示
されている構成を備える。次に、この図２２に示すＳＲ
ＡＭのデータ読出時の動作について図２３に示す信号波
形図を参照して説明する。
【０００８】データ読出時においては、ビット線イコラ
イズ指示信号／ＥＱは、常時活性状態のＬレベルにあ
る。データ書込時においてこのビット線イコライズ指示
信号／ＥＱは、所定期間非活性状態となり、書込データ
に応じてビット線を電源電圧と接地電圧レベルの間でフ
ルスイングさせる。データ読出時においては、このビッ
ト線イコライズ／プリチャージ回路ＢＥＱ１〜ＢＥＱｎ
は、ビット線電位振幅を小さくし、高速でデータを読出
す機能を備える。
イズ指示信号／ＥＱは、常時活性状態のＬレベルにあ
る。データ書込時においてこのビット線イコライズ指示
信号／ＥＱは、所定期間非活性状態となり、書込データ
に応じてビット線を電源電圧と接地電圧レベルの間でフ
ルスイングさせる。データ読出時においては、このビッ
ト線イコライズ／プリチャージ回路ＢＥＱ１〜ＢＥＱｎ
は、ビット線電位振幅を小さくし、高速でデータを読出
す機能を備える。
【０００９】アドレス信号が与えられると、この与えら
れたアドレス信号に従って図示しないロウデコーダおよ
びコラムデコーダが動作し、アドレス指定された行に対
応するワード線およびアドレス指定された列に対応する
列選択信号が選択状態へ駆動される。図２３において
は、ワード線ＷＬ１が選択される状態が一例として示さ
れる。このワード線ＷＬ１の電位の立上がりに応じて、
このワード線ＷＬ１に接続されるメモリセルＭ１〜Ｍｎ
のアクセストランジスタ２０４および２０５が導通し、
各記憶ノードＳＮおよび／ＳＮが対応のビット線ＢＬ，
／ＢＬ（ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ）へ接続
される。ビット線プリチャージ／イコライズ回路ＢＥＱ
１〜ＢＥＱｎは、メモリセル非選択時は活性化され、か
つメモリセル選択時は不活性化される。列選択信号Ｙに
従って、選択列に対応するビット線が内部読出データバ
ス線ＤＢ，／ＤＢに接続される。記憶ノードＳＮおよび
／ＳＮの一方はＨレベル、他方はＬレベルである。
れたアドレス信号に従って図示しないロウデコーダおよ
びコラムデコーダが動作し、アドレス指定された行に対
応するワード線およびアドレス指定された列に対応する
列選択信号が選択状態へ駆動される。図２３において
は、ワード線ＷＬ１が選択される状態が一例として示さ
れる。このワード線ＷＬ１の電位の立上がりに応じて、
このワード線ＷＬ１に接続されるメモリセルＭ１〜Ｍｎ
のアクセストランジスタ２０４および２０５が導通し、
各記憶ノードＳＮおよび／ＳＮが対応のビット線ＢＬ，
／ＢＬ（ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ）へ接続
される。ビット線プリチャージ／イコライズ回路ＢＥＱ
１〜ＢＥＱｎは、メモリセル非選択時は活性化され、か
つメモリセル選択時は不活性化される。列選択信号Ｙに
従って、選択列に対応するビット線が内部読出データバ
ス線ＤＢ，／ＤＢに接続される。記憶ノードＳＮおよび
／ＳＮの一方はＨレベル、他方はＬレベルである。
【００１０】今、メモリセルＭ１が選択され、記憶ノー
ドＳＮがＨレベルのデータを記憶している状態を考え
る。この状態においては、ビット線／ＢＬ１から記憶ノ
ード／ＳＮに電流（カラム電流）が流れ込み、ビット線
／ＢＬ１の電圧レベルが低下する。一方、記憶ノードＳ
ＮがＨレベルを記憶しており、ビット線ＢＬ１の電圧レ
ベルはほとんど変化しない。ビット線プリチャージ／イ
コライズ回路ＢＥＱ１におけるＭＯＳトランジスタ２０
８は、このビット線ＢＬ１および／ＢＬ１の電位差が大
きく開くのを防止する。このビット線ＢＬ１および／Ｂ
Ｌ１に生じた電位差は、列選択ゲートＣＳＧ１を介して
内部読出データバス線ＤＢ，／ＤＢに伝達される。セン
スアンプ２１５が、所定のタイミングで活性化され、こ
の内部読出データバス線ＤＢ，／ＤＢに生じた電位差を
増幅し、内部読出データを生成する。
ドＳＮがＨレベルのデータを記憶している状態を考え
る。この状態においては、ビット線／ＢＬ１から記憶ノ
ード／ＳＮに電流（カラム電流）が流れ込み、ビット線
／ＢＬ１の電圧レベルが低下する。一方、記憶ノードＳ
ＮがＨレベルを記憶しており、ビット線ＢＬ１の電圧レ
ベルはほとんど変化しない。ビット線プリチャージ／イ
コライズ回路ＢＥＱ１におけるＭＯＳトランジスタ２０
８は、このビット線ＢＬ１および／ＢＬ１の電位差が大
きく開くのを防止する。このビット線ＢＬ１および／Ｂ
Ｌ１に生じた電位差は、列選択ゲートＣＳＧ１を介して
内部読出データバス線ＤＢ，／ＤＢに伝達される。セン
スアンプ２１５が、所定のタイミングで活性化され、こ
の内部読出データバス線ＤＢ，／ＤＢに生じた電位差を
増幅し、内部読出データを生成する。
【００１１】メモリセルデータの読出が完了すると、選
択ワード線ＷＬ１が非活性状態のＬレベルとなり、また
列選択信号Ｙ１が非活性状態のＬレベルに立下がる。こ
れにより、ビット線ＢＬ１，／ＢＬ１は内部読出データ
線ＤＢ，／ＤＢと切離され、ビット線ＢＬ１，／ＢＬ１
〜ＢＬｎ，／ＢＬｎは、それぞれ対応のビット線プリチ
ャージ／イコライズ回路ＢＥＱ１〜ＢＥＱｎにより、再
び元の電源電圧Ｖｃｃレベルにプリチャージされる。
択ワード線ＷＬ１が非活性状態のＬレベルとなり、また
列選択信号Ｙ１が非活性状態のＬレベルに立下がる。こ
れにより、ビット線ＢＬ１，／ＢＬ１は内部読出データ
線ＤＢ，／ＤＢと切離され、ビット線ＢＬ１，／ＢＬ１
〜ＢＬｎ，／ＢＬｎは、それぞれ対応のビット線プリチ
ャージ／イコライズ回路ＢＥＱ１〜ＢＥＱｎにより、再
び元の電源電圧Ｖｃｃレベルにプリチャージされる。
【００１２】
【発明が解決しようとする課題】図２４は、図２２に示
すメモリセルＭ１〜Ｍｎの具体的構成の一例を示す図で
ある。図２４においては、符号Ｍでメモリセルを総称的
に示す。図２４において、メモリセルＭは、電源ノード
と記憶ノード／ＳＮの間に接続される高抵抗抵抗素子２
２０と、記憶ノード／ＳＮと接地ノードの間に接続され
かつそのゲートが記憶ノードＳＮに接続されるｎチャネ
ルＭＯＳトランジスタで構成されるドライバトランジス
タ２２１と、電源ノードと記憶ノードＳＮの間に接続さ
れる高抵抗抵抗素子２２２と、記憶ノードＳＮと接地ノ
ードの間に接続されかつそのゲートが記憶ノード／ＳＮ
に接続されるｎチャネルＭＯＳトランジスタで構成され
るドライバトランジスタ２２３と、ワード線ＷＬ上の信
号電位に応答して記憶ノードＳＮをビット線ＢＬに接続
するｎチャネルＭＯＳトランジスタで構成されるアクセ
ストランジスタ２０４と、ワード線ＷＬ上の信号電位に
応答して記憶ノード／ＳＮをビット線／ＢＬに接続する
ｎチャネルＭＯＳトランジスタで構成されるアクセスト
ランジスタ２０５を含む。高抵抗抵抗素子２２０および
ドライバトランジスタ２２１が図２２に示すメモリセル
のインバータ２０２に対応し、高抵抗抵抗素子２２２お
よびドライバトランジスタ２２３が、図２２に示すメモ
リセルのインバータ２０３に対応する。
すメモリセルＭ１〜Ｍｎの具体的構成の一例を示す図で
ある。図２４においては、符号Ｍでメモリセルを総称的
に示す。図２４において、メモリセルＭは、電源ノード
と記憶ノード／ＳＮの間に接続される高抵抗抵抗素子２
２０と、記憶ノード／ＳＮと接地ノードの間に接続され
かつそのゲートが記憶ノードＳＮに接続されるｎチャネ
ルＭＯＳトランジスタで構成されるドライバトランジス
タ２２１と、電源ノードと記憶ノードＳＮの間に接続さ
れる高抵抗抵抗素子２２２と、記憶ノードＳＮと接地ノ
ードの間に接続されかつそのゲートが記憶ノード／ＳＮ
に接続されるｎチャネルＭＯＳトランジスタで構成され
るドライバトランジスタ２２３と、ワード線ＷＬ上の信
号電位に応答して記憶ノードＳＮをビット線ＢＬに接続
するｎチャネルＭＯＳトランジスタで構成されるアクセ
ストランジスタ２０４と、ワード線ＷＬ上の信号電位に
応答して記憶ノード／ＳＮをビット線／ＢＬに接続する
ｎチャネルＭＯＳトランジスタで構成されるアクセスト
ランジスタ２０５を含む。高抵抗抵抗素子２２０および
ドライバトランジスタ２２１が図２２に示すメモリセル
のインバータ２０２に対応し、高抵抗抵抗素子２２２お
よびドライバトランジスタ２２３が、図２２に示すメモ
リセルのインバータ２０３に対応する。
【００１３】記憶ノードＳＮにＨレベルのデータが格納
されている場合には、ドライバトランジスタ２２１が導
通状態にあり、記憶ノード／ＳＮは接地電圧レベルに保
持される。この状態においては、ドライバトランジスタ
２２３が非導通状態にあり、記憶ノードＳＮおよび／Ｓ
ＮはそれぞれＨレベルおよびＬレベルに保持される。
されている場合には、ドライバトランジスタ２２１が導
通状態にあり、記憶ノード／ＳＮは接地電圧レベルに保
持される。この状態においては、ドライバトランジスタ
２２３が非導通状態にあり、記憶ノードＳＮおよび／Ｓ
ＮはそれぞれＨレベルおよびＬレベルに保持される。
【００１４】抵抗素子２２０および２２２をたとえばポ
リシリコン抵抗で構成する場合、これらの高抵抗抵抗素
子２２０および２２２を、ドライバトランジスタ２２１
および２２３の上層に形成することができ、メモリセル
の占有面積を低減することができる。この高抵抗抵抗素
子の抵抗値は、アクセストランジスタ２０４および２０
５ならびにドライバトランジスタ２２１および２２３の
オン抵抗（チャネル抵抗）よりも十分大きい。ワード線
ＷＬが選択状態とされてアクセストランジスタ２０４お
よび２０５が導通状態とされたとき、この記憶ノードＳ
Ｎおよび／ＳＮの記憶データを確実に保持するために
は、アクセストランジスタ２０４および２０５の伝達係
数βａ（チャネル幅Ｗａとチャネル長Ｌａの比）は、ド
ライブトランジスタ２２１および２２３の伝達係数βｂ
のそれの３倍以上の大きさに設定する必要がある。以
下、このアクセストランジスタおよびドライバトランジ
スタの伝達係数βの値を異ならせる必要性について説明
する。
リシリコン抵抗で構成する場合、これらの高抵抗抵抗素
子２２０および２２２を、ドライバトランジスタ２２１
および２２３の上層に形成することができ、メモリセル
の占有面積を低減することができる。この高抵抗抵抗素
子の抵抗値は、アクセストランジスタ２０４および２０
５ならびにドライバトランジスタ２２１および２２３の
オン抵抗（チャネル抵抗）よりも十分大きい。ワード線
ＷＬが選択状態とされてアクセストランジスタ２０４お
よび２０５が導通状態とされたとき、この記憶ノードＳ
Ｎおよび／ＳＮの記憶データを確実に保持するために
は、アクセストランジスタ２０４および２０５の伝達係
数βａ（チャネル幅Ｗａとチャネル長Ｌａの比）は、ド
ライブトランジスタ２２１および２２３の伝達係数βｂ
のそれの３倍以上の大きさに設定する必要がある。以
下、このアクセストランジスタおよびドライバトランジ
スタの伝達係数βの値を異ならせる必要性について説明
する。
【００１５】図２５（Ａ）にインバータＩを示し、図２
５（Ｂ）に、このインバータＩの入出力伝達特性を示
す。インバータＩは、入力信号ＩＮを反転して出力信号
ＯＵＴを生成する。インバータＩの利得が大きくなるほ
ど、この図２５（Ｂ）に示す入出力伝達特性曲線の変化
が急峻になる。このインバータＩの利得は、その構成要
素であるＭＯＳトランジスタの電流駆動力により決定さ
れる。
５（Ｂ）に、このインバータＩの入出力伝達特性を示
す。インバータＩは、入力信号ＩＮを反転して出力信号
ＯＵＴを生成する。インバータＩの利得が大きくなるほ
ど、この図２５（Ｂ）に示す入出力伝達特性曲線の変化
が急峻になる。このインバータＩの利得は、その構成要
素であるＭＯＳトランジスタの電流駆動力により決定さ
れる。
【００１６】図２６（Ａ）は、インバータラッチの構成
を示す図である。このインバータラッチは、図２２およ
び図２４に示すＳＲＡＭセルに用いられる。すなわち、
インバータ２０２が、記憶ノードＳＮ上の信号電位を反
転して記憶ノード／ＳＮへ伝達し、インバータ２０３が
記憶ノード／ＳＮ上の信号電位を反転して記憶ノードＳ
Ｎへ伝達する。
を示す図である。このインバータラッチは、図２２およ
び図２４に示すＳＲＡＭセルに用いられる。すなわち、
インバータ２０２が、記憶ノードＳＮ上の信号電位を反
転して記憶ノード／ＳＮへ伝達し、インバータ２０３が
記憶ノード／ＳＮ上の信号電位を反転して記憶ノードＳ
Ｎへ伝達する。
【００１７】図２６（Ｂ）において、曲線Ａ１が、イン
バータ２０２の入出力伝達特性を示し、曲線Ａ２が、イ
ンバータ２０３の入出力伝達特性を示す。インバータ２
０２および２０３が同じ入出力伝達特性を備える場合、
曲線Ａ２は、図２６（Ｂ）に示す破線を対称軸として曲
線Ａ１を折り曲げることにより得られる。曲線Ａ１と曲
線Ａ２の交点に対応する点Ｓ１およびＳ２が、このイン
バータラッチの安定点である。これらの安定点Ｓ１およ
びＳ２の一方の状態に対応する電圧が、記憶ノードＳＮ
および／ＳＮに現れる。
バータ２０２の入出力伝達特性を示し、曲線Ａ２が、イ
ンバータ２０３の入出力伝達特性を示す。インバータ２
０２および２０３が同じ入出力伝達特性を備える場合、
曲線Ａ２は、図２６（Ｂ）に示す破線を対称軸として曲
線Ａ１を折り曲げることにより得られる。曲線Ａ１と曲
線Ａ２の交点に対応する点Ｓ１およびＳ２が、このイン
バータラッチの安定点である。これらの安定点Ｓ１およ
びＳ２の一方の状態に対応する電圧が、記憶ノードＳＮ
および／ＳＮに現れる。
【００１８】インバータラッチが安定に動作するために
は、この図２６（Ｂ）に示す曲線が、２つの安定点Ｓ１
およびＳ２を持つ必要がある。点ＰＭは準安定点であ
り、初期状態としてこの点ＰＭ近傍の状態にノードＳＮ
および／ＳＮの電位が存在しても、何らかのノイズによ
り、ラッチ状態は安定点Ｓ１またはＳ２へ移行する。こ
のインバータ２０２および２０３で構成されるインバー
タラッチが安定にフリップフロップとして動作し、記憶
ノードＳＮおよび／ＳＮの電位を安定に保持するために
は、曲線Ａ１およびＡ２で囲まれる部分（スタティック
・ノイズ・マージンＳＮＭで示す）を大きくする必要が
ある。この部分が小さい場合には、曲線Ａ１およびＡ２
が近接し、それらの近接部分が擬似的に安定点として作
用し、任意の安定点の信号電位が記憶ノードＳＮおよび
／ＳＮにされる可能性があるためである。
は、この図２６（Ｂ）に示す曲線が、２つの安定点Ｓ１
およびＳ２を持つ必要がある。点ＰＭは準安定点であ
り、初期状態としてこの点ＰＭ近傍の状態にノードＳＮ
および／ＳＮの電位が存在しても、何らかのノイズによ
り、ラッチ状態は安定点Ｓ１またはＳ２へ移行する。こ
のインバータ２０２および２０３で構成されるインバー
タラッチが安定にフリップフロップとして動作し、記憶
ノードＳＮおよび／ＳＮの電位を安定に保持するために
は、曲線Ａ１およびＡ２で囲まれる部分（スタティック
・ノイズ・マージンＳＮＭで示す）を大きくする必要が
ある。この部分が小さい場合には、曲線Ａ１およびＡ２
が近接し、それらの近接部分が擬似的に安定点として作
用し、任意の安定点の信号電位が記憶ノードＳＮおよび
／ＳＮにされる可能性があるためである。
【００１９】図２７（Ａ）は、スタティックメモリセル
Ｍのスタンバイ状態（ワード線非選択状態）の状態を示
す図である。図２７（Ａ）において、アクセストランジ
スタ２０４および２０５は非導通状態にある。この状態
において、記憶ノードＳＮおよび／ＳＮは、高抵抗抵抗
素子２２２および２２０を介して電源ノードに接続され
る。抵抗素子２２０およびドライバトランジスタ２２１
がインバータ２０２を構成し、抵抗素子２２２およびド
ライバトランジスタ２２３がインバータ２０３を構成す
る。この高抵抗抵抗素子を用いるインバータの場合、ド
ライバトランジスタが導通状態となると、高速でその出
力ノードが放電される（高抵抗抵抗素子の電流供給力は
極めて小さい）。したがってこの場合、図２７（Ｂ）に
示すように、インバータラッチの入出力伝達特性は極め
て急峻な遷移部分を有し、安定にデータを保持する。
Ｍのスタンバイ状態（ワード線非選択状態）の状態を示
す図である。図２７（Ａ）において、アクセストランジ
スタ２０４および２０５は非導通状態にある。この状態
において、記憶ノードＳＮおよび／ＳＮは、高抵抗抵抗
素子２２２および２２０を介して電源ノードに接続され
る。抵抗素子２２０およびドライバトランジスタ２２１
がインバータ２０２を構成し、抵抗素子２２２およびド
ライバトランジスタ２２３がインバータ２０３を構成す
る。この高抵抗抵抗素子を用いるインバータの場合、ド
ライバトランジスタが導通状態となると、高速でその出
力ノードが放電される（高抵抗抵抗素子の電流供給力は
極めて小さい）。したがってこの場合、図２７（Ｂ）に
示すように、インバータラッチの入出力伝達特性は極め
て急峻な遷移部分を有し、安定にデータを保持する。
【００２０】図２８（Ａ）は、ワード線選択状態におけ
るスタティックメモリセルの状態を示す図である。この
状態においては、アクセストランジスタ２０４および２
０５が導通し、記憶ノードＳＮおよび／ＳＮが対応のビ
ット線ＢＬおよび／ＢＬにそれぞれ接続される。記憶ノ
ードＳＮおよび／ＳＮのうち、Ｌレベルの電位を保持す
る記憶ノードへ対応のビット線から電流が流れ込む。こ
の状態は、高抵抗抵抗素子に並列に低インピーダンスの
負荷が接続された構成と等価となり、したがって、高抵
抗抵抗素子２２０および２２２は存在しない構成と等価
となる。したがって、この状態においては、インバータ
２０２および２０３は、アクセストランジスタ２０４お
よび２０５を負荷とするＮＭＯＳエンハンスメント負荷
型インバータとして取扱う必要がある。この場合、高抵
抗抵抗素子を用いる構成に比べて、ＮＭＯＳエンハンス
メント負荷型トランジスタから電流が供給されるため、
その入出力伝達特性の遷移部分の変化が緩やかとなり、
利得が低下する。したがって、図２８（Ｂ）に示すよう
に、曲線Ａ１およびＡ２で形成される部分の面積が小さ
くなり、応じてスタティック・ノイズ・マージンが小さ
くなる。
るスタティックメモリセルの状態を示す図である。この
状態においては、アクセストランジスタ２０４および２
０５が導通し、記憶ノードＳＮおよび／ＳＮが対応のビ
ット線ＢＬおよび／ＢＬにそれぞれ接続される。記憶ノ
ードＳＮおよび／ＳＮのうち、Ｌレベルの電位を保持す
る記憶ノードへ対応のビット線から電流が流れ込む。こ
の状態は、高抵抗抵抗素子に並列に低インピーダンスの
負荷が接続された構成と等価となり、したがって、高抵
抗抵抗素子２２０および２２２は存在しない構成と等価
となる。したがって、この状態においては、インバータ
２０２および２０３は、アクセストランジスタ２０４お
よび２０５を負荷とするＮＭＯＳエンハンスメント負荷
型インバータとして取扱う必要がある。この場合、高抵
抗抵抗素子を用いる構成に比べて、ＮＭＯＳエンハンス
メント負荷型トランジスタから電流が供給されるため、
その入出力伝達特性の遷移部分の変化が緩やかとなり、
利得が低下する。したがって、図２８（Ｂ）に示すよう
に、曲線Ａ１およびＡ２で形成される部分の面積が小さ
くなり、応じてスタティック・ノイズ・マージンが小さ
くなる。
【００２１】今、アクセストランジスタ２０４および２
０５とドライバトランジスタ２２１および２２３の電流
駆動力が同じ状態を考える。この状態においては、導通
状態のドライバトランジスタ（たとえばトランジスタ２
２３）が放電する電流量と、アクセストランジスタ（た
とえばトランジスタ２０４）が供給する電流量が同じと
なり、インバータ２０２および２０３の入出力伝達特性
が極めて緩やかとなり、図２８（Ｃ）に示すように、曲
線Ａ１およびＡ２は、１つの安定点のみを持つ状態に近
くなる。すなわち、このアクセストランジスタとドライ
バトランジスタの電流駆動力が同じ場合、ワード線選択
時、アクセストランジスタとＬレベルのデータを保持す
るドライバトランジスタのコンダクタンスが同じとな
り、このＬレベルを保持する記憶ノードの電位が上昇
し、他方のＨレベルを保持するドライバトランジスタが
導通し始め、このＨレベルを記憶する記憶ノードの電位
を低下させる。
０５とドライバトランジスタ２２１および２２３の電流
駆動力が同じ状態を考える。この状態においては、導通
状態のドライバトランジスタ（たとえばトランジスタ２
２３）が放電する電流量と、アクセストランジスタ（た
とえばトランジスタ２０４）が供給する電流量が同じと
なり、インバータ２０２および２０３の入出力伝達特性
が極めて緩やかとなり、図２８（Ｃ）に示すように、曲
線Ａ１およびＡ２は、１つの安定点のみを持つ状態に近
くなる。すなわち、このアクセストランジスタとドライ
バトランジスタの電流駆動力が同じ場合、ワード線選択
時、アクセストランジスタとＬレベルのデータを保持す
るドライバトランジスタのコンダクタンスが同じとな
り、このＬレベルを保持する記憶ノードの電位が上昇
し、他方のＨレベルを保持するドライバトランジスタが
導通し始め、このＨレベルを記憶する記憶ノードの電位
を低下させる。
【００２２】安定点Ｓ１およびＳ２は、このインバータ
で構成されるフリップフロップの動作点であり、フリッ
プフロップは、いずれかの状態に保持される。したがっ
て、この図２８（Ｃ）に示すように入出力伝達特性が変
化した場合、双安定点がなくなり（単安定点のみ）、記
憶ノードＳＮおよび／ＳＮに保持されたデータが、ワー
ド線選択時に破壊される。このようなインバータラッチ
の入出力伝達特性において２つの安定点を確実に存在さ
せるためには、記憶ノードＳＮおよび／ＳＮの電位が中
間電位レベルへ移行するのを防止する必要がある。すな
わち、アクセストランジスタとドライバトランジスタの
コンダクタンスの比を小さくする必要があり、すなわち
アクセストランジスタの電流駆動力（コンダクタンス）
よりもドライブトランジスタの電流駆動力（コンダクタ
ンス）を大きくする必要がある。
で構成されるフリップフロップの動作点であり、フリッ
プフロップは、いずれかの状態に保持される。したがっ
て、この図２８（Ｃ）に示すように入出力伝達特性が変
化した場合、双安定点がなくなり（単安定点のみ）、記
憶ノードＳＮおよび／ＳＮに保持されたデータが、ワー
ド線選択時に破壊される。このようなインバータラッチ
の入出力伝達特性において２つの安定点を確実に存在さ
せるためには、記憶ノードＳＮおよび／ＳＮの電位が中
間電位レベルへ移行するのを防止する必要がある。すな
わち、アクセストランジスタとドライバトランジスタの
コンダクタンスの比を小さくする必要があり、すなわち
アクセストランジスタの電流駆動力（コンダクタンス）
よりもドライブトランジスタの電流駆動力（コンダクタ
ンス）を大きくする必要がある。
【００２３】ＭＯＳトランジスタの電流駆動力（コンダ
クタンス）は、チャネル幅Ｗとチャネル長Ｌの比β（伝
達係数）に比例する。この電流駆動力の比（セル比）Ｒ
は、前述のごとく３ないし４の値に設定される。これに
より、インバータの入出力伝達特性が比較的急峻とな
り、安定点を２つ確実に存在させることができ、データ
読出時における記憶データの破壊を防止することができ
る。
クタンス）は、チャネル幅Ｗとチャネル長Ｌの比β（伝
達係数）に比例する。この電流駆動力の比（セル比）Ｒ
は、前述のごとく３ないし４の値に設定される。これに
より、インバータの入出力伝達特性が比較的急峻とな
り、安定点を２つ確実に存在させることができ、データ
読出時における記憶データの破壊を防止することができ
る。
【００２４】ドライバトランジスタ２２１および２２３
の伝達係数βをアクセストランジスタ２０４および２０
５のそれよりも大きくするためには、ドライバトランジ
スタ２２１および２２３のチャネル幅をアクセストラン
ジスタ２０４および２０５のそれよりも大きくする必要
がある。チャネル長のみを短くした場合、短チャネル効
果が生じ、しきい値電圧が低くなり、消費電流が増加す
る。したがって、データ読出時においても安定にデータ
を保持するためには、ドライバトランジスタ２２１およ
び２２３のサイズ（チャネル幅とチャネル長の比）をア
クセストランジスタのそれよりも大きくする必要があ
る。この場合、メモリセルサイズ（占有面積）を小さく
することができず、高集積化に対する１つの障害とな
る。
の伝達係数βをアクセストランジスタ２０４および２０
５のそれよりも大きくするためには、ドライバトランジ
スタ２２１および２２３のチャネル幅をアクセストラン
ジスタ２０４および２０５のそれよりも大きくする必要
がある。チャネル長のみを短くした場合、短チャネル効
果が生じ、しきい値電圧が低くなり、消費電流が増加す
る。したがって、データ読出時においても安定にデータ
を保持するためには、ドライバトランジスタ２２１およ
び２２３のサイズ（チャネル幅とチャネル長の比）をア
クセストランジスタのそれよりも大きくする必要があ
る。この場合、メモリセルサイズ（占有面積）を小さく
することができず、高集積化に対する１つの障害とな
る。
【００２５】一方、高速動作および低消費電流のため
に、動作電源電圧が低くされる傾向にある。ＭＯＳトラ
ンジスタは、そのゲート電圧が高くなるほど大きなドレ
イン電流を供給することができる。これは、ＭＯＳトラ
ンジスタの飽和領域におけるドレイン電流が次式で表さ
れることから明らかである。
に、動作電源電圧が低くされる傾向にある。ＭＯＳトラ
ンジスタは、そのゲート電圧が高くなるほど大きなドレ
イン電流を供給することができる。これは、ＭＯＳトラ
ンジスタの飽和領域におけるドレイン電流が次式で表さ
れることから明らかである。
【００２６】Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｈ）2 ここで、Ｖｇｓはゲート−ソース間電圧を示し、Ｖｔｈ
はしきい値電圧を示す。したがって、電源電圧が低くな
ると、ゲート−ソース間電圧Ｖｇｓも小さくなり、駆動
電流量が低下する。したがって、インバータの入出力伝
達特性の遷移が緩やかとなり、図２８（Ｃ）に示すよう
な入出力伝達特性が生じ、データ読出時における記憶デ
ータの破壊が生じる。
はしきい値電圧を示す。したがって、電源電圧が低くな
ると、ゲート−ソース間電圧Ｖｇｓも小さくなり、駆動
電流量が低下する。したがって、インバータの入出力伝
達特性の遷移が緩やかとなり、図２８（Ｃ）に示すよう
な入出力伝達特性が生じ、データ読出時における記憶デ
ータの破壊が生じる。
【００２７】特に、このメモリセルにおいては、抵抗素
子を介して常時電流が供給されるため、この消費電流を
できるだけ小さくするために、ドライバトランジスタ２
２１および２２３のしきい値電圧は、アクセストランジ
スタのそれよりも高くされている。したがって電源電圧
が低くされた場合、このドライブトランジスタ２２１お
よび２２３の導通時の電流駆動力と、アクセストランジ
スタ２０４および２０５のそれとの差が小さくなり、図
２８（Ｄ）に示すように、曲線Ａ１およびＡ２の遷移部
分の変化が極めて緩やかとなり、安定点が存在せず擬似
安定点のみが存在する状態となり、ワード線選択時記憶
データが破壊され、データの読出を行なうことができな
くなる。また、データも安定に保持することができなく
なる。
子を介して常時電流が供給されるため、この消費電流を
できるだけ小さくするために、ドライバトランジスタ２
２１および２２３のしきい値電圧は、アクセストランジ
スタのそれよりも高くされている。したがって電源電圧
が低くされた場合、このドライブトランジスタ２２１お
よび２２３の導通時の電流駆動力と、アクセストランジ
スタ２０４および２０５のそれとの差が小さくなり、図
２８（Ｄ）に示すように、曲線Ａ１およびＡ２の遷移部
分の変化が極めて緩やかとなり、安定点が存在せず擬似
安定点のみが存在する状態となり、ワード線選択時記憶
データが破壊され、データの読出を行なうことができな
くなる。また、データも安定に保持することができなく
なる。
【００２８】また、データ読出時ビット線プリチャージ
／イコライズ回路ＢＥＱからメモリセルへカラム電流が
流れ消費電流が大きい。
／イコライズ回路ＢＥＱからメモリセルへカラム電流が
流れ消費電流が大きい。
【００２９】それゆえ、この発明の目的は、電源電圧が
低い場合においても、確実にかつ安定にデータ保持を行
なうことのできるスタティック型半導体記憶装置を提供
することである。
低い場合においても、確実にかつ安定にデータ保持を行
なうことのできるスタティック型半導体記憶装置を提供
することである。
【００３０】この発明の他の目的は、低電源電圧下にお
いても、メモリセルデータの破壊を伴うことなく高速か
つ低消費電流でデータの読出を行なうことのできるスタ
ティック型半導体記憶装置を提供することである。
いても、メモリセルデータの破壊を伴うことなく高速か
つ低消費電流でデータの読出を行なうことのできるスタ
ティック型半導体記憶装置を提供することである。
【００３１】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、ワード線と、このワード線と交差するように
配置される１対のビット線と、ワード線と１対のビット
線との交差部に対応して配置されるメモリセルとを含
む。このメモリセルは、相補データを１対の記憶ノード
に記憶するための交差結合型フリップフロップと、１対
のビット線各々に対応して設けられ、各々が対応のビッ
ト線に接続する一方導通ノードを有する１対のバイポー
ラトランジスタと、ワード線上の信号電位に応答してフ
リップフロップの１対の記憶ノードを１対のバイポーラ
トランジスタのベース電極にそれぞれ結合する１対のア
クセストランジスタとを含む。
憶装置は、ワード線と、このワード線と交差するように
配置される１対のビット線と、ワード線と１対のビット
線との交差部に対応して配置されるメモリセルとを含
む。このメモリセルは、相補データを１対の記憶ノード
に記憶するための交差結合型フリップフロップと、１対
のビット線各々に対応して設けられ、各々が対応のビッ
ト線に接続する一方導通ノードを有する１対のバイポー
ラトランジスタと、ワード線上の信号電位に応答してフ
リップフロップの１対の記憶ノードを１対のバイポーラ
トランジスタのベース電極にそれぞれ結合する１対のア
クセストランジスタとを含む。
【００３２】請求項１に係る半導体記憶装置は、さら
に、１対のビット線に結合され、データ読出時、メモリ
セルのデータを１対のビット線上に読出しかつ増幅する
ための読出負荷回路を備える。この読出負荷回路は、１
対のビット線それぞれに接続する１対のダイオード素子
と、１対のビット線の電位を差動増幅しかつラッチする
ための１対の交差結合されたトランジスタと、１対のダ
イオード素子と第１の電源電圧を供給する電圧源とを電
気的に接続するための第１のスイッチングトランジスタ
と、１対の交差結合されたトランジスタと電圧源とを電
気的に接続するための第２のスイッチングトランジスタ
を備える。
に、１対のビット線に結合され、データ読出時、メモリ
セルのデータを１対のビット線上に読出しかつ増幅する
ための読出負荷回路を備える。この読出負荷回路は、１
対のビット線それぞれに接続する１対のダイオード素子
と、１対のビット線の電位を差動増幅しかつラッチする
ための１対の交差結合されたトランジスタと、１対のダ
イオード素子と第１の電源電圧を供給する電圧源とを電
気的に接続するための第１のスイッチングトランジスタ
と、１対の交差結合されたトランジスタと電圧源とを電
気的に接続するための第２のスイッチングトランジスタ
を備える。
【００３３】請求項２に係る半導体記憶装置は、請求項
１の装置がさらに、１対のビット線に結合され、データ
読出モード時、読出負荷回路の活性化の前に１対のビッ
ト線を第１の電源電圧と異なる所定の電圧レベルにプリ
チャージするビット線プリチャージ回路を備える。
１の装置がさらに、１対のビット線に結合され、データ
読出モード時、読出負荷回路の活性化の前に１対のビッ
ト線を第１の電源電圧と異なる所定の電圧レベルにプリ
チャージするビット線プリチャージ回路を備える。
【００３４】請求項３に係る半導体記憶装置は、請求項
１または２の装置がさらに、データ読出時、アクセス指
示に応答して第１および第２のスイッチングトランジス
タを同時に活性化し、これらの活性化の後、第２のスイ
ッチングトランジスタを導通状態に保持しかつ第１のス
イッチングトランジスタを非導通状態とする手段を含
む。
１または２の装置がさらに、データ読出時、アクセス指
示に応答して第１および第２のスイッチングトランジス
タを同時に活性化し、これらの活性化の後、第２のスイ
ッチングトランジスタを導通状態に保持しかつ第１のス
イッチングトランジスタを非導通状態とする手段を含
む。
【００３５】請求項４に係る半導体記憶装置は、請求項
１から３のいずれかの装置の読出負荷回路の交差結合さ
れたトランジスタおよびダイオード素子の各々は、互い
に同じサイズを有する絶縁ゲート型電界効果トランジス
タで構成される。
１から３のいずれかの装置の読出負荷回路の交差結合さ
れたトランジスタおよびダイオード素子の各々は、互い
に同じサイズを有する絶縁ゲート型電界効果トランジス
タで構成される。
【００３６】請求項５に係る半導体記憶装置は、請求項
１から３のいずれかの読出負荷回路の交差結合されたト
ランジスタおよびダイオード素子の各々が、第１のしき
い値電圧を有する絶縁ゲート型電界効果トランジスタで
構成され、メモリセルのフリップフロップは、この第１
のしきい値電圧よりも絶対値の大きな第２のしきい値電
圧を有する絶縁ゲート型電界効果トランジスタを備え
る。
１から３のいずれかの読出負荷回路の交差結合されたト
ランジスタおよびダイオード素子の各々が、第１のしき
い値電圧を有する絶縁ゲート型電界効果トランジスタで
構成され、メモリセルのフリップフロップは、この第１
のしきい値電圧よりも絶対値の大きな第２のしきい値電
圧を有する絶縁ゲート型電界効果トランジスタを備え
る。
【００３７】請求項６に係る半導体記憶装置は、さら
に、１対のビット線上に読出負荷回路とメモリセルとの
間に設けられ、ビット線選択信号に応答して導通する転
送ゲートを備える。
に、１対のビット線上に読出負荷回路とメモリセルとの
間に設けられ、ビット線選択信号に応答して導通する転
送ゲートを備える。
【００３８】請求項７に係る半導体記憶装置は、請求項
６の転送ゲートが、絶縁ゲート型電界効果トランジスタ
で構成され、このフリップフロップの絶縁ゲート型電界
効果トランジスタのしきい値電圧の絶対値は、転送ゲー
トの絶縁ゲート型電界効果トランジスタのそれよりも大
きい。
６の転送ゲートが、絶縁ゲート型電界効果トランジスタ
で構成され、このフリップフロップの絶縁ゲート型電界
効果トランジスタのしきい値電圧の絶対値は、転送ゲー
トの絶縁ゲート型電界効果トランジスタのそれよりも大
きい。
【００３９】請求項８に係る半導体記憶装置は、複数の
ビット線対と、これら複数のビット線対に交差するよう
に交差するように配置される複数のワード線と、これら
複数のビット線対と複数のワード線との交差部に対応し
て配置される複数のメモリセルを備える。これら複数の
メモリセルの各々は、相補データを１対の記憶ノードに
記憶するための交差結合型フリップフロップと、対応の
ビット線対各々に対応して設けられ、各々が対応のビッ
ト線に接続する一方導通ノードを有する１対のバイポー
ラトランジスタと、対応のワード線上の信号電位に応答
してこの交差結合型フリップフロップの１対の記憶ノー
ドを１対のバイポーラトランジスタのベース電極にそれ
ぞれ結合する１対のアクセストランジスタとを含む。
ビット線対と、これら複数のビット線対に交差するよう
に交差するように配置される複数のワード線と、これら
複数のビット線対と複数のワード線との交差部に対応し
て配置される複数のメモリセルを備える。これら複数の
メモリセルの各々は、相補データを１対の記憶ノードに
記憶するための交差結合型フリップフロップと、対応の
ビット線対各々に対応して設けられ、各々が対応のビッ
ト線に接続する一方導通ノードを有する１対のバイポー
ラトランジスタと、対応のワード線上の信号電位に応答
してこの交差結合型フリップフロップの１対の記憶ノー
ドを１対のバイポーラトランジスタのベース電極にそれ
ぞれ結合する１対のアクセストランジスタとを含む。
【００４０】この請求項８の半導体記憶装置は、さら
に、ビット線選択信号に従って複数のビット線対からビ
ット線対を選択するビット線選択手段と、データ読出読
出モード時選択されたビット線対上に選択メモリセルの
データを読出しかつ増幅するための読出負荷手段を備え
る。この読出負荷手段は、少なくとも１個の読出負荷回
路を有する。この読出負荷回路は、選択されたビット線
対に接続される読出負荷バス線と、この読出負荷バス線
上の信号電位を差動的に増幅しかつラッチするための交
差結合されたトランジスタ素子対と、データ読出時、ダ
イオード素子を第１の電源電圧を供給する電圧源に接続
するための第１のスイッチング素子と、データ読出時、
この交差結合されたトランジスタ対をその電圧源に接続
するための第２のスイッチング素子とを含む。
に、ビット線選択信号に従って複数のビット線対からビ
ット線対を選択するビット線選択手段と、データ読出読
出モード時選択されたビット線対上に選択メモリセルの
データを読出しかつ増幅するための読出負荷手段を備え
る。この読出負荷手段は、少なくとも１個の読出負荷回
路を有する。この読出負荷回路は、選択されたビット線
対に接続される読出負荷バス線と、この読出負荷バス線
上の信号電位を差動的に増幅しかつラッチするための交
差結合されたトランジスタ素子対と、データ読出時、ダ
イオード素子を第１の電源電圧を供給する電圧源に接続
するための第１のスイッチング素子と、データ読出時、
この交差結合されたトランジスタ対をその電圧源に接続
するための第２のスイッチング素子とを含む。
【００４１】請求項９に係る半導体記憶装置は、請求項
８の少なくとも１個の読出負荷回路が、複数のビット線
対それぞれに対応して設けられる複数の読出負荷回路を
備え、ビット線選択手段は、各ビット線対に対応して設
けられ、ビット線選択信号に従って、対応のビット線対
を対応の読出負荷回路の読出負荷バス線対に接続する転
送ゲートを含む。
８の少なくとも１個の読出負荷回路が、複数のビット線
対それぞれに対応して設けられる複数の読出負荷回路を
備え、ビット線選択手段は、各ビット線対に対応して設
けられ、ビット線選択信号に従って、対応のビット線対
を対応の読出負荷回路の読出負荷バス線対に接続する転
送ゲートを含む。
【００４２】請求項１０に係る半導体記憶装置は、請求
項８の少なくとも１個の読出負荷回路が、複数のビット
線対に共通に設けられる読出負荷回路を備える。ビット
線選択手段は、各ビット線対に対応して設けられ、ビッ
ト線選択信号に従って対応のビット線対を読出負荷バス
線に接続する複数の転送ゲートを備える。
項８の少なくとも１個の読出負荷回路が、複数のビット
線対に共通に設けられる読出負荷回路を備える。ビット
線選択手段は、各ビット線対に対応して設けられ、ビッ
ト線選択信号に従って対応のビット線対を読出負荷バス
線に接続する複数の転送ゲートを備える。
【００４３】請求項１１に係る半導体記憶装置は、請求
項８から１０の装置が、さらに、データ読出アクセス指
示に応答して、読出負荷回路のダイオード素子および交
差結合されたトランジスタを電圧源に結合しかつその所
定時間経過後ダイオード素子を電圧源から切離しかつ交
差結合されたトランジスタ対を電圧源に接続し続けるよ
うに第１および第２のスイッチング素子を制御する手段
を含む。
項８から１０の装置が、さらに、データ読出アクセス指
示に応答して、読出負荷回路のダイオード素子および交
差結合されたトランジスタを電圧源に結合しかつその所
定時間経過後ダイオード素子を電圧源から切離しかつ交
差結合されたトランジスタ対を電圧源に接続し続けるよ
うに第１および第２のスイッチング素子を制御する手段
を含む。
【００４４】請求項１２に係る半導体記憶装置は、請求
項８から１１の装置がさらに、ビット線選択信号の非活
性化時各ビット線対の第１の電源電圧と異なる所定の電
圧レベルにプリチャージしかつデータ読出時、該プリチ
ャージを完了するプリチャージ手段を備える。
項８から１１の装置がさらに、ビット線選択信号の非活
性化時各ビット線対の第１の電源電圧と異なる所定の電
圧レベルにプリチャージしかつデータ読出時、該プリチ
ャージを完了するプリチャージ手段を備える。
【００４５】請求項１３に係る半導体記憶装置は、請求
項８から１２のいずれかの読出負荷回路の交差結合され
たトランジスタ素子およびダイオード素子は、互いに同
じサイズを備える絶縁ゲート型電界効果トランジスタで
構成される。
項８から１２のいずれかの読出負荷回路の交差結合され
たトランジスタ素子およびダイオード素子は、互いに同
じサイズを備える絶縁ゲート型電界効果トランジスタで
構成される。
【００４６】請求項１４に係る半導体記憶装置は、請求
項８から１２のいずれかの半導体記憶装置の読出負荷回
路の交差結合されたトランジスタ素子およびダイオード
素子は、第１のしきい値電圧を有する絶縁ゲート型電界
効果トランジスタで構成され、メモリセルのフリップフ
ロップは、この第１のしきい値電圧よりも絶対値が大き
な絶縁ゲート型電界効果トランジスタで構成される。
項８から１２のいずれかの半導体記憶装置の読出負荷回
路の交差結合されたトランジスタ素子およびダイオード
素子は、第１のしきい値電圧を有する絶縁ゲート型電界
効果トランジスタで構成され、メモリセルのフリップフ
ロップは、この第１のしきい値電圧よりも絶対値が大き
な絶縁ゲート型電界効果トランジスタで構成される。
【００４７】請求項１５に係る半導体記憶装置は、請求
項９から１４のいずれかの半導体記憶装置において、転
送ゲートが絶縁ゲート型電界効果トランジスタで構成さ
れ、メモリセルのアクセストランジスタが絶縁ゲート型
電界効果トランジスタで構成される。転送ゲートを構成
する絶縁ゲート型電界効果トランジスタのしきい値電圧
の絶対値は、アクセストランジスタを構成する絶縁ゲー
ト型電界効果トランジスタのそれよりも小さくされる。
項９から１４のいずれかの半導体記憶装置において、転
送ゲートが絶縁ゲート型電界効果トランジスタで構成さ
れ、メモリセルのアクセストランジスタが絶縁ゲート型
電界効果トランジスタで構成される。転送ゲートを構成
する絶縁ゲート型電界効果トランジスタのしきい値電圧
の絶対値は、アクセストランジスタを構成する絶縁ゲー
ト型電界効果トランジスタのそれよりも小さくされる。
【００４８】請求項１６に係る半導体記憶装置は、請求
項８から１５のいずれかの半導体記憶装置が、さらに、
複数のビット線対に共通に設けられるリードデータバス
と、各ビット線対に設けられ、対応のビット線対の電位
を差動増幅してリードデータバスに伝達するための複数
の読出ゲートと、データ読出アクセス指示の活性化に応
答して活性化され、リードデータバス上の信号電位を増
幅して内部読出データを生成する読出増幅回路をさらに
備える。
項８から１５のいずれかの半導体記憶装置が、さらに、
複数のビット線対に共通に設けられるリードデータバス
と、各ビット線対に設けられ、対応のビット線対の電位
を差動増幅してリードデータバスに伝達するための複数
の読出ゲートと、データ読出アクセス指示の活性化に応
答して活性化され、リードデータバス上の信号電位を増
幅して内部読出データを生成する読出増幅回路をさらに
備える。
【００４９】メモリセルにおいて、バイポーラトランジ
スタを介してビット線とフリップフロップを接続するこ
とにより、ワード線選択時において、このバイポーラト
ランジスタを介してベース電流がフリップフロップへ与
えられる。したがって、このフリップフロップへ流れ込
む電流は小さく、フリップフロップを構成するトランジ
スタサイズが小さい場合においても、十分余裕を持って
フリップフロップが記憶ノードを駆動することができ、
ワード線選択時におけるメモリセルデータの破壊を生じ
ることがなく、低電圧時においても安定にデータを保持
することができる。また、読出時において読出負荷回路
により、ダイオード素子を介してビット線を第１の電源
電圧レベルへ駆動し、このバイポーラトランジスタを介
して流れる電流量の差による電位差を交差結合されるト
ランジスタ素子で増幅しており、確実にかつ高速でデー
タの読出を行なうことができる。また、この交差接合さ
れたトランジスタ素子により、ビット線電位がフィード
バックされてバイポーラトランジスタを流れる電流量が
制御されており、メモリセルのＬレベルデータ記憶ノー
ドに常時電流が流れ込むのを防止することができ、安定
にデータを保持することができる。
スタを介してビット線とフリップフロップを接続するこ
とにより、ワード線選択時において、このバイポーラト
ランジスタを介してベース電流がフリップフロップへ与
えられる。したがって、このフリップフロップへ流れ込
む電流は小さく、フリップフロップを構成するトランジ
スタサイズが小さい場合においても、十分余裕を持って
フリップフロップが記憶ノードを駆動することができ、
ワード線選択時におけるメモリセルデータの破壊を生じ
ることがなく、低電圧時においても安定にデータを保持
することができる。また、読出時において読出負荷回路
により、ダイオード素子を介してビット線を第１の電源
電圧レベルへ駆動し、このバイポーラトランジスタを介
して流れる電流量の差による電位差を交差結合されるト
ランジスタ素子で増幅しており、確実にかつ高速でデー
タの読出を行なうことができる。また、この交差接合さ
れたトランジスタ素子により、ビット線電位がフィード
バックされてバイポーラトランジスタを流れる電流量が
制御されており、メモリセルのＬレベルデータ記憶ノー
ドに常時電流が流れ込むのを防止することができ、安定
にデータを保持することができる。
【００５０】
［実施の形態１］図１は、この発明が適用されるスタテ
ィック型半導体記憶装置（ＳＲＡＭ）の１ビットのメモ
リセルの構造を具体的に示す図である。図１において、
このメモリセルは、ワード線ＷＬＵおよびＷＬＬとビッ
ト線対ＢＬおよび／ＢＬの交差部に対応して配置され
る。ビット線対ＢＬおよび／ＢＬに１列のメモリセルが
接続され、ワード線ＷＬＵおよびＷＬＬに１行のメモリ
セルが接続される。このワード線ＷＬＵおよびＷＬＬ
は、対をなして配設される。
ィック型半導体記憶装置（ＳＲＡＭ）の１ビットのメモ
リセルの構造を具体的に示す図である。図１において、
このメモリセルは、ワード線ＷＬＵおよびＷＬＬとビッ
ト線対ＢＬおよび／ＢＬの交差部に対応して配置され
る。ビット線対ＢＬおよび／ＢＬに１列のメモリセルが
接続され、ワード線ＷＬＵおよびＷＬＬに１行のメモリ
セルが接続される。このワード線ＷＬＵおよびＷＬＬ
は、対をなして配設される。
【００５１】メモリセルは、第１の電源電圧Ｖｃｃを供
給する電圧源としての電源ノードＰＳと記憶ノードＳＮ
の間に接続される高抵抗負荷素子Ｒ１と、電源ノードＰ
Ｓと記憶ノード／ＳＮの間に接続される高抵抗負荷素子
Ｒ２と、記憶ノードＳＮおよび／ＳＮにデータを保持す
るための交差結合されたフリップフロップを構成するｎ
チャネルＭＯＳトランジスタ（ドライバトランジスタ）
Ｑ１およびＱ２と、ワード線ＷＬＵおよびＷＬＬ上の信
号電位に応答して、このメモリセルを選択状態に置くｎ
チャネルＭＯＳトランジスタ（アクセストランジスタ）
Ｑ３およびＱ４と、ワード線ＷＬＬおよびＷＬＵ上の信
号電位に応答して、ドライバトランジスタＱ１およびＱ
２と接地ノードＧＮの間に電流経路を選択的に形成する
ｎチャネルＭＯＳトランジスタ（カットトランジスタ）
Ｑ５およびＱ６を含む。
給する電圧源としての電源ノードＰＳと記憶ノードＳＮ
の間に接続される高抵抗負荷素子Ｒ１と、電源ノードＰ
Ｓと記憶ノード／ＳＮの間に接続される高抵抗負荷素子
Ｒ２と、記憶ノードＳＮおよび／ＳＮにデータを保持す
るための交差結合されたフリップフロップを構成するｎ
チャネルＭＯＳトランジスタ（ドライバトランジスタ）
Ｑ１およびＱ２と、ワード線ＷＬＵおよびＷＬＬ上の信
号電位に応答して、このメモリセルを選択状態に置くｎ
チャネルＭＯＳトランジスタ（アクセストランジスタ）
Ｑ３およびＱ４と、ワード線ＷＬＬおよびＷＬＵ上の信
号電位に応答して、ドライバトランジスタＱ１およびＱ
２と接地ノードＧＮの間に電流経路を選択的に形成する
ｎチャネルＭＯＳトランジスタ（カットトランジスタ）
Ｑ５およびＱ６を含む。
【００５２】ドライバトランジスタＱ１は、そのゲート
が記憶ノード／ＳＮに接続され、かつそのドレインが記
憶ノードＳＮに接続される。ドライバトランジスタＱ２
は、そのゲートが記憶ノードＳＮに接続され、かつその
ドレインが記憶ノード／ＳＮに接続される。アクセスト
ランジスタＱ３はそのゲートがワード線ＷＬＵに接続さ
れ、かつその一方導通ノードが記憶ノードＳＮに接続さ
れる。アクセストランジスタＱ４は、そのゲートがワー
ド線ＷＬＬに接続されかつその一方導通ノードが記憶ノ
ード／ＳＮに接続される。カットトランジスタＱ５はそ
のゲートがワード線ＷＬＬに接続され、かつそのドレイ
ンがドライバトランジスタＱ１のソースに接続されかつ
そのソースが接地ノードＧＮに接続される。カットトラ
ンジスタＱ６はそのゲートがワード線ＷＬＵに接続さ
れ、かつそのドレインがドライバトランジスタＱ２のソ
ースに接続されかつそのソースが接地ノードＧＮに接続
される。メモリセルは、さらに、ビット線ＢＬおよび／
ＢＬにそれぞれ結合され、データ読出時にはメモリセル
の記憶データをビット線上の読出を行なうためのｐｎｐ
バイポーラトランジスタＢＰ１およびＢＰ２を含む。バ
イポーラトランジスタＢＰ１は、そのエミッタがビット
線ＢＬに接続され、そのベースがアクセストランジスタ
Ｑ３の他方導通ノードに接続され、かつそのコレクタが
接地ノードＧＮに接続される。バイポーラトランジスタ
ＢＰ２は、そのエミッタがビット線／ＢＬに接続され、
そのベースがアクセストランジスタＱ４の他方導通ノー
ドに接続され、かつそのコレクタが接地ノードＧＮに接
続される。バイポーラトランジスタＢＰ１およびＢＰ２
は、縦型ＰＮＰ構造を有し、そのアクセストランジスタ
Ｑ３およびＱ４とビット線ＢＬおよび／ＢＬのコンタク
ト領域に形成され、その占有面積は十分小さくされる。
次に、まず、このメモリセルに対するデータの書込動作
について図２に示す信号波形図を参照して説明する。
が記憶ノード／ＳＮに接続され、かつそのドレインが記
憶ノードＳＮに接続される。ドライバトランジスタＱ２
は、そのゲートが記憶ノードＳＮに接続され、かつその
ドレインが記憶ノード／ＳＮに接続される。アクセスト
ランジスタＱ３はそのゲートがワード線ＷＬＵに接続さ
れ、かつその一方導通ノードが記憶ノードＳＮに接続さ
れる。アクセストランジスタＱ４は、そのゲートがワー
ド線ＷＬＬに接続されかつその一方導通ノードが記憶ノ
ード／ＳＮに接続される。カットトランジスタＱ５はそ
のゲートがワード線ＷＬＬに接続され、かつそのドレイ
ンがドライバトランジスタＱ１のソースに接続されかつ
そのソースが接地ノードＧＮに接続される。カットトラ
ンジスタＱ６はそのゲートがワード線ＷＬＵに接続さ
れ、かつそのドレインがドライバトランジスタＱ２のソ
ースに接続されかつそのソースが接地ノードＧＮに接続
される。メモリセルは、さらに、ビット線ＢＬおよび／
ＢＬにそれぞれ結合され、データ読出時にはメモリセル
の記憶データをビット線上の読出を行なうためのｐｎｐ
バイポーラトランジスタＢＰ１およびＢＰ２を含む。バ
イポーラトランジスタＢＰ１は、そのエミッタがビット
線ＢＬに接続され、そのベースがアクセストランジスタ
Ｑ３の他方導通ノードに接続され、かつそのコレクタが
接地ノードＧＮに接続される。バイポーラトランジスタ
ＢＰ２は、そのエミッタがビット線／ＢＬに接続され、
そのベースがアクセストランジスタＱ４の他方導通ノー
ドに接続され、かつそのコレクタが接地ノードＧＮに接
続される。バイポーラトランジスタＢＰ１およびＢＰ２
は、縦型ＰＮＰ構造を有し、そのアクセストランジスタ
Ｑ３およびＱ４とビット線ＢＬおよび／ＢＬのコンタク
ト領域に形成され、その占有面積は十分小さくされる。
次に、まず、このメモリセルに対するデータの書込動作
について図２に示す信号波形図を参照して説明する。
【００５３】ＳＲＡＭにおいては、アドレス信号の変化
を検出し、この検出されたアドレス変化をトリガとして
メモリセルへのアクセス動作が行なわれる。今、記憶ノ
ードＳＮの電位がＬレベルであり、記憶ノード／ＳＮの
電位がＨレベルであり、このメモリセルがＬレベルのデ
ータを記憶しており、この状態において、Ｈレベルのデ
ータを書込む動作について説明する。
を検出し、この検出されたアドレス変化をトリガとして
メモリセルへのアクセス動作が行なわれる。今、記憶ノ
ードＳＮの電位がＬレベルであり、記憶ノード／ＳＮの
電位がＨレベルであり、このメモリセルがＬレベルのデ
ータを記憶しており、この状態において、Ｈレベルのデ
ータを書込む動作について説明する。
【００５４】アドレス信号の変化が検出されると、まず
このアドレス信号に従ってワード線選択動作およびビッ
ト線選択動作が行なわれる。書込データがＨレベルであ
るため、選択ワード線対のワード線ＷＬＵの電位がＨレ
ベルに立上がり、他方ワード線ＷＬＬは、Ｌレベルを維
持する。非選択ワード線対は、すべてＬレベルに保持さ
れる。
このアドレス信号に従ってワード線選択動作およびビッ
ト線選択動作が行なわれる。書込データがＨレベルであ
るため、選択ワード線対のワード線ＷＬＵの電位がＨレ
ベルに立上がり、他方ワード線ＷＬＬは、Ｌレベルを維
持する。非選択ワード線対は、すべてＬレベルに保持さ
れる。
【００５５】ビット線対ＢＬおよび／ＢＬは、アクセス
前、ロー（Ｌ）レベルにプリチャージされており、この
データ書込動作に従って選択ビット線ＢＬおよび／ＢＬ
の電位がＨレベルに立上がる。非選択ビット線対ＢＬお
よび／ＢＬの電位はともにＬレベルのプリチャージレベ
ルを維持する。
前、ロー（Ｌ）レベルにプリチャージされており、この
データ書込動作に従って選択ビット線ＢＬおよび／ＢＬ
の電位がＨレベルに立上がる。非選択ビット線対ＢＬお
よび／ＢＬの電位はともにＬレベルのプリチャージレベ
ルを維持する。
【００５６】ワード線ＷＬＵの電位がＨレベルとなる
と、アクセストランジスタＱ３が導通し、Ｌレベルの記
憶ノードＳＮがバイポーラトランジスタＢＰ１のベース
電極に電気的に接続される。ビット線ＢＬの電位はＨレ
ベルであり、このバイポーラトランジスタＢＰ１が導通
し、ビット線ＢＬからバイポーラトランジスタＢＰ１に
コレクタ電流が流れる。このバイポーラトランジスタＢ
Ｐ１においては、エミッタ−ベース間のＰＮ接合が導通
し、このコレクタ電流とともに、ベース電流が流れ、こ
のベース電流が記憶ノードＳＮへ流れる。ワード線ＷＬ
Ｌの信号電位はＬレベルであり、カットトランジスタＱ
５は非導通状態であり、したがって記憶ノードＳＮの電
位が上昇する。最終的に、このバイポーラトランジスタ
ＢＰ１のベース−エミッタ間順方向降下電圧Ｖｂｅが生
じるため、記憶ノードＳＮの電圧レベルは、ビット線Ｂ
Ｌの電圧レベルよりも、このエミッタ−ベース間電位Ｖ
ｂｅだけ低い電圧レベルとなる。記憶ノードＳＮの電圧
レベルがほぼこのビット線ＢＬからエミッタ−ベース間
電位Ｖｂｅだけ低い電圧レベルに到達すると、バイポー
ラトランジスタＢＰ１がほぼ非導通状態となり、コレク
タ電流はほとんど流れなくなる。このベース電流とコレ
クタ電流の比は、バイポーラトランジスタＢＰ１の電流
増幅率から与えられる。
と、アクセストランジスタＱ３が導通し、Ｌレベルの記
憶ノードＳＮがバイポーラトランジスタＢＰ１のベース
電極に電気的に接続される。ビット線ＢＬの電位はＨレ
ベルであり、このバイポーラトランジスタＢＰ１が導通
し、ビット線ＢＬからバイポーラトランジスタＢＰ１に
コレクタ電流が流れる。このバイポーラトランジスタＢ
Ｐ１においては、エミッタ−ベース間のＰＮ接合が導通
し、このコレクタ電流とともに、ベース電流が流れ、こ
のベース電流が記憶ノードＳＮへ流れる。ワード線ＷＬ
Ｌの信号電位はＬレベルであり、カットトランジスタＱ
５は非導通状態であり、したがって記憶ノードＳＮの電
位が上昇する。最終的に、このバイポーラトランジスタ
ＢＰ１のベース−エミッタ間順方向降下電圧Ｖｂｅが生
じるため、記憶ノードＳＮの電圧レベルは、ビット線Ｂ
Ｌの電圧レベルよりも、このエミッタ−ベース間電位Ｖ
ｂｅだけ低い電圧レベルとなる。記憶ノードＳＮの電圧
レベルがほぼこのビット線ＢＬからエミッタ−ベース間
電位Ｖｂｅだけ低い電圧レベルに到達すると、バイポー
ラトランジスタＢＰ１がほぼ非導通状態となり、コレク
タ電流はほとんど流れなくなる。このベース電流とコレ
クタ電流の比は、バイポーラトランジスタＢＰ１の電流
増幅率から与えられる。
【００５７】ワード線ＷＬＵ上の信号電位はＨレベルで
あり、カットトランジスタＱ６は導通状態にあり、この
記憶ノードＳＮの電位レベルの上昇に従ってドライバト
ランジスタＱ２のコンダクタンスが大きくなり、記憶ノ
ード／ＳＮを接地電位レベルのＧＮＤレベルへ高速で放
電する。この記憶ノード／ＳＮの電位低下に従って、ド
ライバトランジスタＱ１が非導通状態となる。これによ
り、バイポーラトランジスタＢＰ１のベース電流が遮断
され記憶ノードＳＮの電位レベルが、ベース電流により
ビット線ＢＬの電位よりもバイポーラトランジスタＢＰ
１のエミッタ−ベース間電位よりも低い電圧レベルに到
達しこのバイポーラトランジスタＢＰ１は非導通状態と
なる。
あり、カットトランジスタＱ６は導通状態にあり、この
記憶ノードＳＮの電位レベルの上昇に従ってドライバト
ランジスタＱ２のコンダクタンスが大きくなり、記憶ノ
ード／ＳＮを接地電位レベルのＧＮＤレベルへ高速で放
電する。この記憶ノード／ＳＮの電位低下に従って、ド
ライバトランジスタＱ１が非導通状態となる。これによ
り、バイポーラトランジスタＢＰ１のベース電流が遮断
され記憶ノードＳＮの電位レベルが、ベース電流により
ビット線ＢＬの電位よりもバイポーラトランジスタＢＰ
１のエミッタ−ベース間電位よりも低い電圧レベルに到
達しこのバイポーラトランジスタＢＰ１は非導通状態と
なる。
【００５８】記憶ノード／ＳＮに対しては、アクセスト
ランジスタＱ４が非導通状態であり、バイポーラトラン
ジスタＢＰ２からのベース電流は影響を及ぼさない。
ランジスタＱ４が非導通状態であり、バイポーラトラン
ジスタＢＰ２からのベース電流は影響を及ぼさない。
【００５９】したがって、書込開始時において、一時的
にこのバイポーラトランジスタＢＰ１を介して比較的大
きなコレクタ電流が流れるが、この記憶ノードＳＮの電
位上昇に従ってバイポーラトランジスタＢＰ１が非導通
状態となり、このコレクタ電流が遮断され消費電流は極
めて小さい。また、バイポーラトランジスタＢＰ２も、
そのベース電位がビット線／ＢＬからの電流により高速
で上昇し、非導通状態となり、電流消費は極めて小さ
い。
にこのバイポーラトランジスタＢＰ１を介して比較的大
きなコレクタ電流が流れるが、この記憶ノードＳＮの電
位上昇に従ってバイポーラトランジスタＢＰ１が非導通
状態となり、このコレクタ電流が遮断され消費電流は極
めて小さい。また、バイポーラトランジスタＢＰ２も、
そのベース電位がビット線／ＢＬからの電流により高速
で上昇し、非導通状態となり、電流消費は極めて小さ
い。
【００６０】非選択ビット線ＢＬおよび／ＢＬにおいて
は、その電位レベルはＬレベルであり、バイポーラトラ
ンジスタＢＰ１，ＢＰ２は、非導通状態を維持し、非選
択メモリセルの記憶ノードのＳＮの電位変化は生じな
い。
は、その電位レベルはＬレベルであり、バイポーラトラ
ンジスタＢＰ１，ＢＰ２は、非導通状態を維持し、非選
択メモリセルの記憶ノードのＳＮの電位変化は生じな
い。
【００６１】記憶ノードＳＮがＨレベルの電位レベルに
ある場合にＨレベルデータを書込む場合には、バイポー
ラトランジスタＢＰ１は、ほぼ非導通状態を維持し、記
憶ノードＳＮは、そのＨレベルの電位を保持する。
ある場合にＨレベルデータを書込む場合には、バイポー
ラトランジスタＢＰ１は、ほぼ非導通状態を維持し、記
憶ノードＳＮは、そのＨレベルの電位を保持する。
【００６２】Ｌレベルデータの書込時においては、ワー
ド線ＷＬＬの電位がＨレベルとなり、一方ワード線ＷＬ
Ｕの電位レベルがＬレベルとなる。この状態において
は、記憶ノード／ＳＮに対するＨレベルデータの書込を
行なう動作と同じであり、バイポーラトランジスタＢＰ
２のベース電流により、記憶ノード／ＳＮの電位レベル
が上昇し、ドライバトランジスタＱ１およびＱ２のフリ
ップフロップにより、記憶ノードＳＮの電位レベルがＬ
レベルとなる。
ド線ＷＬＬの電位がＨレベルとなり、一方ワード線ＷＬ
Ｕの電位レベルがＬレベルとなる。この状態において
は、記憶ノード／ＳＮに対するＨレベルデータの書込を
行なう動作と同じであり、バイポーラトランジスタＢＰ
２のベース電流により、記憶ノード／ＳＮの電位レベル
が上昇し、ドライバトランジスタＱ１およびＱ２のフリ
ップフロップにより、記憶ノードＳＮの電位レベルがＬ
レベルとなる。
【００６３】データ書込動作が完了すると、ワード線Ｗ
ＬＵの電圧レベルがＬレベルに立下がり、また選択ビッ
ト線ＢＬおよび／ＢＬの電圧レベルもＬレベルに立下が
る。この状態においては、カットトランジスタＱ５およ
びＱ６はともに非導通状態にあり、記憶ノードＳＮおよ
び／ＳＮから接地ノードＧＮへの電流経路は遮断され
る。しかしながら、高抵抗負荷素子Ｒ１およびＲ２の抵
抗値は極めて高く、その供給電流は、記憶ノードＳＮお
よび／ＳＮのリーク電流を補償する程度であり、Ｌレベ
ルを保持する記憶ノードの電圧レベルがこの高抵抗負荷
素子を介して充電されて上昇することはない。
ＬＵの電圧レベルがＬレベルに立下がり、また選択ビッ
ト線ＢＬおよび／ＢＬの電圧レベルもＬレベルに立下が
る。この状態においては、カットトランジスタＱ５およ
びＱ６はともに非導通状態にあり、記憶ノードＳＮおよ
び／ＳＮから接地ノードＧＮへの電流経路は遮断され
る。しかしながら、高抵抗負荷素子Ｒ１およびＲ２の抵
抗値は極めて高く、その供給電流は、記憶ノードＳＮお
よび／ＳＮのリーク電流を補償する程度であり、Ｌレベ
ルを保持する記憶ノードの電圧レベルがこの高抵抗負荷
素子を介して充電されて上昇することはない。
【００６４】図３は、このデータ書込のためのワード線
選択部の構成を概略的に示す図である。図３において
は、１対のワード線ＷＬＵおよびＷＬＬに対する構成を
示す。図３において、１対のワード線ＷＬＵおよびＷＬ
Ｌに対して、与えられたアドレス信号をデコードし、対
応のワード線対を選択する信号を発生するＸデコード回
路５と、データ書込時、書込活性化信号ＷＥＮと書込デ
ータＤ，／Ｄとに従って、ワード線駆動電位を生成する
書込線制御回路６と、このＸデコード回路５からのワー
ド線選択信号と書込制御回路６からのワード線駆動信号
とに従って、ワード線ＷＬＵおよびＷＬＬをそれぞれ対
応の信号電位へ駆動するワード線ドライブ回路７を含
む。
選択部の構成を概略的に示す図である。図３において
は、１対のワード線ＷＬＵおよびＷＬＬに対する構成を
示す。図３において、１対のワード線ＷＬＵおよびＷＬ
Ｌに対して、与えられたアドレス信号をデコードし、対
応のワード線対を選択する信号を発生するＸデコード回
路５と、データ書込時、書込活性化信号ＷＥＮと書込デ
ータＤ，／Ｄとに従って、ワード線駆動電位を生成する
書込線制御回路６と、このＸデコード回路５からのワー
ド線選択信号と書込制御回路６からのワード線駆動信号
とに従って、ワード線ＷＬＵおよびＷＬＬをそれぞれ対
応の信号電位へ駆動するワード線ドライブ回路７を含
む。
【００６５】Ｘデコード回路５は、与えられたアドレス
信号をデコードするＮＡＮＤ回路５ａと、このＮＡＮＤ
回路５ａの出力信号を反転するインバータ回路５ｂを含
む。アドレス指定された行に対応するワード線を選択状
態へ駆動する場合、このＸデコード回路５からの出力信
号がＨレベルに立上がる。対応のワード線が非選択状態
の場合には、このＸデコード回路５の出力信号はＬレベ
ルになる。
信号をデコードするＮＡＮＤ回路５ａと、このＮＡＮＤ
回路５ａの出力信号を反転するインバータ回路５ｂを含
む。アドレス指定された行に対応するワード線を選択状
態へ駆動する場合、このＸデコード回路５からの出力信
号がＨレベルに立上がる。対応のワード線が非選択状態
の場合には、このＸデコード回路５の出力信号はＬレベ
ルになる。
【００６６】書込制御回路６は、書込活性化信号／ＷＥ
Ｎと書込データＤを受けるＯＲ回路６ａと、書込活性化
信号／ＷＥＮと書込データ／Ｄを受けるＯＲ回路６ｂを
含む。書込データＤおよび／Ｄは互いに相補なデータ信
号である。書込活性化信号／ＷＥＮは、データ書込時、
外部から与えられるライトイネーブル信号に従って所定
期間活性状態のＬレベルとされる。
Ｎと書込データＤを受けるＯＲ回路６ａと、書込活性化
信号／ＷＥＮと書込データ／Ｄを受けるＯＲ回路６ｂを
含む。書込データＤおよび／Ｄは互いに相補なデータ信
号である。書込活性化信号／ＷＥＮは、データ書込時、
外部から与えられるライトイネーブル信号に従って所定
期間活性状態のＬレベルとされる。
【００６７】ワード線ドライブ回路７は、Ｘデコード回
路５の出力するワード線選択信号と書込制御回路６のＯ
Ｒ回路６ａの出力信号を受けるＡＮＤ回路７ａと、Ｘデ
コード回路５の出力するワード線選択信号と書込制御回
路６のＯＲ回路６ｂの出力信号とを受けるＡＮＤ回路７
ｂを含む。ＡＮＤ回路７ａから、ワード線ＷＬＵを駆動
する信号が出力され、ＡＮＤ回路７ｂから、ワード線Ｗ
ＬＬを駆動する信号が出力される。書込データＤがＨレ
ベルのときには、ＯＲ回路６ａの出力信号がＨレベルと
なり、ＯＲ回路６ｂの出力信号がＬレベルとなる。した
がって、ＡＮＤ回路７ａの出力信号がＨレベルとなり、
ワード線ＷＬＵがＨレベルへ駆動される。ワード線ＷＬ
ＬはＬレベルを維持する。逆に、データＤがＬレベルの
ときには、ＯＲ回路６ｂの出力信号がＨレベルとなり、
ＡＮＤ回路７ｂからワード線ＷＬＬ上に伝達されるワー
ド線駆動信号がＨレベルに立上がる。
路５の出力するワード線選択信号と書込制御回路６のＯ
Ｒ回路６ａの出力信号を受けるＡＮＤ回路７ａと、Ｘデ
コード回路５の出力するワード線選択信号と書込制御回
路６のＯＲ回路６ｂの出力信号とを受けるＡＮＤ回路７
ｂを含む。ＡＮＤ回路７ａから、ワード線ＷＬＵを駆動
する信号が出力され、ＡＮＤ回路７ｂから、ワード線Ｗ
ＬＬを駆動する信号が出力される。書込データＤがＨレ
ベルのときには、ＯＲ回路６ａの出力信号がＨレベルと
なり、ＯＲ回路６ｂの出力信号がＬレベルとなる。した
がって、ＡＮＤ回路７ａの出力信号がＨレベルとなり、
ワード線ＷＬＵがＨレベルへ駆動される。ワード線ＷＬ
ＬはＬレベルを維持する。逆に、データＤがＬレベルの
ときには、ＯＲ回路６ｂの出力信号がＨレベルとなり、
ＡＮＤ回路７ｂからワード線ＷＬＬ上に伝達されるワー
ド線駆動信号がＨレベルに立上がる。
【００６８】この図３に示す構成を利用することによ
り、書込データに応じて選択行に対応するワード線ＷＬ
ＵおよびＷＬＬを所望の電位レベルへ駆動することがで
きる。
り、書込データに応じて選択行に対応するワード線ＷＬ
ＵおよびＷＬＬを所望の電位レベルへ駆動することがで
きる。
【００６９】図４は、データ書込部の構成の一例を概略
的に示す図である。図４において、ビット線ＢＬおよび
／ＢＬに対し、イコライズ指示信号ＩＯＥＱの活性化
時、これらのビット線ＢＬおよび／ＢＬをロー（Ｌ）レ
ベルの所定電位レベルにプリチャージするプリチャージ
回路１０と、図示しないコラムデコーダからの列選択信
号Ｙに応答してこのビット線ＢＬおよび／ＢＬを書込デ
ータバスＷＤＢおよび／ＷＤＢに接続する列選択ゲート
１２が設けられる。プリチャージ指示信号ＩＯＥＱは、
スタンバイ状態時（データの書込／読出完了時またはデ
ータ書込／読出が行なわれる前）に活性状態とされる。
的に示す図である。図４において、ビット線ＢＬおよび
／ＢＬに対し、イコライズ指示信号ＩＯＥＱの活性化
時、これらのビット線ＢＬおよび／ＢＬをロー（Ｌ）レ
ベルの所定電位レベルにプリチャージするプリチャージ
回路１０と、図示しないコラムデコーダからの列選択信
号Ｙに応答してこのビット線ＢＬおよび／ＢＬを書込デ
ータバスＷＤＢおよび／ＷＤＢに接続する列選択ゲート
１２が設けられる。プリチャージ指示信号ＩＯＥＱは、
スタンバイ状態時（データの書込／読出完了時またはデ
ータ書込／読出が行なわれる前）に活性状態とされる。
【００７０】書込データバス線ＷＤＢおよび／ＷＤＢに
対し、書込活性化信号／ＷＥＮに応答して電源電圧Ｖｃ
ｃをこれらの書込データバスＷＤＢおよび／ＷＤＢへ伝
達する書込ドライブ回路１４が設けられる。図４におい
ては、書込ドライブ回路１４が、書込データバス線ＷＤ
Ｂおよび／ＷＤＢそれぞれに対して設けられ、そのゲー
トに書込活性化信号／ＷＥＮを受けるｐチャネルＭＯＳ
トランジスタを備える構成が一例として示される。
対し、書込活性化信号／ＷＥＮに応答して電源電圧Ｖｃ
ｃをこれらの書込データバスＷＤＢおよび／ＷＤＢへ伝
達する書込ドライブ回路１４が設けられる。図４におい
ては、書込ドライブ回路１４が、書込データバス線ＷＤ
Ｂおよび／ＷＤＢそれぞれに対して設けられ、そのゲー
トに書込活性化信号／ＷＥＮを受けるｐチャネルＭＯＳ
トランジスタを備える構成が一例として示される。
【００７１】データ書込前においては、ビット線ＢＬお
よび／ＢＬはプリチャージ回路１０により、Ｌレベルに
プリチャージされる。書込時においては、外部からのア
ドレス信号に従って列選択信号Ｙが活性化され、列選択
ゲート１２が導通し、ビット線ＢＬおよび／ＢＬが書込
データバス線ＷＤＢおよび／ＷＤＢに接続される。デー
タ書込時においては、書込活性化信号／ＷＥＮが所定期
間Ｌレベルの活性状態となる。したがって、書込ドライ
ブ回路１４により、これらの書込データバス線ＷＤＢお
よび／ＷＤＢがＨレベルに駆動され、応じて選択ビット
線対ＢＬおよび／ＢＬの電圧レベルがＨレベルとなる。
これにより、データ書込時、Ｌレベルにプリチャージさ
れた選択ビット線対ＢＬおよび／ＢＬをともにＨレベル
へ駆動しかつ非選択ビット線対ＢＬおよび／ＢＬをＬレ
ベル電位に保持することができる。
よび／ＢＬはプリチャージ回路１０により、Ｌレベルに
プリチャージされる。書込時においては、外部からのア
ドレス信号に従って列選択信号Ｙが活性化され、列選択
ゲート１２が導通し、ビット線ＢＬおよび／ＢＬが書込
データバス線ＷＤＢおよび／ＷＤＢに接続される。デー
タ書込時においては、書込活性化信号／ＷＥＮが所定期
間Ｌレベルの活性状態となる。したがって、書込ドライ
ブ回路１４により、これらの書込データバス線ＷＤＢお
よび／ＷＤＢがＨレベルに駆動され、応じて選択ビット
線対ＢＬおよび／ＢＬの電圧レベルがＨレベルとなる。
これにより、データ書込時、Ｌレベルにプリチャージさ
れた選択ビット線対ＢＬおよび／ＢＬをともにＨレベル
へ駆動しかつ非選択ビット線対ＢＬおよび／ＢＬをＬレ
ベル電位に保持することができる。
【００７２】図５は、この発明の実施の形態１に従うＳ
ＲＡＭの要部の構成を示す図である。図５においては、
１ビットのメモリセルのデータ読出部の構成が示され
る。メモリセル１は、先の図１に示す構成と同じ構成を
備え、対応する部分には、同一参照番号を付し、その詳
細説明は省略する。
ＲＡＭの要部の構成を示す図である。図５においては、
１ビットのメモリセルのデータ読出部の構成が示され
る。メモリセル１は、先の図１に示す構成と同じ構成を
備え、対応する部分には、同一参照番号を付し、その詳
細説明は省略する。
【００７３】ビット線ＢＬおよび／ＢＬに対しては、ビ
ット線ＢＬおよび／ＢＬを、低電圧レベルのローレベル
にプリチャージするためのプリチャージ回路１０と、デ
ータ読出時、ビット線ＢＬおよび／ＢＬ上にメモリセル
データを読出かつ増幅しかつラッチする読出負荷回路１
６が設けられる。
ット線ＢＬおよび／ＢＬを、低電圧レベルのローレベル
にプリチャージするためのプリチャージ回路１０と、デ
ータ読出時、ビット線ＢＬおよび／ＢＬ上にメモリセル
データを読出かつ増幅しかつラッチする読出負荷回路１
６が設けられる。
【００７４】読出負荷回路１６は、ノードＮａとビット
線ＢＬの間に接続されるダイオード接続されたｐチャネ
ルＭＯＳトランジスタ２６と、ノードＮａとビット線／
ＢＬの間に接続されるダイオード接続されたｐチャネル
ＭＯＳトランジスタ２７と、ビット線ＢＬおよび／ＢＬ
の電位を差動的に増幅するための交差結合されたｐチャ
ネルＭＯＳトランジスタ２８および２９を含む。ｐチャ
ネルＭＯＳトランジスタ２８は、その一方導通ノード
（ソース）がノードＮｂに接続され、その他方導通ノー
ドがビット線ＢＬに接続されかつそのゲートがビット線
／ＢＬに接続される。ｐチャネルＭＯＳトランジスタ２
９は、その一方導通ノード（ソース）がノードＮｂに接
続され、ゲートがビット線ＢＬに接続されかつその他方
導通ノードがビット線／ＢＬに接続される。
線ＢＬの間に接続されるダイオード接続されたｐチャネ
ルＭＯＳトランジスタ２６と、ノードＮａとビット線／
ＢＬの間に接続されるダイオード接続されたｐチャネル
ＭＯＳトランジスタ２７と、ビット線ＢＬおよび／ＢＬ
の電位を差動的に増幅するための交差結合されたｐチャ
ネルＭＯＳトランジスタ２８および２９を含む。ｐチャ
ネルＭＯＳトランジスタ２８は、その一方導通ノード
（ソース）がノードＮｂに接続され、その他方導通ノー
ドがビット線ＢＬに接続されかつそのゲートがビット線
／ＢＬに接続される。ｐチャネルＭＯＳトランジスタ２
９は、その一方導通ノード（ソース）がノードＮｂに接
続され、ゲートがビット線ＢＬに接続されかつその他方
導通ノードがビット線／ＢＬに接続される。
【００７５】読出負荷回路１６は、さらに、読出活性化
信号／ＹＢ１の活性化時（Ｌレベルのとき）導通し、ノ
ードＮａと電源ノードＰＳとを電気的に接続するｐチャ
ネルＭＯＳトランジスタで構成されるスイッチングトラ
ンジスタ３０と、第２の読出活性化信号／ＹＢ２の活性
化時導通し、ノードＮｂと電源ノードＰＳとを電気的に
接続するｐチャネルＭＯＳトランジスタで構成されるス
イッチングトランジスタ３１を含む。ＭＯＳトランジス
タ２６、２７、２８および２９は同じサイズ（ゲート幅
とゲート長の比：電流駆動力）を有する。次に、この図
５に示すメモリセルのデータの読出動作について図６に
示す信号波形図を参照して説明する。
信号／ＹＢ１の活性化時（Ｌレベルのとき）導通し、ノ
ードＮａと電源ノードＰＳとを電気的に接続するｐチャ
ネルＭＯＳトランジスタで構成されるスイッチングトラ
ンジスタ３０と、第２の読出活性化信号／ＹＢ２の活性
化時導通し、ノードＮｂと電源ノードＰＳとを電気的に
接続するｐチャネルＭＯＳトランジスタで構成されるス
イッチングトランジスタ３１を含む。ＭＯＳトランジス
タ２６、２７、２８および２９は同じサイズ（ゲート幅
とゲート長の比：電流駆動力）を有する。次に、この図
５に示すメモリセルのデータの読出動作について図６に
示す信号波形図を参照して説明する。
【００７６】今、記憶ノードＳＮに、Ｈレベルのデータ
が保持されていると仮定する。アドレス信号が変化する
と、アドレス変化検出に従って、イコライズ指示信号Ｉ
ＯＥＱが非活性状態となり、プリチャージ回路１０が非
活性状態となる。これにより、ビット線ＢＬおよび／Ｂ
ＬのＬレベルへのプリチャージが完了する。このプリチ
ャージが完了すると、与えられたアドレス信号に従っ
て、ワード線およびビット線選択動作が行なわれ、選択
行に対して設けられたワード線ＷＬＬおよびＷＬＵの電
位がＨレベルに立上がり、アクセストランジスタＱ３お
よびＱ４がともに導通状態となり、またカットトランジ
スタＱ５およびＱ６も導通し、記憶ノードＳＮおよび／
ＳＮは、そのＨレベルおよびＬレベルデータを安定に保
持する。
が保持されていると仮定する。アドレス信号が変化する
と、アドレス変化検出に従って、イコライズ指示信号Ｉ
ＯＥＱが非活性状態となり、プリチャージ回路１０が非
活性状態となる。これにより、ビット線ＢＬおよび／Ｂ
ＬのＬレベルへのプリチャージが完了する。このプリチ
ャージが完了すると、与えられたアドレス信号に従っ
て、ワード線およびビット線選択動作が行なわれ、選択
行に対して設けられたワード線ＷＬＬおよびＷＬＵの電
位がＨレベルに立上がり、アクセストランジスタＱ３お
よびＱ４がともに導通状態となり、またカットトランジ
スタＱ５およびＱ６も導通し、記憶ノードＳＮおよび／
ＳＮは、そのＨレベルおよびＬレベルデータを安定に保
持する。
【００７７】このワード線選択動作と並行して、それま
で非活性状態にあった読出活性化信号／ＹＢ１および／
ＹＢ２が活性状態のＬレベルへ駆動される。これによ
り、スイッチングトランジスタ３０および３１が導通
し、ノードＮａおよびＮｂが電源ノードＰＳに結合され
る。ビット線ＢＬおよび／ＢＬはＬレベルにあり、ダイ
オード接続されたｐチャネルＭＯＳトランジスタ２６お
よび２７が導通し、ビット線ＢＬおよび／ＢＬへ電流を
供給し、その電圧レベルを上昇させる。また、ｐチャネ
ルＭＯＳトランジスタ２８および２９も、ビット線ＢＬ
および／ＢＬの電位に従って、ビット線ＢＬおよび／Ｂ
Ｌへ電流を供給する。
で非活性状態にあった読出活性化信号／ＹＢ１および／
ＹＢ２が活性状態のＬレベルへ駆動される。これによ
り、スイッチングトランジスタ３０および３１が導通
し、ノードＮａおよびＮｂが電源ノードＰＳに結合され
る。ビット線ＢＬおよび／ＢＬはＬレベルにあり、ダイ
オード接続されたｐチャネルＭＯＳトランジスタ２６お
よび２７が導通し、ビット線ＢＬおよび／ＢＬへ電流を
供給し、その電圧レベルを上昇させる。また、ｐチャネ
ルＭＯＳトランジスタ２８および２９も、ビット線ＢＬ
および／ＢＬの電位に従って、ビット線ＢＬおよび／Ｂ
Ｌへ電流を供給する。
【００７８】ＭＯＳトランジスタ２６〜２９のサイズが
同じであり、これらの電流駆動力は同じとされている。
したがって、ビット線ＢＬおよび／ＢＬの電位を確実に
上昇させることができ、この交差結合されたｐチャネル
ＭＯＳトランジスタ２８および２９が、即座に差動増幅
してラッチ状態に入るのを防止することができ、この読
出初期において、ビット線ＢＬおよび／ＢＬの電位のア
ンバランス（プリチャージ回路１０におけるトランジス
タ特性のアンバランス、およびビット線容量のアンバラ
ンス等に起因する）、また読出負荷回路１６におけるト
ランジスタのしきい値電圧のばらつきなどに起因する動
作開始点のオフセットなどの影響を受けることがなくデ
ータの誤読出を防止することができる。また、メモリセ
ル１における、トランジスタパラメータのばらつきによ
るビット線ＢＬおよび／ＢＬの読出初期時における電流
のオフセットに起因するデータの誤読出を防止すること
ができる。
同じであり、これらの電流駆動力は同じとされている。
したがって、ビット線ＢＬおよび／ＢＬの電位を確実に
上昇させることができ、この交差結合されたｐチャネル
ＭＯＳトランジスタ２８および２９が、即座に差動増幅
してラッチ状態に入るのを防止することができ、この読
出初期において、ビット線ＢＬおよび／ＢＬの電位のア
ンバランス（プリチャージ回路１０におけるトランジス
タ特性のアンバランス、およびビット線容量のアンバラ
ンス等に起因する）、また読出負荷回路１６におけるト
ランジスタのしきい値電圧のばらつきなどに起因する動
作開始点のオフセットなどの影響を受けることがなくデ
ータの誤読出を防止することができる。また、メモリセ
ル１における、トランジスタパラメータのばらつきによ
るビット線ＢＬおよび／ＢＬの読出初期時における電流
のオフセットに起因するデータの誤読出を防止すること
ができる。
【００７９】ビット線ＢＬおよび／ＢＬの電位が、バイ
ポーラトランジスタＢＰ１およびＢＰ２の、エミッタ−
ベース間電圧よりも高くなると、バイポーラトランジス
タＢＰ１およびＢＰ２の一方が導通する。記憶ノードＳ
Ｎは、Ｈレベルデータを記憶しており、したがって、バ
イポーラトランジスタＢＰ１には、コレクタ電流はほと
んど流れず、ビット線ＢＬは、このダイオード接続され
たｐチャネルＭＯＳトランジスタ２６および交差結合さ
れたｐチャネルＭＯＳトランジスタ２８により充電され
て、その電位が上昇する。ビット線ＢＬの電位が高くな
ると、これらのＭＯＳトランジスタ２６および２８の電
流供給量は少し少なくなる。
ポーラトランジスタＢＰ１およびＢＰ２の、エミッタ−
ベース間電圧よりも高くなると、バイポーラトランジス
タＢＰ１およびＢＰ２の一方が導通する。記憶ノードＳ
Ｎは、Ｈレベルデータを記憶しており、したがって、バ
イポーラトランジスタＢＰ１には、コレクタ電流はほと
んど流れず、ビット線ＢＬは、このダイオード接続され
たｐチャネルＭＯＳトランジスタ２６および交差結合さ
れたｐチャネルＭＯＳトランジスタ２８により充電され
て、その電位が上昇する。ビット線ＢＬの電位が高くな
ると、これらのＭＯＳトランジスタ２６および２８の電
流供給量は少し少なくなる。
【００８０】一方、記憶ノード／ＳＮは、Ｌレベルデー
タを記憶しており、ビット線／ＢＬの電位が、バイポー
ラトランジスタＢＰ２のエミッタ−ベース間電位よりも
高くなると、バイポーラトランジスタＢＰ２が導通し、
このバイポーラトランジスタＢＰ２を流れるコレクタ電
流により、ビット線／ＢＬの電位上昇を抑制する。バイ
ポーラトランジスタＢＰ２のベース電流はＭＯＳトラン
ジスタＱ２およびＱ６により放電され、記憶ノード／Ｓ
Ｎの電位上昇は抑制される。
タを記憶しており、ビット線／ＢＬの電位が、バイポー
ラトランジスタＢＰ２のエミッタ−ベース間電位よりも
高くなると、バイポーラトランジスタＢＰ２が導通し、
このバイポーラトランジスタＢＰ２を流れるコレクタ電
流により、ビット線／ＢＬの電位上昇を抑制する。バイ
ポーラトランジスタＢＰ２のベース電流はＭＯＳトラン
ジスタＱ２およびＱ６により放電され、記憶ノード／Ｓ
Ｎの電位上昇は抑制される。
【００８１】これにより、ビット線ＢＬおよび／ＢＬ
に、電位差が生じる。このビット線の電位差が十分大き
くなった後（１ｎｓ〜５０ｎｓの所定時間経過後）、読
出活性化信号／ＹＢ１が非活性状態のＨレベルへ駆動さ
れ、スイッチングトランジスタ３０が非導通状態とな
る。ダイオード接続されたｐチャネルＭＯＳトランジス
タ２６および２７は、充電動作を停止し、交差結合され
たｐチャネルＭＯＳトランジスタ２８および２９によ
り、ビット線ＢＬおよび／ＢＬへの電流供給が行なわれ
る。ＭＯＳトランジスタ２８および２９は、そのソース
がノードＮｂに結合されており、このＭＯＳトランジス
タ２８および２９により、ビット線ＢＬおよび／ＢＬの
電位がラッチされる。すなわち、この読出活性化信号／
ＹＢ１が非活性状態となると、ビット線ＢＬの電位が所
定電位のＨレベルに到達すると、ＭＯＳトランジスタ２
９がほぼ非導通状態となり、ビット線／ＢＬに電流を供
給せず、ビット線／ＢＬの電位がほぼ一定となり（バイ
ポーラトランジスタＢＰ２は導通状態、ＭＯＳトランジ
スタ２７は非導通状態にある）、ビット線／ＢＬの電位
に従って、ＭＯＳトランジスタ２８の電流供給が駆動さ
れ、ビット線ＢＬの電位が保持される。一方、ビット線
／ＢＬはバイポーラトランジスタＢＰ２のエミッタ−ベ
ース間順方向降下電圧のレベル程度の電圧レベルに保持
される。したがってこのＭＯＳトランジスタ２８および
２９により、ビット線ＢＬおよび／ＢＬの電位がラッチ
される。
に、電位差が生じる。このビット線の電位差が十分大き
くなった後（１ｎｓ〜５０ｎｓの所定時間経過後）、読
出活性化信号／ＹＢ１が非活性状態のＨレベルへ駆動さ
れ、スイッチングトランジスタ３０が非導通状態とな
る。ダイオード接続されたｐチャネルＭＯＳトランジス
タ２６および２７は、充電動作を停止し、交差結合され
たｐチャネルＭＯＳトランジスタ２８および２９によ
り、ビット線ＢＬおよび／ＢＬへの電流供給が行なわれ
る。ＭＯＳトランジスタ２８および２９は、そのソース
がノードＮｂに結合されており、このＭＯＳトランジス
タ２８および２９により、ビット線ＢＬおよび／ＢＬの
電位がラッチされる。すなわち、この読出活性化信号／
ＹＢ１が非活性状態となると、ビット線ＢＬの電位が所
定電位のＨレベルに到達すると、ＭＯＳトランジスタ２
９がほぼ非導通状態となり、ビット線／ＢＬに電流を供
給せず、ビット線／ＢＬの電位がほぼ一定となり（バイ
ポーラトランジスタＢＰ２は導通状態、ＭＯＳトランジ
スタ２７は非導通状態にある）、ビット線／ＢＬの電位
に従って、ＭＯＳトランジスタ２８の電流供給が駆動さ
れ、ビット線ＢＬの電位が保持される。一方、ビット線
／ＢＬはバイポーラトランジスタＢＰ２のエミッタ−ベ
ース間順方向降下電圧のレベル程度の電圧レベルに保持
される。したがってこのＭＯＳトランジスタ２８および
２９により、ビット線ＢＬおよび／ＢＬの電位がラッチ
される。
【００８２】このビット線ＢＬおよび／ＢＬの電位差
を、図示しない読出ゲートを介して読出すことにより、
データの読出が行なわれる。
を、図示しない読出ゲートを介して読出すことにより、
データの読出が行なわれる。
【００８３】所定期間が経過すると、ワード線ＷＬＵお
よびＷＬＬの電位がＬレベルに立下がり、データ読出が
完了し、このワード線ＷＬＵおよびＷＬＬの非活性状態
移行後、イコライズ指示信号ＩＯＥＱがＨレベルの活性
状態となり、また読出活性化信号／ＹＢ２もＨレベルの
非活性状態となる。これにより、メモリセルデータが読
出されたビット線ＢＬおよび／ＢＬの電位が再びＬレベ
ルにプリチャージされる。次に、メモリセル選択時にお
けるメモリセルデータの保持の安定性について説明す
る。
よびＷＬＬの電位がＬレベルに立下がり、データ読出が
完了し、このワード線ＷＬＵおよびＷＬＬの非活性状態
移行後、イコライズ指示信号ＩＯＥＱがＨレベルの活性
状態となり、また読出活性化信号／ＹＢ２もＨレベルの
非活性状態となる。これにより、メモリセルデータが読
出されたビット線ＢＬおよび／ＢＬの電位が再びＬレベ
ルにプリチャージされる。次に、メモリセル選択時にお
けるメモリセルデータの保持の安定性について説明す
る。
【００８４】説明を簡単にするために、今、図７に示す
ように、ビット線ＢＬに定電流源３３が読出負荷回路と
して接続される場合を考える。この定電流源３３は、電
源ノードＰＳとビット線ＢＬの間に接続されかつそのゲ
ートに一定電圧Ｖｃｓｔを受けるｐチャネルＭＯＳトラ
ンジスタで構成される。この定電流源３３が、ビット線
電流Ｉｃを供給する。記憶ノードＳＮに、Ｌレベルデー
タが保持されている状態でワード線が選択された状態を
考える。この状態においては、アクセストランジスタＱ
３が、そのゲートに電源電圧Ｖｃｃを受けて導通状態と
なり、またカットトランジスタＱ５は、同様ワード線の
信号に従って導通状態となり、電流源として作用する。
ドライバトランジスタＱ１は、そのゲートは、Ｈレベル
データを格納する記憶ノード／ＳＮに接続される。今、
バイポーラトランジスタＢＰ１のベース電流Ｉｂと、ド
ライバトランジスタＱ１を流れるドレイン電流Ｉｄが、
以下の関係を満たせば、記憶ノードＳＮのデータの破壊
は生じない。
ように、ビット線ＢＬに定電流源３３が読出負荷回路と
して接続される場合を考える。この定電流源３３は、電
源ノードＰＳとビット線ＢＬの間に接続されかつそのゲ
ートに一定電圧Ｖｃｓｔを受けるｐチャネルＭＯＳトラ
ンジスタで構成される。この定電流源３３が、ビット線
電流Ｉｃを供給する。記憶ノードＳＮに、Ｌレベルデー
タが保持されている状態でワード線が選択された状態を
考える。この状態においては、アクセストランジスタＱ
３が、そのゲートに電源電圧Ｖｃｃを受けて導通状態と
なり、またカットトランジスタＱ５は、同様ワード線の
信号に従って導通状態となり、電流源として作用する。
ドライバトランジスタＱ１は、そのゲートは、Ｈレベル
データを格納する記憶ノード／ＳＮに接続される。今、
バイポーラトランジスタＢＰ１のベース電流Ｉｂと、ド
ライバトランジスタＱ１を流れるドレイン電流Ｉｄが、
以下の関係を満たせば、記憶ノードＳＮのデータの破壊
は生じない。
【００８５】 β＝Ｉｄ／Ｉｂ ＝Ｉｄ／（Ｉｃ・１／（ｈＦＥ＋１））≧３ ここで、ｈＦＥは、ｐｎｐバイポーラトランジスタＢＰ
１（またはＢＰ２）の電流増幅率である。
１（またはＢＰ２）の電流増幅率である。
【００８６】たとえば、Ｖｃｃ＝１．８Ｖ、Ｉｃ＝１０
０μＡ、およびｈＦＥ＝１０の場合、次式が得られる。
０μＡ、およびｈＦＥ＝１０の場合、次式が得られる。
【００８７】 Ｉｄ／（１００μＡ・１／（１０＋１））≧３ すなわち、 Ｉｄ≧１００μＡ・（１／１１）・３≧２７μＡ すなわち、ドライバトランジスタＱ１が、電源電圧Ｖｃ
ｃが１．８Ｖの条件下においても、ドレイン電流Ｉｄと
して２７μｍを供給する電流駆動能力を持っていれば、
十分大きなスタティックノイズマージンＳＮＭを得るこ
とができ、メモリセルのデータは安定に保持されること
になる。
ｃが１．８Ｖの条件下においても、ドレイン電流Ｉｄと
して２７μｍを供給する電流駆動能力を持っていれば、
十分大きなスタティックノイズマージンＳＮＭを得るこ
とができ、メモリセルのデータは安定に保持されること
になる。
【００８８】データ読出時、図８に示すように、記憶ノ
ードＳＮのＨレベルデータは、ビット線ＢＬのＨレベル
よりも、バイポーラトランジスタＢＰ１（またはＢＰ
２）のエミッタ−ベース間電圧Ｖｂｅだけ低い電圧レベ
ルとなる。ワード線選択時、このベース電流Ｉｂが、ド
ライバトランジスタＱ１により、ドレイン電流Ｉｄとし
て放電されれば、その入出力伝達特性の遷移部分の変化
が急峻となり、安定にデータを保持することができる。
これにより、低電源電圧下においても、安定にデータを
保持することができ、信頼性の高いＳＲＡＭを実現する
ことができる。
ードＳＮのＨレベルデータは、ビット線ＢＬのＨレベル
よりも、バイポーラトランジスタＢＰ１（またはＢＰ
２）のエミッタ−ベース間電圧Ｖｂｅだけ低い電圧レベ
ルとなる。ワード線選択時、このベース電流Ｉｂが、ド
ライバトランジスタＱ１により、ドレイン電流Ｉｄとし
て放電されれば、その入出力伝達特性の遷移部分の変化
が急峻となり、安定にデータを保持することができる。
これにより、低電源電圧下においても、安定にデータを
保持することができ、信頼性の高いＳＲＡＭを実現する
ことができる。
【００８９】図９は、この読出負荷回路を簡略化して示
す図である。データ読出時においては、ビット線ＢＬお
よび／ＢＬには、ゲートおよびドレインが交差結合され
たｐチャネルＭＯＳトランジスタ２８および２９がそれ
ぞれ接続される。ＭＯＳトランジスタ２８および２９に
より、ビット線ＢＬおよび／ＢＬの電位が上昇すると、
バイポーラトランジスタＢＰ１が導通する。一方、記憶
ノード／ＳＮがＨレベルのとき、バイポーラトランジス
タＢＰ２は非導通状態にある（ベース電位の方がビット
線／ＢＬの電位よりも高い）。したがって、このビット
線／ＢＬの電位が上昇すると、このビット線／ＢＬの電
位上昇がＭＯＳトランジスタ２８のゲートへ与えられ、
ＭＯＳトランジスタ２８の電流供給量が少なくなり、ビ
ット線ＢＬからバイポーラトランジスタＢＰ１を介して
流れるコレクタ電流が小さくなる。
す図である。データ読出時においては、ビット線ＢＬお
よび／ＢＬには、ゲートおよびドレインが交差結合され
たｐチャネルＭＯＳトランジスタ２８および２９がそれ
ぞれ接続される。ＭＯＳトランジスタ２８および２９に
より、ビット線ＢＬおよび／ＢＬの電位が上昇すると、
バイポーラトランジスタＢＰ１が導通する。一方、記憶
ノード／ＳＮがＨレベルのとき、バイポーラトランジス
タＢＰ２は非導通状態にある（ベース電位の方がビット
線／ＢＬの電位よりも高い）。したがって、このビット
線／ＢＬの電位が上昇すると、このビット線／ＢＬの電
位上昇がＭＯＳトランジスタ２８のゲートへ与えられ、
ＭＯＳトランジスタ２８の電流供給量が少なくなり、ビ
ット線ＢＬからバイポーラトランジスタＢＰ１を介して
流れるコレクタ電流が小さくなる。
【００９０】ビット線／ＢＬの電位が上昇すれば、ます
ますこのビット線ＢＬの電流供給量が小さくなり、応じ
てバイポーラトランジスタＢＰ１を介して流れるベース
電流が小さくなる。したがって、アクセストランジスタ
Ｑ３を介して流れるベース電流とドライバトランジスタ
Ｑ１を介して流れるドレイン電流の比が小さくなり、こ
の交差結合されたＭＯＳトランジスタＱ１およびＱ２に
より構成されるインバータの入出力伝達特性が図１０に
示すようにますます急峻となり、スタティックノイズマ
ージンＳＮＭが大きくなり、より安定にデータを保持す
ることができる。
ますこのビット線ＢＬの電流供給量が小さくなり、応じ
てバイポーラトランジスタＢＰ１を介して流れるベース
電流が小さくなる。したがって、アクセストランジスタ
Ｑ３を介して流れるベース電流とドライバトランジスタ
Ｑ１を介して流れるドレイン電流の比が小さくなり、こ
の交差結合されたＭＯＳトランジスタＱ１およびＱ２に
より構成されるインバータの入出力伝達特性が図１０に
示すようにますます急峻となり、スタティックノイズマ
ージンＳＮＭが大きくなり、より安定にデータを保持す
ることができる。
【００９１】また、このビット線／ＢＬの電位上昇に従
ってＭＯＳトランジスタ２８が非導通状態となり、ビッ
ト線ＢＬへの電流供給を停止する。応じて、バイポーラ
トランジスタＢＰ１のコレクタ電流が遮断され、ベース
電流Ｉｂも遮断される。これにより、記憶ノードＳＮの
Ｌレベルの電位の浮き上がりが防止することができ、確
実にＬレベルデータを保持することができる。
ってＭＯＳトランジスタ２８が非導通状態となり、ビッ
ト線ＢＬへの電流供給を停止する。応じて、バイポーラ
トランジスタＢＰ１のコレクタ電流が遮断され、ベース
電流Ｉｂも遮断される。これにより、記憶ノードＳＮの
Ｌレベルの電位の浮き上がりが防止することができ、確
実にＬレベルデータを保持することができる。
【００９２】また、ダイオード素子および交差結合され
たＭＯＳトランジスタを用いてビット線ＢＬおよび／Ｂ
Ｌを充電し、バイポーラトランジスタＢＰ１およびＢＰ
２の一方が導通状態となると、記憶データに応じてビッ
ト線に電位差が生じ、この電位差が生じた後、ダイオー
ド素子を非導通状態にして、交差結合されたトランジス
タのみを動作状態としている。したがってこの交差結合
されたＭＯＳトランジスタがラッチ状態となると、ほと
んどこの交差結合されたＭＯＳトランジスタに電流が流
れず（ラッチ状態においては、Ｈレベルのビット線に接
続されるＭＯＳトランジスタが、そのドレイン／ソース
の電圧がほぼ同じとなって非導通状態となり、またＬレ
ベルのビット線に接続されるＭＯＳトランジスタがその
ゲート電位がＨレベルとなり、非導通状態となる）、し
たがって、常時電流源をビット線に接続して、コラム電
流を流す構成に比べて大幅に消費電流を小さくすること
ができる。
たＭＯＳトランジスタを用いてビット線ＢＬおよび／Ｂ
Ｌを充電し、バイポーラトランジスタＢＰ１およびＢＰ
２の一方が導通状態となると、記憶データに応じてビッ
ト線に電位差が生じ、この電位差が生じた後、ダイオー
ド素子を非導通状態にして、交差結合されたトランジス
タのみを動作状態としている。したがってこの交差結合
されたＭＯＳトランジスタがラッチ状態となると、ほと
んどこの交差結合されたＭＯＳトランジスタに電流が流
れず（ラッチ状態においては、Ｈレベルのビット線に接
続されるＭＯＳトランジスタが、そのドレイン／ソース
の電圧がほぼ同じとなって非導通状態となり、またＬレ
ベルのビット線に接続されるＭＯＳトランジスタがその
ゲート電位がＨレベルとなり、非導通状態となる）、し
たがって、常時電流源をビット線に接続して、コラム電
流を流す構成に比べて大幅に消費電流を小さくすること
ができる。
【００９３】また、このデータ読出開始時においては、
ダイオード接続されたＭＯＳトランジスタおよび交差結
合されたＭＯＳトランジスタをすべて動作状態とするこ
とにより、これらのサイズはすべて同じであるため、読
出時においては、ビット線ＢＬおよび／ＢＬの電位は、
バイポーラトランジスタＢＰ１およびＢＰ２の一方が導
通状態となるまで上昇し、その後、記憶データに応じて
ビット線の電位が変化する。このとき、ダイオード接続
されたＭＯＳトランジスタを導通状態としているため、
交差結合されたＭＯＳトランジスタがラッチ状態に入る
のを防止することができ、ビット線の容量のアンバラン
スおよびビット線プリチャージ電位のアンバランスの影
響を受けることなく正確に記憶データに応じた電位差を
ビット線に生じさせることができる。
ダイオード接続されたＭＯＳトランジスタおよび交差結
合されたＭＯＳトランジスタをすべて動作状態とするこ
とにより、これらのサイズはすべて同じであるため、読
出時においては、ビット線ＢＬおよび／ＢＬの電位は、
バイポーラトランジスタＢＰ１およびＢＰ２の一方が導
通状態となるまで上昇し、その後、記憶データに応じて
ビット線の電位が変化する。このとき、ダイオード接続
されたＭＯＳトランジスタを導通状態としているため、
交差結合されたＭＯＳトランジスタがラッチ状態に入る
のを防止することができ、ビット線の容量のアンバラン
スおよびビット線プリチャージ電位のアンバランスの影
響を受けることなく正確に記憶データに応じた電位差を
ビット線に生じさせることができる。
【００９４】さらに、この読出負荷回路は、バイポーラ
トランジスタＢＰ１およびＢＰ２のコレクタ電流を供給
しており、メモリセルのデータの保持の安定性は、この
バイポーラトランジスタＢＰ１およびＢＰ２のベース電
流とドライバトランジスタの流すドレイン電流の比によ
り決定される。したがって、この読出負荷回路に含まれ
るＭＯＳトランジスタのサイズは大きくすることがで
き、読出負荷回路に含まれるＭＯＳトランジスタのサイ
ズを、比較的大きなマージンをもって設定することがで
き（駆動電流量がビット線を高速で充電するだけあれば
よく、またこの駆動電流もコレクタ電流であり、余裕を
持って設定することができる）、設計が容易となる。
トランジスタＢＰ１およびＢＰ２のコレクタ電流を供給
しており、メモリセルのデータの保持の安定性は、この
バイポーラトランジスタＢＰ１およびＢＰ２のベース電
流とドライバトランジスタの流すドレイン電流の比によ
り決定される。したがって、この読出負荷回路に含まれ
るＭＯＳトランジスタのサイズは大きくすることがで
き、読出負荷回路に含まれるＭＯＳトランジスタのサイ
ズを、比較的大きなマージンをもって設定することがで
き（駆動電流量がビット線を高速で充電するだけあれば
よく、またこの駆動電流もコレクタ電流であり、余裕を
持って設定することができる）、設計が容易となる。
【００９５】図１１は、ワード線駆動部の構成を概略的
に示す図である。この図１１においては、１対のワード
線ＷＬＵおよびＷＬＬに対して設けられたワード線駆動
部の構成を概略的に示す。この図１１に示すワード線駆
動部の構成は、図３に示すワード線駆動部の構成と、以
下の点において異なっている。すなわち、書込制御回路
６の出力信号を読出活性化信号ＲＥＮの活性化（Ｈレベ
ル）時、ともに活性状態とする読出ワード線制御回路３
５が設けられる。読出ワード線制御回路３５は、この書
込制御回路６のＯＲ回路６ａの出力信号と読出活性化信
号ＲＥＮを受けるＯＲ回路３５ａと、書込制御回路６の
ＯＲ回路６ｂの出力信号と読出活性化信号ＲＥＮとを受
けるＯＲ回路３５ｂを含む。ＯＲ回路３５ａおよび３５
ｂからワード線駆動信号が出力され、ワード線ドライブ
回路７へ与えられる。
に示す図である。この図１１においては、１対のワード
線ＷＬＵおよびＷＬＬに対して設けられたワード線駆動
部の構成を概略的に示す。この図１１に示すワード線駆
動部の構成は、図３に示すワード線駆動部の構成と、以
下の点において異なっている。すなわち、書込制御回路
６の出力信号を読出活性化信号ＲＥＮの活性化（Ｈレベ
ル）時、ともに活性状態とする読出ワード線制御回路３
５が設けられる。読出ワード線制御回路３５は、この書
込制御回路６のＯＲ回路６ａの出力信号と読出活性化信
号ＲＥＮを受けるＯＲ回路３５ａと、書込制御回路６の
ＯＲ回路６ｂの出力信号と読出活性化信号ＲＥＮとを受
けるＯＲ回路３５ｂを含む。ＯＲ回路３５ａおよび３５
ｂからワード線駆動信号が出力され、ワード線ドライブ
回路７へ与えられる。
【００９６】読出活性化信号ＲＥＮは、データ読出時、
アドレス変化検出信号に従って所定期間Ｈレベルの活性
状態とされる。したがって、この読出ワード線制御回路
３５からは、所定期間Ｈレベルとなる信号が出力され、
選択行に対応して設けられたワード線がＸデコード回路
５により選択されると、この選択行に対応するワード線
対ＷＬＵおよびＷＬＬがともにＨレベルの選択状態へ駆
動される。
アドレス変化検出信号に従って所定期間Ｈレベルの活性
状態とされる。したがって、この読出ワード線制御回路
３５からは、所定期間Ｈレベルとなる信号が出力され、
選択行に対応して設けられたワード線がＸデコード回路
５により選択されると、この選択行に対応するワード線
対ＷＬＵおよびＷＬＬがともにＨレベルの選択状態へ駆
動される。
【００９７】図１２は、この図５に示す制御信号を発生
する部分の構成を概略的に示す図である。図１２におい
て、制御信号発生回路は、外部からの書込指示信号ＺＷ
Ｅの変化を検出し、ワンショットのパルス信号を発生す
る信号変化検出（ＡＴＤ）回路４０と、チップセレクト
信号／ＣＳとアドレス信号とを受け、チップセレクト信
号／ＣＳの活性化時アドレス信号の変化時点を検出して
ワンショットのパルス信号を発生するＡＴＤ回路４１
と、このＡＴＤ回路４１からのパルス信号の立上がりを
遅延する２段の縦続接続された立下がり遅延回路４２ａ
および４２ｂを含む。
する部分の構成を概略的に示す図である。図１２におい
て、制御信号発生回路は、外部からの書込指示信号ＺＷ
Ｅの変化を検出し、ワンショットのパルス信号を発生す
る信号変化検出（ＡＴＤ）回路４０と、チップセレクト
信号／ＣＳとアドレス信号とを受け、チップセレクト信
号／ＣＳの活性化時アドレス信号の変化時点を検出して
ワンショットのパルス信号を発生するＡＴＤ回路４１
と、このＡＴＤ回路４１からのパルス信号の立上がりを
遅延する２段の縦続接続された立下がり遅延回路４２ａ
および４２ｂを含む。
【００９８】ＡＴＤ回路４１は、ＡＴＤ回路４０からの
ワンショットのパルス信号とアドレス信号の変化時点で
発生されるワンショットのパルス信号両者の論理和をと
って出力する。立下がり遅延回路４２ａおよび４２ｂに
より、ＡＴＤ回路４１からのワンショットのパルス信号
のパルス幅が拡大され、所定の時間幅を有するワード線
活性化信号ＷＬＥが生成される。このワード線活性化信
号ＷＬＥは、ロウデコーダなどへ与えられ、ワード線が
選択状態にある期間を決定するとともに、このワード線
活性化信号ＷＬＥを基準として他の制御信号が形成され
る。ＡＴＤ回路４１へ、ＡＴＤ回路４０からのワンショ
ットパルス信号を与えているのは、同じアドレス位置に
対しデータの書込および読出を行なう際、ワード線活性
化信号ＷＬＥは所定期間のみ活性状態とされるため、こ
の書込および読出それぞれに対しワード線を活性状態に
する必要があるためである。
ワンショットのパルス信号とアドレス信号の変化時点で
発生されるワンショットのパルス信号両者の論理和をと
って出力する。立下がり遅延回路４２ａおよび４２ｂに
より、ＡＴＤ回路４１からのワンショットのパルス信号
のパルス幅が拡大され、所定の時間幅を有するワード線
活性化信号ＷＬＥが生成される。このワード線活性化信
号ＷＬＥは、ロウデコーダなどへ与えられ、ワード線が
選択状態にある期間を決定するとともに、このワード線
活性化信号ＷＬＥを基準として他の制御信号が形成され
る。ＡＴＤ回路４１へ、ＡＴＤ回路４０からのワンショ
ットパルス信号を与えているのは、同じアドレス位置に
対しデータの書込および読出を行なう際、ワード線活性
化信号ＷＬＥは所定期間のみ活性状態とされるため、こ
の書込および読出それぞれに対しワード線を活性状態に
する必要があるためである。
【００９９】この制御信号発生回路は、さらに、書込指
示信号ＺＷＥを受ける互いに並列に設けられるインバー
タ４３ａおよび４３ｂと、インバータ４３ｂからの内部
書込指示信号／ＩＷＥと立下がり遅延回路４２ａの出力
信号を受けるＡＮＤ回路４４ａと、インバータ４３ｂか
らの内部書込指示信号／ＩＷＥと立下がり遅延回路４２
ｂの出力信号を受けるＡＮＤ回路４４ｂと、ＡＮＤ回路
４４ａの出力信号を反転して読出負荷活性化信号／ＹＢ
１を出力するインバータ４５ａと、ＡＮＤ回路４４ｂの
出力信号を反転して読出負荷活性化信号／ＹＢ２を出力
するインバータ４５ｂと、ＡＴＤ回路４０および４１の
出力信号を受けてＩＯイコライズ指示信号ＩＯＥＱを出
力するＡＮＤ回路４６と、インバータ４３ａからの書込
活性化信号／ＷＥＮとイコライズ指示信号ＩＯＥＱを受
けるゲート回路４７を含む。ゲート回路４７はＩＯイコ
ライズ指示信号ＩＯＥＱがＬレベルになりかつ書込活性
化信号／ＷＥＮがＨレベルの非活性状態にあり、データ
読出を示すときに、その読出活性化信号ＲＥＮをＨレベ
ルの活性状態へ駆動する。
示信号ＺＷＥを受ける互いに並列に設けられるインバー
タ４３ａおよび４３ｂと、インバータ４３ｂからの内部
書込指示信号／ＩＷＥと立下がり遅延回路４２ａの出力
信号を受けるＡＮＤ回路４４ａと、インバータ４３ｂか
らの内部書込指示信号／ＩＷＥと立下がり遅延回路４２
ｂの出力信号を受けるＡＮＤ回路４４ｂと、ＡＮＤ回路
４４ａの出力信号を反転して読出負荷活性化信号／ＹＢ
１を出力するインバータ４５ａと、ＡＮＤ回路４４ｂの
出力信号を反転して読出負荷活性化信号／ＹＢ２を出力
するインバータ４５ｂと、ＡＴＤ回路４０および４１の
出力信号を受けてＩＯイコライズ指示信号ＩＯＥＱを出
力するＡＮＤ回路４６と、インバータ４３ａからの書込
活性化信号／ＷＥＮとイコライズ指示信号ＩＯＥＱを受
けるゲート回路４７を含む。ゲート回路４７はＩＯイコ
ライズ指示信号ＩＯＥＱがＬレベルになりかつ書込活性
化信号／ＷＥＮがＨレベルの非活性状態にあり、データ
読出を示すときに、その読出活性化信号ＲＥＮをＨレベ
ルの活性状態へ駆動する。
【０１００】この図１２に示す制御信号発生回路におい
ては、ＩＯイコライズ指示信号ＩＯＥＱはＡＴＤ回路４
０および４１の出力するパルス信号の論理積により生成
される。したがって、書込指示信号ＺＷＥ（外部からの
ライトイネーブル信号／ＷＥに相当する）が変化し、ア
ドレス信号が変化しかつチップセレクト信号／ＣＳが変
化して活性状態のときに所定期間活性状態のＨレベルへ
駆動される。このＩＯイコライズ指示信号ＩＯＥＱは、
またこの図示しない経路により、書込が行なわれず、ま
た読出が行なわれない非活性状態の期間活性状態へ駆動
される（たとえばチップセレクト信号／ＣＳがＨレベル
の非活性状態にあり、半導体記憶装置が非選択状態のと
き、ＩＯイコライズ指示信号ＩＯＥＱはＨレベルの活性
状態へ駆動される）。
ては、ＩＯイコライズ指示信号ＩＯＥＱはＡＴＤ回路４
０および４１の出力するパルス信号の論理積により生成
される。したがって、書込指示信号ＺＷＥ（外部からの
ライトイネーブル信号／ＷＥに相当する）が変化し、ア
ドレス信号が変化しかつチップセレクト信号／ＣＳが変
化して活性状態のときに所定期間活性状態のＨレベルへ
駆動される。このＩＯイコライズ指示信号ＩＯＥＱは、
またこの図示しない経路により、書込が行なわれず、ま
た読出が行なわれない非活性状態の期間活性状態へ駆動
される（たとえばチップセレクト信号／ＣＳがＨレベル
の非活性状態にあり、半導体記憶装置が非選択状態のと
き、ＩＯイコライズ指示信号ＩＯＥＱはＨレベルの活性
状態へ駆動される）。
【０１０１】読出負荷活性化信号／ＹＢ１は、内部書込
指示信号／ＩＷＥがＨレベルにありデータ読出を示して
いるとき、立下がり遅延回路４２ａの出力信号の立上が
りに同期してＬレベルの活性状態へ駆動される。この読
出負荷活性化信号／ＹＢ１の活性化期間は、立下がり遅
延回路４２ａの有する遅延時間により決定され、ワード
線活性化信号ＷＬＥの活性期間より短い。立下がり遅延
回路４２ａおよび４２ｂは立上がりは遅延していないた
め、この読出負荷活性化信号／ＹＢ１は、ワード線活性
化信号ＷＬＥの活性化とほぼ同時に活性状態へ駆動され
る。
指示信号／ＩＷＥがＨレベルにありデータ読出を示して
いるとき、立下がり遅延回路４２ａの出力信号の立上が
りに同期してＬレベルの活性状態へ駆動される。この読
出負荷活性化信号／ＹＢ１の活性化期間は、立下がり遅
延回路４２ａの有する遅延時間により決定され、ワード
線活性化信号ＷＬＥの活性期間より短い。立下がり遅延
回路４２ａおよび４２ｂは立上がりは遅延していないた
め、この読出負荷活性化信号／ＹＢ１は、ワード線活性
化信号ＷＬＥの活性化とほぼ同時に活性状態へ駆動され
る。
【０１０２】読出負荷活性化信号／ＹＢ２は、内部書込
指示信号／ＩＷＥの非活性化時（データ読出を示す）立
下がり遅延回路４２ｂの出力信号、すなわちワード線活
性化信号ＷＬＥの活性化に応答して活性状態とされる。
この読出負荷活性化信号／ＹＢ２は、したがって、ワー
ド線活性化信号の活性化とほぼ同時に活性状態へ駆動さ
れ、その活性化期間はワード線活性化信号ＷＬＥの活性
化期間とほぼ同期間となる。
指示信号／ＩＷＥの非活性化時（データ読出を示す）立
下がり遅延回路４２ｂの出力信号、すなわちワード線活
性化信号ＷＬＥの活性化に応答して活性状態とされる。
この読出負荷活性化信号／ＹＢ２は、したがって、ワー
ド線活性化信号の活性化とほぼ同時に活性状態へ駆動さ
れ、その活性化期間はワード線活性化信号ＷＬＥの活性
化期間とほぼ同期間となる。
【０１０３】読出活性化信号ＲＥＮは、ＩＯイコライズ
指示信号ＩＯＥＱがＬレベルの非活性状態となり、イコ
ライズ完了後、書込活性化信号／ＷＥＮがＨレベルにあ
りデータ読出を示すときに活性状態とされる。
指示信号ＩＯＥＱがＬレベルの非活性状態となり、イコ
ライズ完了後、書込活性化信号／ＷＥＮがＨレベルにあ
りデータ読出を示すときに活性状態とされる。
【０１０４】以上のように、この発明の実施の形態１に
従えば、交差結合型フリップフロップをバイポーラトラ
ンジスタを介してビット線に接続する構成のメモリセル
に対し、ダイオード素子と交差結合されたトランジスタ
素子を用いてビット線電位の増幅を行なうように構成し
ているため、メモリセルのドライバトランジスタは、バ
イポーラトランジスタのベース電流をすべて放電する駆
動力が要求されるだけであり、そのスタティックノイズ
マージンを大きくすることができ、安定にメモリセルデ
ータを低電源電圧動作時においても保持することができ
る。
従えば、交差結合型フリップフロップをバイポーラトラ
ンジスタを介してビット線に接続する構成のメモリセル
に対し、ダイオード素子と交差結合されたトランジスタ
素子を用いてビット線電位の増幅を行なうように構成し
ているため、メモリセルのドライバトランジスタは、バ
イポーラトランジスタのベース電流をすべて放電する駆
動力が要求されるだけであり、そのスタティックノイズ
マージンを大きくすることができ、安定にメモリセルデ
ータを低電源電圧動作時においても保持することができ
る。
【０１０５】また、バイポーラトランジスタを介して、
ダイオード素子および交差結合されたトランジスタを用
いた読出負荷回路によりビット線に電流を供給してお
り、ビット線電位を高速で増幅してラッチすることがで
き、データの高速読出が可能となる。また、交差結合さ
れたトランジスタにより、ビット線電位がフィードバッ
クされて交差結合型トランジスタのゲート電位を制御し
ており、読出負荷回路における電流は、データ読出時の
初期時においてのみ消費されるだけであり、消費電流を
低減することができる。
ダイオード素子および交差結合されたトランジスタを用
いた読出負荷回路によりビット線に電流を供給してお
り、ビット線電位を高速で増幅してラッチすることがで
き、データの高速読出が可能となる。また、交差結合さ
れたトランジスタにより、ビット線電位がフィードバッ
クされて交差結合型トランジスタのゲート電位を制御し
ており、読出負荷回路における電流は、データ読出時の
初期時においてのみ消費されるだけであり、消費電流を
低減することができる。
【０１０６】また、この読出負荷回路のトランジスタの
サイズを同じとして、ビット線の充電を行なった後、ビ
ット線電位の差動増幅およびラッチを行なっており、ビ
ット線容量の不平衡およびビット線電位の不平衡等の影
響を受けることなく確実にビット線電位の増幅およびラ
ッチを行なうことができ、正確なデータの読出を行なう
ことができる。
サイズを同じとして、ビット線の充電を行なった後、ビ
ット線電位の差動増幅およびラッチを行なっており、ビ
ット線容量の不平衡およびビット線電位の不平衡等の影
響を受けることなく確実にビット線電位の増幅およびラ
ッチを行なうことができ、正確なデータの読出を行なう
ことができる。
【０１０７】また、ビット線には、読出負荷回路を介し
て電流を供給しており、メモリセルのドライバトランジ
スタはバイポーラトランジスタのベース電流をすべて放
電することが要求されるだけであり、読出負荷回路のト
ランジスタ素子は、必要な大きさの電流を供給すること
が要求されるだけであり、そのサイズに対する制限は小
さく、余裕を持って設計を行なうことができ、製造時の
マスクずれなどによる読出負荷回路トランジスタのサイ
ズの影響を受けることなく正確にメモリセルデータの読
出を行なうことができる。
て電流を供給しており、メモリセルのドライバトランジ
スタはバイポーラトランジスタのベース電流をすべて放
電することが要求されるだけであり、読出負荷回路のト
ランジスタ素子は、必要な大きさの電流を供給すること
が要求されるだけであり、そのサイズに対する制限は小
さく、余裕を持って設計を行なうことができ、製造時の
マスクずれなどによる読出負荷回路トランジスタのサイ
ズの影響を受けることなく正確にメモリセルデータの読
出を行なうことができる。
【０１０８】［実施の形態２］図１３は、この発明の実
施の形態２に従うＳＲＡＭの要部の構成を概略的に示す
図である。この図１３に示す構成は、図５に示す構成と
以下の点において異なっている。すなわち、読出負荷回
路１６に含まれるダイオード接続されたｐチャネルＭＯ
Ｓトランジスタ５６および５７ならびに交差結合された
ｐチャネルＭＯＳトランジスタ５８および５９のしきい
値電圧の絶対値が、他のトランジスタ、たとえばメモリ
セル１のドライバトランジスタＱ１，Ｑ２、アクセスト
ランジスタＱ３およびＱ４ならびにカットトランジスタ
Ｑ５およびＱ６のしきい値電圧の絶対値よりも小さくさ
れている。他の点は、図５に示す構成と同じであり、対
応する部分には同一参照番号を付しその詳細説明は省略
する。
施の形態２に従うＳＲＡＭの要部の構成を概略的に示す
図である。この図１３に示す構成は、図５に示す構成と
以下の点において異なっている。すなわち、読出負荷回
路１６に含まれるダイオード接続されたｐチャネルＭＯ
Ｓトランジスタ５６および５７ならびに交差結合された
ｐチャネルＭＯＳトランジスタ５８および５９のしきい
値電圧の絶対値が、他のトランジスタ、たとえばメモリ
セル１のドライバトランジスタＱ１，Ｑ２、アクセスト
ランジスタＱ３およびＱ４ならびにカットトランジスタ
Ｑ５およびＱ６のしきい値電圧の絶対値よりも小さくさ
れている。他の点は、図５に示す構成と同じであり、対
応する部分には同一参照番号を付しその詳細説明は省略
する。
【０１０９】この図１３に示す読出負荷回路１６を用い
る場合、ビット線ＢＬおよび／ＢＬのデータ読出時の信
号波形は図１４に示すようになる。データ読出時の初期
時においては、ビット線ＢＬおよび／ＢＬは、ＭＯＳト
ランジスタ５６〜５９によりプルアップされる。バイポ
ーラトランジスタが導通し、大きなコレクタ電流が流れ
ると、ビット線の電位上昇は緩やかとなる。一方、バイ
ポーラトランジスタが動作しない場合、すなわち記憶ノ
ードＳＮがＨレベルデータを保持している場合、ビット
線ＢＬは、電位は比較的速く立上がる。この場合、ビッ
ト線／ＢＬの電位の上昇に従って、ＭＯＳトランジスタ
５８の電流駆動力が小さくなり、ビット線ＢＬの電位上
昇に従って、これらのＭＯＳトランジスタ５６および５
８の電流供給力が小さくなる。
る場合、ビット線ＢＬおよび／ＢＬのデータ読出時の信
号波形は図１４に示すようになる。データ読出時の初期
時においては、ビット線ＢＬおよび／ＢＬは、ＭＯＳト
ランジスタ５６〜５９によりプルアップされる。バイポ
ーラトランジスタが導通し、大きなコレクタ電流が流れ
ると、ビット線の電位上昇は緩やかとなる。一方、バイ
ポーラトランジスタが動作しない場合、すなわち記憶ノ
ードＳＮがＨレベルデータを保持している場合、ビット
線ＢＬは、電位は比較的速く立上がる。この場合、ビッ
ト線／ＢＬの電位の上昇に従って、ＭＯＳトランジスタ
５８の電流駆動力が小さくなり、ビット線ＢＬの電位上
昇に従って、これらのＭＯＳトランジスタ５６および５
８の電流供給力が小さくなる。
【０１１０】ビット線ＢＬの電位がＶｃｃ−Ｖｔｈｐに
到達すると、ダイオード接続されたＭＯＳトランジスタ
５６が非導通状態となる。ここで、Ｖｔｈｐは、ＭＯＳ
トランジスタ５６〜５９のしきい値電圧の絶対値を示
す。このとき、ビット線／ＢＬの電位は、バイポーラト
ランジスタＢＰ２のコレクタ電流のため、低いため、Ｍ
ＯＳトランジスタ５８が導通状態になり、ビット線ＢＬ
の電位を上昇させ、最終的に電源電圧Ｖｃｃレベルまで
上昇させる。ＭＯＳトランジスタ５９は、ＭＯＳトラン
ジスタ５６の非導通状態となるときに非導通状態とな
る。
到達すると、ダイオード接続されたＭＯＳトランジスタ
５６が非導通状態となる。ここで、Ｖｔｈｐは、ＭＯＳ
トランジスタ５６〜５９のしきい値電圧の絶対値を示
す。このとき、ビット線／ＢＬの電位は、バイポーラト
ランジスタＢＰ２のコレクタ電流のため、低いため、Ｍ
ＯＳトランジスタ５８が導通状態になり、ビット線ＢＬ
の電位を上昇させ、最終的に電源電圧Ｖｃｃレベルまで
上昇させる。ＭＯＳトランジスタ５９は、ＭＯＳトラン
ジスタ５６の非導通状態となるときに非導通状態とな
る。
【０１１１】したがって、ビット線／ＢＬが、最終的に
到達可能な電圧レベルは、＋Ｖｂｅの電圧レベルであ
る。しきい値電圧の絶対値Ｖｔｈｐが小さければ、ダイ
オード接続されたｐチャネルＭＯＳトランジスタの動作
領域が広がるため、電源電圧Ｖｃｃを低くすることがで
きる。したがって、これらの読出負荷回路１６に含まれ
るＭＯＳトランジスタ５６〜５９のしきい値電圧の絶対
値を小さくすることにより、動作電源電圧Ｖｃｃを低く
することができ、低電源電圧動作が可能となり、消費電
流を低減することができる。また、高速動作も可能とな
る（信号振幅が小さくなるため）。また、実施の形態１
の場合と同じ効果を得ることができる。
到達可能な電圧レベルは、＋Ｖｂｅの電圧レベルであ
る。しきい値電圧の絶対値Ｖｔｈｐが小さければ、ダイ
オード接続されたｐチャネルＭＯＳトランジスタの動作
領域が広がるため、電源電圧Ｖｃｃを低くすることがで
きる。したがって、これらの読出負荷回路１６に含まれ
るＭＯＳトランジスタ５６〜５９のしきい値電圧の絶対
値を小さくすることにより、動作電源電圧Ｖｃｃを低く
することができ、低電源電圧動作が可能となり、消費電
流を低減することができる。また、高速動作も可能とな
る（信号振幅が小さくなるため）。また、実施の形態１
の場合と同じ効果を得ることができる。
【０１１２】［実施の形態３］図１５は、この発明の実
施の形態３に従うＳＲＡＭの要部の構成を概略的に示す
図である。図１５においては、１行ｎ列に配列されるメ
モリセル１に対する構成が示される。１行のメモリセル
に対しワード線ＷＬＵおよびＷＬＬが配設される。メモ
リセル１は、先の実施の形態１および２のメモリセルと
同じ構成を備える。ｎ対のビット線ＢＬ１、／ＢＬ１〜
ＢＬｎ、／ＢＬｎの各々には、１列のメモリセルが接続
される。これらのビット線ＢＬ１、／ＢＬ１〜ＢＬｎ、
／ＢＬｎそれぞれに対して、イコライズ指示信号ＩＯＥ
Ｑの活性化に応答して対応のビット線ＢＬ１、／ＢＬ１
〜ＢＬｎ、／ＢＬｎをＬレベルにプリチャージするプリ
チャージ回路１０が設けられる。このプリチャージ回路
１０の構成も、先の実施の形態１または２の構成と同じ
である。
施の形態３に従うＳＲＡＭの要部の構成を概略的に示す
図である。図１５においては、１行ｎ列に配列されるメ
モリセル１に対する構成が示される。１行のメモリセル
に対しワード線ＷＬＵおよびＷＬＬが配設される。メモ
リセル１は、先の実施の形態１および２のメモリセルと
同じ構成を備える。ｎ対のビット線ＢＬ１、／ＢＬ１〜
ＢＬｎ、／ＢＬｎの各々には、１列のメモリセルが接続
される。これらのビット線ＢＬ１、／ＢＬ１〜ＢＬｎ、
／ＢＬｎそれぞれに対して、イコライズ指示信号ＩＯＥ
Ｑの活性化に応答して対応のビット線ＢＬ１、／ＢＬ１
〜ＢＬｎ、／ＢＬｎをＬレベルにプリチャージするプリ
チャージ回路１０が設けられる。このプリチャージ回路
１０の構成も、先の実施の形態１または２の構成と同じ
である。
【０１１３】これらのビット線ＢＬ１、／ＢＬ１〜ＢＬ
ｎ、／ＢＬｎに対応して、負荷バス線ＬＬ１、／ＬＬ１
〜ＬＬｎ、／ＬＬｎが設けられる。ビット線対ＢＬ１，
／ＢＬ１〜ＢＬｎ，／ＢＬ１ｎと対応の負荷バス線対Ｌ
Ｌ１，／ＬＬ１〜ＬＬｎ，／ＬＬｎの間には、図示しな
いコラムデコーダからの列選択信号ＹＳＥＬ１〜ＹＳＥ
Ｌｎに応答して導通する列選択ゲート６０−１〜６０−
ｎが設けられる。列選択信号により選択された列に対応
する列選択ゲートのみが導通状態となり、ビット線Ｂ
Ｌ，／ＢＬと負荷バス線ＬＬ，／ＬＬが電気的に接続さ
れる。
ｎ、／ＢＬｎに対応して、負荷バス線ＬＬ１、／ＬＬ１
〜ＬＬｎ、／ＬＬｎが設けられる。ビット線対ＢＬ１，
／ＢＬ１〜ＢＬｎ，／ＢＬ１ｎと対応の負荷バス線対Ｌ
Ｌ１，／ＬＬ１〜ＬＬｎ，／ＬＬｎの間には、図示しな
いコラムデコーダからの列選択信号ＹＳＥＬ１〜ＹＳＥ
Ｌｎに応答して導通する列選択ゲート６０−１〜６０−
ｎが設けられる。列選択信号により選択された列に対応
する列選択ゲートのみが導通状態となり、ビット線Ｂ
Ｌ，／ＢＬと負荷バス線ＬＬ，／ＬＬが電気的に接続さ
れる。
【０１１４】この負荷バス線ＬＬ１，／ＬＬ１〜ＬＬ
ｎ，／ＬＬｎそれぞれに対応して、読出負荷回路１６−
１〜１６−ｎが設けられる。読出負荷回路１６−１〜１
６−ｎの構成は、先の実施の形態１または２と同じ構成
を備える。
ｎ，／ＬＬｎそれぞれに対応して、読出負荷回路１６−
１〜１６−ｎが設けられる。読出負荷回路１６−１〜１
６−ｎの構成は、先の実施の形態１または２と同じ構成
を備える。
【０１１５】この読出負荷バス線ＬＬ１，／ＬＬ１〜Ｌ
Ｌｎ，／ＬＬｎに対して、書込活性化信号ＷＥＢ（ＷＥ
Ｎと等価）の活性化時導通し、負荷バス線ＬＬ１，／Ｌ
Ｌ１〜ＬＬｎ，／ＬＬｎをＨレベルにプリチャージする
書込ゲート６２−１〜６２−ｎと、イコライズ指示信号
ＩＯＥＱに応答して、この負荷バス線ＬＬ１，／ＬＬ１
〜ＬＬｎ，／ＬＬｎをＬレベルにプリチャージするプリ
チャージ回路６４−１〜６４−ｎが設けられる。
Ｌｎ，／ＬＬｎに対して、書込活性化信号ＷＥＢ（ＷＥ
Ｎと等価）の活性化時導通し、負荷バス線ＬＬ１，／Ｌ
Ｌ１〜ＬＬｎ，／ＬＬｎをＨレベルにプリチャージする
書込ゲート６２−１〜６２−ｎと、イコライズ指示信号
ＩＯＥＱに応答して、この負荷バス線ＬＬ１，／ＬＬ１
〜ＬＬｎ，／ＬＬｎをＬレベルにプリチャージするプリ
チャージ回路６４−１〜６４−ｎが設けられる。
【０１１６】ビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／
ＢＬｎそれぞれに対して、対応のビット線対の電位を差
動増幅して共通データバス線ＩＯ、ＩＯＢに伝達する読
出ゲート６６−１〜６６ｎが設けられる。この共通読出
データバス線ＩＯ、ＩＯＢ上の電位は、データ読出時活
性化される読出増幅回路７０により増幅されて出力回路
へ与えられる。このビット線ＢＬ１、／ＢＬ１〜ＢＬ
ｎ、／ＢＬｎと読出負荷バス線ＬＬ１、／ＬＬ１〜ＬＬ
ｎ、／ＬＬｎを列選択ゲート６０−１〜６０ｎにより分
離することにより、読出負荷回路１６−１〜１６−ｎ、
書込ゲート６２−１〜６２−ｎおよびプリチャージ回路
６４−１〜６４−ｎそれぞれに対する制御信号を共通と
することができる。各ビット線対ごとに読出負荷回路を
活性化する場合、各ビット線対ごとに列選択信号を制御
信号と合成する必要があり、配線が複雑となる。しかし
ながら、この図１５に示す構成を用いることにより、各
ビット線対に対し、データ読出および書込のための制御
信号を共通とすることができ、配線占有面積が低減され
かつ配線レイアウトが容易となる。
ＢＬｎそれぞれに対して、対応のビット線対の電位を差
動増幅して共通データバス線ＩＯ、ＩＯＢに伝達する読
出ゲート６６−１〜６６ｎが設けられる。この共通読出
データバス線ＩＯ、ＩＯＢ上の電位は、データ読出時活
性化される読出増幅回路７０により増幅されて出力回路
へ与えられる。このビット線ＢＬ１、／ＢＬ１〜ＢＬ
ｎ、／ＢＬｎと読出負荷バス線ＬＬ１、／ＬＬ１〜ＬＬ
ｎ、／ＬＬｎを列選択ゲート６０−１〜６０ｎにより分
離することにより、読出負荷回路１６−１〜１６−ｎ、
書込ゲート６２−１〜６２−ｎおよびプリチャージ回路
６４−１〜６４−ｎそれぞれに対する制御信号を共通と
することができる。各ビット線対ごとに読出負荷回路を
活性化する場合、各ビット線対ごとに列選択信号を制御
信号と合成する必要があり、配線が複雑となる。しかし
ながら、この図１５に示す構成を用いることにより、各
ビット線対に対し、データ読出および書込のための制御
信号を共通とすることができ、配線占有面積が低減され
かつ配線レイアウトが容易となる。
【０１１７】図１６は、図１５に示す構成の１列のメモ
リセルに関連する部分の構成を示す図である。図１６に
おいて、プリチャージ回路１０は、イコライズ指示信号
ＩＯＥＱの活性化時導通し、ビット線ＢＬおよび／ＢＬ
を電気的に短絡するｎチャネルＭＯＳトランジスタ１０
ａと、イコライズ指示信号ＩＯＥＱの活性化時導通し、
ビット線ＢＬおよび／ＢＬへ接地電圧レベルのＬレベル
の電圧を伝達するｎチャネルＭＯＳトランジスタ１０ｂ
および１０ｃを含む。これにより、ビット線ＢＬおよび
／ＢＬは、データ書込前およびデータ読出前に、Ｌレベ
ルにプリチャージされる。
リセルに関連する部分の構成を示す図である。図１６に
おいて、プリチャージ回路１０は、イコライズ指示信号
ＩＯＥＱの活性化時導通し、ビット線ＢＬおよび／ＢＬ
を電気的に短絡するｎチャネルＭＯＳトランジスタ１０
ａと、イコライズ指示信号ＩＯＥＱの活性化時導通し、
ビット線ＢＬおよび／ＢＬへ接地電圧レベルのＬレベル
の電圧を伝達するｎチャネルＭＯＳトランジスタ１０ｂ
および１０ｃを含む。これにより、ビット線ＢＬおよび
／ＢＬは、データ書込前およびデータ読出前に、Ｌレベ
ルにプリチャージされる。
【０１１８】列選択ゲート６０は、ビット線ＢＬに設け
られるＣＭＯＳトランスミッションゲート６０ａと、ビ
ット線／ＢＬに設けられるＣＭＯＳトランスミッション
ゲート６０ｂを含む。これらのＣＭＯＳトランスミッシ
ョンゲート６０ａおよび６０ｂの制御電極ノードへは、
図示しないコラムデコーダから出力される列選択信号Ｙ
ＳＥＬおよび列選択信号を反転するインバータ７２から
の反転列選択信号ＹＳＥＬＢが与えられる。したがっ
て、列選択信号ＹＳＥＬが指定する列に対応して、設け
られたビット線のみが、対応の負荷バス線ＬＬおよび／
ＬＬと電気的に接続される。
られるＣＭＯＳトランスミッションゲート６０ａと、ビ
ット線／ＢＬに設けられるＣＭＯＳトランスミッション
ゲート６０ｂを含む。これらのＣＭＯＳトランスミッシ
ョンゲート６０ａおよび６０ｂの制御電極ノードへは、
図示しないコラムデコーダから出力される列選択信号Ｙ
ＳＥＬおよび列選択信号を反転するインバータ７２から
の反転列選択信号ＹＳＥＬＢが与えられる。したがっ
て、列選択信号ＹＳＥＬが指定する列に対応して、設け
られたビット線のみが、対応の負荷バス線ＬＬおよび／
ＬＬと電気的に接続される。
【０１１９】読出負荷回路１６は、先の実施の形態１ま
たは２の構成と同じ構成を備え、読出活性化信号／ＹＢ
１に応答して活性化されて、電圧源から電流を供給する
ｐチャネルＭＯＳトランジスタ３０と、読出活性化信号
／ＹＢ２の活性化時導通し、電圧源から電流を供給する
ｐチャネルＭＯＳトランジスタ３１と、このトランジス
タ３０から電流を供給されて、負荷バス線ＬＬおよび／
ＬＬへ電流を供給するダイオード接続されたｐチャネル
ＭＯＳトランジスタ１６ｂおよび１６ａと、トランジス
タ３１から電流を供給されて、負荷バス線ＬＬおよび／
ＬＬの電位を差動増幅しかつラッチする動作結合された
ｐチャネルＭＯＳトランジスタ１６ｃおよび１６ａを含
む。これらの構成は、先の実施の形態１の構成と同じで
ある。
たは２の構成と同じ構成を備え、読出活性化信号／ＹＢ
１に応答して活性化されて、電圧源から電流を供給する
ｐチャネルＭＯＳトランジスタ３０と、読出活性化信号
／ＹＢ２の活性化時導通し、電圧源から電流を供給する
ｐチャネルＭＯＳトランジスタ３１と、このトランジス
タ３０から電流を供給されて、負荷バス線ＬＬおよび／
ＬＬへ電流を供給するダイオード接続されたｐチャネル
ＭＯＳトランジスタ１６ｂおよび１６ａと、トランジス
タ３１から電流を供給されて、負荷バス線ＬＬおよび／
ＬＬの電位を差動増幅しかつラッチする動作結合された
ｐチャネルＭＯＳトランジスタ１６ｃおよび１６ａを含
む。これらの構成は、先の実施の形態１の構成と同じで
ある。
【０１２０】書込ゲート６２は、書込活性化信号ＷＥＢ
の活性化時導通し、電圧源からの電流を負荷バス線ＬＬ
および／ＬＬへ供給するｐチャネルＭＯＳトランジスタ
６２ａおよび６２ｂを含む。これにより、データ書込
時、読出負荷バス線ＬＬおよび／ＬＬはＨレベルにプリ
チャージされる。
の活性化時導通し、電圧源からの電流を負荷バス線ＬＬ
および／ＬＬへ供給するｐチャネルＭＯＳトランジスタ
６２ａおよび６２ｂを含む。これにより、データ書込
時、読出負荷バス線ＬＬおよび／ＬＬはＨレベルにプリ
チャージされる。
【０１２１】プリチャージ回路６４は、プリチャージ指
示信号ＹＩＯＥＱの活性化時導通し、読出負荷バス線Ｌ
Ｌおよび／ＬＬを電気的に短絡するｎチャネルＭＯＳト
ランジスタ６４ａと、イコライズ指示信号ＹＩＯＥＱの
活性時導通し、これらの読出負荷バス線ＬＬおよび／Ｌ
Ｌを接地電圧レベルへ駆動するｎチャネルＭＯＳトラン
ジスタ６４ｂおよび６４ｃを含む。
示信号ＹＩＯＥＱの活性化時導通し、読出負荷バス線Ｌ
Ｌおよび／ＬＬを電気的に短絡するｎチャネルＭＯＳト
ランジスタ６４ａと、イコライズ指示信号ＹＩＯＥＱの
活性時導通し、これらの読出負荷バス線ＬＬおよび／Ｌ
Ｌを接地電圧レベルへ駆動するｎチャネルＭＯＳトラン
ジスタ６４ｂおよび６４ｃを含む。
【０１２２】負荷バス線ＬＬおよび／ＬＬにもプリチャ
ージ回路６４を設けているのは、データ書込時におい
て、非選択列の読出負荷バス線においてもＨレベルへの
プリチャージが行なわれるため、それをもとのＬレベル
電位にプリチャージするためである。また、データ読出
時においても、各負荷バス線ＬＬおよび／ＬＬは、活性
化信号／ＹＢ１および／ＹＢ２により、読出負荷回路６
が活性化され、読出負荷バス線ＬＬおよび／ＬＬがすべ
てＨレベルに駆動されるため（非選択列に対して）、こ
れをもとのＬレベル電位にプリチャージするためであ
る。
ージ回路６４を設けているのは、データ書込時におい
て、非選択列の読出負荷バス線においてもＨレベルへの
プリチャージが行なわれるため、それをもとのＬレベル
電位にプリチャージするためである。また、データ読出
時においても、各負荷バス線ＬＬおよび／ＬＬは、活性
化信号／ＹＢ１および／ＹＢ２により、読出負荷回路６
が活性化され、読出負荷バス線ＬＬおよび／ＬＬがすべ
てＨレベルに駆動されるため（非選択列に対して）、こ
れをもとのＬレベル電位にプリチャージするためであ
る。
【０１２３】読出ゲート６６は、共通読出データバス線
ＩＯＢと接地ノードの間に接続されかつそのゲートがビ
ット線ＢＬに接続されるｎチャネルＭＯＳトランジスタ
６６ａと、共通読出データバス線ＩＯと接地ノードの間
に接続されかつそのゲートがビット線／ＢＬに接続され
るｎチャネルＭＯＳトランジスタ６６ｂを含む。この読
出ゲート６６は、したがってビット線ＢＬおよび／ＢＬ
電位を差動増幅して、読出データバス線ＩＯおよびＩＯ
Ｂ上に伝達する。
ＩＯＢと接地ノードの間に接続されかつそのゲートがビ
ット線ＢＬに接続されるｎチャネルＭＯＳトランジスタ
６６ａと、共通読出データバス線ＩＯと接地ノードの間
に接続されかつそのゲートがビット線／ＢＬに接続され
るｎチャネルＭＯＳトランジスタ６６ｂを含む。この読
出ゲート６６は、したがってビット線ＢＬおよび／ＢＬ
電位を差動増幅して、読出データバス線ＩＯおよびＩＯ
Ｂ上に伝達する。
【０１２４】この図１６に示すビット線の構成において
は、先の実施の形態１および２と同様の動作が行なわれ
る（列選択ゲート６０が間に存在するだけであり、選択
列に対応するビット線ＢＬおよび／ＢＬと負荷バス線Ｌ
Ｌおよび／ＬＬにおいて読出動作が行なわれる。非選択
列に対応するビット線ＢＬおよび／ＢＬは、負荷バス線
ＬＬおよび／ＬＬと切り離されており、ビット線ＢＬお
よび／ＢＬは、Ｌレベルのプリチャージ電位を保持す
る。一方、非選択列に対応する負荷バス線ＬＬおよび／
ＬＬは、その読出負荷回路１６による充電動作により電
位差は生じず、同じ電圧レベル（Ｈレベル）に保持され
る。
は、先の実施の形態１および２と同様の動作が行なわれ
る（列選択ゲート６０が間に存在するだけであり、選択
列に対応するビット線ＢＬおよび／ＢＬと負荷バス線Ｌ
Ｌおよび／ＬＬにおいて読出動作が行なわれる。非選択
列に対応するビット線ＢＬおよび／ＢＬは、負荷バス線
ＬＬおよび／ＬＬと切り離されており、ビット線ＢＬお
よび／ＢＬは、Ｌレベルのプリチャージ電位を保持す
る。一方、非選択列に対応する負荷バス線ＬＬおよび／
ＬＬは、その読出負荷回路１６による充電動作により電
位差は生じず、同じ電圧レベル（Ｈレベル）に保持され
る。
【０１２５】図１７は、図１５に示す読出増幅回路７０
の構成を概略的に示す図である。図１７において、読出
増幅回路７０は、増幅活性化信号ＳＥ１Ｂの活性化に応
答して活性化されて、この共通読出データバス線ＩＯお
よびＩＢの電位を差動的に増幅するプリアンプ回路７０
ａと、読出活性化信号ＳＥ１Ｂの非活性化時活性化さ
れ、共通読出データバス線ＩＯおよびＩＯＢをＬレベル
電位にプリチャージするデータバスプリチャージ回路７
０ｂと、センス活性化信号に応答してこの共通読出デー
タバス線ＩＯおよびＩＯＢ上の電位をさらに増幅して出
力回路へ伝達するセンスアンプ７０ｃを含む。このセン
スアンプ７０ｃの構成は従来の構成と同じである。
の構成を概略的に示す図である。図１７において、読出
増幅回路７０は、増幅活性化信号ＳＥ１Ｂの活性化に応
答して活性化されて、この共通読出データバス線ＩＯお
よびＩＢの電位を差動的に増幅するプリアンプ回路７０
ａと、読出活性化信号ＳＥ１Ｂの非活性化時活性化さ
れ、共通読出データバス線ＩＯおよびＩＯＢをＬレベル
電位にプリチャージするデータバスプリチャージ回路７
０ｂと、センス活性化信号に応答してこの共通読出デー
タバス線ＩＯおよびＩＯＢ上の電位をさらに増幅して出
力回路へ伝達するセンスアンプ７０ｃを含む。このセン
スアンプ７０ｃの構成は従来の構成と同じである。
【０１２６】プリアンプ回路７０ａは、電源ノードＰＳ
とノードＮＣの間に接続され、かつそのゲートにプリア
ンプ増幅活性化信号ＳＥ１Ｂを受けるｐチャネルＭＯＳ
トランジスタ７０ａａと、ノードＮＣと共通データバス
線ＩＯの間に接続されかつそのゲートが共通データバス
線ＩＯに接続されるｐチャネルＭＯＳトランジスタ７０
ａｂと、ノードＮＣと共通データバス線ＩＯの間に接続
されかつそのゲートが共通読出データバス線ＩＯＢに接
続されるｐチャネルＭＯＳトランジスタ７０ａｃと、ノ
ードＮＣと共通読出データバス線ＩＯＢの間に接続され
かつそのゲートが共通読出データバス線ＩＯＢに接続さ
れるｐチャネルＭＯＳトランジスタ７０ａｄと、ノード
ＮＣと共通読出データバス線ＩＯＢの間に接続されかつ
そのゲートが共通読出データバス線ＩＯに接続されるｐ
チャネルＭＯＳトランジスタ７０ａｅを含む。
とノードＮＣの間に接続され、かつそのゲートにプリア
ンプ増幅活性化信号ＳＥ１Ｂを受けるｐチャネルＭＯＳ
トランジスタ７０ａａと、ノードＮＣと共通データバス
線ＩＯの間に接続されかつそのゲートが共通データバス
線ＩＯに接続されるｐチャネルＭＯＳトランジスタ７０
ａｂと、ノードＮＣと共通データバス線ＩＯの間に接続
されかつそのゲートが共通読出データバス線ＩＯＢに接
続されるｐチャネルＭＯＳトランジスタ７０ａｃと、ノ
ードＮＣと共通読出データバス線ＩＯＢの間に接続され
かつそのゲートが共通読出データバス線ＩＯＢに接続さ
れるｐチャネルＭＯＳトランジスタ７０ａｄと、ノード
ＮＣと共通読出データバス線ＩＯＢの間に接続されかつ
そのゲートが共通読出データバス線ＩＯに接続されるｐ
チャネルＭＯＳトランジスタ７０ａｅを含む。
【０１２７】読出データバス線プリチャージ回路７０ｂ
は、プリアンプ活性化信号ＳＥ１およびＳＥ１Ｂの非活
性化時活性化され、共通データバス線ＩＯおよびＩＯＢ
を電気的に短絡するＣＭＯＳトランスミッションゲート
７０ｂａと、プリアンプ活性化信号ＳＥ１ｂの非活性化
に応答して導通し、共通読出データバス線ＩＯおよびＩ
ＯＢをＬレベルの電位レベルに放電するｎチャネルＭＯ
Ｓトランジスタ７０ｂｂおよび７０ｂｃを含む。イコラ
イズ素子として、ＣＭＯＳトランスミッションゲートを
用いることにより、共通読出データバス線ＩＯおよびＩ
ＯＢにおける電圧の非平衡を抑制する（１つのＭＯＳト
ランジスタの場合、そのチャネル抵抗により、データ線
ＩＯ，ＩＯＢに電位差が生じることが考えられるた
め）。次に、この図１６および図１７に示すＳＲＡＭの
データ読出動作を図１８に示す信号波形図を参照して説
明する。
は、プリアンプ活性化信号ＳＥ１およびＳＥ１Ｂの非活
性化時活性化され、共通データバス線ＩＯおよびＩＯＢ
を電気的に短絡するＣＭＯＳトランスミッションゲート
７０ｂａと、プリアンプ活性化信号ＳＥ１ｂの非活性化
に応答して導通し、共通読出データバス線ＩＯおよびＩ
ＯＢをＬレベルの電位レベルに放電するｎチャネルＭＯ
Ｓトランジスタ７０ｂｂおよび７０ｂｃを含む。イコラ
イズ素子として、ＣＭＯＳトランスミッションゲートを
用いることにより、共通読出データバス線ＩＯおよびＩ
ＯＢにおける電圧の非平衡を抑制する（１つのＭＯＳト
ランジスタの場合、そのチャネル抵抗により、データ線
ＩＯ，ＩＯＢに電位差が生じることが考えられるた
め）。次に、この図１６および図１７に示すＳＲＡＭの
データ読出動作を図１８に示す信号波形図を参照して説
明する。
【０１２８】時刻ｔ０においてアドレス信号が与えら
れ、アドレス変化検出が行なわれ、それまで活性状態に
あったイコライズ指示信号ＩＯＥＱおよびＹＩＯＥＱが
ＨレベルからＬレベルの非活性状態となる。これによ
り、プリチャージ回路１０および６４が非活性状態とな
り、ビット線ＢＬおよび／ＢＬならびに負荷データバス
線ＬＬおよび／ＬＬのＬレベルへのプリチャージが完了
する。
れ、アドレス変化検出が行なわれ、それまで活性状態に
あったイコライズ指示信号ＩＯＥＱおよびＹＩＯＥＱが
ＨレベルからＬレベルの非活性状態となる。これによ
り、プリチャージ回路１０および６４が非活性状態とな
り、ビット線ＢＬおよび／ＢＬならびに負荷データバス
線ＬＬおよび／ＬＬのＬレベルへのプリチャージが完了
する。
【０１２９】このイコライズ指示信号ＩＯＥＱおよびＹ
ＩＯＥＱの非活性化に応答して、列選択および行選択動
作が同時に行なわれ、列選択信号ＹＳＥＬがＨレベルに
立上がり、また選択行に対応するワード線ＷＬＵおよび
ＷＬＬがともにＨレベルに立上がる。これにより、ワー
ド線ＷＬＵおよびＷＬＬの電位立上がりとほぼ同時に、
ビット線ＢＬおよび／ＢＬと負荷データバス線ＬＬおよ
び／ＬＬが電気的に接続される。
ＩＯＥＱの非活性化に応答して、列選択および行選択動
作が同時に行なわれ、列選択信号ＹＳＥＬがＨレベルに
立上がり、また選択行に対応するワード線ＷＬＵおよび
ＷＬＬがともにＨレベルに立上がる。これにより、ワー
ド線ＷＬＵおよびＷＬＬの電位立上がりとほぼ同時に、
ビット線ＢＬおよび／ＢＬと負荷データバス線ＬＬおよ
び／ＬＬが電気的に接続される。
【０１３０】次に、時刻Ｔ１において、このイコライズ
指示信号ＩＯＥＱおよびＹＩＯＥＱの非活性化に応答し
てデータ読出活性化信号／ＹＢ１および／ＹＢ２がＬレ
ベルの活性状態となり、読出負荷回路１６が活性化さ
れ、負荷バス線ＬＬおよび／ＬＬおよび列選択ゲート６
０を介してビット線ＢＬおよび／ＢＬヘ電流を供給す
る。ビット線ＢＬおよび／ＢＬの電位が上昇し、選択メ
モリセルのバイポーラトランジスタのエミッタ−ベース
間電位よりも高くなると、Ｌレベルデータを格納する記
憶ノードにベースが接続されるバイポーラトランジスタ
を介してコレクタ電流が流れ、そのビット線の電位上昇
が抑制される。今、図１６における記憶ノードＳＮにＨ
レベルデータが保持され、記憶ノード／ＳＬにＬレベル
データが格納されている状態を想定する。この状態にお
いては、ビット線／ＢＬの電位上昇が抑制され、一方、
ビット線ＢＬの電位がＨレベルまで駆動される。ビット
線ＢＬの電位上昇に従って、読出負荷回路１６における
ｐチャネルＭＯＳトランジスタ１６ｂの電流供給量が少
なくなり、またビット線／ＢＬの電位上昇に伴い、ｐチ
ャネルＭＯＳトランジスタ１６ｄの電流供給量も小さく
なり、ビット線ＢＬの電位上昇速度は遅くなる。一方、
ＭＯＳトランジスタ１６ｃの電流供給量が小さくなり、
ビット線／ＢＬへは、ＭＯＳトランジスタ１６ａを介し
て電流が供給され、その電位上昇速度はバイポーラトラ
ンジスタのコレクタ電流により、極めて遅くなる。
指示信号ＩＯＥＱおよびＹＩＯＥＱの非活性化に応答し
てデータ読出活性化信号／ＹＢ１および／ＹＢ２がＬレ
ベルの活性状態となり、読出負荷回路１６が活性化さ
れ、負荷バス線ＬＬおよび／ＬＬおよび列選択ゲート６
０を介してビット線ＢＬおよび／ＢＬヘ電流を供給す
る。ビット線ＢＬおよび／ＢＬの電位が上昇し、選択メ
モリセルのバイポーラトランジスタのエミッタ−ベース
間電位よりも高くなると、Ｌレベルデータを格納する記
憶ノードにベースが接続されるバイポーラトランジスタ
を介してコレクタ電流が流れ、そのビット線の電位上昇
が抑制される。今、図１６における記憶ノードＳＮにＨ
レベルデータが保持され、記憶ノード／ＳＬにＬレベル
データが格納されている状態を想定する。この状態にお
いては、ビット線／ＢＬの電位上昇が抑制され、一方、
ビット線ＢＬの電位がＨレベルまで駆動される。ビット
線ＢＬの電位上昇に従って、読出負荷回路１６における
ｐチャネルＭＯＳトランジスタ１６ｂの電流供給量が少
なくなり、またビット線／ＢＬの電位上昇に伴い、ｐチ
ャネルＭＯＳトランジスタ１６ｄの電流供給量も小さく
なり、ビット線ＢＬの電位上昇速度は遅くなる。一方、
ＭＯＳトランジスタ１６ｃの電流供給量が小さくなり、
ビット線／ＢＬへは、ＭＯＳトランジスタ１６ａを介し
て電流が供給され、その電位上昇速度はバイポーラトラ
ンジスタのコレクタ電流により、極めて遅くなる。
【０１３１】このビット線ＢＬおよび／ＢＬの電位差に
より、読出ゲート６６のＭＯＳトランジスタ６６ａおよ
び６６ｂのコンダクタンスに差が生じる。この状態にお
いて、まだプリアンプ活性化信号ＳＥ１ｂは非活性化状
態のＨレベルであり、共通読出データバスプリチャージ
回路７０ｂが活性状態にあり、共通読出データバス線Ｉ
ＯおよびＩＯＢはＬレベル電位に保持されている。
より、読出ゲート６６のＭＯＳトランジスタ６６ａおよ
び６６ｂのコンダクタンスに差が生じる。この状態にお
いて、まだプリアンプ活性化信号ＳＥ１ｂは非活性化状
態のＨレベルであり、共通読出データバスプリチャージ
回路７０ｂが活性状態にあり、共通読出データバス線Ｉ
ＯおよびＩＯＢはＬレベル電位に保持されている。
【０１３２】ビット線ＢＬおよび／ＢＬの電位差が十分
大きくなると、プリアンプ活性化信号ＳＥ１Ｂが活性状
態のＬレベルとなり、共通読出データバス線ＩＯおよび
ＩＯＢに対するプリチャージが完了し、一方プリアンプ
回路７０ａが活性化される。このプリアンプ回路７０ａ
により、共通読出データバス線ＩＯおよびＩＯＢに電流
が供給され、共通読出データバス線ＩＯおよびＩＯＢの
電位が上昇する。この電位上昇時においては、プリアン
プ回路７０ａにおいて、ＭＯＳトランジスタ７０ａｂ〜
７０ａｅにより充電が行なわれており、高速でその電位
が上昇する。その共通読出データバス線ＩＯおよびＩＯ
Ｂ上の電位があるレベルにまで到達すると、プリアンプ
回路７０ａにおける交差結合されたｐチャネルＭＯＳト
ランジスタ７０ａｃおよび７０ａｅのフィードバック動
作およびダイオード接続されたｐチャネルＭＯＳトラン
ジスタ７０ａｂおよびａｄの電流供給力が小さくなる。
大きくなると、プリアンプ活性化信号ＳＥ１Ｂが活性状
態のＬレベルとなり、共通読出データバス線ＩＯおよび
ＩＯＢに対するプリチャージが完了し、一方プリアンプ
回路７０ａが活性化される。このプリアンプ回路７０ａ
により、共通読出データバス線ＩＯおよびＩＯＢに電流
が供給され、共通読出データバス線ＩＯおよびＩＯＢの
電位が上昇する。この電位上昇時においては、プリアン
プ回路７０ａにおいて、ＭＯＳトランジスタ７０ａｂ〜
７０ａｅにより充電が行なわれており、高速でその電位
が上昇する。その共通読出データバス線ＩＯおよびＩＯ
Ｂ上の電位があるレベルにまで到達すると、プリアンプ
回路７０ａにおける交差結合されたｐチャネルＭＯＳト
ランジスタ７０ａｃおよび７０ａｅのフィードバック動
作およびダイオード接続されたｐチャネルＭＯＳトラン
ジスタ７０ａｂおよびａｄの電流供給力が小さくなる。
【０１３３】今、ビット線ＢＬの電位がＨレベル、ビッ
ト線／ＢＬの電位がＬレベルである。この状態におい
て、読出ゲート６６において、ＭＯＳトランジスタ６６
ｂは、ＭＯＳトランジスタ７０ａｂおよび７０ａｃを介
して供給される電流をすべて放電することができず、共
通読出データバス線ＩＯ上の電位が緩やかに上昇する。
この共通読出データバス線ＩＯ上の電位上昇に従って、
プリアンプ回路７０ａにおいて、ＭＯＳトランジスタ７
０ａｅのゲート電位が上昇し、その電流供給量が小さく
なり、共通読出データバス線ＩＯＢは、ダイオード接続
されたＭＯＳトランジスタ７０ａｄにより充電される。
このＭＯＳトランジスタ７０ａｂおよび７０ａｅがカレ
ントミラー回路を構成し、ＭＯＳトランジスタ７０ａｄ
および７０ａｃがカレントミラー回路を構成する。した
がって、このプリアンプ活性化用のＭＯＳトランジスタ
７０ａａからの電流は、ＭＯＳトランジスタ７０ａｂお
よび７０ａｃならびにＭＯＳトランジスタ７０ａｅおよ
び７０ａｄに分流する。この共通読出データバス線ＩＯ
Ｂの電位が低下すると、ＭＯＳトランジスタ７０ａｃの
ゲート電位が低下し、大きな電流を供給し、共通読出デ
ータバス線ＩＯの電位をＨレベルに上昇させる。共通読
出データバス線ＩＯがＨレベルに到達すると、ＭＯＳト
ランジスタ７０ａｂが非導通状態となり、またＭＯＳト
ランジスタ７０ａｅが応じて非導通状態となる。これに
より、共通読出データバス線ＩＯの電位がＨレベルに保
持され、一方共通読出データバス線ＩＯＢの電位は、最
終的に接地電位レベルのＬレベルに低下する。
ト線／ＢＬの電位がＬレベルである。この状態におい
て、読出ゲート６６において、ＭＯＳトランジスタ６６
ｂは、ＭＯＳトランジスタ７０ａｂおよび７０ａｃを介
して供給される電流をすべて放電することができず、共
通読出データバス線ＩＯ上の電位が緩やかに上昇する。
この共通読出データバス線ＩＯ上の電位上昇に従って、
プリアンプ回路７０ａにおいて、ＭＯＳトランジスタ７
０ａｅのゲート電位が上昇し、その電流供給量が小さく
なり、共通読出データバス線ＩＯＢは、ダイオード接続
されたＭＯＳトランジスタ７０ａｄにより充電される。
このＭＯＳトランジスタ７０ａｂおよび７０ａｅがカレ
ントミラー回路を構成し、ＭＯＳトランジスタ７０ａｄ
および７０ａｃがカレントミラー回路を構成する。した
がって、このプリアンプ活性化用のＭＯＳトランジスタ
７０ａａからの電流は、ＭＯＳトランジスタ７０ａｂお
よび７０ａｃならびにＭＯＳトランジスタ７０ａｅおよ
び７０ａｄに分流する。この共通読出データバス線ＩＯ
Ｂの電位が低下すると、ＭＯＳトランジスタ７０ａｃの
ゲート電位が低下し、大きな電流を供給し、共通読出デ
ータバス線ＩＯの電位をＨレベルに上昇させる。共通読
出データバス線ＩＯがＨレベルに到達すると、ＭＯＳト
ランジスタ７０ａｂが非導通状態となり、またＭＯＳト
ランジスタ７０ａｅが応じて非導通状態となる。これに
より、共通読出データバス線ＩＯの電位がＨレベルに保
持され、一方共通読出データバス線ＩＯＢの電位は、最
終的に接地電位レベルのＬレベルに低下する。
【０１３４】時刻ｔ２において活性化信号／ＹＢ１が非
活性化され、読出負荷回路１６がラッチ状態となる。
活性化され、読出負荷回路１６がラッチ状態となる。
【０１３５】この共通読出データ線の信号電位差が十分
に拡大されると、センスアンプ７０ｃが活性化され、こ
の共通読出データバス線ＩＯおよびＩＯＢ上の電位が増
幅されて内部読出データが生成されて、出力回路（図示
せず）へ与えられる。
に拡大されると、センスアンプ７０ｃが活性化され、こ
の共通読出データバス線ＩＯおよびＩＯＢ上の電位が増
幅されて内部読出データが生成されて、出力回路（図示
せず）へ与えられる。
【０１３６】所定期間が経過すると、時刻ｔ３におい
て、ワード線ＷＬＵおよびＷＬがともに非活性状態とな
り、データ読出サイクルが完了し、このワード線ＷＬＵ
およびＷＬの非選択への移行と並行して、列選択信号Ｙ
ＳＥＬも非活性状態のＬレベルとなり、列選択ゲート６
０が非導通状態となり、ビット線ＢＬおよび／ＢＬと負
荷データバス線ＬＬおよび／ＬＬが切り離される。
て、ワード線ＷＬＵおよびＷＬがともに非活性状態とな
り、データ読出サイクルが完了し、このワード線ＷＬＵ
およびＷＬの非選択への移行と並行して、列選択信号Ｙ
ＳＥＬも非活性状態のＬレベルとなり、列選択ゲート６
０が非導通状態となり、ビット線ＢＬおよび／ＢＬと負
荷データバス線ＬＬおよび／ＬＬが切り離される。
【０１３７】またこの時刻ｔ３において、プリアンプ活
性化信号ＳＥ１Ｂが非活性状態となり、プリアンプ回路
７０ａが非活性状態となる。
性化信号ＳＥ１Ｂが非活性状態となり、プリアンプ回路
７０ａが非活性状態となる。
【０１３８】次いで、この後、所定のタイミングでイコ
ライズ指示信号ＩＯＥＱおよびＹＩＯＥＱが非活性状態
となり、ビット線ＢＬおよび／ＢＬならびに負荷データ
バス線ＬＬおよび／ＬＬがＬレベルにプリチャージされ
る。共通読出データバス線ＩＯおよびＩＯＢは、プリア
ンプ活性化信号ＳＥ１およびＢの非活性化に応答してプ
リチャージ回路７０ｂによりＬレベルにプリチャージさ
れる。
ライズ指示信号ＩＯＥＱおよびＹＩＯＥＱが非活性状態
となり、ビット線ＢＬおよび／ＢＬならびに負荷データ
バス線ＬＬおよび／ＬＬがＬレベルにプリチャージされ
る。共通読出データバス線ＩＯおよびＩＯＢは、プリア
ンプ活性化信号ＳＥ１およびＢの非活性化に応答してプ
リチャージ回路７０ｂによりＬレベルにプリチャージさ
れる。
【０１３９】この読出データバス線ＩＯおよびＩＯＢに
は、非選択ビット線の読出ゲートが接続される。しかし
ながら、非選択ビット線対は、Ｌレベルに保持されてお
り、読出ゲートは非導通状態あり、この選択ビット線対
からのデータの読出に対し影響は何ら及ぼさない。
は、非選択ビット線の読出ゲートが接続される。しかし
ながら、非選択ビット線対は、Ｌレベルに保持されてお
り、読出ゲートは非導通状態あり、この選択ビット線対
からのデータの読出に対し影響は何ら及ぼさない。
【０１４０】データ書込時においては、書込活性化信号
ＷＥＢが活性状態となり、Ｌレベルにプリチャージされ
ていたビット線がＨレベルに駆動されて、ワード線ＷＬ
ＵおよびＷＬＬが書込データに応じて一方の電位がＨレ
ベルへ駆動されて、データの書込が行なわれる。
ＷＥＢが活性状態となり、Ｌレベルにプリチャージされ
ていたビット線がＨレベルに駆動されて、ワード線ＷＬ
ＵおよびＷＬＬが書込データに応じて一方の電位がＨレ
ベルへ駆動されて、データの書込が行なわれる。
【０１４１】図１９は、この発明の実施の形態３におけ
るＳＲＡＭの制御信号発生部の構成を概略的に示す図で
ある。図１９において、制御信号発生部は、与えられた
アドレス信号（行アドレス信号）をデコードし、アドレ
ス指定された行に対応するワード線を選択する信号を発
生するロウデコーダ８０と、外部から与えられるアドレ
ス信号（列アドレス信号）を受けてデコードし、アドレ
ス指定された列に対応するビット線対を選択するための
列指定信号を発生するコラムデコーダ８１と、外部から
与えられるアドレス信号（行および列アドレス信号）を
受けて、その変化時点を検出するＡＴＤ（アドレス変化
検出）回路８３と、ＡＴＤ回路８３からのアドレス変化
検出信号に従って、ビット線イコライズ指示信号ＩＯＥ
ＱをＬレベルの非活性状態へ駆動するプリチャージ制御
回路８４と、このＡＴＤ回路８３からのアドレス変化検
出信号に従って、負荷データバス線プリチャージ信号Ｙ
ＩＯＥＱを活性状態へ駆動するプリチャージ制御回路８
５と、プリチャージ制御回路８４からのプリチャージ指
示信号ＩＯＥＱの活性化に従って、ロウデコーダ８０か
らのワード線指定信号に従ってアドレス指定された行に
対応するワード線対を選択状態へ駆動するワード線選択
制御回路８６と、プリチャージ制御回路８５からの、プ
リチャージ指示信号ＹＩＯＥＱの活性化に応答して、コ
ラムデコーダ８１からの列指定信号に従って、アドレス
指定された列に対応するビット線を選択する列選択信号
ＹＳＥＬを出力するビット線選択制御回路８７を含む。
るＳＲＡＭの制御信号発生部の構成を概略的に示す図で
ある。図１９において、制御信号発生部は、与えられた
アドレス信号（行アドレス信号）をデコードし、アドレ
ス指定された行に対応するワード線を選択する信号を発
生するロウデコーダ８０と、外部から与えられるアドレ
ス信号（列アドレス信号）を受けてデコードし、アドレ
ス指定された列に対応するビット線対を選択するための
列指定信号を発生するコラムデコーダ８１と、外部から
与えられるアドレス信号（行および列アドレス信号）を
受けて、その変化時点を検出するＡＴＤ（アドレス変化
検出）回路８３と、ＡＴＤ回路８３からのアドレス変化
検出信号に従って、ビット線イコライズ指示信号ＩＯＥ
ＱをＬレベルの非活性状態へ駆動するプリチャージ制御
回路８４と、このＡＴＤ回路８３からのアドレス変化検
出信号に従って、負荷データバス線プリチャージ信号Ｙ
ＩＯＥＱを活性状態へ駆動するプリチャージ制御回路８
５と、プリチャージ制御回路８４からのプリチャージ指
示信号ＩＯＥＱの活性化に従って、ロウデコーダ８０か
らのワード線指定信号に従ってアドレス指定された行に
対応するワード線対を選択状態へ駆動するワード線選択
制御回路８６と、プリチャージ制御回路８５からの、プ
リチャージ指示信号ＹＩＯＥＱの活性化に応答して、コ
ラムデコーダ８１からの列指定信号に従って、アドレス
指定された列に対応するビット線を選択する列選択信号
ＹＳＥＬを出力するビット線選択制御回路８７を含む。
【０１４２】ワード線選択制御回路８６の構成は、先の
図１１に示す書込／読出制御回路（６，３５）およびワ
ード線ドライブ回路７を含む。ビット線選択制御回路８
７は、プリチャージ指示信号ＹＩＯＥＱの非活性化に応
答して所定期間その列選択信号ＹＳＥＬを活性状態へ駆
動する。ワード線選択制御回路８６は、選択ワード線Ｗ
ＬＵおよびＷＬＬを所定期間選択状態へ駆動する。この
所定期間が経過すると、ワード線選択制御回路８６は、
選択ワード線を非活性状態へ駆動し、またプリチャージ
制御回路８４は、このワード線選択制御回路８６からの
ワード線非活性化指示に従って、ビット線イコライズ指
示信号ＩＯＥＱを活性状態へ駆動する。プリチャージ制
御回路８６５は、ビット線選択制御回路８７からの列選
択信号ＹＳＥＬの非活性化に応答して、その負荷データ
バス線プリチャージ指示信号ＹＩＯＥＱを活性状態へ駆
動する。したがって、プリチャージ制御回路８４および
８５はフリップフロップで構成することができ、ワード
線選択制御回路８６およびビット線選択制御回路８７
は、ワンショットパルス発生回路を用いて構成すること
ができる。
図１１に示す書込／読出制御回路（６，３５）およびワ
ード線ドライブ回路７を含む。ビット線選択制御回路８
７は、プリチャージ指示信号ＹＩＯＥＱの非活性化に応
答して所定期間その列選択信号ＹＳＥＬを活性状態へ駆
動する。ワード線選択制御回路８６は、選択ワード線Ｗ
ＬＵおよびＷＬＬを所定期間選択状態へ駆動する。この
所定期間が経過すると、ワード線選択制御回路８６は、
選択ワード線を非活性状態へ駆動し、またプリチャージ
制御回路８４は、このワード線選択制御回路８６からの
ワード線非活性化指示に従って、ビット線イコライズ指
示信号ＩＯＥＱを活性状態へ駆動する。プリチャージ制
御回路８６５は、ビット線選択制御回路８７からの列選
択信号ＹＳＥＬの非活性化に応答して、その負荷データ
バス線プリチャージ指示信号ＹＩＯＥＱを活性状態へ駆
動する。したがって、プリチャージ制御回路８４および
８５はフリップフロップで構成することができ、ワード
線選択制御回路８６およびビット線選択制御回路８７
は、ワンショットパルス発生回路を用いて構成すること
ができる。
【０１４３】制御信号発生部は、さらに、ＡＴＤ回路８
３からのアドレス変化検出信号に応答して、所定期間経
過後プリアンプ活性化信号ＳＥ１Ｂを活性状態へ駆動す
るプリアンプ制御回路８８と、負荷データバス線プリチ
ャージ指示信号ＹＩＯＥＱの非活性化に応答して、読出
活性化信号／ＹＢ１および／ＹＢ２をそれぞれ活性状態
へ駆動する負荷制御回路８９および９０を含む。これら
の負荷制御回路８９および９０は、それぞれワンショッ
トパルス発生回路で構成され、所定期間このメモリセル
データ読出活性化信号／ＹＢ１および／ＹＢ２を活性状
態のＬレベルに駆動する。
３からのアドレス変化検出信号に応答して、所定期間経
過後プリアンプ活性化信号ＳＥ１Ｂを活性状態へ駆動す
るプリアンプ制御回路８８と、負荷データバス線プリチ
ャージ指示信号ＹＩＯＥＱの非活性化に応答して、読出
活性化信号／ＹＢ１および／ＹＢ２をそれぞれ活性状態
へ駆動する負荷制御回路８９および９０を含む。これら
の負荷制御回路８９および９０は、それぞれワンショッ
トパルス発生回路で構成され、所定期間このメモリセル
データ読出活性化信号／ＹＢ１および／ＹＢ２を活性状
態のＬレベルに駆動する。
【０１４４】プリアンプ制御回路８８は、所定期間活性
状態となるプリアンプ活性化信号ＳＥ１Ｂを発生する構
成に代えて、ビット線選択制御回路８７からの列選択信
号ＹＳＥＬの非活性化に応答してプリアンプ活性化信号
ＳＥ１Ｂを非活性状態へ駆動する構成が用いられてもよ
い（この経路は破線で示す）。また、負荷制御回路９０
も、この列選択信号ＹＳＥＬの非活性化に応答してメモ
リセルデータ読出活性化信号／ＹＢ２を非活性状態へ駆
動する構成が用いられてもよい。
状態となるプリアンプ活性化信号ＳＥ１Ｂを発生する構
成に代えて、ビット線選択制御回路８７からの列選択信
号ＹＳＥＬの非活性化に応答してプリアンプ活性化信号
ＳＥ１Ｂを非活性状態へ駆動する構成が用いられてもよ
い（この経路は破線で示す）。また、負荷制御回路９０
も、この列選択信号ＹＳＥＬの非活性化に応答してメモ
リセルデータ読出活性化信号／ＹＢ２を非活性状態へ駆
動する構成が用いられてもよい。
【０１４５】以上のように、この発明の実施の形態３に
従えば、各ビット線対のメモリセルと読出負荷回路とを
転送ゲートを介して選択的に接続するように構成したた
め、転送ゲートを用いて選択的にビット線と負荷データ
バス（読出負荷回路）を接続する構成とすることがで
き、各ビット線対に対して設けられた読出負荷回路の制
御を各ビット線対に対し共通にすることができ、配線レ
イアウトが容易となり、また配線占有面積も低減され
る。また、実施の形態１と同様の効果を得ることができ
る。
従えば、各ビット線対のメモリセルと読出負荷回路とを
転送ゲートを介して選択的に接続するように構成したた
め、転送ゲートを用いて選択的にビット線と負荷データ
バス（読出負荷回路）を接続する構成とすることがで
き、各ビット線対に対して設けられた読出負荷回路の制
御を各ビット線対に対し共通にすることができ、配線レ
イアウトが容易となり、また配線占有面積も低減され
る。また、実施の形態１と同様の効果を得ることができ
る。
【０１４６】［実施の形態４］図２０は、この発明の実
施の形態４に従うＳＲＡＭの要部の構成を示す図であ
る。この図２０示す構成は、図１６および図１７に示す
実施の形態３の構成と以下の点において異なっている。
すなわち、ビット線ＢＬおよび／ＢＬと対応の負荷デー
タバス線ＬＬおよび／ＬＬを接続するための列選択ゲー
ト６０に含まれるＣＭＯＳトランスミッションゲート６
０ｃおよび６０ｄの構成要素であるＭＯＳトランジスタ
のしきい値電圧の絶対値が他のたとえばメモリセルのア
クセストランジスタまたはドライバトランジスタまたは
読出ゲートのトランジスタ６６ａおよび６６ｂのそれよ
りも小さくされる。また、読出負荷回路１６において、
ダイオード接続されたｐチャネルＭＯＳトランジスタ１
６ｓおよび１６ｔならびに交差結合されたｐチャネルＭ
ＯＳトランジスタ１６ｕおよび１６ｖのしきい値電圧の
絶対値が、他の構成要素（列選択ゲートを除く）のしき
い値電圧よりも小さくされる。この列選択ゲート６０お
よび読出負荷回路１６の構成要素のしきい値電圧の絶対
値が、メモリセルのトランジスタに限らず、他の周辺回
路、すなわちイコライズ回路１０および６４に含まれる
ＭＯＳトランジスタのしきい値電圧の絶対値よりも小さ
くされてもよい。
施の形態４に従うＳＲＡＭの要部の構成を示す図であ
る。この図２０示す構成は、図１６および図１７に示す
実施の形態３の構成と以下の点において異なっている。
すなわち、ビット線ＢＬおよび／ＢＬと対応の負荷デー
タバス線ＬＬおよび／ＬＬを接続するための列選択ゲー
ト６０に含まれるＣＭＯＳトランスミッションゲート６
０ｃおよび６０ｄの構成要素であるＭＯＳトランジスタ
のしきい値電圧の絶対値が他のたとえばメモリセルのア
クセストランジスタまたはドライバトランジスタまたは
読出ゲートのトランジスタ６６ａおよび６６ｂのそれよ
りも小さくされる。また、読出負荷回路１６において、
ダイオード接続されたｐチャネルＭＯＳトランジスタ１
６ｓおよび１６ｔならびに交差結合されたｐチャネルＭ
ＯＳトランジスタ１６ｕおよび１６ｖのしきい値電圧の
絶対値が、他の構成要素（列選択ゲートを除く）のしき
い値電圧よりも小さくされる。この列選択ゲート６０お
よび読出負荷回路１６の構成要素のしきい値電圧の絶対
値が、メモリセルのトランジスタに限らず、他の周辺回
路、すなわちイコライズ回路１０および６４に含まれる
ＭＯＳトランジスタのしきい値電圧の絶対値よりも小さ
くされてもよい。
【０１４７】他の構成は、図１５から図１７に示す実施
の形態３の構成と同じであり、対応する部分には同一参
照番号を付しその詳細説明は省略する。
の形態３の構成と同じであり、対応する部分には同一参
照番号を付しその詳細説明は省略する。
【０１４８】この図２０に示す構成の場合、列選択ゲー
ト６０の構成要素であるＭＯＳトランジスタのしきい値
電圧の絶対値を小さくすることにより、列選択信号ＹＳ
ＥＬおよびＹＳＥＬＢの変化に従って速いタイミングで
これらのＣＭＯＳトランスミッションゲート６０ｃおよ
び６０ｄを導通状態として、ビット線ＢＬおよび／ＢＬ
と対応の負荷データバス線ＬＬおよび／ＬＬを接続する
ことができ、高速読出が可能となる。またしきい値電圧
の絶対値を小さくすることにより、列選択信号ＹＳＥＬ
の電圧レベルが従来と同じである場合、そのチャネル抵
抗を小さくすることができ（コンダクタンスを大きくす
ることができ）、高速で負荷データバス線ＬＬおよび／
ＬＬからビット線ＢＬおよび／ＢＬへ電流を供給するこ
とができ、高速でビット線ＢＬおよび／ＢＬに電位変化
を生じさせることができる。
ト６０の構成要素であるＭＯＳトランジスタのしきい値
電圧の絶対値を小さくすることにより、列選択信号ＹＳ
ＥＬおよびＹＳＥＬＢの変化に従って速いタイミングで
これらのＣＭＯＳトランスミッションゲート６０ｃおよ
び６０ｄを導通状態として、ビット線ＢＬおよび／ＢＬ
と対応の負荷データバス線ＬＬおよび／ＬＬを接続する
ことができ、高速読出が可能となる。またしきい値電圧
の絶対値を小さくすることにより、列選択信号ＹＳＥＬ
の電圧レベルが従来と同じである場合、そのチャネル抵
抗を小さくすることができ（コンダクタンスを大きくす
ることができ）、高速で負荷データバス線ＬＬおよび／
ＬＬからビット線ＢＬおよび／ＢＬへ電流を供給するこ
とができ、高速でビット線ＢＬおよび／ＢＬに電位変化
を生じさせることができる。
【０１４９】また読出負荷回路１６におけるＭＯＳトラ
ンジスタ１６ｓ，１６ｔ，１６ｕおよび１６ｖのしきい
値電圧の絶対値を小さくすることにより、この読出負荷
回路１６が動作する動作電源電圧の下限を低くすること
ができ、低電源電圧下でも安定にデータの読出を行なう
ことができる（これは、実施の形態２の場合と同じであ
る）。この動作電源電圧の低下の場合において、列選択
ゲート６０の構成要素であるＭＯＳトランジスタのしき
い値電圧の絶対値も小さくされており、この低い動作電
源電圧下でも、列選択ゲート６０を確実に導通状態とし
て、ビット線ＢＬおよび／ＢＬと負荷データバス線ＬＬ
および／ＬＬを接続することができる。これにより、低
電源電圧下でも確実にデータの読出を行なうことのでき
るＳＲＡＭを実現することができる。
ンジスタ１６ｓ，１６ｔ，１６ｕおよび１６ｖのしきい
値電圧の絶対値を小さくすることにより、この読出負荷
回路１６が動作する動作電源電圧の下限を低くすること
ができ、低電源電圧下でも安定にデータの読出を行なう
ことができる（これは、実施の形態２の場合と同じであ
る）。この動作電源電圧の低下の場合において、列選択
ゲート６０の構成要素であるＭＯＳトランジスタのしき
い値電圧の絶対値も小さくされており、この低い動作電
源電圧下でも、列選択ゲート６０を確実に導通状態とし
て、ビット線ＢＬおよび／ＢＬと負荷データバス線ＬＬ
および／ＬＬを接続することができる。これにより、低
電源電圧下でも確実にデータの読出を行なうことのでき
るＳＲＡＭを実現することができる。
【０１５０】また、列選択ゲート６０のＭＯＳトランジ
スタのしきい値電圧の絶対値のみを小さくしても、高速
でビット線と負荷データバス線との間で信号を授受する
ことができ、高速読出が可能となる。
スタのしきい値電圧の絶対値のみを小さくしても、高速
でビット線と負荷データバス線との間で信号を授受する
ことができ、高速読出が可能となる。
【０１５１】以上のように、この発明の実施の形態４に
従えば、ビット線と負荷データバス線とを接続する列選
択ゲートの構成要素であるＭＯＳトランジスタおよび読
出負荷回路を構成するｐチャネルＭＯＳトランジスタの
しきい値電圧の絶対値を小さくしているため、低電源電
圧下においても、安定に動作させることができ、また列
選択ゲートの低しきい値電圧より、高速でビット線と読
出負荷データバス線の間で信号電位の伝達を行なうこと
ができ、高速読出が可能となる。
従えば、ビット線と負荷データバス線とを接続する列選
択ゲートの構成要素であるＭＯＳトランジスタおよび読
出負荷回路を構成するｐチャネルＭＯＳトランジスタの
しきい値電圧の絶対値を小さくしているため、低電源電
圧下においても、安定に動作させることができ、また列
選択ゲートの低しきい値電圧より、高速でビット線と読
出負荷データバス線の間で信号電位の伝達を行なうこと
ができ、高速読出が可能となる。
【０１５２】［実施の形態５］図２１は、この発明の実
施の形態５に従うＳＲＡＭの要部の構成を示す図であ
る。この図２１に示す構成は、図１５から図１７および
図２０に示す構成と、以下の点において異なっている。
すなわち、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｎ，／ＢＬｎに共通に共通負荷データバス線ＣＬＬ，／
ＣＬＬが配設される。この共通負荷データバス線ＣＬＬ
および／ＣＬＬにビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，
／ＢＬｎは、それぞれ列選択ゲート６０−１〜６０−ｎ
を介して電気的に接続される。
施の形態５に従うＳＲＡＭの要部の構成を示す図であ
る。この図２１に示す構成は、図１５から図１７および
図２０に示す構成と、以下の点において異なっている。
すなわち、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｎ，／ＢＬｎに共通に共通負荷データバス線ＣＬＬ，／
ＣＬＬが配設される。この共通負荷データバス線ＣＬＬ
および／ＣＬＬにビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，
／ＢＬｎは、それぞれ列選択ゲート６０−１〜６０−ｎ
を介して電気的に接続される。
【０１５３】この共通負荷データバス線ＣＬＬおよび／
ＣＬＬに、読出負荷回路１６、書込ゲート６２およびプ
リチャージ回路６４が設けられる。これらの読出負荷回
路１６、書込ゲート６２およびプリチャージ回路６４
は、図１６または図２０に示す構成と同じであり、対応
する部分には同一参照番号を付しその詳細説明は省略す
る。
ＣＬＬに、読出負荷回路１６、書込ゲート６２およびプ
リチャージ回路６４が設けられる。これらの読出負荷回
路１６、書込ゲート６２およびプリチャージ回路６４
は、図１６または図２０に示す構成と同じであり、対応
する部分には同一参照番号を付しその詳細説明は省略す
る。
【０１５４】この図２１に示す構成においては、列選択
信号ＹＳＥＬ１〜ＹＳＥＬｎにより選択されたビット線
対のみが共通負荷データバス線ＣＬＬおよび／ＣＬＬに
接続される。他の非選択ビット線対は、対応の列選択ゲ
ートが非導通状態にあり、Ｌレベルのプリチャージ状態
を維持する。選択ビット線対のみが読出負荷回路１６に
接続されて、データの読出が行なわれる。このデータ読
出時および書込時の動作は、先の実施の形態３のそれと
同じである。
信号ＹＳＥＬ１〜ＹＳＥＬｎにより選択されたビット線
対のみが共通負荷データバス線ＣＬＬおよび／ＣＬＬに
接続される。他の非選択ビット線対は、対応の列選択ゲ
ートが非導通状態にあり、Ｌレベルのプリチャージ状態
を維持する。選択ビット線対のみが読出負荷回路１６に
接続されて、データの読出が行なわれる。このデータ読
出時および書込時の動作は、先の実施の形態３のそれと
同じである。
【０１５５】この図２１に示すように、共通負荷データ
バス線ＣＬＬおよび／ＣＬＬを設けることにより、複数
のビット線対に対し読出負荷回路１６、書込ゲート６２
およびプリチャージ回路６４をそれぞれ１つだけ設ける
だけでよく、データの書込／読出のための負荷回路の占
有面積を大幅に低減することができる。また、書込／読
出負荷回路（読出負荷回路１６、書込ゲート６２および
プリチャージ回路６４）は、１つだけであり、これらの
回路の動作を制御するための制御信号の負荷が軽減さ
れ、高速で書込／読出負荷回路を駆動することができ
る。また、応じてこの信号／ＹＢ１、／ＹＢ２、ＷＥＢ
およびＹＩＯＥＱの信号線の負荷が軽減されるため、こ
れらの信号を発生する部分の負荷が軽減され、これらの
回路を構成する構成要素のサイズを小さくすることがで
き、応じてレイアウト面積を低減することが可能とな
る。また、実施の形態３と同様の効果もまた得られる。
バス線ＣＬＬおよび／ＣＬＬを設けることにより、複数
のビット線対に対し読出負荷回路１６、書込ゲート６２
およびプリチャージ回路６４をそれぞれ１つだけ設ける
だけでよく、データの書込／読出のための負荷回路の占
有面積を大幅に低減することができる。また、書込／読
出負荷回路（読出負荷回路１６、書込ゲート６２および
プリチャージ回路６４）は、１つだけであり、これらの
回路の動作を制御するための制御信号の負荷が軽減さ
れ、高速で書込／読出負荷回路を駆動することができ
る。また、応じてこの信号／ＹＢ１、／ＹＢ２、ＷＥＢ
およびＹＩＯＥＱの信号線の負荷が軽減されるため、こ
れらの信号を発生する部分の負荷が軽減され、これらの
回路を構成する構成要素のサイズを小さくすることがで
き、応じてレイアウト面積を低減することが可能とな
る。また、実施の形態３と同様の効果もまた得られる。
【０１５６】列選択ゲート６０−１〜６０−ｎおよび読
出負荷回路６６の構成は、先の図１６または図２０に示
す構成と同様であると説明しているが、列選択ゲート６
０−１〜６０−ｎを構成する転送ゲート（ＣＭＯＳトラ
ンスミッションゲート）を構成するＭＯＳトランジスタ
のしきい値電圧の絶対値を小さくすることにより、その
コンダクタンスを大きくして、高速で信号を伝達するこ
とができ、高速のデータ書込／読出を行なうことができ
る。
出負荷回路６６の構成は、先の図１６または図２０に示
す構成と同様であると説明しているが、列選択ゲート６
０−１〜６０−ｎを構成する転送ゲート（ＣＭＯＳトラ
ンスミッションゲート）を構成するＭＯＳトランジスタ
のしきい値電圧の絶対値を小さくすることにより、その
コンダクタンスを大きくして、高速で信号を伝達するこ
とができ、高速のデータ書込／読出を行なうことができ
る。
【０１５７】また、読出負荷回路６に含まれるダイオー
ド接続されたｐチャネルＭＯＳトランジスタおよび交差
結合されたｐチャネルＭＯＳトランジスタをしきい値電
圧を小さくすることにより、次の実施の形態４と同様、
動作電源電圧を低くしても高速でデータの書込／読出を
行なうことが可能となる。
ド接続されたｐチャネルＭＯＳトランジスタおよび交差
結合されたｐチャネルＭＯＳトランジスタをしきい値電
圧を小さくすることにより、次の実施の形態４と同様、
動作電源電圧を低くしても高速でデータの書込／読出を
行なうことが可能となる。
【０１５８】［他の適用例］上述の説明においては、ス
タティック型半導体記憶装置として、ＳＲＡＭを一例と
して示している。しかしながら、このＳＲＡＭは、スタ
ティックに情報を記憶する構成であればよく、他のロジ
ックなどと同一チップ上に集積化されてもよく、またダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
などの他のメモリと同一の半導体チップ上に集積化され
てよい。また、このＳＲＡＭは、たとえばシステムクロ
ックである外部クロック信号に同期して動作する記憶装
置であってもよい。
タティック型半導体記憶装置として、ＳＲＡＭを一例と
して示している。しかしながら、このＳＲＡＭは、スタ
ティックに情報を記憶する構成であればよく、他のロジ
ックなどと同一チップ上に集積化されてもよく、またダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
などの他のメモリと同一の半導体チップ上に集積化され
てよい。また、このＳＲＡＭは、たとえばシステムクロ
ックである外部クロック信号に同期して動作する記憶装
置であってもよい。
【０１５９】
【発明の効果】請求項１に係る半導体記憶装置は、メモ
リセルをバイポーラトランジスタと交差結合されたフリ
ップフロップで構成し、データ読出時、ダイオード接続
されたトランジスタと交差結合されたトランジスタから
なる読出負荷回路を活性化してビット線を駆動している
ため、メモリセルへはバイポーラトランジスタのベース
電流が流れ込むだけてあり、安定にデータを低電源電圧
下でも保持することができる。また、交差結合されたト
ランジスタとダイオード接続されたトランジスタを用い
てビット線に電流を供給しているため、データ読出開始
時におけるビット線電位および容量のアンバランスに起
因する誤ったビット線電位のラッチが生じるのを防止す
ることができ、正確なデータ読出を行なうことができ
る。
リセルをバイポーラトランジスタと交差結合されたフリ
ップフロップで構成し、データ読出時、ダイオード接続
されたトランジスタと交差結合されたトランジスタから
なる読出負荷回路を活性化してビット線を駆動している
ため、メモリセルへはバイポーラトランジスタのベース
電流が流れ込むだけてあり、安定にデータを低電源電圧
下でも保持することができる。また、交差結合されたト
ランジスタとダイオード接続されたトランジスタを用い
てビット線に電流を供給しているため、データ読出開始
時におけるビット線電位および容量のアンバランスに起
因する誤ったビット線電位のラッチが生じるのを防止す
ることができ、正確なデータ読出を行なうことができ
る。
【０１６０】請求項２に係る発明に従えば、ビット線
を、読出負荷回路活性化前に所定電圧レベルにプリチャ
ージしており、データ読出時、読出負荷回路の活性化に
従ってデータ読出を行なうことができ、高速データ読出
を行なうことができる。
を、読出負荷回路活性化前に所定電圧レベルにプリチャ
ージしており、データ読出時、読出負荷回路の活性化に
従ってデータ読出を行なうことができ、高速データ読出
を行なうことができる。
【０１６１】請求項３に係る発明に従えば、データ読出
時、読出負荷回路のダイオード接続されたトランジスタ
素子を、所定時間経過後非活性状態へ駆動しているた
め、ビット線電位の差が生じた後に、確実に交差結合さ
れたトランジスタによりビット線電位のラッチを行なう
ことができる。
時、読出負荷回路のダイオード接続されたトランジスタ
素子を、所定時間経過後非活性状態へ駆動しているた
め、ビット線電位の差が生じた後に、確実に交差結合さ
れたトランジスタによりビット線電位のラッチを行なう
ことができる。
【０１６２】請求項４に係る発明に従えば、読出負荷回
路の交差結合されたトランジスタ素子およびダイオード
素子を同じサイズのトランジスタで構成しているため、
ビット線電位が読出開始直後にラッチされることなく必
要な電圧レベルに駆動することができる。
路の交差結合されたトランジスタ素子およびダイオード
素子を同じサイズのトランジスタで構成しているため、
ビット線電位が読出開始直後にラッチされることなく必
要な電圧レベルに駆動することができる。
【０１６３】請求項５に係る発明に従えば、読出用負荷
回路のＭＯＳトランジスタのしきい値電圧の絶対値を他
のトランジスタのそれよりも小さくしているため、低電
源電圧下においても、この読出負荷回路を確実に動作さ
せることができ、低電源電圧駆動が可能となる。
回路のＭＯＳトランジスタのしきい値電圧の絶対値を他
のトランジスタのそれよりも小さくしているため、低電
源電圧下においても、この読出負荷回路を確実に動作さ
せることができ、低電源電圧駆動が可能となる。
【０１６４】請求項６に係る発明に従えば、ビット線に
おいて、メモリセルと読出負荷回路の間に転送ゲートを
さらに設けたため、読出負荷回路の制御を各ビット線対
に対し共通とすることが可能となり、読出負荷回路制御
のための配線レイアウトが簡略化されかつまた配線占有
面積を低減することができる。
おいて、メモリセルと読出負荷回路の間に転送ゲートを
さらに設けたため、読出負荷回路の制御を各ビット線対
に対し共通とすることが可能となり、読出負荷回路制御
のための配線レイアウトが簡略化されかつまた配線占有
面積を低減することができる。
【０１６５】請求項７に係る発明に従えば、この請求項
６の転送ゲートのしきい値電圧を他のＭＯＳトランジス
タのそれよりも小さくしているため、高速で読出負荷回
路とビット線との間で信号の授受を行なうことが可能と
なる。
６の転送ゲートのしきい値電圧を他のＭＯＳトランジス
タのそれよりも小さくしているため、高速で読出負荷回
路とビット線との間で信号の授受を行なうことが可能と
なる。
【０１６６】請求項８に係る発明に従えば、複数のビッ
ト線に対し少なくとも１個の読出負荷回路を設け、この
読出負荷回路を交差結合された絶縁ゲート型電界効果ト
ランジスタとダイオード接続された絶縁ゲート型電界効
果トランジスタで構成し、選択ビット線対に対してこの
少なくとも１個の読出負荷回路を接続しているため、読
出開始時ビット線電位のアンバランスおよびビット線容
量のアンバランスによる電位差が生じても、正確にバイ
ポーラトランジスタが導通状態となるまでビット線電位
を変化させ、その後バイポーラトランジスタの導通／非
導通に従ってビット線電位を大きくすることができ、ビ
ット線容量のアンバランスおよびビット線時のアンバラ
ンスなどの影響を受けることなく正確なデータの読出を
行なうことができる。
ト線に対し少なくとも１個の読出負荷回路を設け、この
読出負荷回路を交差結合された絶縁ゲート型電界効果ト
ランジスタとダイオード接続された絶縁ゲート型電界効
果トランジスタで構成し、選択ビット線対に対してこの
少なくとも１個の読出負荷回路を接続しているため、読
出開始時ビット線電位のアンバランスおよびビット線容
量のアンバランスによる電位差が生じても、正確にバイ
ポーラトランジスタが導通状態となるまでビット線電位
を変化させ、その後バイポーラトランジスタの導通／非
導通に従ってビット線電位を大きくすることができ、ビ
ット線容量のアンバランスおよびビット線時のアンバラ
ンスなどの影響を受けることなく正確なデータの読出を
行なうことができる。
【０１６７】請求項９に係る発明に従えば、少なくとも
１個の読出負荷回路を各ビット線対に対応して設け、各
ビット線対と対応の読出負荷回路との間に列選択信号に
応答して導通する転送ゲートを設けているため、各読出
負荷回路に対する制御を共通とすることができ、制御信
号の配線が簡略化されかつ配線占有面積を低減すること
ができる。
１個の読出負荷回路を各ビット線対に対応して設け、各
ビット線対と対応の読出負荷回路との間に列選択信号に
応答して導通する転送ゲートを設けているため、各読出
負荷回路に対する制御を共通とすることができ、制御信
号の配線が簡略化されかつ配線占有面積を低減すること
ができる。
【０１６８】請求項１０に係る発明に従えば、この少な
くとも１個の読出負荷回路は、複数のビット線対に共通
に設けているため、読出負荷回路の占有面積を低減する
ことができる。
くとも１個の読出負荷回路は、複数のビット線対に共通
に設けているため、読出負荷回路の占有面積を低減する
ことができる。
【０１６９】請求項１１に係る発明に従えば、読出負荷
回路の交差結合トランジスタおよびダイオード素子を活
性状態とした後、交差結合トランジスタのみを活性状態
としているため、確実にビット線電位を所定電位に上昇
させて、その選択メモリセルの記憶データに応じてビッ
ト線電位を拡大した後に、交差結合されたトランジスタ
によりラッチすることができ、安定にデータの読出を行
なうことができる。
回路の交差結合トランジスタおよびダイオード素子を活
性状態とした後、交差結合トランジスタのみを活性状態
としているため、確実にビット線電位を所定電位に上昇
させて、その選択メモリセルの記憶データに応じてビッ
ト線電位を拡大した後に、交差結合されたトランジスタ
によりラッチすることができ、安定にデータの読出を行
なうことができる。
【０１７０】請求項１２に係る発明に従えば、このビッ
ト線選択前には、ビット線対を所定の電圧レベルにプリ
チャージしており、正確に、ビット線電位をメモリセル
データに応じて生じさせることができ、正確なメモリセ
ルデータの読出を行なうことができる。
ト線選択前には、ビット線対を所定の電圧レベルにプリ
チャージしており、正確に、ビット線電位をメモリセル
データに応じて生じさせることができ、正確なメモリセ
ルデータの読出を行なうことができる。
【０１７１】請求項１３に係る発明に従えば、この読出
負荷回路の交差結合されたトランジスタおよびダイオー
ド接続されたトランジスタのサイズを同じとしているた
め、データ読出初期時において、交差結合されたトラン
ジスタによるラッチが生じることがなく、確実にビット
線電位を所定電位レベルまで変化させることができ、読
出初期時におけるビット線電位のオフセットおよび交差
結合されたトランジスタのしきい値電圧のオフセットの
影響を受けることなく正確にメモリセルデータの読出を
行なうことができる。
負荷回路の交差結合されたトランジスタおよびダイオー
ド接続されたトランジスタのサイズを同じとしているた
め、データ読出初期時において、交差結合されたトラン
ジスタによるラッチが生じることがなく、確実にビット
線電位を所定電位レベルまで変化させることができ、読
出初期時におけるビット線電位のオフセットおよび交差
結合されたトランジスタのしきい値電圧のオフセットの
影響を受けることなく正確にメモリセルデータの読出を
行なうことができる。
【０１７２】請求項１４に係る発明に従えば、読出負荷
回路の構成要素であるトランジスタのしきい値電圧の絶
対値を他のトランジスタのそれよりも小さくしているた
め、低電源電圧下においても読出負荷回路を動作させる
ことができ、低電源電圧で駆動する半導体記憶装置を実
現することができる。
回路の構成要素であるトランジスタのしきい値電圧の絶
対値を他のトランジスタのそれよりも小さくしているた
め、低電源電圧下においても読出負荷回路を動作させる
ことができ、低電源電圧で駆動する半導体記憶装置を実
現することができる。
【０１７３】請求項１５に係る発明に従えば、ビット線
と読出負荷回路の間の転送ゲートのしきい値電圧の絶対
値を他のＭＯＳトランジスタのそれよりも小さくしてい
るため、高速で読出負荷回路とビット線の間で信号の伝
達を行なうことができる。
と読出負荷回路の間の転送ゲートのしきい値電圧の絶対
値を他のＭＯＳトランジスタのそれよりも小さくしてい
るため、高速で読出負荷回路とビット線の間で信号の伝
達を行なうことができる。
【０１７４】請求項１６に係る発明に従えば、さらに、
この複数のビット線対に共通に設けられる読出データバ
スに、各ビット線に設けられた読出ゲートを接続して、
この読出ゲートを介して選択ビット線上の電位を読出す
るように構成しているため、占有面積を増加させること
なく確実に高速で選択メモリセルのデータの読出を行な
うことができる。
この複数のビット線対に共通に設けられる読出データバ
スに、各ビット線に設けられた読出ゲートを接続して、
この読出ゲートを介して選択ビット線上の電位を読出す
るように構成しているため、占有面積を増加させること
なく確実に高速で選択メモリセルのデータの読出を行な
うことができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置のメモリセルの構成を示す図である。
置のメモリセルの構成を示す図である。
【図２】 この発明の実施の形態１における半導体記憶
装置のデータ書込動作シーケンスを示す信号波形図であ
る。
装置のデータ書込動作シーケンスを示す信号波形図であ
る。
【図３】 図２に示す書込シーケンスを実現するための
書込制御部の構成の一例を示す図である。
書込制御部の構成の一例を示す図である。
【図４】 図２に示す書込シーケンスを実現するための
データ書込部の構成を概略的に示す図である。
データ書込部の構成を概略的に示す図である。
【図５】 この発明の実施の形態１に従う半導体記憶装
置の読出負荷回路の構成を示す図である。
置の読出負荷回路の構成を示す図である。
【図６】 図５に示す読出負荷回路の動作を示す信号波
形図である。
形図である。
【図７】 図５に示す読出負荷回路およびメモリセルの
インバータラッチによるデータ保持の安定性について説
明するための図である。
インバータラッチによるデータ保持の安定性について説
明するための図である。
【図８】 図７に示す構成におけるメモリセルのデータ
保持特性を示す図である。
保持特性を示す図である。
【図９】 この発明の実施の形態１におけるデータ読出
時のメモリセルとビット線との接続構成を示す図であ
る。
時のメモリセルとビット線との接続構成を示す図であ
る。
【図１０】 図９における配置におけるメモリセルのデ
ータ保持特性を示す図である。
ータ保持特性を示す図である。
【図１１】 図６に示す読出シーケンスを実現するため
の書込／読出制御部の構成を概略的に示す図である。
の書込／読出制御部の構成を概略的に示す図である。
【図１２】 図６に示すデータ読出シーケンスを実現す
るための制御信号発生部の構成の一例を概略的に示す図
である。
るための制御信号発生部の構成の一例を概略的に示す図
である。
【図１３】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１４】 図１３に示す読出負荷回路の動作特性を説
明するための図である。
明するための図である。
【図１５】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１６】 この発明の実施の形態３における半導体記
憶装置の１対のビット線に関連する部分の構成を概略的
に示す図である。
憶装置の１対のビット線に関連する部分の構成を概略的
に示す図である。
【図１７】 図１５に示す読出増幅回路の構成を示す図
である。
である。
【図１８】 この発明の実施の形態３における半導体記
憶装置のデータ読出動作を示す信号波形図である。
憶装置のデータ読出動作を示す信号波形図である。
【図１９】 図１８に示す読出シーケンスを実現するた
めの制御信号発生部の構成を概略的に示す図である。
めの制御信号発生部の構成を概略的に示す図である。
【図２０】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２１】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２２】 従来のスタティック・ランダム・アクセス
・メモリのアレイ部の構成を概略的に示す図である。
・メモリのアレイ部の構成を概略的に示す図である。
【図２３】 従来のスタティック・ランダム・アクセス
・メモリのデータ読出動作を示す波形図である。
・メモリのデータ読出動作を示す波形図である。
【図２４】 従来のスタティック・ランダム・アクセス
・メモリのセルの構成の一例を示す図である。
・メモリのセルの構成の一例を示す図である。
【図２５】 （Ａ）はインバータの構成を示し、（Ｂ）
はこのインバータの入出力伝達特性を示す図である。
はこのインバータの入出力伝達特性を示す図である。
【図２６】 （Ａ）はインバータラッチの構成を示し、
（Ｂ）は、このインバータラッチの入出力伝達特性を示
す図である。
（Ｂ）は、このインバータラッチの入出力伝達特性を示
す図である。
【図２７】 （Ａ）は、ＳＲＡＭのスタンバイ時の接続
状態を示し、（Ｂ）は、そのメモリセルの入出力伝達特
性を概略的に示す図である。
状態を示し、（Ｂ）は、そのメモリセルの入出力伝達特
性を概略的に示す図である。
【図２８】 （Ａ）はメモリセル選択時におけるメモリ
セルの接続状態を示し、（Ｂ）はそのメモリセル選択時
のデータ入出力伝達特性を示し、（Ｃ）は、セル比が小
さい場合のメモリセルのデータ入出力伝達特性を示し、
（Ｄ）は、低電源電圧でのメモリセルのインバータラッ
チの入出力データ伝達特性を示す図である。
セルの接続状態を示し、（Ｂ）はそのメモリセル選択時
のデータ入出力伝達特性を示し、（Ｃ）は、セル比が小
さい場合のメモリセルのデータ入出力伝達特性を示し、
（Ｄ）は、低電源電圧でのメモリセルのインバータラッ
チの入出力データ伝達特性を示す図である。
１ メモリセル、Ｑ１、Ｑ２ ドライバトランジスタ、
Ｑ３、Ｑ４ アクセストランジスタ、Ｑ５、Ｑ６ カッ
トトランジスタ、ＢＰ１、ＢＰ２ バイポーラトランジ
スタ、ＢＬ、／ＢＬ ビット線、ＷＬＵ、ＷＬＬ ワー
ド線、５ Ｘデコード回路、６ 書込制御回路、７ ワ
ード線ドライブ回路、１０ プリチャージ回路、１２
列選択ゲート、１６ 読出負荷回路、２６、２７、２
８、２９ｐチャネルＭＯＳトランジスタ、３０、３１
ｐチャネルＭＯＳトランジスタ、３５ 読出ワード線制
御回路、５６、５７，５９ ｐチャネルＭＯＳトランジ
スタ、１６−１〜１６−ｎ 読出負荷回路、ＬＬ１、／
ＬＬ１〜ＬＬｎ、／ＬＬｎ負荷データバス線、６０−１
〜６０−ｎ 列選択ゲート、６２−１〜６２−ｎ書込ゲ
ート、６４−１〜６４−ｎ プリチャージ回路、６６−
１〜６６−ｎ読出ゲート、７０ 読出増幅回路、ＩＯ、
ＩＯＢ 読出データバス線、６０ａ，６０ｂ ＣＭＯＳ
トランスミッションゲート、１６ａ〜１６ｄ ｐチャネ
ルＭＯＳトランジスタ、６０ｃ，６０ｄ ＣＭＯＳトラ
ンスミッションゲート、ＣＬＬ、／ＣＬＬ 共通読出デ
ータバス線、６２ 書込ゲート、６４ プリチャージ回
路。
Ｑ３、Ｑ４ アクセストランジスタ、Ｑ５、Ｑ６ カッ
トトランジスタ、ＢＰ１、ＢＰ２ バイポーラトランジ
スタ、ＢＬ、／ＢＬ ビット線、ＷＬＵ、ＷＬＬ ワー
ド線、５ Ｘデコード回路、６ 書込制御回路、７ ワ
ード線ドライブ回路、１０ プリチャージ回路、１２
列選択ゲート、１６ 読出負荷回路、２６、２７、２
８、２９ｐチャネルＭＯＳトランジスタ、３０、３１
ｐチャネルＭＯＳトランジスタ、３５ 読出ワード線制
御回路、５６、５７，５９ ｐチャネルＭＯＳトランジ
スタ、１６−１〜１６−ｎ 読出負荷回路、ＬＬ１、／
ＬＬ１〜ＬＬｎ、／ＬＬｎ負荷データバス線、６０−１
〜６０−ｎ 列選択ゲート、６２−１〜６２−ｎ書込ゲ
ート、６４−１〜６４−ｎ プリチャージ回路、６６−
１〜６６−ｎ読出ゲート、７０ 読出増幅回路、ＩＯ、
ＩＯＢ 読出データバス線、６０ａ，６０ｂ ＣＭＯＳ
トランスミッションゲート、１６ａ〜１６ｄ ｐチャネ
ルＭＯＳトランジスタ、６０ｃ，６０ｄ ＣＭＯＳトラ
ンスミッションゲート、ＣＬＬ、／ＣＬＬ 共通読出デ
ータバス線、６２ 書込ゲート、６４ プリチャージ回
路。
Claims (16)
- 【請求項１】 ワード線、 前記ワード線と交差するように配置される１対のビット
線、および 前記ワード線と前記１対のビット線との交差部に対応し
て配置されるメモリセルを備え、前記メモリセルは、相
補データを１対の記憶ノードに記憶するための交差結合
型フリップフロップと、前記１対のビット線各々に対応
して設けられ、各々が対応のビット線に接続する一方導
通ノードを有する１対のバイポーラトランジスタと、前
記ワード線上の信号電位に応答して前記交差結合型フリ
ップフロップの１対の記憶ノードを前記１対のバイポー
ラトランジスタのベース電極にそれぞれ結合する１対の
アクセストランジスタとを含み、さらに、 前記１対のビット線に結合され、データ読出時、前記メ
モリセルのデータを前記１対のビット線上に読出しかつ
増幅するための読出負荷回路を備え、前記読出負荷回路
は、前記１対のビット線それぞれに接続される１対のダ
イオード素子と、前記１対のビット線の電位を差動増幅
しかつラッチするための１対の交差結合されたトランジ
スタと、前記１対のダイオード素子と第１の電源電圧を
供給する電圧源とを電気的に接続するための第１のスイ
ッチングトランジスタと、前記１対の交差結合されたト
ランジスタと前記電圧源とを電気的に接続するための第
２のスイッチングトランジスタを備える、半導体記憶装
置。 - 【請求項２】 前記１対のビット線に結合され、データ
読出モード時、前記読出負荷回路の活性化の前に前記１
対のビット線を前記第１の電源電圧と異なる電圧レベル
にプリチャージするビット線プリチャージ回路をさらに
備える、請求項１記載の半導体記憶装置。 - 【請求項３】 データ読出時、アクセス指示に応答して
前記第１および第２のスイッチングトランジスタを同時
に活性化し、次いで前記第２のスイッチングトランジス
タを導通状態に維持しかつ前記第１のスイッチングトラ
ンジスタを非導通状態に維持する手段をさらに含む、請
求項１または２記載の半導体記憶装置。 - 【請求項４】 前記交差結合されたトランジスタおよび
ダイオード素子は、互いに同じサイズを有する絶縁ゲー
ト型電界効果トランジスタを備える、請求項１から３の
いずれかに記載の半導体記憶装置。 - 【請求項５】 前記交差結合されたトランジスタおよび
ダイオード素子の各々は、第１のしきい値電圧を有する
絶縁ゲート型電界効果トランジスタを備え、 前記メモリセルの交差結合型フリップフロップは、前記
第１のしきい値電圧よりも絶対値の大きな第２のしきい
値電圧を有する絶縁ゲート型電界効果トランジスタを備
える、請求項１から３のいずれかに記載の半導体記憶装
置。 - 【請求項６】 前記１対のビット線上に前記読出負荷回
路と前記メモリセルとの間に設けられ、ビット線選択信
号に応答して導通する転送ゲートをさらに備える、請求
項１から５のいずれかに記載の半導体記憶装置。 - 【請求項７】 前記転送ゲートは、絶縁ゲート型電界効
果トランジスタを備え、前記メモリセルの交差結合型フ
リップフロップは、前記転送ゲートの絶縁ゲート型電界
効果トランジスタのしきい値電圧よりも絶対値が大きな
しきい値電圧を有する絶縁ゲート型電界効果トランジス
タを備える、請求項６記載の半導体記憶装置。 - 【請求項８】 複数のビット線対、 前記複数のビット線対と交差するように配置される複数
のワード線、および前記複数のビット線対と前記複数の
ワード線の各交差部に対応して設けられ、各々がデータ
を記憶する複数のメモリセルを備え、前記複数のメモリ
セルの各々は、相補データを１対の記憶ノードに記憶す
るための交差結合型フリップフロップと、対応のビット
線対の各ビット線に対応して設けられ、各々が対応のビ
ット線に接続する一方導通ノードを有する１対のバイポ
ーラトランジスタと、対応のワード線上の信号電位に応
答して前記交差結合型フリップフロップの１対の記憶ノ
ードを前記１対のバイポーラトランジスタのベース電極
にそれぞれ結合する１対のアクセストランジスタとを含
み、さらにビット線選択信号に従って、前記複数のビッ
ト対から前記ビット線選択信号が指定するビット線対を
選択するビット線選択手段、および前記ビット線選択手
段により選択されたビット線対に結合され、該選択ビッ
ト線対に選択メモリセルのデータを読出しかつ増幅する
読出負荷手段を備え、前記読出負荷手段は、前記選択ビ
ット線対に結合される１対の読出負荷バス線と、前記読
出負荷バス線対にそれぞれ接続する１対のダイオード素
子と、前記読出負荷バス線対の信号電位を差動増幅しか
つラッチするための１対の交差結合されたトランジスタ
と、前記１対のダイオード素子と第１の電源電圧を供給
する電圧源とを電気的に接続するための第１のスイッチ
ングトランジスタと、前記１対の交差結合されたトラン
ジスタと前記電圧源とを電気的に接続するための第２の
スイッチングトランジスタとを有する少なくとも１個の
読出負荷回路を備える、半導体記憶装置。 - 【請求項９】 前記少なくとも１個の読出負荷回路は、
前記複数のビット線対それぞれに対応して設けられる複
数の読出負荷回路を備え、 前記ビット線選択手段は、各前記ビット線対に対応して
設けられ、前記ビット線選択信号が対応のビット線対を
選択するとき対応のビット線対を対応の読出負荷回路の
読出負荷バス線対に接続する転送ゲートを含む、請求項
８記載の半導体記憶装置。 - 【請求項１０】 前記少なくとも１個の読出負荷回路
は、前記複数のビット線対に共通に設けられる１つの読
出負荷回路を備え、 前記ビット線選択手段は、各前記ビット線対それぞれに
対応して設けられ、前記ビット線選択信号が対応のビッ
ト線対を選択するとき対応のビット線対を前記読出負荷
バス線対に接続する複数の転送ゲートを備える、請求項
８記載の半導体記憶装置。 - 【請求項１１】 データ読出アクセス指示に応答して、
前記読出負荷回路のダイオード素子および交差結合され
たトランジスタ対を前記電圧源に結合しかつ所定時間経
過後前記ダイオード素子対を前記電圧源から切離しかつ
前記交差結合されたトランジスタ対を前記電圧源に結合
し続けるように前記第１および第２のスイッチング手段
を制御する手段をさらに含む、請求項８から１０のいず
れかに記載の半導体記憶装置。 - 【請求項１２】 前記ビット線選択信号の非活性化時、
前記複数のビット線対の各ビット線をそれぞれ前記第１
の電源電圧と異なる所定の電圧レベルへプリチャージす
るプリチャージ手段をさらに備える、請求項８から１１
のいずれかに記載の半導体記憶装置。 - 【請求項１３】 前記交差結合されたトランジスタ対お
よび前記ダイオード素子は、同じサイズを有する絶縁ゲ
ート型電界効果トランジスタで構成される、請求項８か
ら１２のいずれかに記載の半導体記憶装置。 - 【請求項１４】 前記交差結合されたトランジスタ対お
よび前記ダイオード素子の各々は、第１のしきい値電圧
を有する絶縁ゲート型電界効果トランジスタで構成さ
れ、前記メモリセルの交差結合されたフリップフロップ
は、前記第１のしきい値電圧よりも絶対値の大きなしき
い値電圧を有する絶縁ゲート型電界効果トランジスタを
備える、請求項８から１２のいずれかに記載の半導体記
憶装置。 - 【請求項１５】 前記転送ゲートは絶縁ゲート型電界効
果トランジスタを備え、前記メモリセルのアクセストラ
ンジスタは、前記転送ゲートの絶縁ゲート型電界効果ト
ランジスタのしきい値電圧よりも絶対値の大きなしきい
値電圧を有する絶縁ゲート型電界効果トランジスタを備
える、請求項９から１４のいずれかに記載の半導体記憶
装置。 - 【請求項１６】 前記複数のビット線対に共通に設けら
れるリードデータバス、 各前記ビット線対に設けられ、対応のビット線対の電位
を差動増幅して前記リードデータバスに伝達するための
複数の読出ゲート、およびデータ読出時活性化され、前
記リードデータバス上の信号電位を増幅して内部読出デ
ータを生成する読出増幅回路をさらに備える、請求項８
から１５のいずれかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9189763A JPH1139877A (ja) | 1997-07-15 | 1997-07-15 | 半導体記憶装置 |
| US09/009,162 US5966319A (en) | 1997-07-15 | 1998-01-20 | Static memory device allowing correct data reading |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9189763A JPH1139877A (ja) | 1997-07-15 | 1997-07-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139877A true JPH1139877A (ja) | 1999-02-12 |
Family
ID=16246782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9189763A Withdrawn JPH1139877A (ja) | 1997-07-15 | 1997-07-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5966319A (ja) |
| JP (1) | JPH1139877A (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3756231B2 (ja) * | 1995-12-19 | 2006-03-15 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| EP0920027B1 (en) * | 1997-11-28 | 2004-03-03 | STMicroelectronics S.r.l. | A low power RAM memory cell with a single bit line |
| KR100388317B1 (ko) * | 1998-12-28 | 2003-10-10 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| JP3784979B2 (ja) * | 1999-02-09 | 2006-06-14 | 株式会社東芝 | バス駆動回路 |
| JP3967493B2 (ja) * | 1999-06-18 | 2007-08-29 | 株式会社東芝 | 半導体記憶装置 |
| JP3505467B2 (ja) * | 2000-03-30 | 2004-03-08 | 株式会社東芝 | 半導体集積回路 |
| US6838723B2 (en) * | 2002-08-29 | 2005-01-04 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
| US7224024B2 (en) * | 2002-08-29 | 2007-05-29 | Micron Technology, Inc. | Single transistor vertical memory gain cell |
| US7030436B2 (en) * | 2002-12-04 | 2006-04-18 | Micron Technology, Inc. | Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means |
| DE10260602B3 (de) * | 2002-12-23 | 2004-08-12 | Infineon Technologies Ag | Erfassungsverstärkervorrichtung für niedrige Spannungen |
| US6956256B2 (en) * | 2003-03-04 | 2005-10-18 | Micron Technology Inc. | Vertical gain cell |
| US6906937B1 (en) * | 2003-03-21 | 2005-06-14 | Netlogic Microsystems, Inc. | Bit line control circuit for a content addressable memory |
| US7046544B1 (en) * | 2003-10-06 | 2006-05-16 | Xilinx, Inc. | SRAM cell with read-disturb immunity |
| JP2005302231A (ja) * | 2004-04-15 | 2005-10-27 | Toshiba Corp | スタティックランダムアクセスメモリ |
| US7349266B2 (en) * | 2004-06-10 | 2008-03-25 | Freescale Semiconductor, Inc. | Memory device with a data hold latch |
| JP4580784B2 (ja) * | 2005-03-09 | 2010-11-17 | 株式会社東芝 | 半導体記憶装置及びそのデータ読み出し方法 |
| US8208316B2 (en) * | 2008-08-19 | 2012-06-26 | Qualcomm Incorporated | SRAM yield enhancement by read margin improvement |
| US7944724B2 (en) | 2009-04-28 | 2011-05-17 | Netlogic Microsystems, Inc. | Ternary content addressable memory having reduced leakage effects |
| US8116139B2 (en) | 2010-01-29 | 2012-02-14 | Sandisk Technologies Inc. | Bit line stability detection |
| US7920397B1 (en) | 2010-04-30 | 2011-04-05 | Netlogic Microsystems, Inc. | Memory device having bit line leakage compensation |
| US8942052B2 (en) * | 2012-11-21 | 2015-01-27 | International Business Machines Corporation | Complementary metal-oxide-semiconductor (CMOS) min/max voltage circuit for switching between multiple voltages |
| US9263122B2 (en) * | 2013-10-21 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company Ltd. | Data-controlled auxiliary branches for SRAM cell |
| IT202100007340A1 (it) * | 2021-03-25 | 2022-09-25 | St Microelectronics Srl | Circuito elettronico di generazione di una funzione lineare a tratti, corrispondente generatore, amplificatore, procedimento e prodotto informatico |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868628A (en) * | 1984-08-22 | 1989-09-19 | Signetics Corporation | CMOS RAM with merged bipolar transistor |
| JP2701506B2 (ja) * | 1990-02-08 | 1998-01-21 | 日本電気株式会社 | 半導体メモリ回路 |
| JP2744144B2 (ja) * | 1991-03-14 | 1998-04-28 | 株式会社東芝 | 半導体記憶装置 |
| KR950005577B1 (ko) * | 1992-12-30 | 1995-05-25 | 현대전자산업주식회사 | 비트 라인 부하 회로 |
| KR960012252B1 (ko) * | 1993-03-05 | 1996-09-18 | 삼성전자 주식회사 | 반도체 메모리장치 |
| JPH07226083A (ja) * | 1994-02-15 | 1995-08-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びパルス整形器 |
-
1997
- 1997-07-15 JP JP9189763A patent/JPH1139877A/ja not_active Withdrawn
-
1998
- 1998-01-20 US US09/009,162 patent/US5966319A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5966319A (en) | 1999-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |