JPH1139879A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き替え速度が速く、しかも消費電力は少な
くて済む半導体装置を提供する。 【解決手段】 ＳＲＡＭ部１を有する半導体装置におい
て、前記ＳＲＡＭ部１の基板電位を選択的に変更させる
回路素子１８，１９，２０，２１を設け、この回路素子
により前記ＳＲＡＭ部１のＭＯＳＦＥＴのしきい値電圧
を変えるように構成する。これにより、書き込み時と読
み込み時とでしきい値電圧を変更し、必要時における高
速動作を維持しつつ全体としての消費電力を抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ等の半導体
装置に係り、特に書き換え可能なＦＰＧＡ（フィールド
・プログラマブル・ゲート・アレイ）のプログラム格納
用のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）を有する半導体装置に関する。

【０００２】

【従来の技術】ＬＳＩ等の集積回路よりなる半導体装置
の内部には従来より一時的な書き換え可能なメモリとし
て、図７に示すようなＳＲＡＭ１が使われている。この
ＳＲＡＭ１は１つのセルを示したものであり、通常はこ
のようなセルがアレイ状に並んでいる。このＳＲＡＭ１
では２つのインバータ２、３が信号を保持しており、電
源が供給されている限りは記憶が保持される。図８に示
すように通常はこのインバータ２、３を２つのｎＭＯＳ
ＦＥＴ４と２つのｐＭＯＳＦＥＴ５を使って構成する。
複数のＳＲＡＭがアレイ状に並んでいるような場合に
は、メモリ・セルの選択を行なうため、更に、図９に示
すように書き込み、読み出し用のスイッチが付いてい
る。図９中において、６は書き込み用のビット線とワー
ド線に接続されたスイッチであり、７は読み出し用のビ
ット線とワード線に接続されたスイッチである。

【０００３】このようなＳＲＡＭ１のトランジスタの特
性は、そのＳＲＡＭの使用する目的に合わせて設計す
る。例えば非常に高速な書き込み、読み出しが必要とさ
れる場合には、ロジックで使われるのと同程度の性能が
要求される。しかし、頻繁にデータを書き換えたりしな
いことから、書き込み、読み出しに時間がかかってもよ
い場合には、性能の劣るトランジスタでもよい。一般
に、性能の高いトランジスタは消費電力も大きいので、
消費電力の点からも検討する必要がある。

【０００４】ここで、ＳＲＡＭに使うトランジスタの性
能と消費電力の関係をトランジスタのしきい値電圧に注
目して説明する。図１０はトランジスタのゲート電圧と
ドレイン電流の関係を示すグラフであり、しきい値電圧
というのは図１０に示したように、トランジスタがＯＮ
してドレイン電流が急激に増加する時のゲート電圧のこ
とである。一般に、トランジスタの駆動電流は、ゲート
電圧としきい値電圧の差の２乗に比例する。従って、し
きい値電圧を下げれば、駆動能力が上がり、しきい値電
圧を上げれば駆動能力は下がる。つまり、しきい値電圧
が低いと書き込み、読み出しの速度は速くなる。

【０００５】一方、消費電力の観点から考えれば、しき
い値電圧が低いほど消費電力は大きくなるが、この場
合、消費電力のうちどのような成分が大きいかを以下の
３点について検討する必要がある。 （１）まず、読み出し時に負荷を駆動する電流が考えら
れる。図１１はＳＲＡＭ１によって負荷容量８に対して
充放電を伴なう場合を示している。この１回の読み出し
にかかる消費電力は、負荷が同じならばしきい値電圧に
依存しない。負荷を駆動するのにかかる時間が変わるだ
けである。 （２）次に、書き込み時にインバータが反転する際に流
れる貫通電流があげられる。図１２はインバータを構成
する一対のトランジスタ５、４に流れる貫通電流９を説
明するための図である。貫通電流９はｎＭＯＳＦＥＴ
４、ｐＭＯＳＦＥＴ５が両方ＯＮ状態の時に流れる電流
であり、しきい値電圧が低いほど大きくなる。 （３）最後に、待機時の消費電力がある。これは普通は
リーク電流として知られているものである。図１３に示
したように、ゲート電圧が０Ｖであっても、ドレイン電
流が完全にゼロになるわけではなく、僅かな電流が流れ
る。これをリーク電流といい、しきい値が低くなるほど
指数関数的に増大する。トランジスタの構造にもよる
が、しきい値が、８０ｍＶから１２０ｍＶ程度下がる
と、リーク電流は１桁増加する。

【０００６】このように考えると、頻繁にアクセスして
内容を書き換える場合には、速度を優先して、しきい値
電圧を低くすればいいが、この場合には、消費電力は大
きくなる。一方、速度はそれ程必要ではなく、しかも待
機状態が長い場合にはしきい値電圧を高くして消費電力
を減らせばいいことが分かる。ところが、現実には、待
機時間は長いが、書き込みは速く行ないたいという相反
する要望が確実に存在する。これは、例えば特殊なＦＰ
ＧＡを使用する場合である。ＦＰＧＡというのは、Ｆｉ
ｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ ＧａｔｅＡｒｒａｙ
の略であり、通常のＬＳＩと違って、その機能を書き換
えることが可能である。図１４はＦＰＧＡを示す概念図
である。その仕組みは、フリップフロップやインバータ
などを１組にした基本セル１０を多数アレイ状に並べて
おいて、基本セル１０内の配線やセル間の配線１１をパ
ストランジスタ等のスイッチマトリクス１２で切り換え
ることにより、様々な機能をもったＬＳＩを実現すると
いうものである。このスイッチのオンとオフをメモリに
蓄えて保存している。そのメモリの内容を書き換えるこ
とにより、異なった機能のＬＳＩを作ることができるわ
けである。

【０００７】ＦＰＧＡのプログラム保存用のメモリに
は、フラッシュメモリのように、電源の供給を止めても
内容を保存している場合もあるが、ＳＲＡＭのように電
源の供給を止めると内容が失われてしまう場合もある。
保存用のメモリとしてＳＲＡＭを使った場合、電源を入
れる度に外部からプログラムをロードしなければならな
い。そこで、書き込みにかかる時間を減らして立ち上が
り時間を小さくする必要が生ずる。また、ＦＰＧＡの使
い方の特殊な例として、機器が動作中に同じＦＰＧＡの
プログラムを何度も書き換えて異なった処理をさせる場
合がある。この時、一定時間内に何回書き換えられるか
がＦＰＧＡの能力として重要になってくる。従って、こ
の場合にもＳＲＡＭの書き換え時間を小さくしたいとい
う希望がある。つまりＳＲＡＭのトランジスタのしきい
値電圧を小さくすることが要求されている。

【０００８】

【発明が解決しようとする課題】ところが、プログラム
の書き換えを実行していない保持状態の時には、ＳＲＡ
Ｍのトランジスタは単にパストランジスタのスイッチを
オン状態かオフ状態に維持しているだけである。この状
態は図１５に示されている。図１５は１個のＳＲＡＭ１
によってパストランジスタ１３をスイッチングする場合
を示す図である。この場合、パストランジスタ１３のゲ
ート電極や配線１１等の負荷から漏れているリーク電流
は非常に小さい。従って、書き換えていない動作中の消
費電力のほとんどは、ＳＲＡＭ１のトランジスタに生じ
ているリーク電流ということになる。従って、書き換え
を行なっていない間はリーク電流を減らすために、しき
い値電圧は高いほうがいいのである。

【０００９】このような問題は、ＦＰＧＡの電源電圧が
小さくなるにつれて、顕在化してくる。現在の主流の電
源電圧は３．３Ｖであるが、乾電池１本で動作させるこ
とを考えると、１Ｖ或いはそれ以下の電圧程度で高速動
作させる必要が生ずる。この場合、しきい値電圧は０．
２Ｖ程度になってしまい、リーク電流は無視できないも
のになる。単にデータを保持しているだけのＳＲＡＭ
に、無駄なリーク電流で電力を消費させるのは好ましく
ない。特にパストランジスタのスイッチの数だけＳＲＡ
Ｍが存在しているので、ＳＲＡＭの占める割合は高く、
その消費電力を下げるのは大きな課題である。

【００１０】本発明は、以上のような問題点に着目し、
これを有効に解決すべく創案されたものであり、その目
的は、書き換え速度が速く、しかも消費電力は少なくて
済む半導体装置を提供することにある。

【００１１】

【課題を解決するための手段】従来、ＳＲＡＭのトラン
ジスタのしきい値は一定だったため、書き換え速度か消
費電力のどちらかを犠牲にする必要があったが、本発明
はこの点に着目して、ＳＲＡＭの新しい動作モードを提
案しようとするものである。特に、機器の動作中に内容
を書き換えるＦＰＧＡに本発明を応用するようにしたも
のである。本発明は、上記問題点を解決するために、Ｓ
ＲＡＭ部を有する半導体装置において、前記ＳＲＡＭ部
の基板電位を選択的に変更させる回路素子を設け、この
回路素子により前記ＳＲＡＭ部のＭＯＳＦＥＴのしきい
値電圧を変えるように構成したものである。

【００１２】これにより、ＳＲＡＭ部は、電位変更用の
回路素子として、例えばスイッチの開閉によりその基板
電位が変更される。基板電位の変更の態様は、ＳＲＡＭ
部の書き込み時には、しきい値電圧を下げるように基板
電位を設定し、保持時には逆にしきい値を上げるように
基板電位を設定する。上記スイッチとして例えばＭＯＳ
ＦＥＴよりなるパストランジスタを用いることができ
る。また、パストランジスタとしては、基板電位を下げ
る場合にはｎＭＯＳＦＥＴを用い、逆に基板電位を上げ
る場合にはｐＭＯＳＦＥＴを用いる。これは、ｎＭＯＳ
ＦＥＴのソースを使って電位を上げようとすると、ソー
スの電位がゲート電圧からしきい値電圧を引いた値に達
した時点でｎＭＯＳＦＥＴがオフになってしまい、結果
として駆動電位がしきい値だけ低くなってしまうという
ソースフォロア回路の不具合を避けるためである。ｐＭ
ＯＳＦＥＴソースで電位を下げるときにも、ｎＭＯＳＦ
ＥＴの場合と電位の方向が反対になるだけで、同じよう
な問題が起こる。従って、上述のように構成することに
よって、ソースフォロア回路が成立することを防止す
る。

【００１３】更に、電位切換用の回路素子としては、上
記スイッチに替えてポンピング回路を用いることができ
る。このような半導体装置は、フィールド・プログラマ
ブル・ゲート・アレイ（ＦＰＧＡ）に採用することがで
きる。更に、このような半導体装置に論理回路部を含む
場合には、この論理回路部の基板電位をＳＲＡＭ部とは
別個に制御できるようにしておく。そして、論理回路部
の基板電位は、待機時にはしきい値電圧を高くし、活動
状態の時にはしきい値電圧を低くする。

【００１４】

【発明の実施の形態】以下に、本発明の半導体装置の一
実施例を添付図面に基づいて詳述する。図１は基板効果
を説明するために基板電位としきい値電圧との関係を示
すグラフ、図２は基板電位を切り替えるための原理図、
図３は基板電位の切換のスイッチをＭＯＳＦＥＴで構成
した場合の回路図である。尚、先に説明した図面に記載
した構成と同一部分については同一符号を付して説明す
る。従来のＳＲＡＭの問題点は、動作中にＳＲＡＭ中の
トランジスタのしきい値電圧を変更することができない
点にある。現在、しきい値電圧を決定しているのは、製
造工程において行なうしきい値電圧を調整する不純物の
注入量である。通常は、基板の電位をソースと同じにし
た時に最適なしきい値になるように注入量を設定し、そ
して基板の電位は常にソースと一致させるように配線を
行なう。

【００１５】このような従来の方法では、デバイスを作
製した後でしきい値電圧を変更することができない。し
かし、電気的にしきい値を変更する方法は存在する。そ
れは基板効果として知られている現象を用いることであ
る。この現象を用いて基板の電位をソースと異なった値
にすると、しきい値電圧を変更することができる。図１
にｎＭＯＳＦＥＴの基板電位によるしきい値の変化の例
を示す。基板電位をマイナスの方に振るにつれて、しき
い値電圧が高くなっていることがわかる。そこで、ＳＲ
ＡＭの動作に応じて基板電位を変えれば、しきい値も変
えることができ、消費電力を減らしつつ、動作を速くす
ることができる。つまりＳＲＡＭへの書き込み時にはし
きい値電圧を低くしておいて、つまり基板電位を高くし
ておいて、ＳＲＡＭが保持動作に入ったときにはしきい
値が高くなるように、つまり基板電位を低くしておくよ
うにしておけばよい。尚、これはｎＭＯＳＦＥＴに関し
てであり、ｐＭＯＳＦＥＴの場合には電位の方向は全て
逆に行なう。

【００１６】これを実現するより具体的な構成を図２に
示す。図８を参照して説明したように、１つのセルを構
成するＳＲＡＭ１は２つのｎＭＯＳＦＥＴ４と２つのｐ
ＭＯＳＦＥＴ５よりなり、このセルが基板上にアレイ状
に並んでＳＲＡＭ部を構成することになる。尚、ＳＲＡ
Ｍ部として、ここでは１つのＳＲＡＭ１を代表して記
す。ＭＯＳＦＥＴ４、５の基板につながっている配線１
４、１５がそれぞれスイッチ１６Ａ、１６Ｂ、１７Ａ、
１７Ｂにつながっており、これらのスイッチがパストラ
ンジスタとして構成され、基板電位の変更用の回路素子
となる。すなわち、スイッチ群の切り替えによって基板
電圧を変更できるようになっている。例えば、スイッチ
１６Ａは−５Ｖに、スイッチ１６Ｂは０Ｖに、スイッチ
１７Ａは１Ｖに、スイッチ１７Ｂは６Ｖにそれぞれつな
がっている。この場合、ｎＭＯＳＦＥＴ４とｐＭＯＳＦ
ＥＴ５とでは異なる基板電圧レベルにするために、それ
ぞれの基板は異なるスイッチ群につながっている。

【００１７】ｎＭＯＳＦＥＴ４については、各スイッチ
１６Ａ、１６Ｂはそれぞれ異なる電位の配線につながっ
ている。一方のスイッチ１６Ｂは、例えば０Ｖとソース
と同じ電位に、他のスイッチ１６Ａは−５Ｖ程度の電位
に設定されている。しきい値電圧は、基板電位が０Ｖの
時には０．２Ｖ程度であるが、基板電位が−５Ｖの時に
はしきい値は０．５Ｖ程度になる（図１参照）。ｐＭＯ
ＳＦＥＴ５の場合は、ｎＭＯＳＦＥＴの場合とは丁度逆
になる。すなわち、２つのスイッチ１７Ａ、１７Ｂの
内、一方のスイッチ１７Ａは１Ｖに設定し、他方のスイ
ッチ１７Ｂは６Ｖに設定しておく。そして、しきい値電
圧を低くしておきたい時には基板電圧を電源電圧、例え
ば１Ｖと同じにしておく。そして、しきい値電圧を高く
したい時には、基板電圧を例えば６Ｖにつなぐようにす
る。

【００１８】そのスイッチを実現する構成を図３に示
す。ここではスイッチ１６Ａ、１６Ｂ、１７Ａ、１７Ｂ
としてそれぞれＭＯＳＦＥＴを用いるが、この場合、注
意しなければならないこととして、基板側がＭＯＳＦＥ
Ｔのソースになるような配線を行なうと、これはソース
フォロア回路となるので、避けなければならない。すな
わち、この理由はｎＭＯＳＦＥＴのソースを使って電位
を上げようとすると、ソースの電位がゲート電圧からし
きい値電圧を引いた値に達した時点でｎＭＯＳＦＥＴが
オフになってしまい、結果として駆動電位がしきい値分
だけ低くなってしまうというソースフォロア回路の不具
合を避けるためである。ｐＭＯＳＦＥＴソースで電位を
下げるときにも、ｎＭＯＳＦＥＴの場合と電位の方向が
反対になるだけで、同じような問題が起こる。従って、
これを防止するために、ｎＭＯＳＦＥＴの基板に用いる
場合は、０Ｖ→−５Ｖに電圧を下げる時のスイッチ１６
ＡにはｎＭＯＳＦＥＴ１８を用い、−５Ｖ→０Ｖに電圧
を上げる時のスイッチ１６ＢにはｐＭＯＳＦＥＴ１９を
用いるようにする。

【００１９】同様に、ｐＭＯＳＦＥＴの基板に用いる場
合には、６Ｖ→１Ｖに電圧を下げる時のスイッチ１７Ａ
にはｎＭＯＳＦＥＴ２０を用い、１Ｖ→６Ｖに電圧を上
げる時のスイッチ１７Ｂには、ｐＭＯＳＦＥＴ２１を用
いるようにする。また、これらのＭＯＳＦＥＴ１８〜２
１の切り替え制御を行なうために、各ゲートに切り替え
制御信号を加える。このようにすることによって、基板
電圧を所定の値に確実にすることができる。そして、上
述のようにｐＭＯＳＦＥＴの基板に用いる場合は、電源
電圧、例えば１Ｖにつながっているスイッチ１７Ａはｎ
ＭＯＳＦＥＴ２０を使い、６Ｖに使う場合は、スイッチ
１７ＢとしてｐＭＯＳＦＥＴ２１を使うようにする。こ
の時、ｎＭＯＳＦＥＴ２０とｐＭＯＳＦＥＴ２１及び１
８と１９は同じ信号の値に対して逆方向にＯＮ、ＯＦＦ
するので、一本の配線で行なうことができ、非常にに好
都合である。

【００２０】ＳＲＡＭの書き込み、読み込みを同時に多
数のＳＲＡＭ素子に対して行なう場合は、これらのスイ
ッチに使うＭＯＳＦＥＴはＳＲＡＭ素子一個一個につけ
る必要はなく、多数のＳＲＡＭに対して１個〜数個でよ
い。このような構成により、書き込み時と読み込み時
（保持動作時）で切り替え制御信号の”０”、”１”を
切り替えることで、それぞれのＳＲＡＭ部の基板電位を
容易に変更することができる。これにより、書き換え速
度を速くでき、しかも保持時の消費電力を少なくするこ
とができる。

【００２１】ところで、上述したように基板電圧の変更
によってしきい値電圧を変える方法は、ＳＲＡＭ素子に
のみ用いるというものではなく、論理回路部にも適用す
ることができる。ＳＲＡＭの場合は、書き込み時と読み
込み時とで区別を行なっていたが、論理回路の部分で
は、その論理回路部がアクティブ状態にあるかスリープ
状態にあるかによって区別する。論理回路が高速に論理
計算を実行できる状態、つまりしきい値電圧が低い状態
がアクティブ状態であり、論理回路が計算能力は低いが
リーク電流が少ない状態がスリープ状態である。アクテ
ィブとスリープの状態の制御は、論理回路部でブロック
毎に細かく制御を行なってもよいのではあるが、ここで
は簡単のため、ＬＳＩとしての半導体装置全体がアクテ
ィブ状態、或いはスリープ状態に入るものとして議論を
進める。

【００２２】この場合には、この半導体装置には論理回
路部とＳＲＡＭ部の状態に応じて４つのモードがある。
図４にその態様を示す。つまり論理回路部もＳＲＡＭも
アクティブ状態（しきい値が低い状態）をＡＡモード、
論理回路部はスリープの状態だがＳＲＡＭの書き込みは
速くアクティブな状態をＳＡモード、論理回路部は高速
に実行できるアクティブ状態だがＳＲＡＭはスリープで
読み込み専用の状態をＡＳモード、論理回路部もＳＲＡ
Ｍもスリープ状態で半導体装置全体がスリープ状態（待
機状態）になっているＳＳモードの４つである。

【００２３】この４つの状態を制御することによって、
半導体装置の一定の消費電力当たりの計算能力を最大に
することができる。ここでは、その制御を外部のＣＰＵ
が行なうものとして、その方法を述べる。図５にその概
念図を示す。外部のＣＰＵ２２からの信号は２つのピン
２３、２４で制御できるものとする。一方のピン２３は
論理回路部２５のアクティブとスリープのモードを制御
するピン（論理回路制御ピン）であり、他方のピン２４
はＳＲＡＭ１のアクティブとスリープを制御するピン
（ＳＲＡＭ制御ピン）である。どちらもここでは例え
ば”１”がアクティブで”０”がスリープとする。尚、
図中、２６は種々のプログラムを記憶するＲＯＭであ
り、２７はデータラインである。

【００２４】まず、半導体装置がＦＰＧＡとすると最初
にＲＯＭ２６からプログラムを読み込む動作をする。こ
の時に高速に読み込むためにＳＲＡＭ制御ピン２４が”
１”となる。この時に論理回路制御ピン２３は２つの選
択肢がある。１つはアクティブの状態で待機しているも
ので、この時は読み込みが終わったら直ちに実行したい
場合である。また、スリープ状態でＳＲＡＭ１のプログ
ラムが読み込まれるのを待っている状態がある。論理回
路部２５がスリープからアクティブになるには、ＳＲＡ
Ｍ１の読み込みにかかる時間よりもはるかに短いために
このようなことをしても、問題が起こらない場合の方が
多い。

【００２５】プログラムの読み込みが終了すると、ＳＲ
ＡＭ制御ピン２４はスリープの命令、すなわち”０”を
出す。すると、ＳＲＡＭ１のしきい値電圧が高くなって
リーク電流が減少した状態になる。そして、そのプログ
ラムによって、ＦＰＧＡは動作を始める。全ての動作を
一旦中断して、待機状態になる時には、論理回路制御ピ
ン２３もＳＲＡＭ制御ピン２４も”０”になって、待機
状態になる。この時には非常にゆっくりとした動作速度
でなら動作は可能である。また、全ての状態を保存した
まま待機しているので、一旦、論理回路制御ピン２３
が”１”になると、再び高速動作にすばやく復帰するこ
とが可能である。

【００２６】また、動作中にＳＲＡＭ１の中身のプログ
ラムを書き換えたいという要望が生じた時、再びＳＲＡ
Ｍ制御ピン２４を”１”にして、新しいプログラムをＲ
ＯＭ２６からローディングする。そして、ローディング
が終わると、ＳＲＡＭ制御ピン２４を”０”に戻す。こ
のように、ＳＲＡＭ１及び論理回路部２５は共に、アク
ティブ時には高速動作が可能であり、また、待機時には
その消費電力を最小にすることができる。

【００２７】さて、以上の実施例では基板電位の変更の
方法として、外部から供給する電位にスイッチを通して
切り替える方法を示してきたが、別の方法として基板電
位の変更用の回路素子として一種のポンピング回路を用
いる方法がある。図６のその概念図を示す。ここでは、
ｎ型基板の表面にｐウエル２８を設け、ここに例えばＳ
ＲＡＭのｎＭＯＳＦＥＴ４が設けられている。そして、
この基板、すなわち、ｐウエル２８にスイッチＡ、
Ａ’、Ｂ、Ｂ’と容量２９よりなるポンピング回路３０
を接続している。

【００２８】このポンピング回路３０の動作は次のよう
である。まず、スイッチＡ、Ａ’が開き、スイッチＢ、
Ｂ’が閉じて容量２９にＶｄｄの電圧の充電が行なわれ
る。次に、スイッチＡ、Ａ’が閉じてスイッチＢ、Ｂ’
が開いてｎＭＯＳＦＥＴ４の基板（ウエル２８）がマイ
ナスの方向に充電される。これを複数回繰り返し行なっ
て、目的とする基板電位に達する。ｐウエル２８の電位
をグランドに戻すときには、スイッチＡ、Ｂを開いてス
イッチＡ’、Ｂ’を閉じれば、直ちにグランドのレベル
に戻すことができる。このようなポンピング回路３０を
ＳＲＡＭ用と論理回路用の２つ用意しておけば、これま
での説明した動作と同様のことを行なうことができる。
尚、上記実施例における基板電位の値は、単に一例を示
したに過ぎず、これに限定されないのは勿論である。

【００２９】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、次のように優れた作用効果を発揮すること
ができる。半導体装置内のＳＲＡＭ部の基板電位を所定
の回路素子、例えばスイッチやポンピング回路により変
更するようにしたので、ＭＯＳＦＥＴのしきい値電圧を
任意に変えることができる。従って、ＳＲＡＭ部の書き
込み時には、しきい値電圧を下げて高速動作を可能と
し、また、保持時や読み出し時にはしきい値電圧を上げ
て消費電力を抑制することができ、必要時における高速
動作と全体としての消費電力の抑制を同時に実現するこ
とができる。また、ＳＲＡＭ部に加えて論理回路部を有
している場合には、個々の部位の状態、例えば待機状態
であるか活動状態であるかに応じてしきい値電圧を個別
に制御でき、全体の消費電力を抑制しつつ必要時におけ
る高速動作を実現することができる。

【図面の簡単な説明】

【図１】基板効果を説明するために基板電位としきい値
電圧との関係を示すグラフである。

【図２】基板電位を切り替えるための原理図である。

【図３】基板電位の切換のスイッチをＭＯＳＦＥＴで構
成した場合の回路図である。

【図４】論理回路部とＳＲＡＭ部の状態に応じた４つの
モードを示す図である。

【図５】半導体装置が論理回路部とＳＲＡＭ部を有する
時の基板電圧の制御態様を説明するための説明図であ
る。

【図６】基板電位の変更用の回路素子としてポンピング
回路を用いた時の概略回路構成図である。

【図７】１つのＳＲＡＭを示す構成図である。

【図８】ＳＲＡＭをＭＯＳＦＥＴで構成した時の回路構
成図である。

【図９】ＳＲＡＭの選択を行なうための回路構成図であ
る。

【図１０】トランジスタのゲート電圧とドレイン電流の
関係を示すグラフである。

【図１１】ＳＲＡＭによって負荷容量に対して充放電を
行なう時の状態を示す構成図である。

【図１２】インバータを構成する一対のトランジスタに
流れる貫通電流を説明するための図である。

【図１３】リーク電流を説明するための説明図である。

【図１４】ＦＰＧＡを示す概念図である。

【図１５】１個のＳＲＡＭによってパストランジスタを
スイッチングする場合を示す図である。

【符号の説明】

１…ＳＲＡＭ（ＳＲＡＭ部）、４，５…ＳＲＡＭ部のＭ
ＯＳＦＥＴ、１６Ａ，１６Ｂ，１７Ａ，１７Ｂ…スイッ
チ、１８，１９，２０，２１…パストランジスタとして
のＭＯＳＦＥＴ（基板電位変更用の回路素子）、３０…
ポンピング回路（基板電位変更用の回路素子）。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ＳＲＡＭ部を有する半導体装置におい
   て、前記ＳＲＡＭ部の基板電位を選択的に変更させる回
   路素子を設け、この回路素子により前記ＳＲＡＭ部のＭ
   ＯＳＦＥＴのしきい値電圧を変えるように構成したこと
   を特徴とする半導体装置。
2. 【請求項２】 前記ＳＲＡＭ部は複数に分割されてお
   り、分割部分毎に基板電位を変更させるように構成した
   ことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記回路素子は、前記基板電位を有する
   外部との間を接続するスイッチであることを特徴とする
   請求項１または２記載の半導体装置。
4. 【請求項４】 前記スイッチは、ＭＯＳＦＥＴよりなる
   パストランジスタより構成されることを特徴とする請求
   項３記載の半導体装置。
5. 【請求項５】 前記パストランジスタは、前記基板電位
   を下げる場合にはｎＭＯＳＦＥＴを用い、前記基板電位
   を上げる場合にはｐＭＯＳＦＥＴを用いることを特徴と
   する請求項４記載の半導体装置。
6. 【請求項６】 前記半導体装置は、前記回路素子として
   ポンピング回路を有し、前記基板電位は、前記ポンピン
   グ回路により供給されることを特徴とする請求項１また
   は２記載の半導体装置。
7. 【請求項７】 前記ＳＲＡＭ部のＭＯＳＦＥＴは、書き
   込み時にはしきい値電圧を下げるように基板電位を設定
   し、保持時にはしきい値電圧を上げるように基板電位を
   設定することを特徴とする請求項１乃至６のいずれかに
   記載の半導体装置。
8. 【請求項８】 前記半導体装置は、フィールド・プログ
   ラマブル・ゲート・アレイ（ＦＰＧＡ）であることを特
   徴とする請求項１乃至４のいずれかに記載の半導体装
   置。
9. 【請求項９】 前記半導体装置は論理回路部を有し、こ
   の論理回路部は前記ＳＲＡＭ部とは別に基板電位の制御
   が可能になされてしきい値電圧を変更できるように構成
   されていることを特徴とする請求項１乃至７のいずれか
   に記載の半導体装置。
10. 【請求項１０】 前記論理回路部の基板電位は、待機時
    にはしきい値電圧が高くなり、活動状態の時にはしきい
    値電圧が低くなるように設定されることを特徴とする請
    求項９記載の半導体装置。