JPH1140460A

JPH1140460A - 積層セラミック電子部品

Info

Publication number: JPH1140460A
Application number: JP20712497A
Authority: JP
Inventors: Takuji Nakagawa; 卓二中川; Giichi Takagi; 義一高木; Masayoshi Miyazaki; 雅義宮崎; Hideki Nakayama; 英樹中山
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1997-07-16
Filing date: 1997-07-16
Publication date: 1999-02-12

Abstract

(57)【要約】【課題】成膜時の内部ひずみが少なく、昇温・冷却の
温度サイクル（熱衝撃サイクル）への耐性に優れ、しか
も寸法精度が良好で信頼性の高い積層セラミック電子部
品を提供する。【解決手段】外部電極２を薄膜電極とし、この外部電
極２と導通するようにセラミック積層体３に金属端子４
を取り付ける。また、セラミック積層体３を複数個積み
重ね、金属端子４を各セラミック積層体３の外部電極２
に接合することにより一体化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、耐熱衝撃性の向上
を図った小型の積層セラミック電子部品に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】半導体
装置などの発熱量の大きい電子部品を用いる場合、放熱
性に優れたアルミニウム基板などの金属基板に実装して
用いることがある。このため、積層セラミック電子部品
も、半導体装置などとともに、アルミニウム基板のよう
な金属基板に実装して使用される場合が少なくない。

【０００３】しかし、金属基板と積層セラミック電子部
品を構成するセラミックの間には熱膨張率の差があり、
昇温・冷却の温度サイクル（熱衝撃サイクル）が生じる
と、積層セラミック電子部品が割れたり欠けたりして機
能しなくなったり、所望の特性が得られなくなったりす
るという問題点がある。

【０００４】そこで、このような問題点を解決するため
に、積層セラミック電子部品に金属リード端子を取り付
けて応力がかからないようにしたり、金属キャップ端子
を取り付けて応力を分散させたりする方法が提案されて
いる。

【０００５】また、一般に、金属基板を用いるような用
途に積層セラミックコンデンサを用いる場合、小型、大
容量で、高信頼性を実現することが可能なＰｂ系セラミ
ックを誘電体とする積層セラミックコンデンサが適して
いる場合が多いが、Ｐｂ系セラミックの抗折強度は、チ
タン酸バリウム系セラミックなどに比べて約８０％と低
い。さらに、Ｐｂ系セラミックを誘電体とする積層セラ
ミックコンデンサの場合にも、外部電極は、通常、セラ
ミック積層体（コンデンサ素子）に、導電ペーストを塗
布して焼き付ける方法により形成されているため、外部
電極の焼成時にセラミック層と厚膜電極との界面などに
大きなひずみが生じ、このひずみが、金属リード端子や
金属キャップ端子とセラミック積層体とをはんだ付けす
る際の熱衝撃により破壊モードに進行しやすく、熱衝撃
サイクルにおける不良発生の原因になるという問題点が
ある。

【０００６】さらに、導電ペーストを塗布して焼き付け
する方法により形成された外部電極（厚膜電極）は厚み
が比較的大きく、しかもその厚みにバラツキがあるた
め、金属リード端子や金属キャップ端子を取り付けたり
する場合の加工が困難であるばかりでなく、製品の寸法
公差が大きくなりがちであるという問題点がある。

【０００７】本発明は、上記問題点を解決するものであ
り、外部電極の形成時に生じるひずみが少なく、耐熱衝
撃サイクル性に優れ、しかも寸法精度が良好で信頼性の
高い積層セラミック電子部品を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明（請求項１）の積層セラミック電子部品は、
セラミック積層体中に内部電極が配設され、かつ、セラ
ミック積層体の表面に外部電極が配設された構造を有す
る積層セラミック電子部品において、前記外部電極が薄
膜成膜方法により形成された薄膜電極からなり、かつ、
前記外部電極と導通するように前記セラミック積層体に
金属端子を取り付けたことを特徴としている。外部電極
が膜厚の小さい薄膜電極から形成されているため、厚膜
電極を外部電極とする場合のように膜厚バラツキの影響
を受けることがなく、外部電極形成後のセラミック積層
体の寸法が外部電極形成前と実質的に同じで、高い寸法
精度を確保することが可能になる。したがって、厚膜電
極を外部電極とする場合と比べて、厚膜電極の膜厚分だ
けセラミック積層体の寸法を大きくすることが可能にな
り、コンデンサであれば取得できる静電容量を大きくす
ることが可能になる。また、寸法精度が高いため、それ
に沿うように金属端子を形成しておくことにより、金属
端子を外部電極に密着させて接合することが可能にな
り、接続信頼性を向上させることができる。また、厚膜
電極を外部電極とする場合のように、電極ペーストの焼
付け工程が不要で、外部電極とセラミック層との界面な
どに大きな応力が生じることがないため、はんだ浸漬工
程などの熱衝撃サイクルが加わった場合にセラミック積
層体に割れや欠けが生じたりすることを防止して、信頼
性を向上させることが可能になる。なお、本発明におい
て、「薄膜成膜方法により形成された薄膜電極」とは、
スパッタリング法、真空蒸着法、イオンプレーティング
法、ＣＶＤ法、化学メッキ法などの種々の公知の方法に
より形成された電極（薄膜電極）を意味するものであ
り、導電ペーストを塗布、焼付けしたりすることにより
形成される厚膜電極とは区別される概念である。

【０００９】また、本発明（請求項２）の積層セラミッ
ク電子部品は、前記セラミック積層体を複数個積み重
ね、前記金属端子を各セラミック積層体の外部電極に接
合して一体化したことを特徴としている。セラミック積
層体を複数個積み重ね、金属端子を各セラミック積層体
の外部電極に接合して一体化するようにした場合、セラ
ミック積層体が一つだけの場合と同じ平面面積で、例え
ばコンデンサの場合には大きな静電容量を取得すること
が可能になり、本発明をより実効あらしめることができ
る。なお、本発明の積層セラミック電子部品において
は、寸法精度が高いため、金属端子を外部電極に密着さ
せて接合し、複数のセラミック積層体を積み重ねた状態
で容易かつ確実に一体化することができる。

【００１０】また、本発明（請求項３）の積層セラミッ
ク電子部品は、前記金属端子をはんだにより前記外部電
極に接合したことを特徴としている。金属端子をはんだ
により外部電極に接合するようにした場合、金属端子を
外部電極に確実に接合できるため、十分な接続信頼性を
確保して本発明を実効あらしめることができる。また、
はんだにより金属端子を外部電極に接合する場合にも、
外部電極とセラミック層との界面などに大きな応力が内
在していないため、熱衝撃によるクラックなどの発生を
抑制することができる。

【００１１】また、本発明（請求項４）の積層セラミッ
ク電子部品は、金属端子が前記外部電極の少なくとも一
部を覆うように配設された金属キャップ端子、又は、前
記外部電極に接続された細長い金属リード端子であるこ
とを特徴としている。本発明の積層セラミック電子部品
においては、セラミック積層体の寸法精度が高く、金属
キャップ端子や細長い金属リード端子を容易かつ確実に
外部電極に密着させて接合することが可能になるため、
接続信頼性を損なうことなく、これらの端子を用いるこ
とができるようになり、さらに耐熱衝撃性を向上させる
ことができる。

【００１２】また、本発明（請求項５）の積層セラミッ
ク電子部品は、前記セラミック積層体を構成するセラミ
ックが、Ｐｂ系セラミックである積層セラミックコンデ
ンサであることを特徴としている。誘電率の高いＰｂ系
セラミックを誘電体として用いることにより、例えばコ
ンデンサの場合、小型大容量の積層セラミック電子部品
を得ることが可能になり、本発明をより実効あらしめる
ことができる。なお、本発明において用いることが可能
なＰｂ系セラミックとしては、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）
Ｏ₃−Ｐｂ（Ｚｎ_1/2Ｗ_1/2）Ｏ₃−ＰｂＴｉＯ₃などが例
示される。

【００１３】また、請求項６のように、本発明を積層セ
ラミックコンデンサに適用することにより、効率よく積
層セラミックコンデンサの小型大容量化を図ることが可
能になる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を示し
てその特徴とするところをさらに詳しく説明する。［実施形態１］図１は本発明の一実施形態にかかる積層
セラミック電子部品（この実施形態では積層セラミック
コンデンサ）を示す斜視図、図２(ａ)はこの実施形態の
積層セラミックコンデンサを構成するセラミック積層体
を示す斜視図、図２(ｂ)は外部電極の構成を示す断面図
である。

【００１５】この実施形態の積層セラミックコンデンサ
は、図２(ａ)に示すように、内部にセラミック層５を介
して対向するように複数の内部電極１が配設され、両端
部に内部電極１と導通するように外部電極２が配設され
たコンデンサ素子（セラミック積層体）３を２段に重ね
るとともに、各コンデンサ素子３の外部電極２に一対の
金属端子４（図１）を接合して一体化することにより形
成されている。

【００１６】次に、この積層セラミックコンデンサの製
造方法について説明する。まず、Ｐｂ系セラミック原料
を用いたグリーンシートに電極パターンを印刷し、この
グリーンシートを積層、圧着した後、所定の位置で切断
して個々の素子を切り出す。それから、脱脂、焼成を行
い、所定の位置に薄膜電極からなる外部電極２を形成す
ることにより、図２(ａ)に示すようなコンデンサ素子３
を作製する。このコンデンサ素子３に形成された外部電
極２は、図２(ｂ)に示すように、下層側より上層側に順
に配設されたＴｉ層（厚み０．１μm）２ａ、Ｎｉ３０
％Ｃｕ層（厚み０．５μm）２ｂ、Ａｇ層（厚み０．７
μm）２ｃの３層からなる多層構造を有している。

【００１７】なお、外部電極２を構成するＴｉ層２ａ、
Ｎｉ３０％Ｃｕ層２ｂ、及びＡｇ層２ｃの各層はスパッ
タリング法により成膜した。その成膜条件は次の通りで
ある。

【００１８】そして、上記のようにして作製したコンデ
ンサ素子３を、エポキシ系接着剤６を介して２段に積み
重ねて接着した。それから、Ｓｎ／Ｐｂ＝９／１のはん
だ引きしたＬ字状の金属端子（厚さ０．１mm）を、Ｓｎ
／Ｐｂ＝８／９２の高温はんだに浸漬して接合すること
により、図１に示すような積層セラミックコンデンサ
（集合体）を得た。

【００１９】また、比較のため、導電ペーストを塗布、
焼付することにより形成した厚膜電極上に、Ｎｉメッキ
及びＳｎメッキを施すことにより外部電極を形成したコ
ンデンサ素子を、上記と同じ方法で、エポキシ系接着剤
を介して２段に積み重ねて接着するとともに、Ｓｎ／Ｐ
ｂ＝９／１のはんだ引きしたＬ字状の金属端子を、Ｓｎ
／Ｐｂ＝８／９２の高温はんだに浸漬して接合すること
により積層セラミックコンデンサ（比較例）を作製し
た。

【００２０】そして、上記の薄膜電極からなる外部電極
を有する本発明の実施形態にかかる積層セラミックコン
デンサと、厚膜電極からなる外部電極を有する比較例の
積層セラミックコンデンサについて、寸法精度と耐熱衝
撃サイクル性を調べた。

【００２１】(1)寸法精度本発明の実施形態にかかる積層セラミックコンデンサ２
０個と、比較例の積層セラミックコンデンサ２０個につ
き、長さ方向（図１のＬの方向）の寸法を調べた。その
結果を表１に示す。

【００２２】

【表１】

【００２３】表１に示すように、同じ静電容量を得るこ
とが可能な積層セラミックコンデンサを考えた場合、本
発明の実施形態にかかる積層セラミックコンデンサで
は、長さ方向の寸法が約２００μm小さくなる。なお、
長さ方向の寸法を同じにした場合には、取得できる静電
容量を約６％増やすことが可能になる。

【００２４】また、本発明の積層セラミックコンデンサ
のように、外部電極が薄膜電極である場合には、寸法精
度が高く、かつ、厚膜電極の場合のように稜線部にＲ
（丸み）が形成されないため、金属端子を外部電極に密
着させて接合することが可能になり、接続信頼性を向上
させることができる。

【００２５】(2)耐熱衝撃サイクル性 −５５℃（３０分）〜２５℃（３分）〜１２５℃（３０
分）の熱衝撃サイクルを１００サイクル繰り返した後の
容量変化率を調べ、容量変化率が１０％以上のものを不
良（すなわち、容積変化率が１０％未満のものを良）と
して、耐熱衝撃サイクル性を調べた。その結果を表２に
示す。

【００２６】

【表２】

【００２７】表２に示すように、比較例の積層セラミッ
クコンデンサにおいては、外部電極が厚膜電極で、その
焼付け時にセラミック層と厚膜電極との界面に大きなひ
ずみが内在していることから、熱衝撃サイクルに対する
耐性が小さく、初期不良が１／２０、熱衝撃サイクルを
１００サイクル繰り返した後の不良が６／２０の割合で
発生した。

【００２８】これに対して、本発明の実施形態にかかる
外部電極が薄膜電極である積層セラミックコンデンサの
場合、焼付け工程がなく、上記比較例の場合のように、
焼付け時にセラミック層と厚膜電極との界面に大きなひ
ずみが内在するようなことがないため、初期不良及び、
熱衝撃サイクルを１００サイクル繰り返した後の不良の
いずれの発生も認められなかった。

【００２９】［実施形態２］図３は本発明の他の実施形
態にかかる積層セラミック電子部品（この実施形態では
積層セラミックコンデンサ）を示す斜視図である。この
積層セラミックコンデンサは、図２(ａ)に示すように、
内部にセラミック層５を介して対向するように複数の内
部電極１が配設され、両端部に内部電極１と導通するよ
うに外部電極２が配設されたコンデンサ素子（セラミッ
ク積層体）３を２段に重ねるとともに、各コンデンサ素
子３の外部電極２に一対の金属リード端子１４（図３）
を接合して一体化することにより形成されている。

【００３０】なお、この積層セラミックコンデンサにお
いて、セラミック積層体３の構成、製造方法、セラミッ
ク材料の種類は上記実施形態１の場合と同様であるが、
外部電極２に関しては、それを構成する膜の種類、成膜
条件などが、実施形態１の場合とは異なっている。すな
わち、この実施形態の積層セラミックコンデンサにおい
ては、外部電極２は、特に図示しないが、下層側より上
層側に順に配設されたＣｒ層（厚み０．５μm）、Ｎｉ
３０％Ｃｕ層（厚み０．５μm）、Ｃｕ層（厚み０．７
μm）の３層からなる多層構造を有している。

【００３１】また、外部電極２を構成するＣｒ層、Ｎｉ
３０％Ｃｕ層、及びＣｕ層の各層はスパッタリング法に
より成膜した。その成膜条件は次の通りである。

【００３２】そして、上記のようにして作製したコンデ
ンサ素子３を、エポキシ系接着剤６を介して２段に積み
重ねて接着した。それから、Ｓｎ／Ｐｂ＝９／１のはん
だ引きした金属リード端子（直径０．５mm）１４を、ク
リームはんだを介在させて、コンデンサ素子３の外部電
極２が形成された端面に押圧しながらリフロー炉を用い
てはんだ付けして接合することにより、図３に示すよう
な積層セラミックコンデンサ（集合体）を得た。

【００３３】また、比較のため、導電ペーストを塗布、
焼付することにより形成した厚膜電極上に、Ｎｉメッキ
及びＳｎメッキを施すことにより外部電極を形成したコ
ンデンサ素子を作製し、上記と同じ方法で金属リード端
子を接合することにより積層セラミックコンデンサ（比
較例）を作製した。

【００３４】そして、上記の薄膜電極からなる外部電極
を有する本発明の実施形態にかかる積層セラミックコン
デンサと、厚膜電極からなる外部電極を有する比較例の
積層セラミックコンデンサについて、寸法精度と耐熱衝
撃サイクル性を調べた。

【００３５】(1)寸法精度本発明の実施形態にかかる積層セラミックコンデンサ２
０個と、比較例の積層セラミックコンデンサ２０個につ
き、長さ方向（図１のＬの方向）の寸法を調べた。その
結果を表３に示す。

【００３６】

【表３】

【００３７】表３に示すように、同じ静電容量を得るこ
とが可能な積層セラミックコンデンサを考えた場合、本
発明の実施形態にかかる積層セラミックコンデンサで
は、長さ方向の寸法が約２５０μm小さくなる。なお、
長さ方向の寸法を同じとした場合には、取得できる静電
容量を約７％増やすことが可能になる。

【００３８】また、本発明の積層セラミックコンデンサ
のように、外部電極が薄膜電極である場合には、寸法精
度が高く、かつ、厚膜電極の場合のように稜線部にＲ
（丸み）が形成されないため、金属リード端子を外部電
極に密着させて接合することが可能になり、接続信頼性
を向上させることができる。

【００３９】(2)耐熱衝撃サイクル性 −５５℃（３０分）〜２５℃（３分）〜１２５℃（３０
分）の熱衝撃サイクルを１００サイクル繰り返した後の
容量変化率を調べ、容量変化率が１０％以上のものを不
良（すなわち、容積変化率が１０％未満のものを良）と
して、耐熱衝撃サイクル性を調べた。その結果を表４に
示す。

【００４０】

【表４】

【００４１】表４に示すように、比較例の積層セラミッ
クコンデンサにおいては、外部電極が厚膜電極で、その
焼付け時にセラミック層と厚膜電極との界面に大きなひ
ずみが内在していることから、熱衝撃サイクルに対する
耐性が小さく、熱衝撃サイクルを１００サイクル繰り返
した後の不良が３／２０の割合で発生した。

【００４２】これに対して、本発明の実施形態にかかる
外部電極が薄膜電極である積層セラミックコンデンサの
場合、焼付け工程がなく、上記比較例の場合のように、
焼付け時にセラミック層と厚膜電極との界面に大きなひ
ずみが内在するようなことがないため、初期不良及び、
熱衝撃サイクルを１００サイクル繰り返した後の不良の
いずれの発生も認められなかった。

【００４３】［実施形態３］図４は本発明の他の実施形
態にかかる積層セラミック電子部品（この実施形態では
積層セラミックコンデンサ）を示す斜視図である。この
積層セラミックコンデンサは、図２(ａ)に示すように、
内部にセラミック層５を介して対向するように複数の内
部電極１が配設され、両端部に内部電極１と導通するよ
うに外部電極２が配設されたコンデンサ素子（セラミッ
ク積層体）３を２段に重ねるとともに、各セラミック積
層体３の外部電極２と導通するように両端側に金属キャ
ップ端子２４（図４）を取り付けることにより形成され
ている。

【００４４】なお、この積層セラミックコンデンサにお
いて、セラミック積層体３の構成、製造方法、セラミッ
ク材料の種類は上記実施形態１及び２の場合と同様であ
るが、外部電極２に関しては、それを構成する膜の種類
や厚み、成膜条件などが、実施形態１及び２の場合とは
異なっている。すなわち、この実施形態の積層セラミッ
クコンデンサにおいては、外部電極２は、特に図示しな
いが、下層側より上層側に順に配設された、Ｎｉ１０％
Ｃｒ層（厚み０．１μm）、Ｎｉ３０％Ｃｕ層（厚み
０．５μm）、Ａｇ層（厚み０．７μm）の３層からなる
多層構造を有している。

【００４５】また、外部電極２を構成するＮｉ１０％Ｃ
ｒ層、Ｎｉ３０％Ｃｕ層、及びＡｇ層の各層はスパッタ
リング法により成膜した。その成膜条件は次の通りであ
る。

【００４６】そして、上記のようにして作製したコンデ
ンサ素子３を、エポキシ系接着剤６を介して２段に積み
重ねて接着した。それから、Ｓｎ／Ｐｂ＝９／１のはん
だ引きした金属キャップ端子（厚み０．０５mm）２４
を、コンデンサ素子３の外部電極２が形成された両端面
に押圧しながらリフロー炉を用いてはんだ付けして接合
することにより、図４に示すような積層セラミックコン
デンサ（集合体）を得た。

【００４７】また、比較のため、導電ペーストを塗布、
焼付することにより形成した厚膜電極上に、Ｎｉメッキ
及びＳｎメッキを施すことにより外部電極を形成したコ
ンデンサ素子を作製し、上記と同じ方法で金属キャップ
端子を接合することにより積層セラミックコンデンサ
（比較例）を作製した。

【００４８】そして、上記の薄膜電極からなる外部電極
を有する本発明の実施形態にかかる積層セラミックコン
デンサと、厚膜電極からなる外部電極を有する比較例の
積層セラミックコンデンサについて、寸法精度と耐熱衝
撃サイクル性を調べた。

【００４９】(1)寸法精度本発明の実施形態にかかる積層セラミックコンデンサ２
０個と、比較例の積層セラミックコンデンサ２０個につ
き、長さ方向（図１のＬの方向）の寸法を調べた。その
結果を表５に示す。

【００５０】

【表５】

【００５１】表５に示すように、同じ静電容量を得るこ
とが可能な積層セラミックコンデンサを考えた場合、本
発明の実施形態にかかる積層セラミックコンデンサで
は、長さ方向の寸法が約１００μm小さくなる。なお、
長さ方向の寸法を同じとした場合には、取得できる静電
容量を約２．５％増やすことが可能になる。

【００５２】また、本発明の積層セラミックコンデンサ
のように、外部電極が薄膜電極である場合には、寸法精
度が高く、かつ、厚膜電極の場合のように稜線部にＲ
（丸み）が形成されないため、金属キャップ端子を外部
電極に密着させて接合することが可能になり、接続信頼
性を向上させることができる。

【００５３】(2)耐熱衝撃サイクル性 −５５℃（３０分）〜２５℃（３分）〜１２５℃（３０
分）の熱衝撃サイクルを１００サイクル繰り返した後の
容量変化率を調べ、容量変化率が１０％以上のものを不
良（すなわち、容積変化率が１０％未満のものを良）と
して、耐熱衝撃サイクル性を調べた。その結果を表６に
示す。

【００５４】

【表６】

【００５５】表６に示すように、比較例の積層セラミッ
クコンデンサにおいては、外部電極が厚膜電極で、焼付
け時にセラミック層と厚膜電極との界面に大きなひずみ
が内在していることから、熱衝撃サイクルに対する耐性
が小さく、熱衝撃サイクルを１００サイクル繰り返した
後の不良が２／２０の割合で発生した。

【００５６】これに対して、本発明の実施形態にかか
る、外部電極がスパッタリング法などにより形成される
薄膜電極である積層セラミックコンデンサの場合、焼付
け工程がなく、上記比較例の場合のように、焼付け時に
セラミック層と厚膜電極との界面に大きなひずみが内在
するようなことがないため、初期不良及び、熱衝撃サイ
クルを１００サイクル繰り返した後の不良のいずれの発
生も認められなかった。

【００５７】なお、上記実施形態では、金属端子をセラ
ミック積層体の外部電極にはんだ付けすることにより、
両者を電気的、機械的に接続するようにした場合につい
て説明したが、はんだを用いる代わりに導電性樹脂（接
着剤）を用いることも可能である。なお、その場合、金
属端子と外部電極をはんだ付けする場合に必要なはんだ
浸漬工程などを不要にすることが可能になり、内部に熱
応力ストレスが生じることを抑制することが可能にな
る。

【００５８】また、上記実施形態では、外部電極が３層
からなる多層構造を有している場合を例にとって説明し
たが、外部電極の層数や具体的形状などに関しては特別
の制約はなく、３層未満、あるいは４層以上の多層構造
とすることも可能であり、また、場合によっては単層構
造とすることも可能である。また、外部電極の構成材料
についても特別の制約はなく、用途などを考慮して種々
の電極材料を選択することが可能である。

【００５９】また、上記実施形態では、外部電極を構成
する各層をスパッタリング法により成膜した場合につい
て説明したが、各層の成膜方法はこれに限られるもので
はなく、蒸着法、イオンプレーティング法、ＣＶＤ法、
化学メッキ法その他の種々の薄膜成膜方法を用いること
が可能である。

【００６０】また、上記実施形態では、セラミック積層
体（コンデンサ素子）を２個積み重ねた場合について説
明したが、積み重ね個数については特別の制約はなく、
２個以上積み重ねることが可能であり、また、場合によ
っては１個だけとすることも可能である。

【００６１】本発明はさらにその他の点においても上記
実施形態に限定されるものではなく、金属端子の構成材
料や具体的形状、セラミック積層体の形状やそれを構成
するセラミックの種類（圧電体、磁性体、ＬＣ複合体、
絶縁体）などに関し、発明の要旨の範囲内において種々
の応用、変形を加えることが可能である。

【００６２】

【発明の効果】上述のように、本発明の積層セラミック
電子部品は、外部電極が膜厚の小さい薄膜電極から形成
されているため、厚膜電極を外部電極とする場合のよう
に膜厚バラツキの影響を受けることがなく、外部電極形
成後の寸法が外部電極形成前のセラミック積層体と実質
的に同じで、高い寸法精度を確保することが可能にな
る。したがって、厚膜電極を外部電極とする場合と比べ
て、厚膜電極の膜厚分だけセラミック積層体の寸法を大
きくすることが可能になり、例えばコンデンサの場合に
は取得できる静電容量を大きくすることが可能になる。
また、寸法精度が高いため、それに沿うように金属端子
を形成しておくことにより、金属端子を外部電極に密着
させて接合することが可能になり、接続信頼性を向上さ
せることができる。また、厚膜電極を外部電極とする場
合のように、電極ペーストの焼付け工程が不要で、外部
電極とセラミック層との界面などに大きな応力が生じる
ことがないため、はんだ浸漬工程などの熱衝撃サイクル
が加わった場合にセラミック積層体に割れや欠けが生じ
たりすることを防止して、信頼性を向上させることがで
きる。

【００６３】また、セラミック積層体を複数個積み重
ね、金属端子を各セラミック積層体の外部電極に接合す
ることにより一体化するようにした場合、例えばコンデ
ンサの場合にセラミック積層体が一つだけの場合と同じ
平面面積で、セラミック積層体複数個分の大きな静電容
量を取得することが可能になり、本発明をより実効あら
しめることができる。また、寸法精度が高いため、金属
端子を外部電極に密着させて接合し、複数のセラミック
積層体を積み重ねた状態で容易かつ確実に一体化するこ
とができる。

【００６４】また、金属端子を、はんだにより外部電極
に接合するようにした場合、金属端子を外部電極に確実
に接合できるため、十分な接続信頼性を確保して本発明
を実効あらしめることができる。また、はんだにより金
属端子を外部電極に接合する場合にも、外部電極とセラ
ミック層との界面などに大きな応力が内在していないた
め、熱衝撃によるクラックなどの発生を防止することが
できる。

【００６５】また、本発明の積層セラミック電子部品に
おいては、金属端子として、金属キャップ端子、又は、
細長く柔軟な金属リード端子を用いることが可能であ
り、これらの端子を用いることにより、セラミック積層
体に熱衝撃が加わることを効率よく防止して、信頼性を
向上させることが可能になる。なお、セラミック積層体
の寸法精度が高く、金属キャップ端子や細長い金属リー
ド端子を容易かつ確実に外部電極に密着させて接合する
ことが可能になるため、接続信頼性を損なうことがな
い。

【００６６】また、誘電率の高いＰｂ系セラミックを用
いた場合、例えば、コンデンサの場合に小型大容量化を
実現することが可能になり、本発明を実効あらしめるこ
とができる。なお、本発明によれば、上述のように外部
電極として薄膜電極を用いているので、従来の厚膜電極
を外部電極とする場合のように、ひずみが内在すること
を防止して、耐熱衝撃サイクル性を向上させることが可
能にるため、抗折強度が小さいといわれるＰｂ系セラミ
ックを特に問題なく用いることが可能になる。また、本
発明を積層セラミックコンデンサに適用することによ
り、効率よく積層セラミックコンデンサの小型大容量化
を図ることが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかる積層セラミック電
子部品を示す斜視図である。

【図２】(ａ)は本発明の一実施形態にかかる積層セラミ
ック電子部品を構成するセラミック積層体を一部切り欠
いた状態で示す斜視図、(ｂ)は外部電極の構成を示す断
面図である。

【図３】本発明の他の実施形態にかかる積層セラミック
電子部品を示す斜視図である。

【図４】本発明のさらに他の実施形態にかかる積層セラ
ミック電子部品を示す斜視図である。

【符号の説明】

１内部電極２外部電極２ａＴｉ層２ｂＮｉ３０％Ｃｕ層２ｃＡｇ層３コンデンサ素子（セラミック積層
体）４金属端子５セラミック層６エポキシ系接着剤１４金属リード端子２４金属キャップ端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者中山英樹京都府長岡京市天神二丁目26番10号株式会社村田製作所内

Claims

【特許請求の範囲】

【請求項１】セラミック積層体中に内部電極が配設さ
れ、かつ、セラミック積層体の表面に外部電極が配設さ
れた構造を有する積層セラミック電子部品において、前記外部電極が薄膜成膜方法により形成された薄膜電極
からなり、かつ、前記外部電極と導通するように前記セラミック積層体に
金属端子を取り付けたことを特徴とする積層セラミック
電子部品。
【請求項２】前記セラミック積層体を複数個積み重ね、
前記金属端子を各セラミック積層体の外部電極に接合し
て一体化したことを特徴とする請求項１記載の積層セラ
ミック電子部品。
【請求項３】前記金属端子をはんだにより前記外部電極
に接合したことを特徴とする請求項１又は２記載の積層
セラミック電子部品。
【請求項４】金属端子が前記外部電極の少なくとも一部
を覆うように配設された金属キャップ端子、又は、前記
外部電極に接続された細長い金属リード端子であること
を特徴とする請求項１〜３のいずれかに記載の積層セラ
ミック電子部品。
【請求項５】前記セラミック積層体を構成するセラミッ
クが、Ｐｂ系セラミックであることを特徴とする請求項
１〜４のいずれかに記載の積層セラミック電子部品。
【請求項６】前記積層セラミック電子部品が積層セラミ
ックコンデンサであることを特徴とする請求項１〜５の
いずれかに記載の積層セラミック電子部品。