JPH1140538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1140538A JPH1140538A JP9205441A JP20544197A JPH1140538A JP H1140538 A JPH1140538 A JP H1140538A JP 9205441 A JP9205441 A JP 9205441A JP 20544197 A JP20544197 A JP 20544197A JP H1140538 A JPH1140538 A JP H1140538A
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- sio
- semiconductor device
- films
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Abstract
(57)【要約】
【課題】 異方的且つ選択的なエッチングを低コストで
行うことができる半導体装置の製造方法を提供する。 【解決手段】 ＳｉＯ2 膜３７、３８のうちで多結晶Ｓ
ｉ膜４１に覆われていない部分にＡｒ+ ４３をイオン注
入した後、多結晶Ｓｉ膜４１をマスクにしてＳｉＯ2 膜
３７、３８にウエットエッチングを施す。イオン注入に
よる損傷によって、ＳｉＯ2 膜３７、３８のうちで多結
晶Ｓｉ膜４１に覆われていない部分のエッチング速度が
多結晶Ｓｉ膜４１に覆われている部分のエッチング速度
よりも速くなり、低コストのウエットエッチングである
にも拘らず、異方的且つ選択的なエッチングが可能であ
る。
行うことができる半導体装置の製造方法を提供する。 【解決手段】 ＳｉＯ2 膜３７、３８のうちで多結晶Ｓ
ｉ膜４１に覆われていない部分にＡｒ+ ４３をイオン注
入した後、多結晶Ｓｉ膜４１をマスクにしてＳｉＯ2 膜
３７、３８にウエットエッチングを施す。イオン注入に
よる損傷によって、ＳｉＯ2 膜３７、３８のうちで多結
晶Ｓｉ膜４１に覆われていない部分のエッチング速度が
多結晶Ｓｉ膜４１に覆われている部分のエッチング速度
よりも速くなり、低コストのウエットエッチングである
にも拘らず、異方的且つ選択的なエッチングが可能であ
る。
Description
【０００１】
【発明の属する技術分野】本願の発明は、上層の膜と同
じパターンにその下層の膜を残す処理を行う半導体装置
の製造方法に関するものである。
じパターンにその下層の膜を残す処理を行う半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】図３〜５は、低耐圧ＮＭＯＳトランジス
タと高耐圧ＮＭＯＳトランジスタとが混載されている半
導体装置の製造方法の一従来例を示している。この一従
来例では、図３（ａ）に示す様に、Ｎ型のＳｉ基板１１
に高耐圧ＮＭＯＳトランジスタ用のＰウェル１２とＬＯ
ＣＯＳ酸化膜であるＳｉＯ2 膜１３と低耐圧ＮＭＯＳト
ランジスタ用のＰウェル１４とを形成する。
タと高耐圧ＮＭＯＳトランジスタとが混載されている半
導体装置の製造方法の一従来例を示している。この一従
来例では、図３（ａ）に示す様に、Ｎ型のＳｉ基板１１
に高耐圧ＮＭＯＳトランジスタ用のＰウェル１２とＬＯ
ＣＯＳ酸化膜であるＳｉＯ2 膜１３と低耐圧ＮＭＯＳト
ランジスタ用のＰウェル１４とを形成する。
【０００３】その後、ＳｉＯ2 膜１３に囲まれている素
子活性領域の表面に高耐圧ＮＭＯＳトランジスタ用のゲ
ート酸化膜の一部になるＳｉＯ2 膜１５を熱酸化で形成
し、低耐圧ＮＭＯＳトランジスタの形成領域に開口１６
ａを有するフォトレジスト１６をフォトリソグラフィで
形成する。そして、図３（ｂ）に示す様に、フォトレジ
スト１６をマスクにして弗酸系の薬液でＳｉＯ2 膜１５
を除去し、その後、フォトレジスト１６を剥離する。
子活性領域の表面に高耐圧ＮＭＯＳトランジスタ用のゲ
ート酸化膜の一部になるＳｉＯ2 膜１５を熱酸化で形成
し、低耐圧ＮＭＯＳトランジスタの形成領域に開口１６
ａを有するフォトレジスト１６をフォトリソグラフィで
形成する。そして、図３（ｂ）に示す様に、フォトレジ
スト１６をマスクにして弗酸系の薬液でＳｉＯ2 膜１５
を除去し、その後、フォトレジスト１６を剥離する。
【０００４】次に、図４（ａ）に示す様に、熱酸化を再
び行って、ＳｉＯ2 膜１５が除去された素子活性領域の
表面に低耐圧ＮＭＯＳトランジスタ用のゲート酸化膜と
してのＳｉＯ2 膜１７を形成すると同時に、素子活性領
域の表面に残されているＳｉＯ2 膜１５の膜厚を厚くし
て高耐圧ＮＭＯＳトランジスタ用のゲート酸化膜として
のＳｉＯ2 膜１８を形成する。
び行って、ＳｉＯ2 膜１５が除去された素子活性領域の
表面に低耐圧ＮＭＯＳトランジスタ用のゲート酸化膜と
してのＳｉＯ2 膜１７を形成すると同時に、素子活性領
域の表面に残されているＳｉＯ2 膜１５の膜厚を厚くし
て高耐圧ＮＭＯＳトランジスタ用のゲート酸化膜として
のＳｉＯ2 膜１８を形成する。
【０００５】なお、ＳｉＯ2 膜１７、１８の膜厚は低耐
圧ＮＭＯＳトランジスタ及び高耐圧ＮＭＯＳトランジス
タの夫々の動作電圧に耐え得る様に設計されている。そ
の後、不純物が高濃度に添加されていてシート抵抗が１
０〜４０Ω／□程度の多結晶Ｓｉ膜２１をＣＶＤ法で堆
積させ、フォトリソグラフィ及びＲＩＥで多結晶Ｓｉ膜
２１をゲート電極のパターンに加工する。
圧ＮＭＯＳトランジスタ及び高耐圧ＮＭＯＳトランジス
タの夫々の動作電圧に耐え得る様に設計されている。そ
の後、不純物が高濃度に添加されていてシート抵抗が１
０〜４０Ω／□程度の多結晶Ｓｉ膜２１をＣＶＤ法で堆
積させ、フォトリソグラフィ及びＲＩＥで多結晶Ｓｉ膜
２１をゲート電極のパターンに加工する。
【０００６】次に、図４（ｂ）に示す様に、低耐圧ＮＭ
ＯＳトランジスタの形成領域に開口２２ａを有するフォ
トレジスト２２をフォトリソグラフィで形成し、多結晶
Ｓｉ膜２１及びフォトレジスト２２をマスクにしたＲＩ
ＥでＳｉＯ2 膜１７を除去する。
ＯＳトランジスタの形成領域に開口２２ａを有するフォ
トレジスト２２をフォトリソグラフィで形成し、多結晶
Ｓｉ膜２１及びフォトレジスト２２をマスクにしたＲＩ
ＥでＳｉＯ2 膜１７を除去する。
【０００７】次に、図５（ａ）に示す様に、フォトレジ
スト２２を剥離した後、今度は、高耐圧ＮＭＯＳトラン
ジスタの形成領域に開口２３ａを有するフォトレジスト
２３をフォトリソグラフィで形成し、多結晶Ｓｉ膜２１
及びフォトレジスト２３をマスクにしたＲＩＥでＳｉＯ
2 膜１８を除去する。そして、図５（ｂ）に示す様に、
フォトレジスト２３を剥離する。
スト２２を剥離した後、今度は、高耐圧ＮＭＯＳトラン
ジスタの形成領域に開口２３ａを有するフォトレジスト
２３をフォトリソグラフィで形成し、多結晶Ｓｉ膜２１
及びフォトレジスト２３をマスクにしたＲＩＥでＳｉＯ
2 膜１８を除去する。そして、図５（ｂ）に示す様に、
フォトレジスト２３を剥離する。
【０００８】その後、図示されてはいないが、ＳｉＯ2
膜１７、１８を除去した素子活性領域の表面に膜厚が均
一な犠牲酸化膜としてのＳｉＯ2 膜を再び形成し、この
ＳｉＯ2 膜を介した不純物のイオン注入等でソース／ド
レイン等を形成して、低耐圧ＮＭＯＳトランジスタと高
耐圧ＮＭＯＳトランジスタとを完成させる。
膜１７、１８を除去した素子活性領域の表面に膜厚が均
一な犠牲酸化膜としてのＳｉＯ2 膜を再び形成し、この
ＳｉＯ2 膜を介した不純物のイオン注入等でソース／ド
レイン等を形成して、低耐圧ＮＭＯＳトランジスタと高
耐圧ＮＭＯＳトランジスタとを完成させる。
【０００９】ところで、ゲート酸化膜であるＳｉＯ2 膜
１７、１８を介した不純物のイオン注入でソース／ドレ
インを形成しようとして、低耐圧ＮＭＯＳトランジスタ
用であるＳｉＯ2 膜１７の薄い膜厚を基準にしてイオン
注入の加速エネルギーを決定すると、膜厚の厚いＳｉＯ
2 膜１８が形成されている高耐圧ＮＭＯＳトランジスタ
の形成領域には不純物をイオン注入することができなく
て、ソース／ドレインを形成することができない。
１７、１８を介した不純物のイオン注入でソース／ドレ
インを形成しようとして、低耐圧ＮＭＯＳトランジスタ
用であるＳｉＯ2 膜１７の薄い膜厚を基準にしてイオン
注入の加速エネルギーを決定すると、膜厚の厚いＳｉＯ
2 膜１８が形成されている高耐圧ＮＭＯＳトランジスタ
の形成領域には不純物をイオン注入することができなく
て、ソース／ドレインを形成することができない。
【００１０】これとは逆に、高耐圧ＮＭＯＳトランジス
タ用であるＳｉＯ2 膜１８の厚い膜厚を基準にしてイオ
ン注入の加速エネルギーを決定すると、膜厚の薄いＳｉ
Ｏ2膜１７が形成されている低耐圧ＮＭＯＳトランジス
タの形成領域にはピーク濃度の位置が深過ぎるソース／
ドレインが形成され、このソース／ドレインから横方向
へ不純物が拡散して低耐圧ＮＭＯＳトランジスタで短チ
ャネル効果が顕著に発生する。
タ用であるＳｉＯ2 膜１８の厚い膜厚を基準にしてイオ
ン注入の加速エネルギーを決定すると、膜厚の薄いＳｉ
Ｏ2膜１７が形成されている低耐圧ＮＭＯＳトランジス
タの形成領域にはピーク濃度の位置が深過ぎるソース／
ドレインが形成され、このソース／ドレインから横方向
へ不純物が拡散して低耐圧ＮＭＯＳトランジスタで短チ
ャネル効果が顕著に発生する。
【００１１】しかし、上述の一従来例では、ゲート酸化
膜であるＳｉＯ2 膜１７、１８のうちで多結晶Ｓｉ膜２
１に覆われていない部分を一旦除去してから膜厚が均一
な犠牲酸化膜としてのＳｉＯ2 膜を再び形成し、この犠
牲酸化膜としてのＳｉＯ2 膜を介した不純物のイオン注
入でソース／ドレインを形成しているので、１回のイオ
ン注入で低耐圧ＮＭＯＳトランジスタと高耐圧ＮＭＯＳ
トランジスタとの両方に適切な深さのソース／ドレイン
を形成することができる。
膜であるＳｉＯ2 膜１７、１８のうちで多結晶Ｓｉ膜２
１に覆われていない部分を一旦除去してから膜厚が均一
な犠牲酸化膜としてのＳｉＯ2 膜を再び形成し、この犠
牲酸化膜としてのＳｉＯ2 膜を介した不純物のイオン注
入でソース／ドレインを形成しているので、１回のイオ
ン注入で低耐圧ＮＭＯＳトランジスタと高耐圧ＮＭＯＳ
トランジスタとの両方に適切な深さのソース／ドレイン
を形成することができる。
【００１２】しかも、上述の一従来例では、多結晶Ｓｉ
膜２１及びフォトレジスト２２、２３をマスクにしたＲ
ＩＥによる異方性エッチングでＳｉＯ2 膜１７、１８を
除去しているので、ＳｉＯ2 膜１７、１８のうちで多結
晶Ｓｉ膜２１に覆われている部分がサイドエッチングさ
れず、ゲート電極である多結晶Ｓｉ膜２１下にこの多結
晶Ｓｉ膜２１と同じパターンにＳｉＯ2 膜１７、１８を
残すことができる。
膜２１及びフォトレジスト２２、２３をマスクにしたＲ
ＩＥによる異方性エッチングでＳｉＯ2 膜１７、１８を
除去しているので、ＳｉＯ2 膜１７、１８のうちで多結
晶Ｓｉ膜２１に覆われている部分がサイドエッチングさ
れず、ゲート電極である多結晶Ｓｉ膜２１下にこの多結
晶Ｓｉ膜２１と同じパターンにＳｉＯ2 膜１７、１８を
残すことができる。
【００１３】このため、実効ゲート長が設計値から変動
することによる特性の低下やゲート電極である多結晶Ｓ
ｉ膜２１とＳｉ基板１１とが短絡することによる信頼性
の低下等を生じることなく、低耐圧ＮＭＯＳトランジス
タと高耐圧ＮＭＯＳトランジスタとが混載されている半
導体装置を製造することができる。
することによる特性の低下やゲート電極である多結晶Ｓ
ｉ膜２１とＳｉ基板１１とが短絡することによる信頼性
の低下等を生じることなく、低耐圧ＮＭＯＳトランジス
タと高耐圧ＮＭＯＳトランジスタとが混載されている半
導体装置を製造することができる。
【００１４】一方、ＳｉＯ2 膜１７、１８の除去に際し
て、膜厚の薄いＳｉＯ2 膜１７を基準にした条件のＲＩ
Ｅを膜厚の厚いＳｉＯ2 膜１８にも施すと、ＲＩＥが終
了してもＳｉＯ2 膜１８が残存している。逆に、膜厚の
厚いＳｉＯ2 膜１８を基準にした条件のＲＩＥを膜厚の
薄いＳｉＯ2 膜１７にも施すと、ＳｉＯ2 膜１７が除去
された後もＲＩＥが継続しているので、Ｓｉ基板１１に
損傷が生じて、接合リーク等による特性の低下等が生じ
る。
て、膜厚の薄いＳｉＯ2 膜１７を基準にした条件のＲＩ
Ｅを膜厚の厚いＳｉＯ2 膜１８にも施すと、ＲＩＥが終
了してもＳｉＯ2 膜１８が残存している。逆に、膜厚の
厚いＳｉＯ2 膜１８を基準にした条件のＲＩＥを膜厚の
薄いＳｉＯ2 膜１７にも施すと、ＳｉＯ2 膜１７が除去
された後もＲＩＥが継続しているので、Ｓｉ基板１１に
損傷が生じて、接合リーク等による特性の低下等が生じ
る。
【００１５】しかし、上述の一従来例では、図４（ｂ）
及び図５（ａ）に示した様に、ＳｉＯ2 膜１７、１８を
除去するために、多結晶Ｓｉ膜２１の他にフォトレジス
ト２２またはフォトレジスト２３をマスクにした別個の
ＲＩＥをＳｉＯ2 膜１７、１８に施しているので、夫々
のＲＩＥに最適な条件を採用することができて、Ｓｉ基
板１１における損傷の発生を防止することができる。
及び図５（ａ）に示した様に、ＳｉＯ2 膜１７、１８を
除去するために、多結晶Ｓｉ膜２１の他にフォトレジス
ト２２またはフォトレジスト２３をマスクにした別個の
ＲＩＥをＳｉＯ2 膜１７、１８に施しているので、夫々
のＲＩＥに最適な条件を採用することができて、Ｓｉ基
板１１における損傷の発生を防止することができる。
【００１６】
【発明が解決しようとする課題】ところが、上述の一従
来例では、ゲート酸化膜であるＳｉＯ2 膜１７、１８を
異方性エッチングするためにＲＩＥを施しており、ＲＩ
Ｅ等のドライエッチングはウエットエッチングに比べて
コストが高いので、低コストで半導体装置を製造するこ
とが困難であった。
来例では、ゲート酸化膜であるＳｉＯ2 膜１７、１８を
異方性エッチングするためにＲＩＥを施しており、ＲＩ
Ｅ等のドライエッチングはウエットエッチングに比べて
コストが高いので、低コストで半導体装置を製造するこ
とが困難であった。
【００１７】また、上述の一従来例では、ＳｉＯ2 膜１
７、１８を除去するために、フォトレジスト２２または
フォトレジスト２３をマスクにした別個のＲＩＥをＳｉ
Ｏ2膜１７、１８に施しているので、フォトマスク枚数
及び製造工程が多く、このことによっても、低コストで
半導体装置を製造することが困難であった。従って、本
願の発明は、異方的且つ選択的なエッチングを低コスト
で行うことができる半導体装置の製造方法を提供するこ
とを目的としている。
７、１８を除去するために、フォトレジスト２２または
フォトレジスト２３をマスクにした別個のＲＩＥをＳｉ
Ｏ2膜１７、１８に施しているので、フォトマスク枚数
及び製造工程が多く、このことによっても、低コストで
半導体装置を製造することが困難であった。従って、本
願の発明は、異方的且つ選択的なエッチングを低コスト
で行うことができる半導体装置の製造方法を提供するこ
とを目的としている。
【００１８】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、第１の膜上にこの第１の膜よりも狭い
パターンの第２の膜を形成する工程と、前記第１の膜の
うちで前記第２の膜に覆われていない部分にイオン注入
を行う工程と、前記イオン注入の後に、前記第２の膜を
マスクにして前記第１の膜にウエットエッチングを施す
工程とを具備することを特徴としている。
置の製造方法は、第１の膜上にこの第１の膜よりも狭い
パターンの第２の膜を形成する工程と、前記第１の膜の
うちで前記第２の膜に覆われていない部分にイオン注入
を行う工程と、前記イオン注入の後に、前記第２の膜を
マスクにして前記第１の膜にウエットエッチングを施す
工程とを具備することを特徴としている。
【００１９】請求項１に係る半導体装置の製造方法で
は、第１の膜のうちで第２の膜に覆われていない部分に
イオン注入を行うので、このイオン注入による損傷によ
って、第１の膜のうちで第２の膜に覆われていない部分
のエッチング速度が第２の膜に覆われている部分のエッ
チング速度よりも速くなる。
は、第１の膜のうちで第２の膜に覆われていない部分に
イオン注入を行うので、このイオン注入による損傷によ
って、第１の膜のうちで第２の膜に覆われていない部分
のエッチング速度が第２の膜に覆われている部分のエッ
チング速度よりも速くなる。
【００２０】このため、イオン注入の後に、第２の膜を
マスクにして第１の膜にウエットエッチングを施すにも
拘らず、第１の膜のうちで第２の膜に覆われている部分
を実質的にサイドエッチングすることなく、第２の膜に
覆われていない部分を異方的且つ選択的にエッチングす
ることができて、第２の膜と同じパターンに第１の膜を
残すことができる。
マスクにして第１の膜にウエットエッチングを施すにも
拘らず、第１の膜のうちで第２の膜に覆われている部分
を実質的にサイドエッチングすることなく、第２の膜に
覆われていない部分を異方的且つ選択的にエッチングす
ることができて、第２の膜と同じパターンに第１の膜を
残すことができる。
【００２１】請求項２に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記第
１の膜でゲート絶縁膜を形成し、前記第２の膜でゲート
電極を形成することを特徴としている。
請求項１に係る半導体装置の製造方法において、前記第
１の膜でゲート絶縁膜を形成し、前記第２の膜でゲート
電極を形成することを特徴としている。
【００２２】請求項２に係る半導体装置の製造方法で
は、ゲート電極をマスクにしてゲート絶縁膜にウエット
エッチングを施すにも拘らず、ゲート絶縁膜のうちでゲ
ート電極に覆われている部分を実質的にサイドエッチン
グすることなく、ゲート電極に覆われていない部分を異
方的且つ選択的にエッチングすることができて、ゲート
電極と同じパターンにゲート絶縁膜を残すことができ
る。
は、ゲート電極をマスクにしてゲート絶縁膜にウエット
エッチングを施すにも拘らず、ゲート絶縁膜のうちでゲ
ート電極に覆われている部分を実質的にサイドエッチン
グすることなく、ゲート電極に覆われていない部分を異
方的且つ選択的にエッチングすることができて、ゲート
電極と同じパターンにゲート絶縁膜を残すことができ
る。
【００２３】請求項３に係る半導体装置の製造方法は、
請求項２に係る半導体装置の製造方法において、前記第
１の膜で複数種類の膜厚のゲート絶縁膜を形成すること
を特徴としている。
請求項２に係る半導体装置の製造方法において、前記第
１の膜で複数種類の膜厚のゲート絶縁膜を形成すること
を特徴としている。
【００２４】請求項３に係る半導体装置の製造方法で
は、複数種類の膜厚のゲート絶縁膜を形成するが、ゲー
ト電極をマスクにしたウエットエッチングによってゲー
ト電極と同じパターンにゲート絶縁膜を残すことができ
るので、ゲート絶縁膜の下地に損傷を生じさせることな
く、ゲート絶縁膜をゲート電極と同じパターンに残す処
理を全体のゲート絶縁膜に対して同時に行うことができ
る。
は、複数種類の膜厚のゲート絶縁膜を形成するが、ゲー
ト電極をマスクにしたウエットエッチングによってゲー
ト電極と同じパターンにゲート絶縁膜を残すことができ
るので、ゲート絶縁膜の下地に損傷を生じさせることな
く、ゲート絶縁膜をゲート電極と同じパターンに残す処
理を全体のゲート絶縁膜に対して同時に行うことができ
る。
【００２５】請求項４に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、電気的
に不活性なイオン種で前記イオン注入を行うことを特徴
としている。
請求項１に係る半導体装置の製造方法において、電気的
に不活性なイオン種で前記イオン注入を行うことを特徴
としている。
【００２６】請求項４に係る半導体装置の製造方法で
は、第２の膜と同じパターンに第１の膜を残すために第
１の膜にイオン注入を行うが、このイオン注入に際して
電気的に不活性なイオン種を用いるので、第１の膜の下
地にまでイオン種が注入されてもこの下地のシート抵抗
等が変動しない。
は、第２の膜と同じパターンに第１の膜を残すために第
１の膜にイオン注入を行うが、このイオン注入に際して
電気的に不活性なイオン種を用いるので、第１の膜の下
地にまでイオン種が注入されてもこの下地のシート抵抗
等が変動しない。
【００２７】
【発明の実施の形態】以下、低耐圧ＮＭＯＳトランジス
タと高耐圧ＮＭＯＳトランジスタとが混載されている半
導体装置の製造に適用した本願の発明の一実施形態を、
図１、２を参照しながら説明する。本実施形態では、図
１（ａ）に示す様に、Ｎ型のＳｉ基板３１に高耐圧ＮＭ
ＯＳトランジスタ用のＰウェル３２とＬＯＣＯＳ酸化膜
であるＳｉＯ2 膜３３と低耐圧ＮＭＯＳトランジスタ用
のＰウェル３４とを形成する。
タと高耐圧ＮＭＯＳトランジスタとが混載されている半
導体装置の製造に適用した本願の発明の一実施形態を、
図１、２を参照しながら説明する。本実施形態では、図
１（ａ）に示す様に、Ｎ型のＳｉ基板３１に高耐圧ＮＭ
ＯＳトランジスタ用のＰウェル３２とＬＯＣＯＳ酸化膜
であるＳｉＯ2 膜３３と低耐圧ＮＭＯＳトランジスタ用
のＰウェル３４とを形成する。
【００２８】その後、ＳｉＯ2 膜３３に囲まれている素
子活性領域の表面に、高耐圧ＮＭＯＳトランジスタ用の
ゲート酸化膜の一部になる膜厚１００〜２００ｎｍのＳ
ｉＯ2 膜３５を９００〜１０００℃程度の水蒸気酸化で
形成し、低耐圧ＮＭＯＳトランジスタの形成領域に開口
３６ａを有するフォトレジスト３６をフォトリソグラフ
ィで形成する。
子活性領域の表面に、高耐圧ＮＭＯＳトランジスタ用の
ゲート酸化膜の一部になる膜厚１００〜２００ｎｍのＳ
ｉＯ2 膜３５を９００〜１０００℃程度の水蒸気酸化で
形成し、低耐圧ＮＭＯＳトランジスタの形成領域に開口
３６ａを有するフォトレジスト３６をフォトリソグラフ
ィで形成する。
【００２９】次に、図１（ｂ）に示す様に、フォトレジ
スト３６をマスクにして弗酸系の薬液でＳｉＯ2 膜３５
を除去し、その後、硫酸と過酸化水素水との混合液でフ
ォトレジスト３６を剥離する。
スト３６をマスクにして弗酸系の薬液でＳｉＯ2 膜３５
を除去し、その後、硫酸と過酸化水素水との混合液でフ
ォトレジスト３６を剥離する。
【００３０】次に、図２（ａ）に示す様に、９００〜１
０００℃程度の水蒸気酸化を再び行って、ＳｉＯ2 膜３
５が除去された素子活性領域の表面に低耐圧ＮＭＯＳト
ランジスタ用のゲート酸化膜としての膜厚１０〜５０ｎ
ｍのＳｉＯ2 膜３７を形成すると同時に、素子活性領域
の表面に残されているＳｉＯ2 膜３５の膜厚を厚くして
高耐圧ＮＭＯＳトランジスタ用のゲート酸化膜としての
ＳｉＯ2 膜３８を形成する。
０００℃程度の水蒸気酸化を再び行って、ＳｉＯ2 膜３
５が除去された素子活性領域の表面に低耐圧ＮＭＯＳト
ランジスタ用のゲート酸化膜としての膜厚１０〜５０ｎ
ｍのＳｉＯ2 膜３７を形成すると同時に、素子活性領域
の表面に残されているＳｉＯ2 膜３５の膜厚を厚くして
高耐圧ＮＭＯＳトランジスタ用のゲート酸化膜としての
ＳｉＯ2 膜３８を形成する。
【００３１】なお、ＳｉＯ2 膜３７、３８の膜厚は低耐
圧ＮＭＯＳトランジスタ及び高耐圧ＮＭＯＳトランジス
タの夫々の動作電圧に耐え得る様に設計されている。そ
の後、不純物が高濃度に添加されていてシート抵抗が１
０〜４０Ω／□程度の多結晶Ｓｉ膜４１をＣＶＤ法で堆
積させ、ゲート電極のパターンのフォトレジスト４２を
フォトリソグラフィで多結晶Ｓｉ膜４１上に形成する。
圧ＮＭＯＳトランジスタ及び高耐圧ＮＭＯＳトランジス
タの夫々の動作電圧に耐え得る様に設計されている。そ
の後、不純物が高濃度に添加されていてシート抵抗が１
０〜４０Ω／□程度の多結晶Ｓｉ膜４１をＣＶＤ法で堆
積させ、ゲート電極のパターンのフォトレジスト４２を
フォトリソグラフィで多結晶Ｓｉ膜４１上に形成する。
【００３２】その後、フォトレジスト４２をマスクにし
たＲＩＥを多結晶Ｓｉ膜４１に施し、フォトレジスト４
２を残したまま、１×１０13〜１×１０15ｃｍ-2程度の
ドーズ量でＡｒ+ ４３をＳｉＯ2 膜３７、３８中にイオ
ン注入する。そして、硫酸と過酸化水素水との混合液で
フォトレジスト４２を剥離する。
たＲＩＥを多結晶Ｓｉ膜４１に施し、フォトレジスト４
２を残したまま、１×１０13〜１×１０15ｃｍ-2程度の
ドーズ量でＡｒ+ ４３をＳｉＯ2 膜３７、３８中にイオ
ン注入する。そして、硫酸と過酸化水素水との混合液で
フォトレジスト４２を剥離する。
【００３３】次に、図２（ｂ）に示す様に、多結晶Ｓｉ
膜４１をマスクにして弗酸系の薬液でＳｉＯ2 膜３７、
３８を除去する。ところで、上述のＡｒ+ ４３のイオン
注入による損傷によって、ＳｉＯ2 膜３７、３８のうち
で多結晶Ｓｉ膜４１に覆われていない部分のエッチング
速度が多結晶Ｓｉ膜４１に覆われている部分のエッチン
グ速度よりも速くなっており、そのエッチング選択比は
１０〜１５程度になっている。
膜４１をマスクにして弗酸系の薬液でＳｉＯ2 膜３７、
３８を除去する。ところで、上述のＡｒ+ ４３のイオン
注入による損傷によって、ＳｉＯ2 膜３７、３８のうち
で多結晶Ｓｉ膜４１に覆われていない部分のエッチング
速度が多結晶Ｓｉ膜４１に覆われている部分のエッチン
グ速度よりも速くなっており、そのエッチング選択比は
１０〜１５程度になっている。
【００３４】このため、弗酸系の薬液によるウエットエ
ッチングを施しているにも拘らず、ＳｉＯ2 膜３７、３
８のうちで多結晶Ｓｉ膜４１に覆われている部分を実質
的にサイドエッチングすることなく、多結晶Ｓｉ膜４１
に覆われていない部分を異方的、選択的且つ同時にエッ
チングすることができる。
ッチングを施しているにも拘らず、ＳｉＯ2 膜３７、３
８のうちで多結晶Ｓｉ膜４１に覆われている部分を実質
的にサイドエッチングすることなく、多結晶Ｓｉ膜４１
に覆われていない部分を異方的、選択的且つ同時にエッ
チングすることができる。
【００３５】その後、図示されてはいないが、ＳｉＯ2
膜３７、３８を除去した素子活性領域の表面に膜厚が均
一な犠牲酸化膜としてのＳｉＯ2 膜を再び形成し、この
ＳｉＯ2 膜を介した不純物のイオン注入等でソース／ド
レイン等を形成して、低耐圧ＮＭＯＳトランジスタと高
耐圧ＮＭＯＳトランジスタとを完成させる。
膜３７、３８を除去した素子活性領域の表面に膜厚が均
一な犠牲酸化膜としてのＳｉＯ2 膜を再び形成し、この
ＳｉＯ2 膜を介した不純物のイオン注入等でソース／ド
レイン等を形成して、低耐圧ＮＭＯＳトランジスタと高
耐圧ＮＭＯＳトランジスタとを完成させる。
【００３６】なお、Ａｒ+ ４３のイオン注入に際しては
投影飛程をＳｉＯ2 膜３７、３８中に位置させるが、Ａ
ｒ+ ４３の静止位置には分散が存在しているので、後に
ソース／ドレインが形成されるＳｉ基板３１中にもＡｒ
+ ４３が注入される。しかし、Ａｒは電気的に不活性な
ので、Ａｒ+ ４３のイオン注入によってソース／ドレイ
ンのシート抵抗等が変動することはない。
投影飛程をＳｉＯ2 膜３７、３８中に位置させるが、Ａ
ｒ+ ４３の静止位置には分散が存在しているので、後に
ソース／ドレインが形成されるＳｉ基板３１中にもＡｒ
+ ４３が注入される。しかし、Ａｒは電気的に不活性な
ので、Ａｒ+ ４３のイオン注入によってソース／ドレイ
ンのシート抵抗等が変動することはない。
【００３７】以上の実施形態では、ＳｉＯ2 膜３７、３
８のうちで多結晶Ｓｉ膜４１に覆われていない部分を異
方的且つ選択的に除去するために、Ａｒ+ ４３のイオン
注入とウエットエッチングとの２工程を行っている。こ
れに対して、図３〜５に示した一従来例では、フォトレ
ジスト２２、２３の形成、ＳｉＯ2 膜１７、１８に対す
るＲＩＥ及びフォトレジスト２２、２３の剥離の合計６
工程を行っている。従って、本実施形態の方が、フォト
マスク枚数が２枚少なく、製造工程も４工程少ない。
８のうちで多結晶Ｓｉ膜４１に覆われていない部分を異
方的且つ選択的に除去するために、Ａｒ+ ４３のイオン
注入とウエットエッチングとの２工程を行っている。こ
れに対して、図３〜５に示した一従来例では、フォトレ
ジスト２２、２３の形成、ＳｉＯ2 膜１７、１８に対す
るＲＩＥ及びフォトレジスト２２、２３の剥離の合計６
工程を行っている。従って、本実施形態の方が、フォト
マスク枚数が２枚少なく、製造工程も４工程少ない。
【００３８】なお、以上の実施形態は、１回のイオン注
入で低耐圧ＮＭＯＳトランジスタと高耐圧ＮＭＯＳトラ
ンジスタとの両方に適切な深さのソース／ドレインを形
成することができる様に、膜厚が互いに異なるゲート酸
化膜であるＳｉＯ2 膜３７、３８のうちで多結晶Ｓｉ膜
４１に覆われていない部分を一旦除去してから膜厚が均
一な犠牲酸化膜を再び形成する半導体装置の製造に本願
の発明を適用したものであるが、本願の発明はその他の
半導体装置の製造にも適用することができる。
入で低耐圧ＮＭＯＳトランジスタと高耐圧ＮＭＯＳトラ
ンジスタとの両方に適切な深さのソース／ドレインを形
成することができる様に、膜厚が互いに異なるゲート酸
化膜であるＳｉＯ2 膜３７、３８のうちで多結晶Ｓｉ膜
４１に覆われていない部分を一旦除去してから膜厚が均
一な犠牲酸化膜を再び形成する半導体装置の製造に本願
の発明を適用したものであるが、本願の発明はその他の
半導体装置の製造にも適用することができる。
【００３９】即ち、注入イオンの静止位置の分散が小さ
い低加速エネルギーで不純物をイオン注入して浅いソー
ス／ドレインを形成するために、ゲート酸化膜の膜厚が
均一な場合でも、このゲート酸化膜のうちでゲート電極
に覆われていない部分を一旦除去してからゲート酸化膜
よりも膜厚が薄い犠牲酸化膜を再び形成する場合がある
ので、その様な低耐圧ＮＭＯＳトランジスタのみを含む
半導体装置の製造にも本願の発明を適用することができ
る。
い低加速エネルギーで不純物をイオン注入して浅いソー
ス／ドレインを形成するために、ゲート酸化膜の膜厚が
均一な場合でも、このゲート酸化膜のうちでゲート電極
に覆われていない部分を一旦除去してからゲート酸化膜
よりも膜厚が薄い犠牲酸化膜を再び形成する場合がある
ので、その様な低耐圧ＮＭＯＳトランジスタのみを含む
半導体装置の製造にも本願の発明を適用することができ
る。
【００４０】更に、ＮＭＯＳトランジスタのみを含む半
導体装置の他に、ＰＭＯＳトランジスタのみを含む半導
体装置やＣＭＯＳトランジスタから成る半導体装置やＢ
ｉＣＭＯＳ半導体装置等の製造にも本願の発明を適用す
ることができる。また、上述の実施形態では電気的に不
活性なイオン種としてＡｒ+ ４３を用いたが、その他の
不活性ガスのイオンやＳｉ基板３１と同じ材料であるＳ
ｉイオン等をＡｒ+ ４３の代わりに用いてもよい。
導体装置の他に、ＰＭＯＳトランジスタのみを含む半導
体装置やＣＭＯＳトランジスタから成る半導体装置やＢ
ｉＣＭＯＳ半導体装置等の製造にも本願の発明を適用す
ることができる。また、上述の実施形態では電気的に不
活性なイオン種としてＡｒ+ ４３を用いたが、その他の
不活性ガスのイオンやＳｉ基板３１と同じ材料であるＳ
ｉイオン等をＡｒ+ ４３の代わりに用いてもよい。
【００４１】
【発明の効果】請求項１に係る半導体装置の製造方法で
は、第２の膜をマスクにして第１の膜にウエットエッチ
ングを施すにも拘らず、第１の膜のうちで第２の膜に覆
われている部分を実質的にサイドエッチングすることな
く、第２の膜に覆われていない部分を異方的且つ選択的
にエッチングすることができて、第２の膜と同じパター
ンに第１の膜を残すことができる。
は、第２の膜をマスクにして第１の膜にウエットエッチ
ングを施すにも拘らず、第１の膜のうちで第２の膜に覆
われている部分を実質的にサイドエッチングすることな
く、第２の膜に覆われていない部分を異方的且つ選択的
にエッチングすることができて、第２の膜と同じパター
ンに第１の膜を残すことができる。
【００４２】従って、第２の膜と同じパターンに第１の
膜を残すために第１の膜に異方性ドライエッチングを施
す場合に比べて、低コストで半導体装置を製造すること
ができる。
膜を残すために第１の膜に異方性ドライエッチングを施
す場合に比べて、低コストで半導体装置を製造すること
ができる。
【００４３】請求項２に係る半導体装置の製造方法で
は、ゲート電極をマスクにしてゲート絶縁膜にウエット
エッチングを施すにも拘らず、ゲート絶縁膜のうちでゲ
ート電極に覆われている部分を実質的にサイドエッチン
グすることなく、ゲート電極に覆われていない部分を異
方的且つ選択的にエッチングすることができて、ゲート
電極と同じパターンにゲート絶縁膜を残すことができ
る。
は、ゲート電極をマスクにしてゲート絶縁膜にウエット
エッチングを施すにも拘らず、ゲート絶縁膜のうちでゲ
ート電極に覆われている部分を実質的にサイドエッチン
グすることなく、ゲート電極に覆われていない部分を異
方的且つ選択的にエッチングすることができて、ゲート
電極と同じパターンにゲート絶縁膜を残すことができ
る。
【００４４】従って、実効ゲート長が設計値から変動す
ることによる特性の低下やゲート電極と下地とが短絡す
ることによる信頼性の低下等がない半導体装置を低コス
トで製造することができる。
ることによる特性の低下やゲート電極と下地とが短絡す
ることによる信頼性の低下等がない半導体装置を低コス
トで製造することができる。
【００４５】請求項３に係る半導体装置の製造方法で
は、複数種類の膜厚のゲート絶縁膜を形成するが、ゲー
ト絶縁膜の下地に損傷を生じさせることなく、ゲート絶
縁膜をゲート電極と同じパターンに残す処理を全体のゲ
ート絶縁膜に対して同時に行うことができるので、フォ
トマスク枚数及び製造工程が少なくてよく、特性の低下
や信頼性の低下等がない半導体装置を更に低コストで製
造することができる。
は、複数種類の膜厚のゲート絶縁膜を形成するが、ゲー
ト絶縁膜の下地に損傷を生じさせることなく、ゲート絶
縁膜をゲート電極と同じパターンに残す処理を全体のゲ
ート絶縁膜に対して同時に行うことができるので、フォ
トマスク枚数及び製造工程が少なくてよく、特性の低下
や信頼性の低下等がない半導体装置を更に低コストで製
造することができる。
【００４６】請求項４に係る半導体装置の製造方法で
は、第２の膜と同じパターンに第１の膜を残すために第
１の膜にイオン注入を行うが、第１の膜の下地にまでイ
オン種が注入されてもこの下地のシート抵抗等が変動し
ないので、特性の低下等がない半導体装置を低コストで
製造することができる。
は、第２の膜と同じパターンに第１の膜を残すために第
１の膜にイオン注入を行うが、第１の膜の下地にまでイ
オン種が注入されてもこの下地のシート抵抗等が変動し
ないので、特性の低下等がない半導体装置を低コストで
製造することができる。
【図１】本願の発明の一実施形態の前半の工程を順次に
示す側断面図である。
示す側断面図である。
【図２】一実施形態の後半の工程を順次に示す側断面図
である。
である。
【図３】本願の発明の一従来例の初期の工程を順次に示
す側断面図である。
す側断面図である。
【図４】一従来例の中期の工程を順次に示す側断面図で
ある。
ある。
【図５】一従来例の終期の工程を順次に示す側断面図で
ある。
ある。
３７…ＳｉＯ2 膜（第１の膜）、３８…ＳｉＯ2 膜（第
１の膜）、４１…多結晶Ｓｉ膜（第２の膜）、４３…Ａ
ｒ+ （イオン種）
１の膜）、４１…多結晶Ｓｉ膜（第２の膜）、４３…Ａ
ｒ+ （イオン種）
Claims (4)
- 【請求項１】 第１の膜上にこの第１の膜よりも狭いパ
ターンの第２の膜を形成する工程と、 前記第１の膜のうちで前記第２の膜に覆われていない部
分にイオン注入を行う工程と、 前記イオン注入の後に、前記第２の膜をマスクにして前
記第１の膜にウエットエッチングを施す工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の膜でゲート絶縁膜を形成し、 前記第２の膜でゲート電極を形成することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の膜で複数種類の膜厚のゲート
絶縁膜を形成することを特徴とする請求項２記載の半導
体装置の製造方法。 - 【請求項４】 電気的に不活性なイオン種で前記イオン
注入を行うことを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205441A JPH1140538A (ja) | 1997-07-15 | 1997-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205441A JPH1140538A (ja) | 1997-07-15 | 1997-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140538A true JPH1140538A (ja) | 1999-02-12 |
Family
ID=16506939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9205441A Pending JPH1140538A (ja) | 1997-07-15 | 1997-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140538A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109387A (ja) * | 2003-10-02 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2005123632A (ja) * | 2003-10-17 | 2005-05-12 | Interuniv Micro Electronica Centrum Vzw | 先進的ｍｉｓ半導体装置においてノッチ型ゲート絶縁体を形成する方法および本方法により得られた装置 |
| JP2006032893A (ja) * | 2004-07-12 | 2006-02-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2006261630A (ja) * | 2005-03-16 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体素子の製造方法 |
| JP2006324503A (ja) * | 2005-05-19 | 2006-11-30 | Toshiba Corp | 半導体装置の製造方法 |
| CN112490126A (zh) * | 2019-09-12 | 2021-03-12 | 夏泰鑫半导体(青岛)有限公司 | 晶体管及其制备方法 |
| JP2021509775A (ja) * | 2018-01-08 | 2021-04-01 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 犠牲マスクの除去を改善するための技術 |
-
1997
- 1997-07-15 JP JP9205441A patent/JPH1140538A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109387A (ja) * | 2003-10-02 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2005123632A (ja) * | 2003-10-17 | 2005-05-12 | Interuniv Micro Electronica Centrum Vzw | 先進的ｍｉｓ半導体装置においてノッチ型ゲート絶縁体を形成する方法および本方法により得られた装置 |
| JP2006032893A (ja) * | 2004-07-12 | 2006-02-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2006261630A (ja) * | 2005-03-16 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体素子の製造方法 |
| JP2006324503A (ja) * | 2005-05-19 | 2006-11-30 | Toshiba Corp | 半導体装置の製造方法 |
| JP2021509775A (ja) * | 2018-01-08 | 2021-04-01 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 犠牲マスクの除去を改善するための技術 |
| CN112490126A (zh) * | 2019-09-12 | 2021-03-12 | 夏泰鑫半导体(青岛)有限公司 | 晶体管及其制备方法 |
| CN112490126B (zh) * | 2019-09-12 | 2023-03-31 | 夏泰鑫半导体(青岛)有限公司 | 晶体管及其制备方法 |
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