JPH1140773A

JPH1140773A - 半導体記憶装置

Info

Publication number: JPH1140773A
Application number: JP9196157A
Authority: JP
Inventors: Hiroshi Miki; 浩史三木; Kazunari Torii; 和功鳥居; Yoshihisa Fujisaki; 芳久藤崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-07-22
Filing date: 1997-07-22
Publication date: 1999-02-12

Abstract

(57)【要約】（修正有）【課題】鉛又はビスマスを含む材料をキャパシタの誘電
体膜に用いた場合にキャパシタ加工に伴って生じる面積
増加を抑えることが可能な新規の半導体記憶装置を提供
すること。【解決手段】下部電極１０３をセル毎に分離して形成し
てから当該電極の間を絶縁体膜１０２で埋め、その後、
鉛及びビスマスの少なくとも一方を含む材料からなる誘
電体膜１０４を複数のセルに亘って連続して形成し、当
該誘電体膜の上を上部電極１０５で覆う。絶縁体膜１０
２の材料として前記誘電体膜を構成する元素の内の四価
以上の原子価を持つ金属元素の酸化物を用いる。【効果】メモリセルを相互に分離するための領域を小さ
くすることができるので集積度を高めることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタを有す
る半導体記憶装置、特に大規模集積回路をもって構成す
る場合に適用して好適な半導体記憶装置に関する。

【０００２】

【従来の技術】チタン酸ジルコン酸鉛（以下「ＰＺＴ」
という）は、高い誘電率を持つほか、強誘電体の特性を
有し、近時、同材料をキャパシタの誘電体膜に用いたＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）や不揮
発性メモリが盛んに開発されている。これらのメモリ
は、従来技術によっては到達し得ない高集積化、電源の
低電圧化、書込みの高速化等を得ることができる可能性
があるとして注目されている。

【０００３】ＰＺＴは、組成がＰb(Ｚr，Ｔi)Ｏ₃によっ
て示され、金属元素として二価の鉛と四価のジルコニウ
ム及びチタンを含んでいる。鉛は、半導体装置の他の材
料と反応を起こす性質があり、慎重な取り扱いが要求さ
れる。例えば、不揮発性メモリにおいては、トランジス
タを含む素子層の上に一様に下部電極となる金属膜を形
成し、その上に７００℃前後の高温でＰＺＴ膜を形成し
た後、金属膜及びＰＺＴ膜をドライエッチングによって
メモリセル（以下単に「セル」という）毎に切断し、更
に、切断したＰＺＴ膜のそれぞれに上部電極を形成する
ことによってキャパシタを形成し、続いてキャパシタ間
を絶縁体で埋めている。

【０００４】この場合、高温でのＰＺＴ成膜時に特に反
応が起きやすいので先にＰＺＴ成膜を行なわざるを得な
く、絶縁体の充填は、キャパシタ形成の後となり、ＰＺ
Ｔ膜は、必然的にセル毎に分離される。そのような構造
が例えば米国文献１９９５年ＶＬＳＩテクノロジーシン
ポジウムダイジェスト(1995 Symposium on VLSI Techno
logy Digest of Technical Papers)の第１２３頁及び第
１２４頁に示されている。

【０００５】ＰＺＴ膜をセル毎に分離した構造とする場
合、セル間に余分の領域が必要になるほか、下部電極と
なる金属膜とＰＺＴ膜を同時に加工するための加工マス
クと上部電極の加工マスクの２枚を用いることが避けら
れない。

【０００６】一般に、メモリを高集積化する場合、製造
コスト上昇を抑止するために、チップ全体の面積増大を
最小限に抑える必要がある。このため、セル当たりの占
有面積を縮小し、同一面積に多くのセルを収納する技術
が求められる。一方、従来技術において広く知られてい
るように、各層の間の接続又は絶縁を保証するため、マ
スクパターンに合わせ誤差を見込んだ余裕が必要にな
る。余裕は、セルの占有面積を増大させる原因となるた
め、可能な限り合わせ工程を減らす必要がある。

【０００７】上記のようにマスクを２枚用いると、キャ
パシタの占有面積のうち、この２枚の合わせ余裕として
確保する面積は、キャパシタとして機能せず、占有面積
の増大につながる。更に、一般に、金属膜及びＰＺＴ膜
の切断のためのドライエッチングによってキャパシタ側
壁が大きな損傷を受けることが避けられず、それによっ
てキャパシタ面積が減少するので、減少を見込んだ面積
の確保が必要になる。これらの面積増は、高集積化にと
って重大な障害となることが明らかになった。

【０００８】なお、ＰＺＴと同じ様に、メモリへの利用
が検討されている強誘電体材料として、その他にビスマ
スを含む材料、例えば、タンタル酸ストロンチウムビス
マスが知られている。しかし、ビスマスは、鉛以上に強
い反応を起こす性質を持ち、従って、ビスマスを含む材
料を用いたメモリにもＰＺＴを用いた場合と同様の問題
点がある。

【０００９】

【発明が解決しようとする課題】本発明の目的は、従来
技術の前記問題点を解決し、鉛又はビスマスを含む材料
をキャパシタの誘電体膜に用いた場合にキャパシタ加工
に伴って生じる面積増加を抑えることが可能な新規の半
導体記憶装置を提供することにある。

【００１０】

【課題を解決するための手段】キャパシタ加工のための
マスクを１枚にすることによって合わせ工程を減らすこ
とができるメモリ構造として、セル毎に下部電極を予め
加工してから誘電体膜をメモリ全面に形成し、その上に
上部電極を形成し、誘電体膜及び上部電極のセル毎加工
を行なわない構造が良く知られている。この場合、セル
毎の下部電極の間を埋める絶縁体膜は、誘電体膜を成膜
する前に形成される必要がある。誘電体膜は、下部電極
及び絶縁体膜の形成後にこれらの上面に接して形成され
る。

【００１１】発明者は、鉛又はビスマスを含む誘電体の
構成元素の内の四価以上の原子価を持つ金属元素の酸化
物は、反応が僅かで障害とならず、下部電極の間を埋め
る絶縁体膜として利用可能であることを見い出した。そ
のような金属元素の酸化物として、ＰＺＴに対しては、
例えば酸化チタンが、タンタル酸ストロンチウムビスマ
スに対しては、例えば酸化タンタルが挙げられる。

【００１２】ＰＺＴの絶縁体への反応は、高温時に鉛が
絶縁体へ侵入し、かつ、絶縁体が熔融状態になることに
よって起こり、絶縁体が半導体装置で最も一般的なシリ
コン酸化物である場合、後で詳述するが、ＰＺＴ及びＰ
ＺＴと接する部分の絶縁体が鉛ガラスとなり、比誘電率
が著しく低下することが判明した。絶縁体が酸化チタン
である場合は、このような反応は殆ど見られず、ＰＺＴ
の比誘電率の低下も見られなかった。

【００１３】本発明は、上記の発見に基づいてなされた
ものである。即ち、本発明の前記課題は、下部電極をセ
ル毎に分離して形成しから当該電極の間を絶縁体膜で埋
め、その後、鉛及びビスマスの少なくとも一方を含む材
料からなる膜を複数のセルに亘って連続して形成し、当
該誘電体膜の上を上部電極で覆い、かつ、前記絶縁体膜
の材料として、前記誘電体膜を構成する元素の内の四価
以上の原子価を持つ金属元素の酸化物を用いることによ
って効果的に解決することができる。

【００１４】なお、下部電極と絶縁体膜の形成の順序
は、上記とは逆に絶縁体膜を先とすることが可能であ
り、同様の効果を得ることができる。

【００１５】また、各下部電極の周辺部分において下部
電極の面と絶縁体膜の面が滑らかにつながり、段差が抑
えられていることが望ましい。この部分の面が平坦にな
ることによって誘電体膜の膜厚が均一となり、特性の安
定した信頼度の高いキャパシタを得ることができる。

【００１６】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置の実施の形態を幾つかの図面に示した実施例を参照し
て詳細に説明する。

【００１７】

【実施例】図１において、101は、公知の方法で形成し
たトランジスタを含む素子層、103は、素子層101の上に
セル毎に形成した下部電極、102は、下部電極103を埋め
込むようにして形成した酸化チタンの絶縁体膜、104
は、下部電極103及び絶縁体膜102の双方の上に一様に形
成したＰＺＴの誘電体膜、105は、誘電体膜104の上面に
形成した上部電極を示す。誘電体膜104及び上部電極105
は、複数のセルに亘って連続している。

【００１８】下部電極103と絶縁体膜102が誘電体膜104
に接する面を図２に示す。誘電体膜104は、図示の全面
に一様に成膜される。なお、下部電極103は、互い違い
に配置されているが、これに限らず、格子状等のほかの
配置が可能である。

【００１９】以下に上記構造の半導体記憶装置の製造工
程を図３〜図６を用いて説明する。電界効果トランジス
タ等を含む素子層101を公知の方法を使って形成した
後、図３に示すように、同層の上に白金薄膜401を直流
スパッタ法により、２００ｎｍ形成した。次に、エッチ
ングマスクを用い、フォトリソグラフィ法により薄膜40
1をエッチングしてセル毎の下部電極103を形成した（図
４参照）。

【００２０】続いて、このパターン上に、図５に示すよ
うに酸化チタン膜601を５００ｎｍ形成した。この形成
には、チタンイソプロポキサイド〔Ｔi（ｉ−ＯＣ₃Ｈ₇)
₄〕を原料とするＭＯＣＶＤ法（有機金属気相成長法）
を用いた。チタンイソプロポキサイドは常温で液体であ
るため、原料を４５℃の恒温槽内で加熱して蒸気圧を高
めた状態で、アルゴンをキャリアガスとして反応室に導
入した。キャリアガスの流量を２００ｃｃ／minとし、
反応室には同時に、酸素を５００ｃｃ／min流した。基
板温度を３５０℃にすることにより、チタン酸化物（Ｔ
iＯ₂）の薄膜を得た。

【００２１】なお、チタン酸化物薄膜用の原料は上記に
限らず、他のアルコキシド原料、錯体原料、ハロゲン化
物原料が可能であり、それらのＣＶＤ法により同薄膜を
形成することができる。ただし、いずれの場合も、形成
直後の薄膜には十分な絶縁性がないので、更に、酸素を
含む雰囲気中で７５０℃の熱処理を施し、所望のチタン
酸化物を得る。

【００２２】次に、酸化チタン膜601上にフォトレジス
トを塗布し、公知のエッチバック法により膜601をエッ
チングしてその面を平坦化していき、下部電極103の周
辺近傍で同電極の面と膜601の面が滑らかにつながるよ
うにした。これによって、下部電極103の周辺部分は、
段差が抑えられ、面が平坦化される。以上により、下部
電極103が酸化チタンの絶縁体膜102に埋め込まれた図６
に示す構造を得ることができた。なお、平坦化の方法と
して、そのほかに公知の化学機械研磨法による方法が適
用可能である。

【００２３】続いて、完成した埋め込み下部電極103及
び絶縁体膜102の面に対し、公知のＲＦ（高周波）スパ
ッタ法により、Ｐb／Ｚr／Ｔi＝１／０．５／０．５の
組成で混合された非晶質混合酸化物を常温で１５０ｎｍ
形成した。この薄膜を７００℃３０秒のランプ加熱装置
による急速酸化法で結晶化し、ペロブスカイト構造を持
つ多結晶ＰＺＴ薄膜による誘電体膜104を得た。更に、
同膜の上に白金薄膜を形成し、上部電極105とした（図
１参照）。

【００２４】なお、誘電体膜104は、下部電極103と接す
る部分では、ペロブスカイト単一相からなるＰＺＴ薄膜
となり、絶縁体膜102と接する部分では、パイロクロア
層が混合したＰＺＴ薄膜となった。広く知られているよ
うに、パイロクロア相が混合したＰＺＴ薄膜は、ペロブ
スカイト単一相のＰＺＴ薄膜と比較すると、比誘電率が
半分以下となる。典型的には、ペロブスカイト単一相の
ＰＺＴの比誘電率が１５００程度であるのに対し、パイ
ロクロア層が混合したＰＺＴの誘電率は、３００程度で
ある。このことは、結果として隣接する下部電極103間
の静電容量が抑制され、隣接電極間の信号の洩れ量が小
さくなって、キャパシタ動作が安定する効果があること
が分かった。

【００２５】以上の工程において、セル分離のキャパシ
タ加工のために用いるマスクは、下部電極103に対して
のみであり、誘電体膜104と上部電極105には用いていな
い。同膜と同電極に用いるマスクは、記憶装置の動作上
必要な最小限の加工（例えばメモリセル領域とそれ以外
の領域を分離する加工）のためのマスクにとどめること
ができ、同膜と同電極をセル毎に分離する場合に比べて
加工精度の要求が大幅に緩和される。

【００２６】また、誘電体膜104に対してセル分離加工
を行なわないことにより、従来に見られたドライエッチ
ングによるキャパシタ側壁の損傷を回避することができ
る。

【００２７】更に、下部電極103は、絶縁体膜102の中に
埋め込まれ、その周辺部分における段差が抑えられてい
るので、誘電体膜104の膜厚が均一となり、周辺部分に
段差がある場合に発生するキャパシタ特性の劣化が抑え
られる。

【００２８】なお、比較のため、同様の構造を従来技術
により作成した。即ち、絶縁体膜102を酸化シリコンを
主成分とする材料を用いて形成した。得られた構造を図
７に示す。ＰＺＴ誘電体膜の絶縁体膜102と接する部分
は、変質した膜202となり、本来のＰＺＴ誘電体膜は、
下部電極103の上に同電極よりも縮小された寸法で誘電
体膜106として残されていた。

【００２９】この原因を究明するため、ＰＺＴ組成を持
つ混合酸化物とシリコン酸化物との反応を調べた結果、
次のことが分かった。

【００３０】この反応は、５００℃から顕著になり、温
度が上昇するに従って鉛がシリコン酸化物へ侵入する距
離が増大する。この距離は、シリコン酸化物が熱酸化膜
であり、誘電体がＰＺＴ組成を持つ非晶質混合酸化物で
ある場合、５００℃で５０ｎｍ、６００℃で１００ｎｍ
であった。７００℃以上になると、反応物は熔融状態と
なり、３００ｎｍ未満の膜厚を持つＰＺＴ薄膜では、Ｐ
ＺＴとシリコン酸化物の界面が消失した。組成分析によ
り、反応により生成された化合物中に鉛が大量に拡散し
ていることが分かり、変質した膜202の反応生成物は、
鉛ガラスであると判断された。この反応生成物の比誘電
率は数十であり、ＰＺＴと比較すると桁違いに小さい。

【００３１】鉛による反応は、上記のように５００℃で
も顕著であるため、ＰＺＴ作成温度の低温化で対処する
ことは不可能である。上記の比較実験では、６００℃で
ＰＺＴの結晶化を行なったが、６００℃では、本実施例
による場合の７００℃と比較してＰＺＴの結晶化が不十
分であり、誘電率や自発分極など半導体記憶装置の動作
に必要な膜の物性値も十分でない。にもかかわらず、シ
リコン酸化物を主成分とする薄膜では反応が激しく、下
部電極103の周辺から反応が進行している様子が断面電
子顕微鏡観察により明らかであった。

【００３２】この反応が激しいため、下部電極103の上
面においても鉛の横方向の拡散が起こり、下部電極103
周辺近傍のＰＺＴ薄膜は変質した膜202に変化してい
た。その結果、下部電極103上面のＰＺＴ薄膜において
高誘電率や自発分極の検出することができる部分は、図
７の106で示す領域に限られ、実効的な面積が大きく減
少した。そのため、この構造で意図した、合わせ誤差を
除いたことによる実効面積の増大及びドライエッチング
によるキャパシタ側壁の損傷を回避する効果を得ること
ができなかった。更に、結晶化温度を上述の７００℃と
した場合は、反応が更に激しく、反応物が熔融状態とな
るため、図７の構造すら得ることができなかった。

【００３３】以上から、形成時に少なくとも５００℃の
熱処理を施す必要のある鉛含有の誘電体薄膜を採用する
場合、本発明によってはじめて図１に相当する構造を作
成することが可能になる。

【００３４】ここで、本発明の構造を実現するのに好適
な別の製造方法を図８〜図１１を用いて説明する。上述
の製造工程の場合と同様、公知の方法を用いて能動素
子、例えば電界効果トランジスタを含む層101を形成す
る。次に、絶縁体膜を堆積し、公知のリソグラフィとエ
ッチング法により、下部電極に相当する部分の絶縁体膜
を取り除いたパターン801を形成する(図８参照）。続い
て、素子層101の中に下部電極103下部の導電性プラグ層
（下部電極103をトランジスタに電気的に接続するため
の層、図示せず）やバリア層（図示せず）を形成し、そ
の後、図９に示すように、パターン801を含む全面に下
部電極となる金属薄膜901をスパッタ法で堆積する。次
に、公知のＣＶＤ法又は塗布法により、酸化シリコンの
膜を形成した後、上面全体を平坦化して膜1001を得る
（図１０参照）。その後、エッチバック法又は化学機械
研磨法により、金属薄膜901と絶縁体膜801とが平坦な平
面を形成するまで膜901と膜801を削り、図１１に示す下
部電極1102が絶縁体膜1101に埋め込まれた構造を作成す
る。以降は、前記した工程と共通である。

【００３５】この製造方法の利点は、絶縁体膜の堆積の
容易さと、下部電極1102の膜厚に対する制限が少ないこ
とにある。即ち、絶縁体膜の形成時は、下地がほぼ平坦
なために、段差構造に均一に作成するプロセス（ＣＶＤ
法）は不要である。好ましくは、公知のＤＣスパッタ法
で金属チタン薄膜を形成し、同薄膜を酸素雰囲気中で８
００℃３０分酸化することにより、容易に絶縁体膜に必
要な絶縁性のある酸化チタン薄膜を得ることができる。

【００３６】また、下部電極1102及び下部電極1102の下
に存在する素子層101の中の導電性プラグ層やバリア層
の形成前にこの酸化チタンの絶縁性向上の熱処理を行な
うことができるので、下部電極1102の酸化及び導電性プ
ラグ層やバリア層の酸化が起きない。下部電極及び導電
性プラグ層やバリア層を先に形成する場合は、例えば下
部電極を白金とした場合、白金に酸素を通す性質がある
ため、下部電極の下部層の酸化による劣化を抑制するた
めには、熱処理温度と処理時間に応じて白金の膜厚を厚
くする必要があり、加工を困難にする。本工程ではこの
制限がないという利点がある。

【００３７】次に、本発明の別の実施例を図１２に示
す。本実施例は、絶縁体膜102を形成する前に酸化シリ
コンを主成分とする絶縁体膜301を形成したもので、下
部電極103は、絶縁体膜301と絶縁体膜102との積層膜の
中に埋め込まれる。誘電体膜104と酸化シリコンの膜301
との反応を抑止する絶縁体膜102が下部電極103と段差な
く形成されており、この構造によっても本発明の効果を
得ることができる。

【００３８】なお、誘電体材料として、上記二実施例で
は鉛を含む材料を用いたが、この材料に限らず、形成温
度において酸化シリコンと反応が起こる他の材料に本発
明の適用が可能であり、同様の効果を得ることができ
る。とりわけビスマスを含有する材料の場合、ビスマス
が鉛同様に酸化シリコンに対して激しい反応を起こすた
め、特に有用である。即ち、本発明の好ましい誘電体材
料は、鉛又はビスマスを含有する酸化物誘電体材料であ
る。

【００３９】ＰＺＴ以外の該当する材料として、チタン
酸鉛（ＰbＴiＯ₃）、チタン酸ジルコニウム酸バリウム
鉛〔（Ｂa，Ｐb)(Ｚr，Ｔi)Ｏ₃〕、ニオブ酸バリウム鉛
〔(Ｂa，Ｐb)Ｎb₂Ｏ₆〕、タンタル酸ストロンチウムビ
スマス（Ｓr₂Ｂi₂Ｔa₅Ｏ₉及びＳrＢi₂Ｔa₂Ｏ₉）、チタ
ン酸ビスマス（Ｂi₄Ｔi₃Ｏ₁₂）がある。これらを基本構
造として持つ誘電体及びこれらの混合材料について、全
て本発明を適用することができる。即ち、（Ａ1Ａ2
．．)(Ｂ1Ｂ2 ．．)Ｏ_x（Ａ1＝Ｐb，Ｂi；Ａ2＝Ｃ
a，Ｓr，Ｃd，Ｂa，Ｌa，Ｔl，Ｎa，Ｋ; Ｂ1，Ｂ2＝Ｔ
a，Ｔi，Ｚr，Ｈf，Ｆe，Ｎb，Ｓn，Ｕ，Ａl，Ｍn，
Ｗ，Ｙb，Ｓc，Ｉn，Ｓb，Ｃo，Ｚn，Ｌi，Ｍo，Ｎi，
Ｃo）の形で記述される酸化物及びそれらの混合物であ
ればよい。また、上記のように記述される材料を主成分
とし、それに他の元素を混合した場合も本発明に包含さ
れる。

【００４０】絶縁体膜として、本実施例では酸化チタン
膜を用いたが、上記のように記述される材料毎に、Ｂ
1，Ｂ2として挙げたそれぞれの元素、即ち、Ｔa，Ｔi，
Ｚr，Ｈf，Ｆe，Ｎb，Ｓn，Ｕ，Ａl，Ｍn，Ｗ，Ｙb，Ｓ
c，Ｉn，Ｓb，Ｃo，Ｚn，Ｌi，Ｍo，Ｎi，Ｃoから選ば
れた元素の酸化物を主成分とする膜が有効である。これ
らの元素は、上記酸化物において四価以上の原子価を有
している。

【００４１】電極材料として、本実施例では白金を用い
たが、Ｐd，Ｎi，Ｐtから選ばれた元素を主成分とする
金属及び合金、又は、Ｖ，Ｃr，Ｆe，Ｒu，Ｉn，Ｓn，
Ｒe，Ｉr，Ｐb，Ｃu，Ｐdから選ばれた元素の酸化物を
主成分とする材料でも適用可能である。

【００４２】絶縁体膜102の形成方法として、本実施例
では、ＣＶＤ法と金属薄膜の熱酸化を示したが、これに
限らず、酸素含有雰囲気での反応性スパッタ及びゾルゲ
ル塗布法も適用可能である。また、誘電体膜104の形成
方法として、本実施例では、スパッタ法を用いたが、こ
れに限らず、ＭＯＣＶＤ法、蒸着法及びゾルゲル法も適
用可能である。なお、平坦面上への堆積では、蒸着法及
びゾルゲル法が特に効果的である。

【００４３】上記方法により作成した半導体記憶装置を
ＤＲＡＭとして構成した例を図１３に示す。キャパシタ
の誘電体膜としてＰＺＴを用いた。Ｓi基板1201の上に
公知の工程によってトランジスタを含む素子層を形成す
る。即ち、素子領域分離膜1202、導電性不純物拡散層12
03、ポリシリコントランジスタゲート電極1204、ポリシ
リコン配線1205，1206、層間絶縁膜1207を形成する。次
に、キャパシタをトランジスタに電気的に接続するため
の導電性プラグ1208を形成する。同プラグは、ＣＶＤ法
で形成した窒化チタン／チタンシリサイドの積層膜であ
る。同積層膜はそのほかに、窒化チタン／ポリシリコン
積層膜とすることが可能である。このようにして作成し
た素子層の上に、図１の実施例で説明した本発明のキャ
パシタを積層することによって図１３に示す構造を得
た。

【００４４】

【発明の効果】本発明によれば、誘電体膜が複数のメモ
リセルに亘って連続しているキャパシタを有し、かつ、
当該誘電体膜の材料として鉛又はビスマスを含む材料を
用いることが可能な半導体記憶装置を実現することがで
きる。更に、キャパシタ加工時の合わせ余裕をほぼ不要
にすることができるので、メモリセルを相互に分離する
ための領域を小さくすることができ、集積度を高めるこ
とができる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の実施例を説明す
るための断面図。

【図２】絶縁体膜の中に埋め込まれた下部電極の配置を
示す平面図。

【図３】キャパシタを作成する工程の第１段階を説明す
るための断面図。

【図４】キャパシタを作成する工程の第２段階を説明す
るための断面図。

【図５】キャパシタを作成する工程の第３段階を説明す
るための断面図。

【図６】キャパシタを作成する工程の第４段階を説明す
るための断面図。

【図７】従来技術による比較例を説明するための断面
図。

【図８】キャパシタを作成する別の工程の第１段階を説
明するための断面図。

【図９】キャパシタを作成する別の工程の第２段階を説
明するための断面図。

【図１０】キャパシタを作成する別の工程の第３段階を
説明するための断面図。

【図１１】キャパシタを作成する別の工程の第４段階を
説明するための断面図。

【図１２】本発明の別の実施例を説明するための断面
図。

【図１３】本発明の更に別の実施例（ＤＲＡＭ）を説明
するための断面図。

【符号の説明】

101…トランジスタを含む素子層 102，1101…絶縁体膜 103，1102…下部電極 104…誘電体膜 105…上部電極 301…シリコン酸化膜

Claims

【特許請求の範囲】

【請求項１】トランジスタを含む素子層の上にメモリセ
ル毎に分離して形成された下部電極と、当該下部電極の
上面を露出して当該下部電極を埋め込んでいる絶縁体膜
と、下部電極及び絶縁体膜の双方の上に複数のメモリセ
ルに亘って連続して形成された誘電体膜と、当該誘電体
膜の上に形成された上部電極とによって構成される複数
のキャパシタを有し、前記誘電体膜は、鉛及びビスマス
からなる群から選ばれた少なくとも一つの元素を含有し
ており、更に、前記絶縁体膜は、前記誘電体膜を構成す
る元素の内の四価以上の原子価を持つ金属元素の酸化物
であることを特徴とする半導体記憶装置。
【請求項２】前記下部電極の上面と前記絶縁体膜の上面
とが下部電極の周辺近傍において同一平面をなしている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】前記誘電体膜は、チタン酸ジルコン酸鉛か
らなることを特徴とする請求項１又は請求項２に記載の
半導体記憶装置。
【請求項４】前記誘電体膜は、タンタル酸ストロンチウ
ムビスマスからなることを特徴とする請求項１又は請求
項２に記載の半導体記憶装置。
【請求項５】前記絶縁体膜は、酸化チタンからなること
を特徴とする請求項３に記載の半導体記憶装置。
【請求項６】前記下部電極及び前記上部電極の少なくと
もいずれか一方は、白金、イリジウム、ルテニウム、パ
ラジウム及びニッケルからなる群から選ばれた金属元素
を主成分とする材料からなることを特徴とする請求項１
〜請求項５のいずれか一に記載の半導体記憶装置。
【請求項７】前記素子層と前記複数のキャパシタとによ
ってダイナミックランンダムアクセスメモリが形成され
ていることを特徴とする請求項１〜請求項６のいずれか
一に記載の半導体記憶装置。
【請求項８】前記素子層と前記複数のキャパシタとによ
って不揮発性メモリが形成されていることを特徴とする
請求項１〜請求項６のいずれか一に記載の半導体記憶装
置。
【請求項９】前記誘電体膜をスパッタ法、蒸着法又は溶
液塗布法のいずれかの方法によって形成する工程を有す
ることを特徴とする請求項１に記載の半導体記憶装置の
製造方法。
【請求項１０】前記絶縁体膜をＣＶＤ法によって形成す
る工程を有することを特徴とする請求項１に記載の半導
体記憶装置の製造方法。
【請求項１１】前記絶縁体膜を熱酸化法によって形成す
る工程を有することを特徴とする請求項１に記載の半導
体記憶装置の製造方法。