JPH114167A - Ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【課題】Ａ／Ｄ変換待機時間の消費電力を低減するＡ／
Ｄコンバータの提供。 【解決手段】Ａ／Ｄ変換待機期間に、バイアス回路を停
止し、Ａ／Ｄ変換時には従来のＡ／Ｄ変換期間にバイア
ス回路の再始動時の安定期間を追加したＡ／Ｄ変換信号
を生成することでＡ／Ｄ変換を行い、消費電力を低減す
ることができるＡ／Ｄコンバータ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するＡ／Ｄコンバータに関し、特に
消費電力低減回路を有するＡ／Ｄコンバータに関する。

【０００２】

【従来の技術】図６は、従来のＡ／Ｄコンバータの構成
一例を示すブロック図である。図６を参照すると、変換
タイミング信号生成回路２０は、クロックとＡ／Ｄ変換
開始トリガ信号の入力によりＡ／Ｄ変換を行うタイミン
グ信号を生成する。

【０００３】サンプルホールド回路２は、変換タイミン
グ信号生成回路２０で生成されたタイミング信号に従
い、バイアス回路８より入力される電圧を基準として、
アナログ入力ピン１から入力したアナログデータとデジ
タルアナログ変換器６の出力データを取り込み保持し、
コンパレータ３に対してアナログデータを出力する。

【０００４】コンパレータ３は、サンプルホールド回路
２から出力される２つの信号を比較し、その比較結果
を、逐次比較レジスタ４に格納し、出力回路５に出力す
る。

【０００５】デジタルアナログ変換器６は、逐次比較レ
ジスタ４のデジタルデータをアナログデータに変換し出
力する。

【０００６】電源７は、デジタルアナログ変換器６へ電
源を供給する。バイアス回路８及び１０は、一定レベル
の電圧を生成する。電源９はバイアス回路８及び１０に
電源を供給する。バイアス回路８及びバイアス回路１０
はともにＳＴＯＰ信号により動作を停止することができ
る。

【０００７】図７は、図６に示した従来技術の動作を説
明するためのタイミンズ波形図である。次に図６及び図
７を参照して、この従来のＡ／Ｄコンバータの動作につ
いて説明する。

【０００８】Ａ／Ｄ変換開始トリガが入力されると、ク
ロックをもとに変換タイミング信号生成回路２０により
Ａ／Ｄ変換タイミング信号が生成され、サンプルホール
ド回路２に入力される。この時、変換タイミング信号生
成回路２０は、Ａ／Ｄ変換に要する期間だけＯＮする信
号を出力する。この期間をＴ１とする。

【０００９】この信号によりサンプルホールド回路２は
動作し、バイアス回路８により生成された電圧を基準と
して、アナログ入力ピン１からのアナログデータを取り
込んだ後保持し、このデータと基準電圧をコンパレータ
３に出力し、コンパレータ３で比較する。

【００１０】コンパレータ３は、バイアス回路１０より
生成される基準電圧を使用して、比較動作を行う。この
比較結果を、逐次比較レジスタ４に格納し、このデータ
を、デジタルアナログ変換器６に入力する。

【００１１】デジタルアナログ変換器６は、入力された
デジタルデータをアナログデータに変換し出力する。

【００１２】サンプルホールド回路２は、バイアス回路
８により生成される電圧を基準とし、デジタルアナログ
変換器６から出力されたアナログデータを取り込み、保
持し、このデータと、アナログ入力ピン１から入力した
データを、コンパレータ３に出力し、コンパレータ３で
比較する。

【００１３】上記動作を所定回繰り返すことにより、Ａ
／Ｄ変換を行う。

【００１４】Ａ／Ｄ変換が終了すると、Ａ／Ｄ変換待機
状態になり、次のＡ／Ｄ変換開始トリガの入力を待つ。
Ａ／Ｄ変換待機期間は、バイアス回路８および１０は動
作している。

【００１５】Ａ／Ｄコンバータを使用しない場合は、Ａ
／Ｄコンバータでの消費電力を低減するために、ＳＴＯ
Ｐ信号をＯＮにすることにより、バイアス回路８および
バイアス回路１０をＯＦＦする。

【００１６】ＳＴＯＰ信号がＯＮの期間は、Ａ／Ｄ変換
開始トリガ信号が入力されてもＡ／Ｄ変換は行わない。

【００１７】ここで、バイアス回路８およびバイアス回
路１０について詳細に説明する。

【００１８】図８は、従来Ａ／Ｄコンバータにおけるバ
イアス回路８および１０の回路構成の一例を示す図であ
る。バイアス回路８及び１０の基本構成は同一であるた
め、以下では、バイアス回路８についてのみ説明する。

【００１９】図８を参照すると、このバイアス回路８
は、ソースが電源９に接続され、ＳＴＯＰ信号をインバ
ータＩＮＶで反転した信号をゲート入力とするＰ型トラ
ンジスタ２１と、ソースが電源９に接続され、ゲートが
Ｐ型トランジスタ２１のドレインと接続され、ドレイン
が抵抗２４の一端と接続されて出力端ＯＵＴとされるＰ
型トランジスタ２３と、Ｐ型トランジスタ２１のドレイ
ンと抵抗２４の一端との間に接続され、ＳＴＯＰ信号を
ゲート入力とするＰ型トランジスタ２２と、を備え、抵
抗２４の他端はグランド（ＧＮＤ）に接続されている。

【００２０】ＳＴＯＰ信号がインアクティブ（Ｌｏｗレ
ベル）の時は、Ｐ型トランジスタ２２がＯＮし（導通
し）、Ｐ型トランジスタ２１はＯＦＦする。この時、Ｐ
型トランジスタ２３のゲート電圧は、抵抗２４を介して
グランドレベルが供給され、Ｐ型トランジスタ２３はＯ
Ｎする。Ｐ型トランジスタ２３のオン抵抗と、抵抗２４
により抵抗分割された電圧が、出力信号ＯＵＴとして出
力される。この時、電源９からＰ型トランジスタ２３と
抵抗２４を介してグランドに定常電流が流れる。この定
常電流が消費電力を高くする原因の一つとなっている。

【００２１】一方、ＳＴＯＰ信号をアクティブ（Ｈｉｇ
ｈレベル）になった場合、Ｐ型トランジスタ２２はＯＦ
Ｆし、Ｐ型トランジスタ２１はＯＮする。このため、Ｐ
型トランジスタ２３のゲートには、Ｐ型トランジスタ２
１を介して電源レベルが供給されるためＰ型トランジス
タ２３はＯＦＦする。抵抗２４を介してグランドレベル
が出力ＯＵＴとして出力される。この時、定常電流は流
れない。

【００２２】バイアス回路８を停止状態から再始動させ
た場合、つまり、ＳＴＯＰ信号をアクティブからインア
クティブにした場合、Ｐ型トランジスタ２３がＯＮし、
Ｐ型トランジスタ２３と抵抗２４に電流が流れ、Ｐ型ト
ランジスタ２３の抵抗と抵抗２４により抵抗分割された
電圧が、信号ＯＵＴとして出力される。

【００２３】Ｐ型トランジスタ２３がＯＮした時点か
ら、次第に、出力信号ＯＵＴのレベルが上がり、一定時
間後、信号ＯＵＴの電圧は、Ｐ型トランジスタ２３の抵
抗（オン抵抗）と抵抗２４により抵抗分割された電圧に
落ちつき、安定したＯＵＴ信号のレベルが得られる。

【００２４】この出力信号電圧が安定するまでの期間を
Ｔ２とすると、Ｔ２は、例えば１０ｕｓ程度必要とす
る。

【００２５】

【発明が解決しようとする課題】上記した従来技術は、
Ａ／Ｄ変換待機期間において、図４のバイアス回路８お
よびバイアス回路１０が動作しているため、消費電力が
大きい、という問題点を有している。

【００２６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、Ａ／Ｄ変換待機
期間の消費電力を低減するＡ／Ｄコンバータを提供する
ことにある。

【００２７】

【課題を解決するための手段】前記目的を達成するた
め、本発明のＡ／Ｄコンバータは、Ａ／Ｄ変換時の基準
電圧を発生するバイアス回路と、前記バイアス回路が出
力する基準電圧を用いてＡ／Ｄ変換を行うＡ／Ｄ変換部
と、Ａ／Ｄコンバータの変換タイミングの制御を行う制
御回路と、を有し、前記制御回路は、Ａ／Ｄ変換を行っ
ていない期間、前記バイアス回路の基準電圧出力を停止
し、Ａ／Ｄ変換時には、前記バイアス回路における基準
電圧出力を開始し、前記バイアス回路の基準電圧出力が
安定するまでの時間待った後に、前記Ａ／Ｄ変換部での
Ａ／Ｄ変換を開始させるタイミング信号を発生する、こ
とを特徴とする。

【００２８】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、アナログ信号を入力保持するサンプルホールド回路
（図１の２）と、サンプルホールド回路から出力される
入力アナログ信号電圧を基準電圧と比較するコンパレー
タ（図１の３）と、逐次比較レジスタ（図１の４）と、
逐次比較レジスタから出力されるディジタル信号をアナ
ログ信号に変換するＤ／Ａ変換器（図１の６）と、Ａ／
Ｄ変換時の基準電圧を発生するバイアス回路（図１の
８、１０）を備え、Ａ／Ｄ変換待機期間に、上記バイア
ス回路を停止させることにより、Ａ／Ｄ変換待機期間の
消費電力を低減させる。より具体的には、低消費電力変
換タイミング信号生成回路（図１の１１）と、バイアス
回路を停止させるタイミングを生成するストップ信号生
成回路（図１の１２）と、を有する。

【００２９】Ａ／Ｄ変換を行わない期間は、バイアス回
路を停止し、Ａ／Ｄ変換時には低消費電力変換タイミン
グ信号生成回路により、バイアス回路の再始動時の安定
時間を追加したタイミング信号を生成する。

【００３０】本発明の実施の形態によれば、Ａ／Ｄ変換
待機期間にバイアス回路を停止しているため、待機期間
の消費電力を低減できる。

【００３１】また本発明の実施の形態においては、モー
ド信号が第１の値を示している場合、制御回路は、Ａ／
Ｄ変換を行っていない期間、バイアス回路の基準電圧出
力を停止し、Ａ／Ｄ変換時には、バイアス回路の基準電
圧出力を開始し前記バイアス回路の基準電圧出力が安定
するまでの時間待った後に、Ａ／Ｄ変換部でのＡ／Ｄ変
換を開始させるタイミング信号を発生し、モード信号が
第２の値を示している場合、前記制御回路は、Ａ／Ｄ変
換を行っていない期間も、前記バイアス回路の基準電圧
出力を継続し、Ａ／Ｄ変換時には、前記バイアス回路の
基準電圧出力が安定するのまでの待ち時間無しに、前記
Ａ／Ｄ変換部でのＡ／Ｄ変換を開始させるタイミング信
号を発生するように構成してもよい。

【００３２】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て詳細に説明する。

【００３３】［実施例１］図１は、本発明の第１の実施
例の構成を示す図である。図１において、従来技術の説
明で参照した図６と同一の要素には同一の参照符号が付
されている。本実施例では、サンプルホールド回路２に
Ａ／Ｄ変換動作タイミング信号を供給すると共に、バイ
アス回路８、１０に停止を制御する信号を供給する消費
電力低減回路１３を備えたことを特徴としている。これ
以外の構成及び動作は、図６に示した従来技術と同一で
ある。

【００３４】図１を参照すると、消費電力低減回路１３
は、クロックとＡ／Ｄ変換開始トリガ信号によりＡ／Ｄ
変換動作タイミングを生成する低消費電力変換タイミン
グ信号生成回路１１と、バイアス回路８および１０を停
止させる信号を生成するストップ信号生成回路１２と、
を有する。

【００３５】ストップ信号生成回路１２の出力は、とも
に図８に示した構成よりなる、バイアス回路８、及びバ
イアス回路１０にＳＴＯＰ信号として入力される。

【００３６】次に本発明の一実施例の動作について説明
する。図２は、本発明の一実施例の動作を説明するため
の波形図である。以下ではＡ／Ｄ変換待機状態の動作に
ついて説明する。

【００３７】Ａ／Ｄ変換待機状態において、低消費電力
変換タイミング信号生成回路１１は、ＯＦＦ信号を出力
する（サンプルホールド回路２に入力するＡ／Ｄ変換動
作タイミング信号はインアクティブとなる）。このため
サンプルホールド回路２は動作せず、Ａ／Ｄ変換は行わ
ない。

【００３８】ＳＴＯＰ信号はＯＦＦ（インアクティブ）
であるため、ストップ信号生成回路１２は、低消費電力
タイミング信号生成回路１１の出力の否定値（反転値）
を出力する。すなわちＡ／Ｄ変換待機状態において、ス
トップ信号生成回路１２は常に、ＯＮ信号（アクティ
ブ）を出力し、バイアス回路８およびバイアス回路１０
を停止させる。

【００３９】このため、本実施例においては、Ａ／Ｄ変
換待機状態に、上記従来技術で問題とされていた、バイ
アス回路８およびバイアス回路１０に流れる定常電流を
削除することができる。

【００４０】次にＡ／Ｄ変換開始時の動作について説明
する。Ａ／Ｄ変換開始トリガ信号が入力されると、低消
費電力変換タイミング信号生成回路１１は、Ａ／Ｄ変換
に要する期間Ｔ１に、バイアス回路８およびバイアス回
路１０の各回路が再始動時に安定するまでの期間Ｔ２を
加えた期間、ＯＮする信号を出力する。この期間をＴ３
とすると、Ｔ３＝Ｔ１＋Ｔ２となる。

【００４１】例えば、バイアス回路８およびバイアス回
路１０の安定期間Ｔ２を１０ｕｓ（マイクロ秒）、Ａ／
Ｄ変換に要する期間Ｔ１を５ｕｓとすると、低消費電力
変換タイミング信号生成回路１１は、Ｔ３＝１５ｕｓの
期間ＯＮする信号を生成する。なお、このＴ３期間ＯＮ
する信号は、例えばクロックを分周することにより生成
できる。

【００４２】Ａ／Ｄ変換開始トリガ入力により低消費電
力変換タイミング信号生成回路１１はＴ３期間ＯＮする
信号を生成し、サンプルホールド回路２とストップ信号
生成回路１２に出力する。

【００４３】ストップ信号生成回路１２はＴ３期間だけ
ＯＦＦとなる信号を出力し、バイアス回路８およびバイ
アス回路１０を再始動する。

【００４４】バイアス回路８およびバイアス回路１０に
は電流が流れだし、Ｔ２期間たつと、安定した電圧を出
力する。

【００４５】サンプルホールド回路２には、通常の変換
期間Ｔ１に、バイアス回路８およびバイアス回路１０が
安定するための期間Ｔ２を加えた期間Ｔ３だけＯＮする
信号を入力している。

【００４６】この結果、サンプルホールド回路２は、バ
イアス回路８およびバイアス回路１０が再始動後Ｔ２期
間たち出力電圧が安定した後に動作を行うため、変換精
度を損なわずにＡ／Ｄ変換を行うことができる。

【００４７】Ｔ３期間が経過しＡ／Ｄ変換が終了する
と、低消費電力変換タイミング信号生成回路１１はＯＦ
Ｆ信号を出力し、バイアス回路８および１０を停止し、
Ａ／Ｄ変換待機状態となる。

【００４８】上記した従来のＡ／Ｄコンバータでは、Ａ
／Ｄ変換待機状態において、Ａ／Ｄコンバータの消費電
力の約４０％がバイアス回路で消費されていたが、本実
施の例によれば、Ａ／Ｄ変換待機状態時の消費電力を削
減することができ、大きく低消費電力化ができる。

【００４９】［実施例２］次に本発明の第２の実施例に
ついて図面を参照して詳細に説明する。

【００５０】図３は、本発明の第２の実施例の構成を示
す図である。図３において、図１、図６と同一の要素に
は同一の参照符号が付されている。

【００５１】図３を参照すると、消費電力低減回路１８
は、クロックとＡ／Ｄ変換開始トリガによりＡ／Ｄ変換
動作タイミングを生成する低消費電力変換タイミング信
号生成回路１１及び変換タイミング信号生成回路２０を
有している。

【００５２】レジスタ１７は、ＣＰＵ１６からの命令に
よりＯＮ、ＯＦＦが設定されるフラグである。

【００５３】セレクタ１４は、レジスタ１７の出力を選
択制御信号として入力し、変換タイミング信号生成回路
２０の出力と低消費電力変換タイミング信号生成回路１
１の出力のいずれかを選択して出力する。

【００５４】ストップ信号生成回路１５は、Ａ／Ｄ変換
を停止させるＳＴＯＰ信号とレジスタ１７の値と、セレ
クタ１４の出力より、バイアス回路８および１０を停止
させる信号を生成する。これ以外の他の動作について
は、図６に示した上記従来技術と同一であるため、以下
では相違点について説明する。

【００５５】図３に示した本発明の第２の実施例の動作
について説明する。図４は、本発明の第２の実施例の動
作を説明するための波形図である。

【００５６】レジスタ１７がＯＦＦ（図ではＬｏｗレベ
ル）の場合について説明する。レジスタ１７の出力を選
択制御信号とするセレクタ１４により変換タイミング生
成回路２０の出力が選択され、サンプルホールド回路２
とストップ信号生成回路１５に入力される。

【００５７】ストップ信号生成回路１５はＳＴＯＰ信号
をそのまま出力する。つまり、レジスタ１７がＯＦＦの
時は、図６に示した従来のＡ／Ｄコンバータと同一の動
作を行う。

【００５８】次にレジスタ１７がＯＮの場合について説
明する。セレクタ１４により低消費電力変換タイミング
信号発生回路１１の出力が選択され、サンプルホールド
回路２とストップ信号生成回路１５に入力される。

【００５９】ストップ信号発生回路１５は低消費電力変
換タイミング信号生成回路１１の出力の否定値を出力す
る。すなわち、レジスタ１７がＯＮの時は、前記第１の
実施例の動作と同一の動作を行う。

【００６０】レジスタ１７がＯＮの場合は、Ａ／Ｄ変換
待機時間の消費電力を低くすることができる。

【００６１】しかし、Ａ／Ｄ変換に要する期間Ｔ３は、
従来のＡ／Ｄ変換に要する期間Ｔ１よりも、バイアス回
路８および１０の安定期間Ｔ２だけ低速になってしま
う。そのため、Ａ／Ｄ変換を低速で行いたくない場合
は、レジスタ１７をＯＦＦすることにより、従来のＡ／
Ｄコンバータと同一の動作を行うことができる。

【００６２】すなわち、本実施例においては、レジスタ
１７を有することにより、用途に応じて、従来のＡ／Ｄ
コンバータの動作と第１の実施の形態で記したＡ／Ｄコ
ンバータの動作を切り換えることができる。

【００６３】次に本発明の第３の実施例について図面を
参照して詳細に説明する。図５は、本発明の第３の実施
例の構成を示す図である。図５において、図３と同一の
要素には同一の参照符号が付されている。

【００６４】図５を参照すると、本実施例においては、
図３を参照して説明した前記第２の実施例におけるＣＰ
Ｕ１６とレジスタ１７の代わりに、外部入力端子として
停止信号入力ピン１９が設けられている。停止信号入力
ピン１９にＯＮ信号を入力することにより、図３のレジ
スタ１７にＯＮを設定したときと同じ動作を行うことが
できる。また、停止信号入力ピン１９にＯＦＦ信号を入
力することにより、図３のレジスタ１７にＯＦＦを設定
したときと同じ動作を行うことができる。レジスタ１７
を削除することにより回路を削減できるため、さらに消
費電力を低減させることができる。

【００６５】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００６６】（１）本発明の第１の効果は、Ａ／Ｄ変換
待機期間の消費電力を低減することができる、というこ
とである。

【００６７】その理由は、本発明においては、バイアス
回路の再始動時の安定時間を考慮したＡ／Ｄ変換動作タ
イミング信号を生成し、バイアス回路を停止しているた
めである。

【００６８】（２）本発明の第２の効果は、Ａ／Ｄ変換
精度を損うことがない、ということである。

【００６９】その理由は、本発明においては、バイアス
回路が再始動するときに要する安定時間だけ、Ａ／Ｄ変
換時間を長くするための回路を設けているためである。

【００７０】（３）本発明の第３の効果は、Ａ／Ｄ変換
待機時間の消費電力を低減しかつＡ／Ｄ変換を低速で行
う動作と、従来通りのＡ／Ｄ変換動作と、を、用途に応
じて切り換えることができる、ということである。

【００７１】その理由は、本発明においては、Ａ／Ｄ変
換待機時間の消費電力を低減しかつＡ／Ｄ変換を低速で
行う動作と、従来のＡ／Ｄ変換動作を選択する手段を設
けたためである。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＡ／Ｄコンバータの構
成を示すブロック図である。

【図２】本発明の第１の実施例のＡ／Ｄコンバータの動
作を説明するためのタイミング波形図である。

【図３】本発明の第２の実施例のＡ／Ｄコンバータの構
成を示すブロック図である。

【図４】本発明の第２の実施例のＡ／Ｄコンバータの動
作を説明するためのタイミング波形図である。

【図５】本発明の第３の実施例のＡ／Ｄコンバータの構
成を示すブロック図である。

【図６】従来技術のＡ／Ｄコンバータの構成を示すブロ
ック図である。

【図７】従来技術のＡ／Ｄコンバータの動作を示す波形
図である。

【図８】バイアス回路の回路構成を示す図である。

【符号の説明】

１ アナログ入力ピン ２ サンプルホールド回路 ３ コンパレータ ４ 逐次比較レジスタ ５ 出力回路 ６ デジタルアナログ変換器 ７、９ 電源 ８、１０ バイアス回路 １１ 低消費電力変換タイミング生成回路 １２、１５ ストップ信号生成回路 １３、１８ 消費電力低減回路 １４ セレクタ １６ ＣＰＵ １７ レジスタ １９ 停止信号入力ピン ２０ 変換タイミング信号生成回路 ２１、２２、２３ Ｐ型トランジスタ ２４ 抵抗

Claims (4)

【特許請求の範囲】
1. 【請求項１】Ａ／Ｄ変換部に供給する基準電圧を発生す
   るバイアス回路を、Ａ／Ｄ変換待機期間には停止すると
   共に、Ａ／Ｄ変換時には、前記バイアス回路の再始動時
   の安定期間を加味したＡ／Ｄ変換動作タイミング信号を
   前記Ａ／Ｄ変換部に供給する手段と、を備えたことを特
   徴とするＡ／Ｄコンバータ。
2. 【請求項２】Ａ／Ｄ変換時の基準電圧を発生するバイア
   ス回路と、 前記バイアス回路が出力する基準電圧を用いてＡ／Ｄ変
   換を行うＡ／Ｄ変換部と、 Ａ／Ｄコンバータの変換タイミングの制御を行う制御回
   路と、 を有し、 前記制御回路は、Ａ／Ｄ変換を行っていない期間、前記
   バイアス回路の基準電圧出力を停止し、Ａ／Ｄ変換時に
   は、前記バイアス回路における基準電圧出力を開始し、
   前記バイアス回路の基準電圧出力が安定するまでの時間
   待った後に、前記Ａ／Ｄ変換部でのＡ／Ｄ変換を開始さ
   せるタイミング信号を発生する、ことを特徴とするＡ／
   Ｄコンバータ。
3. 【請求項３】Ａ／Ｄ変換時の基準電圧を発生するバイア
   ス回路と、 前記バイアス回路が出力する基準電圧を用いてＡ／Ｄ変
   換を行うＡ／Ｄ変換部と、 Ａ／Ｄコンバータでの変換タイミングの制御を行う制御
   回路と、 前記制御回路の動作指定を行うモード信号と、 を有し、 前記モード信号が第１の値を示している場合、前記制御
   回路は、Ａ／Ｄ変換を行っていない期間、前記バイアス
   回路の基準電圧出力を停止し、Ａ／Ｄ変換時には、前記
   バイアス回路の基準電圧出力を開始し前記バイアス回路
   の基準電圧出力が安定するまでの時間待った後に、前記
   Ａ／Ｄ変換部でのＡ／Ｄ変換を開始させるタイミング信
   号を発生し、 前記モード信号が第２の値を示している場合、前記制御
   回路は、Ａ／Ｄ変換を行っていない期間も、前記バイア
   ス回路の基準電圧出力を継続し、Ａ／Ｄ変換時には、前
   記バイアス回路の基準電圧出力が安定するまでの待ち時
   間無しに、前記Ａ／Ｄ変換部でのＡ／Ｄ変換を開始させ
   るタイミング信号を発生する、ことを特徴とするＡ／Ｄ
   コンバータ。
4. 【請求項４】前記モード信号がＣＰＵによりその値が設
   定されるフラグによって保持されるか、もしくは外部端
   子から入力されることを特徴とする請求項３記載のＡ／
   Ｄコンバータ。