JPH1145565A - リフレッシュカウンター及びリフレッシュカウンティング方法 - Google Patents
リフレッシュカウンター及びリフレッシュカウンティング方法Info
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- JPH1145565A JPH1145565A JP10109839A JP10983998A JPH1145565A JP H1145565 A JPH1145565 A JP H1145565A JP 10109839 A JP10109839 A JP 10109839A JP 10983998 A JP10983998 A JP 10983998A JP H1145565 A JPH1145565 A JP H1145565A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】リフレッシュ動作を実行した行アドレスの数を
カウントする半導体メモリ装置のリフレッシュカウンタ
ー及びリフレッシュカウント方法を提供する。 【解決手段】貯蔵されたデータをリフレッシュする半導
体メモリ装置において、実行したリフレッシュ数が行ア
ドレスの個数（2nでない数）に到達した時にリセット信
号を活性化するカウンター比較器と、リフレッシュ数を
カウントする一方でリセット信号が活性化する時に初期
化されるカウント部を具備する。行アドレスの個数が2n
でない場合において、指定された数のリフレッシュ動作
だけを行い、不要なリフレッシュ動作を行わないため、
システムレベルでの性能が向上する。
カウントする半導体メモリ装置のリフレッシュカウンタ
ー及びリフレッシュカウント方法を提供する。 【解決手段】貯蔵されたデータをリフレッシュする半導
体メモリ装置において、実行したリフレッシュ数が行ア
ドレスの個数（2nでない数）に到達した時にリセット信
号を活性化するカウンター比較器と、リフレッシュ数を
カウントする一方でリセット信号が活性化する時に初期
化されるカウント部を具備する。行アドレスの個数が2n
でない場合において、指定された数のリフレッシュ動作
だけを行い、不要なリフレッシュ動作を行わないため、
システムレベルでの性能が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特にリフレッシュ動作を実行した行アドレスの
数をカウントする半導体メモリ装置のリフレッシュカウ
ンター及びリフレッシュカウント方法に関する。
に係り、特にリフレッシュ動作を実行した行アドレスの
数をカウントする半導体メモリ装置のリフレッシュカウ
ンター及びリフレッシュカウント方法に関する。
【０００２】
【従来の技術】半導体メモリ装置のうちDRAMは、周期的
にリフレッシュを実行する必要がある。これはDRAMの基
本セルが1個のトランジスタと1個のキャパシタよりな
り、キャパシタにデータを保持する構造を有するからで
ある。即ち、半導体基板上に形成されたキャパシタは、
周辺と完壁に電気的に分離されないため、必然的に漏れ
電流が発生してセルのデータが破壊される。したがっ
て、一定の周期の間に全てのメモリセルのデータをリフ
レッシュする必要がある。ところが、リフレッシュを実
行するDRAMはリフレッシュカウンターを必要とする。リ
フレッシュカウンターは、リフレッシュが実行された行
アドレスの数をカウントして、全てのメモリセルのリフ
レッシュが実行された後にリフレッシュ動作を中断させ
る。
にリフレッシュを実行する必要がある。これはDRAMの基
本セルが1個のトランジスタと1個のキャパシタよりな
り、キャパシタにデータを保持する構造を有するからで
ある。即ち、半導体基板上に形成されたキャパシタは、
周辺と完壁に電気的に分離されないため、必然的に漏れ
電流が発生してセルのデータが破壊される。したがっ
て、一定の周期の間に全てのメモリセルのデータをリフ
レッシュする必要がある。ところが、リフレッシュを実
行するDRAMはリフレッシュカウンターを必要とする。リ
フレッシュカウンターは、リフレッシュが実行された行
アドレスの数をカウントして、全てのメモリセルのリフ
レッシュが実行された後にリフレッシュ動作を中断させ
る。
【０００３】従来の標準的なDRAMは、外部アドレスが１
つ増加することによって、デコーディングされる行アド
レスの数は2倍に増加するように設計される。従ってN個
の外部アドレスをデコーディングして動作する標準的な
DRAMは、2n(ここで、nは整数である)個の行アドレスを
有する。したがって、従来の標準的なDRAMのリフレッシ
ュカウンターは、2n個のリフレッシュがカウントできる
構造で設計されていた。
つ増加することによって、デコーディングされる行アド
レスの数は2倍に増加するように設計される。従ってN個
の外部アドレスをデコーディングして動作する標準的な
DRAMは、2n(ここで、nは整数である)個の行アドレスを
有する。したがって、従来の標準的なDRAMのリフレッシ
ュカウンターは、2n個のリフレッシュがカウントできる
構造で設計されていた。
【０００４】図1は、従来技術に係るリフレッシュカウ
ンタを示す図面であって、外部アドレスが8個の場合で
ある。図1のようなリフレッシュカウンターによりカウ
ントできる行アドレス数は28である。従って、リフレッ
シュカウンターのカウント値は0から始まって255まで達
した後に再び0にリセットされる。しかし、最近は標準
的なDRAMの構造ではない構造を有するチップに対する使
用者等の要求が出てきた。この中の１つがロジック回路
とメモリ装置を１つのチップに混載した半導体装置(以
下、MMLという)である。このようなMML製品の中には、
その集積度が20Mや24M等のメモリを必要とするものもあ
る。20Mや24M等の集積度を有するDRAM製品は、従来の標
準的なDRAM製品にはなかった。20Mや24M等の集積度を有
するDRAM製品は2n個ではない行アドレス数を有する。
ンタを示す図面であって、外部アドレスが8個の場合で
ある。図1のようなリフレッシュカウンターによりカウ
ントできる行アドレス数は28である。従って、リフレッ
シュカウンターのカウント値は0から始まって255まで達
した後に再び0にリセットされる。しかし、最近は標準
的なDRAMの構造ではない構造を有するチップに対する使
用者等の要求が出てきた。この中の１つがロジック回路
とメモリ装置を１つのチップに混載した半導体装置(以
下、MMLという)である。このようなMML製品の中には、
その集積度が20Mや24M等のメモリを必要とするものもあ
る。20Mや24M等の集積度を有するDRAM製品は、従来の標
準的なDRAM製品にはなかった。20Mや24M等の集積度を有
するDRAM製品は2n個ではない行アドレス数を有する。
【０００５】この際、従来のリフレッシュカウンターを
そのまま採用する場合には次のような問題が発生する。
例えば、DRAM製品の行アドレスの個数が192個の場合を
仮定する。この場合、7個のカウンター素子よりなって
いるリフレッシュカウンターは、カウントできる行アド
レス数が128個であるので採択できない。従って、8個の
カウンター素子よりなるリフレッシュカウンターを使用
する必要がある。
そのまま採用する場合には次のような問題が発生する。
例えば、DRAM製品の行アドレスの個数が192個の場合を
仮定する。この場合、7個のカウンター素子よりなって
いるリフレッシュカウンターは、カウントできる行アド
レス数が128個であるので採択できない。従って、8個の
カウンター素子よりなるリフレッシュカウンターを使用
する必要がある。
【０００６】ところが、この場合、リフレッシュカウン
タのカウント数が193から256までに該当する行アドレス
が存在しないにも拘らず、不要なリフレッシュ動作が続
けて実行される。即ち、リフレッシュ周期の間に192回
だけ必要なリフレッシュ動作が256回も実行される。こ
のような状況はシステムレベルでは性能を低下させる。
タのカウント数が193から256までに該当する行アドレス
が存在しないにも拘らず、不要なリフレッシュ動作が続
けて実行される。即ち、リフレッシュ周期の間に192回
だけ必要なリフレッシュ動作が256回も実行される。こ
のような状況はシステムレベルでは性能を低下させる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、例え
ば、行アドレスの個数が2nでない場合に、不要なリフレ
ッシュ動作を防止するリフレッシュカウンター及びリフ
レッシュカウント方法を提供することにある。
ば、行アドレスの個数が2nでない場合に、不要なリフレ
ッシュ動作を防止するリフレッシュカウンター及びリフ
レッシュカウント方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明のリフレッシュカ
ウンター及びリフレッシュカウント方法は、例えば、次
のような特徴を有する。本発明に係るリフレッシュカウ
ンターは、貯蔵されたデータをリフレッシュする半導体
メモリ装置において、実行したリフレッシュ数が2nでな
い数も含む任意の指定数に到達した時、リセット信号を
活性化するカウンター比較器と、前記リフレッシュ数を
カウントし、前記リセット信号が活性化する時に初期化
されるカウント部とを具備することを特徴とする。
ウンター及びリフレッシュカウント方法は、例えば、次
のような特徴を有する。本発明に係るリフレッシュカウ
ンターは、貯蔵されたデータをリフレッシュする半導体
メモリ装置において、実行したリフレッシュ数が2nでな
い数も含む任意の指定数に到達した時、リセット信号を
活性化するカウンター比較器と、前記リフレッシュ数を
カウントし、前記リセット信号が活性化する時に初期化
されるカウント部とを具備することを特徴とする。
【０００９】本発明に係るリフレッシュカウント方法
は、半導体メモリ装置のリフレッシュをカウントする方
法において、2nでない数も含む任意の指定数をセット
し、リフレッシュ数を“0”にリセットする予備段階
と、前記予備段階の実行後にワードラインのリフレッシ
ュを実行し前記リフレッシュ数を“1”だけ増加するカ
ウント段階と、前記カウント段階の実行後に、前記リフ
レッシュ数が前記指定数と同一であるか否かを比較する
比較段階と、前記比較段階を実行した結果が“NO”であ
る場合にその旨を前記カウント段階にフィードバックす
るフィードバック段階と、前記比較段階を実行した結果
が“YES”である場合に前記リセット信号を活性化する
リセット信号活性化段階とを具備することを特徴とす
る。
は、半導体メモリ装置のリフレッシュをカウントする方
法において、2nでない数も含む任意の指定数をセット
し、リフレッシュ数を“0”にリセットする予備段階
と、前記予備段階の実行後にワードラインのリフレッシ
ュを実行し前記リフレッシュ数を“1”だけ増加するカ
ウント段階と、前記カウント段階の実行後に、前記リフ
レッシュ数が前記指定数と同一であるか否かを比較する
比較段階と、前記比較段階を実行した結果が“NO”であ
る場合にその旨を前記カウント段階にフィードバックす
るフィードバック段階と、前記比較段階を実行した結果
が“YES”である場合に前記リセット信号を活性化する
リセット信号活性化段階とを具備することを特徴とす
る。
【００１０】
【発明の実施の形態】以下、添付した図面を参照して本
発明の好適な実施の形態を説明する。図2は、本発明の
第１の実施の形態に係るリフレッシュカウンターの構成
を示す図面である。図２に示すように、本発明の第１の
実施の形態に係るリフレッシュカウンターは、カウンタ
ー比較器201及びカウント部203を具備する。カウンター
比較器201は、実行が完了したリフレッシュの数Kが指定
数Nに達した時に、リセット信号XSET1を“ハイ”に活性
化する。この際、指定数Nは2nでない場合もある。カウ
ント部203は、リフレッシュ数Kをカウントし、リセット
信号XSET1が“ハイ”に活性化された時にその出力信号
を初期化する。
発明の好適な実施の形態を説明する。図2は、本発明の
第１の実施の形態に係るリフレッシュカウンターの構成
を示す図面である。図２に示すように、本発明の第１の
実施の形態に係るリフレッシュカウンターは、カウンタ
ー比較器201及びカウント部203を具備する。カウンター
比較器201は、実行が完了したリフレッシュの数Kが指定
数Nに達した時に、リセット信号XSET1を“ハイ”に活性
化する。この際、指定数Nは2nでない場合もある。カウ
ント部203は、リフレッシュ数Kをカウントし、リセット
信号XSET1が“ハイ”に活性化された時にその出力信号
を初期化する。
【００１１】以下に、カウント部203の構成例を詳細に
説明する。カウント部203は、第1要素カウント部205と
複数の第2要素カウント部207とを備える。第1要素カウ
ント部205及び第2要素カウント部207は、リセット信号X
SET1が“ハイ”に活性化される時にリセットされる。そ
して、第1要素カウント部205は、その入力信号端である
カウント入力信号端N204がリフレッシュ命令信号CBRに
電気的に連結されている。従って、第1要素カウント部2
05は、リフレッシュ命令が発生する都度、その出力信号
ARA0のレベルを“ハイ”又は“ロー”に反転させる。
説明する。カウント部203は、第1要素カウント部205と
複数の第2要素カウント部207とを備える。第1要素カウ
ント部205及び第2要素カウント部207は、リセット信号X
SET1が“ハイ”に活性化される時にリセットされる。そ
して、第1要素カウント部205は、その入力信号端である
カウント入力信号端N204がリフレッシュ命令信号CBRに
電気的に連結されている。従って、第1要素カウント部2
05は、リフレッシュ命令が発生する都度、その出力信号
ARA0のレベルを“ハイ”又は“ロー”に反転させる。
【００１２】第2要素カウント部207は、その入力信号端
であるカウント入力信号端N206が第1要素カウント部205
の出力信号であるARA0に電気的に連結されている。した
がって、第2要素カウント部207は、信号ARA0のレベルが
“ロー”から“ハイ”に遷移すると、その出力信号であ
るARA1を“ハイ”又は“ロー”に反転させる。即ち、第
2カウント部207は、2回のリフレッシュ命令が発生する
都度、その出力信号ARA1のレベルを“ハイ”又は“ロ
ー”に反転させる。
であるカウント入力信号端N206が第1要素カウント部205
の出力信号であるARA0に電気的に連結されている。した
がって、第2要素カウント部207は、信号ARA0のレベルが
“ロー”から“ハイ”に遷移すると、その出力信号であ
るARA1を“ハイ”又は“ロー”に反転させる。即ち、第
2カウント部207は、2回のリフレッシュ命令が発生する
都度、その出力信号ARA1のレベルを“ハイ”又は“ロ
ー”に反転させる。
【００１３】以下、第1及び第2要素カウント部205及び2
07の構成をより具体的に説明する。第1要素カウント部2
05は、Dフリップフロップ209及び論理和ゲート211を具
備する。Dフリップフロップ209は、カウント入力信号端
N204がそのクロック入力Ckに電気的に連結されている。
また、Dフリップフロップ209は、論理和ゲート211の出
力信号である制御信号CON1をD入力信号とし、その反転
出力信号/Qを出力信号ARA0とする。論理和ゲート211
は、信号ARA0とリセット信号XSET1との論理和を制御信
号CON1として出力する。
07の構成をより具体的に説明する。第1要素カウント部2
05は、Dフリップフロップ209及び論理和ゲート211を具
備する。Dフリップフロップ209は、カウント入力信号端
N204がそのクロック入力Ckに電気的に連結されている。
また、Dフリップフロップ209は、論理和ゲート211の出
力信号である制御信号CON1をD入力信号とし、その反転
出力信号/Qを出力信号ARA0とする。論理和ゲート211
は、信号ARA0とリセット信号XSET1との論理和を制御信
号CON1として出力する。
【００１４】第2要素カウント部207は、Dフリップフロ
ップ213及び論理和ゲート215を具備する。Dフリップフ
ロップ213は、カウント入力信号端N206がそのクロック
入力Ckに電気的に連結されている。また、Dフリップフ
ロップ213は、論理和ゲート215の出力信号である制御信
号CON2をD入力信号とし、その反転出力信号/Qを出力信
号ARA1とする。論理和ゲート215は、信号ARA1とリセッ
ト信号XSET1との論理和を制御信号CON2として出力す
る。
ップ213及び論理和ゲート215を具備する。Dフリップフ
ロップ213は、カウント入力信号端N206がそのクロック
入力Ckに電気的に連結されている。また、Dフリップフ
ロップ213は、論理和ゲート215の出力信号である制御信
号CON2をD入力信号とし、その反転出力信号/Qを出力信
号ARA1とする。論理和ゲート215は、信号ARA1とリセッ
ト信号XSET1との論理和を制御信号CON2として出力す
る。
【００１５】本発明の第１の実施の形態に係るリフレッ
シュカウンターのカウント部203は、第1又は第2要素カ
ウント部205又は207のようなカウント素子を連続的に連
結してなる。以下、図2に示すリフレッシュカウンター
の動作を説明する。ここでは、リフレッシュを実行すべ
き行アドレスの個数が192個と仮定する。この場合、カ
ウンター比較器201は、リフレッシュを実行した行アド
レスの個数として192個をカウントすると、リセット信
号XSET1を“ハイ”に活性化させる。行アドレスの個数
が192である例では、8個の要素カウント部（205又は20
7）を要する。
シュカウンターのカウント部203は、第1又は第2要素カ
ウント部205又は207のようなカウント素子を連続的に連
結してなる。以下、図2に示すリフレッシュカウンター
の動作を説明する。ここでは、リフレッシュを実行すべ
き行アドレスの個数が192個と仮定する。この場合、カ
ウンター比較器201は、リフレッシュを実行した行アド
レスの個数として192個をカウントすると、リセット信
号XSET1を“ハイ”に活性化させる。行アドレスの個数
が192である例では、8個の要素カウント部（205又は20
7）を要する。
【００１６】まず、リフレッシュ命令が発生する前に、
リセット信号XSET1は“ロー”状態に、各要素カウント
部の出力信号であるARA0、ARA1、…、ARA(n−1)は“ハ
イ”状態になる。そして、第1リフレッシュ命令が発生
してリフレッシュ命令信号CBRが“ハイ”になると、ア
ドレス“0”に対応する行のリフレッシュが実行され
る。ここで、リフレッシュ命令信号CBRが“ハイ”にな
ると、第1要素カウント部205の出力信号ARA0が“ロー”
になる。
リセット信号XSET1は“ロー”状態に、各要素カウント
部の出力信号であるARA0、ARA1、…、ARA(n−1)は“ハ
イ”状態になる。そして、第1リフレッシュ命令が発生
してリフレッシュ命令信号CBRが“ハイ”になると、ア
ドレス“0”に対応する行のリフレッシュが実行され
る。ここで、リフレッシュ命令信号CBRが“ハイ”にな
ると、第1要素カウント部205の出力信号ARA0が“ロー”
になる。
【００１７】次いで、第2リフレッシュ命令が発生し
て、再度、リフレッシュ命令信号CBRが“ハイ”になる
と、アドレス“１”に対応する行のリフレッシュが実行
される。ここで、リフレッシュ命令信号CBRが“ハイ”
になると、第1要素カウント部205の出力信号であるARA0
は“ハイ”になり、第2要素カウント部207の出力信号で
あるARA1は“ロー”になる。
て、再度、リフレッシュ命令信号CBRが“ハイ”になる
と、アドレス“１”に対応する行のリフレッシュが実行
される。ここで、リフレッシュ命令信号CBRが“ハイ”
になると、第1要素カウント部205の出力信号であるARA0
は“ハイ”になり、第2要素カウント部207の出力信号で
あるARA1は“ロー”になる。
【００１８】このような動作が反復されることにより、
リフレッシュされる行アドレスは順次に増加する。そし
て192番目の行、即ち行アドレス“191”に対応する行の
リフレッシュが実行された後にリセット信号XSET1が
“ハイ”に活性化される。そして、次のリフレッシュ命
令が発行されると、行アドレス“0”から再びリフレッ
シュが実行される。
リフレッシュされる行アドレスは順次に増加する。そし
て192番目の行、即ち行アドレス“191”に対応する行の
リフレッシュが実行された後にリセット信号XSET1が
“ハイ”に活性化される。そして、次のリフレッシュ命
令が発行されると、行アドレス“0”から再びリフレッ
シュが実行される。
【００１９】なお、例えば、各Ｄフリップフロップ（例
えば、209）の代わりにリセット端子付のＤフリップフ
ロップを採用し、該リセット端子にXSET1を入力し、/Q
端子を直接D端子に接続してもよい。図3は、本発明の第
2の実施の形態に係るリフレッシュカウンターの構成を
示す図面である。図３に示すように、本発明の第2の実
施の形態に係るリフレッシュカウンターは、カウンター
比較器301及びカウント部303を具備する。カウンター比
較器301は、実行が完了したリフレッシュの数Kが指定数
Nに到した時に、リセット信号XSET2を“ロー”にレベル
遷移させる。カウント部303は、リフレッシュの数Kをカ
ウントし、リセット信号XSET2が“ロー”にレベル遷移
する時に、その出力信号を初期化する。
えば、209）の代わりにリセット端子付のＤフリップフ
ロップを採用し、該リセット端子にXSET1を入力し、/Q
端子を直接D端子に接続してもよい。図3は、本発明の第
2の実施の形態に係るリフレッシュカウンターの構成を
示す図面である。図３に示すように、本発明の第2の実
施の形態に係るリフレッシュカウンターは、カウンター
比較器301及びカウント部303を具備する。カウンター比
較器301は、実行が完了したリフレッシュの数Kが指定数
Nに到した時に、リセット信号XSET2を“ロー”にレベル
遷移させる。カウント部303は、リフレッシュの数Kをカ
ウントし、リセット信号XSET2が“ロー”にレベル遷移
する時に、その出力信号を初期化する。
【００２０】以下に、カウント部303の構成例を詳細に
説明する。カウント部303は、第1要素カウント部205と
複数の第2要素カウント部307とを備える。第1要素カウ
ント部305及び第2要素カウント部307は、リセット信号X
SET2が“ロー”にレベル遷移される時にリセットされ
る。そして、第1要素カウント部305は、その入力信号端
であるカウント入力信号端N304がリフレッシュ命令信号
CBRと電気的に連結されている。従って、第１要素カウ
ント部305は、リフレッシュ命令が発生する都度、その
出力信号ARA0を“ハイ”又は“ロー”に反転させる。
説明する。カウント部303は、第1要素カウント部205と
複数の第2要素カウント部307とを備える。第1要素カウ
ント部305及び第2要素カウント部307は、リセット信号X
SET2が“ロー”にレベル遷移される時にリセットされ
る。そして、第1要素カウント部305は、その入力信号端
であるカウント入力信号端N304がリフレッシュ命令信号
CBRと電気的に連結されている。従って、第１要素カウ
ント部305は、リフレッシュ命令が発生する都度、その
出力信号ARA0を“ハイ”又は“ロー”に反転させる。
【００２１】第2要素カウント部307は、その入力信号端
のカウント入力信号端N306が前記第1要素カウント部305
の出力信号であるBRA0と電気的に連結されている。した
がって、第2要素カウント部307は、信号ARA0が“ロー”
から“ハイ”にレベル遷移する都度、その出力信号であ
るBRA1が“ハイ”又は“ロー”に反転させる。即ち、第
2要素カウント部307は、2回のリフレッシュ命令が発生
する都度、その出力信号BRA1を“ハイ”又は“ロー”に
反転させる。
のカウント入力信号端N306が前記第1要素カウント部305
の出力信号であるBRA0と電気的に連結されている。した
がって、第2要素カウント部307は、信号ARA0が“ロー”
から“ハイ”にレベル遷移する都度、その出力信号であ
るBRA1が“ハイ”又は“ロー”に反転させる。即ち、第
2要素カウント部307は、2回のリフレッシュ命令が発生
する都度、その出力信号BRA1を“ハイ”又は“ロー”に
反転させる。
【００２２】以下、図3に示す第1及び第2要素カウント
部305及び307の構成をより具体的に説明する。第１要素
カウント部305は、Dフリップフロップ309、インバータ3
11及び論理積反転（NAND）ゲート313を具備する。Dフリ
ップフロップ309は、カウント入力信号端N304がそのク
ロック入力Ckと電気的に連結されている。また、Dフリ
ップフロップ309は、論理積反転ゲート313の出力信号で
ある制御信号COT1をD入力信号とし、その反転出力信号/
Qを出力信号BRA0とする。インバータ311は、Dフリップ
フロップ309の出力信号BRA0を反転させる。そして、論
理積反転ゲート313は、インバータ311の出力N312信号と
リセット信号XSET2との論理積の反転を制御信号COT1と
して出力する。
部305及び307の構成をより具体的に説明する。第１要素
カウント部305は、Dフリップフロップ309、インバータ3
11及び論理積反転（NAND）ゲート313を具備する。Dフリ
ップフロップ309は、カウント入力信号端N304がそのク
ロック入力Ckと電気的に連結されている。また、Dフリ
ップフロップ309は、論理積反転ゲート313の出力信号で
ある制御信号COT1をD入力信号とし、その反転出力信号/
Qを出力信号BRA0とする。インバータ311は、Dフリップ
フロップ309の出力信号BRA0を反転させる。そして、論
理積反転ゲート313は、インバータ311の出力N312信号と
リセット信号XSET2との論理積の反転を制御信号COT1と
して出力する。
【００２３】第2要素カウント部307は、Dフリップフロ
ップ315、インバータ317及び論理積反転(NAND)ゲート31
9を具備する。Dフリップフロップ315は、カウント入力
信号端N306がそのクロック入力Ckと電気的に連結されて
いる。また、Dフリップフロップ315は、論理積反転ゲー
ト319の出力信号である制御信号CON2をD入力信号とし、
その反転出力信号/Qを出力信号BRA1とする。インバータ
317は、Dフリップフロップ315の出力信号BRA1を反転さ
せる。論理積反転ゲート319は、インバータ317の出力N3
18信号と前記リセット信号XSET2との論理積を反転して
制御信号CON2として出力する。
ップ315、インバータ317及び論理積反転(NAND)ゲート31
9を具備する。Dフリップフロップ315は、カウント入力
信号端N306がそのクロック入力Ckと電気的に連結されて
いる。また、Dフリップフロップ315は、論理積反転ゲー
ト319の出力信号である制御信号CON2をD入力信号とし、
その反転出力信号/Qを出力信号BRA1とする。インバータ
317は、Dフリップフロップ315の出力信号BRA1を反転さ
せる。論理積反転ゲート319は、インバータ317の出力N3
18信号と前記リセット信号XSET2との論理積を反転して
制御信号CON2として出力する。
【００２４】本発明の第２の実施の形態に係るリフレッ
シュカウンターのカウント部303は、第1又は第2要素カ
ウント部305又は307のようなカウント素子を連続的に連
結してなる。以下、図3に示すリフレッシュカウンター
の動作を説明する。ここでは、リフレッシュを実行すべ
き行アドレスの個数が192個と仮定する。この場合、カ
ウンター比較器301は、リフレッシュを実行した行アド
レスの個数として192個をカウントすると、リセット信
号XSET2を“ロー”に活性化させる。行アドレスの個数
が192である例では、8個の要素カウント部(305又は30
7）を要する。
シュカウンターのカウント部303は、第1又は第2要素カ
ウント部305又は307のようなカウント素子を連続的に連
結してなる。以下、図3に示すリフレッシュカウンター
の動作を説明する。ここでは、リフレッシュを実行すべ
き行アドレスの個数が192個と仮定する。この場合、カ
ウンター比較器301は、リフレッシュを実行した行アド
レスの個数として192個をカウントすると、リセット信
号XSET2を“ロー”に活性化させる。行アドレスの個数
が192である例では、8個の要素カウント部(305又は30
7）を要する。
【００２５】まず、リフレッシュ命令が発生する前に、
リセット信号XSET2は“ハイ”状態に、各要素カウント
部の出力信号であるBRA0、BRA1、…、BRA(n−1)は“ハ
イ”状態になる。そして、第１リフレッシュ命令が発生
してリフレッシュ命令信号CBRが“ハイ”になると、ア
ドレスが“0”に対応する行のリフレッシュが実行され
る。ここで、リフレッシュ命令信号CBRが“ハイー”に
なると、第1要素カウント部305の出力信号であるBRA0が
“ロー”になる。
リセット信号XSET2は“ハイ”状態に、各要素カウント
部の出力信号であるBRA0、BRA1、…、BRA(n−1)は“ハ
イ”状態になる。そして、第１リフレッシュ命令が発生
してリフレッシュ命令信号CBRが“ハイ”になると、ア
ドレスが“0”に対応する行のリフレッシュが実行され
る。ここで、リフレッシュ命令信号CBRが“ハイー”に
なると、第1要素カウント部305の出力信号であるBRA0が
“ロー”になる。
【００２６】次いで、第2リフレッシュ命令が発生し
て、再度、リフレッシュ命令信号CBRが“ハイ”になる
と、アドレスが“1”に対応する行のリフレッシュが遂
行される。ここで、リフレッシュ命令信号CBRが“ハ
イ”になると、第1要素カウント部305の出力信号である
BRA0は“ハイ”になり、第2要素カウント部307の出力信
号であるBRA1は“ロー”になる。
て、再度、リフレッシュ命令信号CBRが“ハイ”になる
と、アドレスが“1”に対応する行のリフレッシュが遂
行される。ここで、リフレッシュ命令信号CBRが“ハ
イ”になると、第1要素カウント部305の出力信号である
BRA0は“ハイ”になり、第2要素カウント部307の出力信
号であるBRA1は“ロー”になる。
【００２７】このような動作が反復されることにより、
リフレッシュされる行アドレスは順次に増加する。そし
て192番目の行、即ち行アドレスが“191”に対応する行
のリフレッシュが実行された後にリセット信号XSET2が
“ロー”に活性化される。そして、次のリフレッシュ命
令が発生されると、行アドレスが“０”から再びリフレ
ッシュが実行される。
リフレッシュされる行アドレスは順次に増加する。そし
て192番目の行、即ち行アドレスが“191”に対応する行
のリフレッシュが実行された後にリセット信号XSET2が
“ロー”に活性化される。そして、次のリフレッシュ命
令が発生されると、行アドレスが“０”から再びリフレ
ッシュが実行される。
【００２８】図4は、上記のリフレッシュカウンターを
用いたリフレッシュカウント方法を説明する流れ図であ
る。このリフレッシュカウント方法は、予備段階401、
カウント段階403、比較段階405、フィードバック段階40
7及びリセット信号活性化段階409を具備する。予備段階
401では、リフレッシュするワードラインの数（指定
数）Nをセットし（Nは、2nでない数でもよい）、リフレ
ッシュ数Kを“0”にリセットする。
用いたリフレッシュカウント方法を説明する流れ図であ
る。このリフレッシュカウント方法は、予備段階401、
カウント段階403、比較段階405、フィードバック段階40
7及びリセット信号活性化段階409を具備する。予備段階
401では、リフレッシュするワードラインの数（指定
数）Nをセットし（Nは、2nでない数でもよい）、リフレ
ッシュ数Kを“0”にリセットする。
【００２９】予備段階401を実行した後、カウント段階4
03では、リフレッシュ数Kに対応するワードラインのリ
フレッシュを実行し（411）、リフレッシュカウント数K
を“1”だけ増加する（413）。カウント段階403を実行
した後、比較段階405では、リフレッシュ数Kが指定数N
と同一であるか否か、即ちK=Nであるか否かを比較す
る。そして、フィードバック段階407では、比較段階405
を遂行した結果が“NO”の時に、その旨をカウント段階
403にフィードバックする。
03では、リフレッシュ数Kに対応するワードラインのリ
フレッシュを実行し（411）、リフレッシュカウント数K
を“1”だけ増加する（413）。カウント段階403を実行
した後、比較段階405では、リフレッシュ数Kが指定数N
と同一であるか否か、即ちK=Nであるか否かを比較す
る。そして、フィードバック段階407では、比較段階405
を遂行した結果が“NO”の時に、その旨をカウント段階
403にフィードバックする。
【００３０】リセット信号活性化段階409では、比較段
階405を遂行した結果が“YES”の時にリセット信号を活
性化する。カウント段階403は、リフレッシュ段階411及
び加算段階413を具備する。リフレッシュ段階411では、
ワードラインのリフレッシュを実行し、次いで、加算段
階413では、リフレッシュ数Kを“1”だけ増加する。
階405を遂行した結果が“YES”の時にリセット信号を活
性化する。カウント段階403は、リフレッシュ段階411及
び加算段階413を具備する。リフレッシュ段階411では、
ワードラインのリフレッシュを実行し、次いで、加算段
階413では、リフレッシュ数Kを“1”だけ増加する。
【００３１】このリフレッシュカウント方法により、例
えば、192番目、行アドレス191に対応する行のリフレッ
シュの実行に次いで、行アドレス“0”に対応する行の
リフレッシュが実行される。本発明は、上記の実施の形
態に限定されず、本発明の技術的思想の範囲内において
様々な変形が可能である。
えば、192番目、行アドレス191に対応する行のリフレッ
シュの実行に次いで、行アドレス“0”に対応する行の
リフレッシュが実行される。本発明は、上記の実施の形
態に限定されず、本発明の技術的思想の範囲内において
様々な変形が可能である。
【００３２】
【発明の効果】本発明によれば、行アドレスの個数が２
nでない場合においても、該個数分のリフレッシュだけ
を行い、不要なカウント動作を行わないため、例えば、
システムレベルでの性能が向上する。
nでない場合においても、該個数分のリフレッシュだけ
を行い、不要なカウント動作を行わないため、例えば、
システムレベルでの性能が向上する。
【図1】従来技術によるリフレッシュカウンターを示し
た図面である。
た図面である。
【図2】本発明の第１の実施の形態に係るリフレッシュ
カウンターの構成を示す図面である。
カウンターの構成を示す図面である。
【図3】本発明の第2の実施の形態に係るリフレッシュカ
ウンターの構成を示す図面である。
ウンターの構成を示す図面である。
【図4】本発明の好適な実施に形態に係るリフレッシュ
カウンターを用いたリフレッシュカウント方法の流れを
説明するための図面である。
カウンターを用いたリフレッシュカウント方法の流れを
説明するための図面である。
Claims (6)
- 【請求項１】 貯蔵されたデータをリフレッシュする半
導体メモリ装置のリフレッシュカウンターにおいて、 実行したリフレッシュ数が2nでない数も含む任意の指定
数に到達した時に、リセット信号を活性化するカウンタ
ー比較器と、 前記リフレッシュ数をカウンティングする一方で、前記
リセット信号が活性化される時に、その出力信号を初期
化するカウンティング部と、 を具備することを特徴とするリフレッシュカウンター。 - 【請求項２】 前記カウンティング部は、 前記リセット信号が活性化される時にリセットされ、そ
の入力信号端であるカウンティング入力信号端がリフレ
ッシュ命令信号と電気的に連結されており、前記リフレ
ッシュ命令が発生する都度、その出力信号である第1カ
ウンティング信号のレベル遷移が発生する第1カウント
部と、 前記リセット信号が活性化される時にリセットされ、そ
の入力信号端であるカウンティング入力信号端が前記第
1カウンティング信号と電気的に連結されており、前記
リフレッシュ命令が2回発生する都度、ｓの出力信号で
ある第2カウンティング信号のレベル遷移が発生する第2
カウント部と、 を具備することを特徴とする請求項1に記載のリフレッ
シュカウンター。 - 【請求項３】 前記第1カウント部及び／又は第2カウン
ト部は、 前記カウンティング入力信号端がそのクロック入力端と
電気的に連結されており、所定の制御信号をD入力信号
とし、その反転出力信号/Qを出力信号とするDフリップ
フロップと、 前記Dフリップフロップの出力信号と前記リセット信号
の論理和を前記制御信号として出力する論理和ゲート
と、 を具備することを特徴とする請求項2に記載のリフレッ
シュカウンター。 - 【請求項４】 前記第1カウント部及び／又は第2カウン
ト部は、 前記カウンティング入力信号端がそのクロック入力と電
気的に連結されており、所定の制御信号をD入力信号と
し、その反転出力信号/Qを出力信号とするDフリップフ
ロップと、 前記Dフリップフロップの出力信号を反転させるインバ
ータと、 前記インバータの出力信号と前記リセット信号の論理積
を反転して前記制御信号として出力する論理積反転ゲー
トと、 を具備することを特徴とする請求項2に記載のリフレッ
シュカウンター。 - 【請求項５】 半導体メモリ装置のリフレッシュをカウ
ンティングするリフレッシュカウンティング方法におい
て、 2nでない数を含む任意の指定数をセットし、リフレッシ
ュ数を“0”にリセットする予備段階と、 前記予備段階の実行後に、ワードラインのリフレッシュ
を実行し、前記リフレッシュカウンティング数Kを“1”
だけ増加するカウンティング段階と、 前記カウンティング段階の実行後に、前記リフレッシュ
数が前記指定数と同一であるか否かを比較する比較段階
と、 前記比較段階を実行した結果が“NO”である時にその旨
を前記カウンティング段階にフィードバックするフィー
ドバック段階と、 前記比較段階を実行した結果が“YES”である時に前記
リセット信号を活性化するリセット信号活性化段階と、 を具備することを特徴とする半導体メモリ装置のリフレ
ッシュカウンティング方法。 - 【請求項６】 前記リフレッシュカウンティング段階
は、 ワードラインのリフレッシュを実行するリフレッシイン
グ段階と、 前記リフレッシイング段階の実行後にリフレッシュ数を
“1”だけ増加する加算段階と、 を具備することを特徴とする請求項5に記載のリフレッ
シイングカウンティング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970035594A KR19990012253A (ko) | 1997-07-28 | 1997-07-28 | 반도체 메모리장치의 리프레쉬 카운터 및 리프레쉬 카운팅방법 |
| KR97-35594 | 1997-07-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145565A true JPH1145565A (ja) | 1999-02-16 |
Family
ID=19515974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10109839A Withdrawn JPH1145565A (ja) | 1997-07-28 | 1998-04-20 | リフレッシュカウンター及びリフレッシュカウンティング方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1145565A (ja) |
| KR (1) | KR19990012253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007280608A (ja) * | 2007-07-27 | 2007-10-25 | Fujitsu Ltd | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102321519B1 (ko) | 2015-06-17 | 2021-11-04 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
-
1997
- 1997-07-28 KR KR1019970035594A patent/KR19990012253A/ko not_active Withdrawn
-
1998
- 1998-04-20 JP JP10109839A patent/JPH1145565A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007280608A (ja) * | 2007-07-27 | 2007-10-25 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990012253A (ko) | 1999-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |