JPH1145593A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速にデータ読出しができる半導体メモリ装
置を提供する。 【解決手段】 セクタ５と同じ構成を持つリファレンス
セクタ１０５が、メモリセルアレイ１とカラムデコーダ
２２ｂとの間に設けられ、セクタ５と同様にマトリクス
状に配置され、リファレンス回路１０１を構成してい
る。１つのセクタ５に接続されるワードラインＷＬ１〜
ＷＬｎと同数の、ワードラインＷＬと同じ材料で同じ形
状のリファレンスワードラインＲＷＬ１〜ＲＷＬｎがリ
ファレンスセクタ１０５の各リファレンスセルリ１０３
に接続されている。リファレンスセクタ１０５にはセク
タ５の拡散ビットライン４に対応するリファレンス拡散
ビットライン１０４が設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リファレンス回路
を備える半導体メモリ装置、例えばＥＰＲＯＭ、ＥＥＰ
ＲＯＭ、フラッシュメモリなどの不揮発性メモリ装置に
関し、特にメモリセルアレイがブロック分割された、リ
ファレンス回路を備える半導体メモリ装置に関するもの
である。

【０００２】

【従来の技術】半導体メモリ装置において、カレントミ
ラー型のセンスアンプを用いてデータを読み出す場合、
リファレンス回路は、メモリセルと同一の構造及び同一
の特性をもつリファレンスセルから構成された、メモリ
セルアレイと同一の駆動能力をもつファレンスセルをも
つ回路構成をもつ場合と、メモリセルの約２分の１の駆
動能力をもつリファレンスセルを用いる回路構成をもつ
場合とがある。いずれの場合でも、そのリファレンス回
路のリファレンスセルはメモリセルアレイと隣接して配
置されており、多くの場合、マトリクス状のメモリセル
アレイのカラム方向（拡散層と平行な方向）に並べられ
る。その結果、選択したメモリセルと同等の負荷（ビッ
トラインの容量、抵抗など）をもち、ロウライン（ワー
ドライン）の線幅のばらつきなどによるメモリセルのオ
ン電流のばらつきに追従して特性も変動するリファレン
スセルが得られる。

【０００３】また、ビットライン方向のリファレンスセ
ルの並びは通常１列のみであるが、１本のビットライン
を２列のメモリセルで共有する仮想グランドアレイなど
のように、メモリセルアレイの構造上、製造ばらつきに
よりビットラインの左右のメモリセルで特性が異なる可
能性がある場合には、リファレンス回路のリファレンス
セルを２列にしてメモリセルアレイと同様の構成にし、
リファレンスセルのオン電流がメモリセルと同様に変動
するようにする場合もある。

【０００４】図１はスプリットゲート型メモリセルから
なるメモリマトリクスを備え、ブロック分割された半導
体メモリ装置の一例の一部を回路図として示したもので
ある。破線で囲まれた部分がメモリセルアレイのブロッ
ク化された１つのセクタを表している。ドレイン拡散層
２と拡散ビットライン（ソース拡散層）４は複数のメモ
リセル３に共通になるように連続している。この例では
両拡散層２，４は左右両側にも共通である。ドレイン拡
散層２は図示しないカラムデコーダに接続され、拡散ビ
ットライン４はセクタ選択トランジスタ１２ａ又は１２
ｂを介して主ビットライン（ＢＬ）１４ａ又は１４ｂに
接続されている。

【０００５】１本の拡散ビットライン４にはｎ個のメモ
リセル３が接続されている。コントロールゲート８は拡
散層２，４の延びる方向と平行に延びて形成されて複数
のメモリセル３について共通になっており、セレクトゲ
ート１０は拡散層２，４の延びる方向と直交する方向に
延びて複数のメモリセル３について共通に形成されてワ
ードライン（ＷＬ）となっている。この半導体メモリ装
置では、破線で囲まれたセクタ５がマトリクス状に配置
されており、主ビットライン１４ａ，１４ｂはワードラ
インと平行方向に並ぶ複数のセクタ５で共通となってい
る。

【０００６】図２は、従来のリファレンス回路構成を備
えた図１の半導体メモリ装置の一例のブロック図であ
り、図３は図２の一部を回路図として示したものであ
る。図１と同じ役割をする部分には同一符号を付す。マ
トリクス状に配置されたセクタ５は、共通のビットライ
ン１４をもち、ワードラインＷＬと平行方向に並ぶセク
タ５からなるデータブロックＤＡＴＡ０〜７に分割され
ている。各データブロック０〜７の主ビットライン１４
ａ、１４ｂはビットライン選択トランジスタ２４ａ，２
４ｂを介してビットライン（ＢＬ）１４に接続され、さ
らに各センスアンプ（ＳＡ）１６に接続されている。

【０００７】メモリセルアレイ１のロウデコーダ２０と
反対側に、セクタ５と同じ構成をもつリファレンスセク
タ１０５が各データブロックごとに設けられている。マ
トリクス状に配置されたメモリセル３と同じ行に配置さ
れ、リファレンスセクタ１０５を構成するリファレンス
セル１０３は、そのメモリセル３と共通のワードライン
ＷＬに接続されている。複数のリファレンスセル１０３
に共通の主リファレンス主ビットライン１１４ａ，１１
４ｂは、ビットライン選択トランジスタ２４ａ又は２４
ｂと同じゲート配線をもつリファレンスビットライン選
択トランジスタ１２４ａ又は１２４ｂを介してリファレ
ンスビットライン（ＲＢＬ）１１４に接続され、さらに
センスアンプ１６に接続されている。

【０００８】ロウデコーダ２０とカラムデコーダ２２に
より選択されたメモリセル３と同じ行のリファレンスセ
ル１０３が選択され、そのときのビットライン１４とリ
ファレンスビットライン１１４を流れる電流を比較する
ことにより、そのメモリセル３のオン・オフ状態を決定
する。

【０００９】

【発明が解決しようとする課題】上記のような半導体メ
モリ装置では、リファレンスセルは選択されたメモリセ
ルに比べ、ロウデコーダから離れた位置にあるのでワー
ドラインの遅延により、読出し時にリファレンスセルの
ゲートがＨｉｇｈになるのが遅れる。また、ビットライ
ン１４には多数のセクタが接続されており、ビットライ
ン１４の容量が大きくなるのに対して、リファレンスビ
ットライン１１４には１又は少数のリファレンスセクタ
しか接続されないので、リファレンスビットライン１１
４の容量は小さく、ビットライン１４の容量とは異な
る。このような理由から、センスマージンが減少し、読
出しスピードが遅くなるという問題があった。

【００１０】そこで本発明は、ロウデコーダから選択さ
れるメモリセルまでのワードラインの長さと、ロウデコ
ーダから選択されるリファレンスセルまでのワードライ
ンの長さを同じにし、また、選択されるメモリセルから
センスアンプまでの電流経路の抵抗及び付加される容量
と、選択されるリファレンスセルからセンスアンプまで
の電流経路の抵抗及び付加される容量とを同じにして、
センスマージンの減少を抑え、高速にデータ読出しがで
きる半導体メモリ装置を提供することを目的とするもの
である。

【００１１】

【課題を解決するための手段】本発明の半導体メモリ装
置は、メモリセルがマトリクス状に配置され、そのメモ
リセルアレイはメモリセルを複数個ずつ含む複数個のセ
クタに分割されており、そのセクタのメモリセルはセク
タごとに独立するように分割されて複数のセクタで共通
の主ビットラインに接続された共通の拡散層をもってお
り、複数本のワードラインが拡散層と直交する方向に延
び、主ビットラインはワードラインと平行方向に延びて
いるメモリセルアレイと、データ読出し時にリファレン
ス信号を発生させるリファレンスセルが配置されたリフ
ァレンス回路と、をもつ半導体メモリ装置において、リ
ファレス回路は、ワードラインと平行方向に延びる、ワ
ードラインと同じ材料で同じ形状につくられたリファレ
ンスワードラインをもち、そのリファレンスワードライ
ンには、各ワードラインに接続されているメモリセルと
同数のリファレンスセルが接続されており、読出し時
に、ロウデコーダによりワードラインとリファレンスワ
ードラインを選択し、カラムデコーダによりロウデコー
ダからの距離の等しいメモリセルとリファレンスセルを
選択するものである。

【００１２】選択されるメモリセルと、そのとき選択さ
れるリファレンスセルはデコーダから同じ距離だけ離れ
ているので、メモリセルとリファレンスセルのワードラ
イン遅延又はリファレンスワードライン遅延は同じにな
る。

【００１３】

【発明の実施の形態】リファレンス回路は、リファレン
スセルがマトリクス状に配置され、メモリセルアレイの
セクタと同じ構成をもつ複数のリファレンスセクタをも
っており、メモリセルアレイでワードライン方向に並べ
られるセクタと同数個のリファレンスセクタがワードラ
イン方向に一列だけ並べられており、リファレンスセク
タのリファレンスセルは複数のリファレンスセクタで共
通のリファレンス主ビットラインに接続された共通のリ
ファレンス拡散層をもっており、複数本のリファレンス
ワードラインがリファレンス拡散層と直交する方向に延
び、リファレンス主ビットラインはリファレンスワード
ラインと平行方向に延びており、読出し時に、ロウデコ
ーダにより、メモリセルのセクタ内で共通の拡散層が接
続される主ビットラインからの距離と、リファレンスセ
クタ内で共通のリファレンス拡散層が接続されるリファ
レンス主ビットラインからの距離とが等しいワードライ
ン及びリファレンスワードラインを選択するものである
ことが好ましい。

【００１４】セクタ内の選択されたメモリセルまでの拡
散層の電気経路の抵抗とリファレンスセクタ内の選択さ
れたリファレンスセルまでの拡散層の電気経路の抵抗が
同じになり、ビットラインに付加される容量も同じにな
る。

【００１５】メモリセルは高電圧を用いてデータの書替
えが可能なものであり、書込み及び消去時に高電圧が印
加されるメモリセル拡散層が接続されるメタルラインと
分断され、リファレンスセルの拡散層が接続され、か
つ、高電圧が印加されないメタルラインを備えているこ
とが好ましい。書込み及び消去時に印加される高電圧は
メモリセルの拡散層のみに印加されるので、アクセスす
る頻度の多いリファレンスセルにストレスがかかるのを
抑えることができる。

【００１６】

【実施例】図４は、本発明を３層ポリシリコン構造のメ
モリセルを備えた８バイト出力の半導体メモリ装置に適
用した一実施例のブロック図を表したものである。図５
（Ａ）は同実施例の回路図の一部を表し、図５（Ｂ）に
実施例に用いた１個のメモリセルの断面図を示す。図
１、図２及び図３と同一部分には同一符号を付す。シリ
コン基板上にメモリ拡散層のドレイン拡散層２と拡散ビ
ットライン（ソース拡散層）４が互いに平行に形成され
ている。図５（Ｂ）の斜線部が拡散層であり、ドレイン
拡散層２と拡散ビットライン４間の基板上にはトンネル
酸化膜を介して、フローティングゲート６がメモリセル
３ごとに分離されて、ポリシリコンにて形成されてい
る。フローティングゲート６は一方のメモリ拡散層であ
るドレイン拡散層２と隣接し、他方のメモリ拡散層であ
る拡散ビットライン４とは間隔を持って配置されてい
る。

【００１７】フローティングゲート上には、絶縁膜を介
してメモリ拡散層２、４に平行に延びて複数のメモリセ
ル３について共通のコントロールゲート８が、ポリシリ
コンにて形成されている。フローティングゲート６とビ
ットライン拡散層４との間の基板上にはゲート酸化膜を
介し、コントロールゲート８上には絶縁膜を介してメモ
リ拡散層２、４の方向と直交する方向に延びて複数のメ
モリセル３について共通のセレクトゲート１０がポリシ
リコンにて形成されている。セレクトゲート１０がワー
ドラインＷＬ１〜ＷＬｎ及びリファレンスワードライン
ＲＷＬになっている。

【００１８】このようにして形成されたメモリセル３
は、フローティングゲート６の下方の基板表面上をメモ
リチャネルとし、拡散層ビットライン４とフローティン
グゲート６との間の基板表面をセレクトチャネルとする
スプリットゲート型メモリセル３であり、メモリセルア
レイ１にはそのメモリセル３がマトリクス状に配置され
ている。マトリクス状に配置されたメモリセル３はセク
タ５に分割され、さらにワードラインと平行方向に並ぶ
複数のセクタ５ごとにワードラインと平行に分割され、
共通のビットライン１４を持つデータブロック（ＤＡＴ
Ａ）０〜７が形成されている。各セクタ５の拡散ビット
ライン４は、セクタ選択トランジスタ１２ａ、１２ｂを
介して主ビットライン１４ａ又は１４ｂに接続され、ビ
ットライン選択トランジスタ２４ａ又は２４ｂを介して
ビットライン（ＢＬ）１４に接続されており、各センス
アンプ（ＳＡ）１６に接続されている。

【００１９】メモリセルアレイ１のワードラインＷＬ１
〜ＷＬｎとは別に、ワードラインＷＬと平行方向に、ワ
ードラインと同じ材料で同じ形状につくられたリファラ
ンスワードラインＲＷＬがメモリセルアレイ１とカラム
デコーダ２２ａとの間に設けられている。そのリファラ
ンスワードラインＲＷＬには、各ワードラインＷＬに接
続されているメモリセル３と同じ数のリファレンスセル
１０３が、ワードラインＷＬと平行方向に配置されて接
続されている。各メモリセル３又は各リファレンスセル
１０３のセレクトゲートは、各ワードラインＷＬ又はリ
ファランスワードラインＲＷＬを介してロウデコーダ２
０に接続されている。

【００２０】リファレンスセル１０３のリファレンス拡
散ビットライン１０４はリファレンスセル選択トランジ
スタ１１２ａ又は１１２ｂを介してリファレンス主ビッ
トライン１１４ａ又は１１４ｂに接続されており、リフ
ァレンス主ビットライン１１４ａ又は１１４ｂリファレ
ンスビットライン選択トランジスタ１２４ａ又は１２４
ｂを介してリファレンスビットライン１１４に接続さ
れ、さらにリファレンスビットライン１１４を介してセ
ンスアンプ１６に接続されている。リファレンスビット
ライン１１４は各データブロック０〜７に対応するそれ
ぞれのセンスアンプ１６に共通である。

【００２１】各セクタ選択トランジスタ１２ａ又は１２
ｂのゲート及び同じカラムに配置されたリファレンスセ
ル選択トランジスタ１１２ａ又は１１２ｂのゲートは、
共通のＹ線２６に接続されており、そのＹ線２６を介し
てカラムデコーダ２２ａに接続されている。また、リフ
ァレンスセル１０３のドレイン拡散層ＲＶＧとメモリセ
ル３のドレイン拡散層（ＶＧ）２、リファレンスセル１
０３の制御ゲート線ＲＣＧとメモリセル３の制御ゲート
線ＣＧは分割されている。

【００２２】次に読出し時の動作について説明する。読
出し時にはロウデコーダ２０ａにより選択された、各デ
ータブロック０〜７のワードラインＷＬ１〜ＷＬｎの内
の１つのＷＬとリファレンスワードラインＲＷＬとがＨ
ｉｇｈとなり、また、カラムデコーダ２２ａにより１つ
のカラムのＹ線２６がＨｉｇｈ、ドレイン拡散層２がグ
ランドとなってそのカラムが選択される。また、そのカ
ラムのリファレンスセル１０３の制御ゲート線ＲＣＧと
メモリセル３の制御ゲート線ＣＧに正の電圧が印加され
る。これにより、セクタ選択トランジスタ１２ａ及び１
２ｂ、並びにリファレンスセル選択トランジスタ１１２
ａ及び１１２ｂがオンし、そのカラムのセクタの拡散ビ
ットライン４が主ビットライン１４ａ又は１４ｂに接続
され、同じカラムのリファレンスセクタ１０５のリファ
レンス拡散ビットライン１０４が主ビットライン１１４
ａ又は１１４ｂに接続される。ビットライン選択トラン
ジスタ２４ａ及びリファレンスビットライン選択トラン
ジスタ１２４ａ、又はビットライン選択トランジスタ２
４ｂ及びリファレンスビットライン選択トランジスタ１
２４ｂがオンされ、主ビットライン１４ａ又は１４ｂが
ビットライン１４に、主ビットライン１１４ａ又は１１
４ｂがビットライン１１４に接続される。選択されたメ
モリセル３及びリファレンスセル１０３のソース拡散層
４及び１０４がセンスアンプ１６に接続される。各デー
タブロックの選択されたメモリセル３のＯＮ／ＯＦＦに
よりビットライン１４のレベルに差が生じる。このレベ
ルとリファレンスビットライン１１４のレベルとをセン
スアンプ１６により比較することにより、そのメモリセ
ル３のオン・オフ状態を決定し、データ出力をする。

【００２３】ロウデコーダ２０ａから選択されたメモリ
セル３までのワードラインＷＬの長さと、ロウデコーダ
２０から選択されたリファレンスセル１０３までのリフ
ァレンスワードラインＲＷＬの長さとは同じであり、か
つ、ワードラインＷＬとリファレンスワードラインＲＷ
Ｌは同じ材料で同じ形状に形成されているので、メモリ
セル３とリファレンスセル１０３のワードライン遅延は
同じになる。各データライン０〜７に対してそれぞれ１
つのリファレンスワードラインを設けてもよい。

【００２４】また、リファレンスセル１０３のドレイン
拡散層ＲＶＧとメモリセル３のドレイン拡散層（ＶＧ）
２、リファレンスセル１０３の制御ゲート線ＲＣＧとメ
モリセル３の制御ゲート線ＣＧは分割されているので、
データの書込み及び消去の際には、ドレイン拡散層２及
び制御ゲート線ＣＧのみに高電圧が印加され、リファレ
ンスセル１０３のドレイン拡散層ＲＶＧと制御ゲート線
ＲＣＧには高電圧は印加されない。ドレイン拡散層ＲＶ
Ｇ及び制御ゲートＲＣＧはデータの読出し時やベリファ
イ時にのみ使用される。これにより、リファレンスセル
１０３の電圧印加にともなうストレスによる劣化を防い
でいる。

【００２５】実施例で、同じセクタ５内の同じ拡散層ビ
ットライン４に接続された異なるメモリセルを読み出す
場合、メモリセルによっオン電流が異なる。すなわち、
図５（Ａ）に示す回路図において、メモリセルｍ１１を
読み出す場合とメモリセルｍｎ１を読み出す場合とで
は、センスアンプからの電流が流れる拡散ビットライン
４の長さがａだけ異なり、それぞれのメモリセル３から
センスアンプまでの電気経路の抵抗が異なる。それに対
してメモリセルｍ１１及びメモリセルｍｎ１に対応する
リファレンスセルｒ１１のリファレンス拡散ビットライ
ン１０４の抵抗は、メモリセルｍｎ１を読み出したとき
の拡散ビットライン４の抵抗と同じになり、リファレン
スセルｒ１１からセンスアンプまでの電気経路の抵抗は
メモリセルｍｎ１のそれと同じになる。すなわち、メモ
リセルｍ１１とリファレンスセルｒ１１とでは、センス
アンプまでの電気経路の抵抗が異なる。

【００２６】図６、図７に示す実施例は、選択されたメ
モリセル３とそのとき選択されるリファレンスセル１０
３の、センスアンプまでの電気経路の抵抗を同じにする
ために、セクタ５と同じ構成を持つリファレンスセクタ
を備えた半導体メモリ装置であり、図６はブロック図、
図７は同実施例の一部を表す回路図である。図５
（Ａ）、図６と同じ部分には同一符号を付す。セクタ５
と同じ構成を持つリファレンスセクタ１０５が、メモリ
セルアレイ１とカラムデコーダ２２ｂとの間に設けら
れ、セクタ５と同様にマトリクス状に配置され、リファ
レンス回路１０１を構成している。１つのセクタ５に接
続されるワードラインＷＬ１〜ＷＬｎと同数のリファレ
ンスワードラインＲＷＬ１〜ＲＷＬｎがリファレンスセ
クタ１０５の各リファレンスメモリ１０３に接続されて
いる。リファレンスセクタ１０５にはセクタ５の拡散ビ
ットライン４に対応するリファレンス拡散ビットライン
１０４が設けられている。

【００２７】次に読出し時の動作について説明する。読
出し時にはロウデコーダ２０ｂにより選択された、各デ
ータブロック０〜７のワードラインＷＬ１〜ＷＬｎの内
の１つのワードラインＷＬとそれに対応したリファレン
スワードラインＲＷＬとがＨｉｇｈとなり、また、カラ
ムデコーダ２２ｂにより１つの選択されたカラムのＹ線
２６に電圧が印加され、セクタ選択トランジスタ１２ａ
及び１２ｂ、並びにリファレンスセル選択トランジスタ
１１２ａ及び１１２ｂがオンし、そのカラムのセクタの
拡散ビットライン４が主ビットライン１４ａ又は１４ｂ
に接続され、同じカラムのリファレンスセクタ１０５の
リファレンス拡散ビットライン１０４が主ビットライン
１１４ａ又は１１４ｂに接続される。ビットライン選択
トランジスタ２４ａ及びリファレンスビットライン選択
トランジスタ１２４ａ又はビットライン選択トランジス
タ２４ｂ及びリファレンスビットライン選択トランジス
タ１２４ｂがオンされ、主ビットライン１４ａ又は１４
ｂがビットライン１４に、主ビットライン１１４ａ又は
１１４ｂがビットライン１１４に接続される。選択され
たメモリセル３及びリファレンスセル１０３のソース拡
散層４及び１０４がセンスアンプ１６に接続される。各
データブロックの選択されたメモリセル３のＯＮ／ＯＦ
Ｆによりビットライン１４のレベルに差が生じる。この
レベルとリファレンスビットライン１１４のレベルとを
センスアンプ１６により比較することにより、そのメモ
リセル３のオン・オフ状態を決定し、データ出力をす
る。

【００２８】メモリセルｍ１１を読み出す場合、ロウデ
コーダ２０ｂによりワードラインＷＬ１及びリファレン
スワードラインＲＷＬ１が選択され、リファレンスセル
ｒ１１も選択される。メモリセルｍ１１からセクタ選択
トランジスタ１２ａまでの拡散ビットライン４の長さ
と、リファレンスセルｒ１１からリファレンスセクタ選
択トランジスタ１１２ａまでの拡散ビットライン１０４
の長さは同じになる。すなわち、メモリセルｍ１１に対
応するリファレンスセルｒ１１が選択された場合、リフ
ァレンス拡散ビットライン１０４の抵抗は、メモリセル
ｍ１１を読み出したときの拡散ビットライン４の抵抗と
同じになる。リファレンスセルｒ１１からセンスアンプ
までの電気経路の抵抗は、メモリセルｍ１１を読み出し
たときのメモリセルｍ１１からセンスアンプまでの電気
経路の抵抗と同じになる。

【００２９】メモリセルｍｎ１を読み出す場合、ロウデ
コーダ２０ｂによりワードラインＷＬｎ及びリファレン
スワードラインＲＷＬｎが選択され、リファレンスセル
ｒｎ１も選択される。この場合もメモリセルｍｎ１とリ
ファレンスセルｒｎ１のセンスアンプまでの電気経路の
抵抗は同じになる。このように、選択されたメモリセル
のセクタでの位置に対応するリファレンスセクタ内のリ
ファレンスセルを選択することで、センスアンプ１６ま
での電気経路の抵抗が同じになり、付加される容量も同
じになる。

【００３０】

【発明の効果】本発明による半導体メモリ装置では、ロ
ウデコーダから選択されるメモリセルまでのワードライ
ンの長さと、ロウデコーダから選択されるリファレンス
セルまでのワードラインの長さを同じにしたので、その
ワードライン遅延は同じになり、センスマージンの減少
を抑えることができ、高速にデータの読出しができる。
さらに選択されるメモリセルからセンスアンプまでの電
流経路の抵抗及び付加される容量と、選択されるリファ
レンスセルからセンスアンプまでの電流経路の抵抗及び
付加される容量も同じにすれば、さらに高速にデータの
読出しができる。メモリセルのデータの書替えをする
際、高電圧が印加されるメモリセルの拡散層が接続され
るメタルラインとリファレンスセルの拡散層が接続され
るメタルラインは分断されているので、高電圧はメモリ
セルのみに印加されてリファレンスセルには印加され
ず、アクセス頻度の多いリファレンスセルにストレスが
かかるのを最小限に抑え、ストレスによるリファレンス
セルの特性の変動を抑えることができる。

【図面の簡単な説明】

【図１】従来の技術としてのスプリットゲート型メモリ
セルからなるメモリマトリクスを備えた、ブロック分割
された半導体メモリ装置の一例の一部の回路図である。

【図２】同従来例に従来のリファレンス回路構成の一例
を備えたブロック図である。

【図３】同従来例の一部分の回路図である。

【図４】本発明を３層ポリシリコン構造のメモリセルを
備えた半導体メモリ装置に適用した一実施例のブロック
図である。

【図５】同実施例の回路図を表したものであり、（Ａ）
は同実施例の回路図の一部を表す図、（Ｂ）は同実施例
に用いた１個のメモリセルの断面図である。

【図６】本発明を適用した半導体メモリ装置の他の実施
例のブロック図である。

【図７】同実施例の一部を表す回路図である。

【符号の説明】

３、ｍ１１、ｍｎ１ メモリセル ４ 拡散ビットライン ５ セクタ ＷＬ ワードライン ２０ｂ ロウデコーダ ２２ｂ カラムデコーダ １０３、ｒ１１、ｒｎ１ リファレンスセル １０４ リファレンス拡散ビットライン １０５ リファレンスセクタ ＲＷＬ リファレンスワードライ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 正浩 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 酒井 陽一 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリセルがマトリクス状に配置され、
   そのメモリセルアレイは前記メモリセルを複数個ずつ含
   む複数個のセクタに分割されており、前記セクタのメモ
   リセルは前記セクタごとに独立するように分割されて複
   数のセクタで共通の主ビットラインに接続された共通の
   拡散層をもっており、複数本のワードラインが前記拡散
   層と直交する方向に延び、前記主ビットラインは前記ワ
   ードラインと平行方向に延びているメモリセルアレイ
   と、データ読出し時にリファレンス信号を発生させるリ
   ファレンスセルが配置されたリファレンス回路と、をも
   つ半導体メモリ装置において、 前記リファレス回路は、前記ワードラインと平行方向に
   延びる、前記ワードラインと同じ材料で同じ形状につく
   られたリファレンスワードラインをもち、そのリファレ
   ンスワードラインには、各ワードラインに接続されてい
   るメモリセルと同数のリファレンスセルが接続されてお
   り、 読出し時に、ロウデコーダによりワードラインとリファ
   レンスワードラインを選択し、カラムデコーダによりロ
   ウデコーダからの距離の等しいメモリセルとリファレン
   スセルを選択することを特徴とする半導体メモリ装置。
2. 【請求項２】 リファレンス回路は、リファレンスセル
   がマトリクス状に配置され、メモリセルアレイの前記セ
   クタと同じ構成をもつ複数のリファレンスセクタをもっ
   ており、前記メモリセルアレイでワードライン方向に並
   べられる前記セクタと同数個の前記リファレンスセクタ
   がワードライン方向に一列だけ並べられており、前記リ
   ファレンスセクタのリファレンスセルは複数のリファレ
   ンスセクタで共通のリファレンス主ビットラインに接続
   された共通のリファレンス拡散層をもっており、複数本
   のリファレンスワードラインが前記リファレンス拡散層
   と直交する方向に延び、前記リファレンス主ビットライ
   ンは前記リファレンスワードラインと平行方向に延びて
   おり、 読出し時に、ロウデコーダにより、メモリセルのセクタ
   内で共通の拡散層が接続される主ビットラインからの距
   離と、リファレンスセクタ内で共通のリファレンス拡散
   層が接続されるリファレンス主ビットラインからの距離
   とが等しいワードライン及びリファレンスワードライン
   を選択する請求項1に記載の半導体メモリ装置。
3. 【請求項３】 メモリセルは高電圧を用いてデータの書
   替えが可能なものであり、 書込み及び消去時に高電圧が印加されるメモリセル拡散
   層が接続されるメタルラインと分断され、リファレンス
   セルの拡散層が接続され、かつ、高電圧が印加されない
   メタルラインを備えた請求項１又は２に記載の半導体メ
   モリ装置。