JPH1145945A - 半導体集積回路とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 レベルシフト回路の一部のトランジスタのソ
ース・ドレイン領域を、意図的に後退させてＯＮ抵抗を
増大することにより、反転電圧Ｖｔ＊の低電圧化に対応
する。 【解決手段】 基板１２上および第１のＮ型ウェル領域
１４に高耐圧部１０のＮ−ＭＯＳ２２及びＰ−ＭＯＳ１
５を形成する。第２のＮ型ウェル領域１６およびＰ型ウ
ェル領域１７に低耐圧部１１のＰーＭＯＳ１８とＮ−Ｍ
ＯＳ２５を形成する。高耐圧部１０のＮ−ＭＯＳ２２の
ソース・ドレイン領域２１を（ＣＡＤ設計上で）選択酸
化膜２６形成用のマスク端より後退させ、拡散領域の端
が第２の選択酸化膜２６に接するようにする。これによ
り、実効的なゲート長を増大すると共に、膜厚の厚い第
２の選択酸化膜２６の一部がゲート酸化膜の一部として
機能するような構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低電圧系の信号を
高電圧系の信号に変換する為のレベルシフタ回路を内蔵
した、半導体集積回路とその製造方法に関する。

【０００２】

【従来の技術】ＬＣＤドライバーＩＣ等では、ＣＰＵや
ビデオ信号処理回路で処理した低電圧系（例えば５Ｖ）
の信号を入力し、その信号をレベルシフト回路によって
高電圧系（例えば４０Ｖ）の信号に変換し、該変換した
高電圧系の信号によってＬＣＤパネルを駆動する為の出
力信号を出力している。ＬＣＤパネルのドットライン毎
に１個のレベルシフタ回路が必要となり、その大画面化
が進めばおのずと多くのレベルシフト回路を１個のＩＣ
内に収納することが必要となる。

【０００３】図９（Ａ）は、レベルシフト回路１の構成
を示す図である。同図において、ＭＯＳトランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４は高耐圧系のトランジスタであ
り、Ｑ５、Ｑ６は低耐圧系のトランジスタである。トラ
ンジスタＱ５、Ｑ６は反転信号＊φを形成する為のイン
バータ２を構成する。ＶＤＤは電源電圧（＋５Ｖ）、Ｖ
ＳＳは低耐圧系のソース電位（０Ｖ）であり、ＶＳＳＬ
は高耐圧系のソース電位（−４０Ｖ）である。

【０００４】本回路のＤＣ動作は以下の通りである。
今、入力信号φがＬレベル（０Ｖ）の時、トランジスタ
Ｑ１はＯＮし、反転信号＊φが印可されるトランジスタ
Ｑ２はＯＦＦし、トランジスタＱ３はＯＦＦし、トラン
ジスタＱ４はＯＮとなる。トランジスタＱ１がＯＮして
いるので、出力端子ａの電位はＶＤＤ（５Ｖ）となる。
一方、入力信号φがＨレベル（＋５Ｖ）の時、トランジ
スタＱ１はＯＦＦし、反転信号＊φが印可されるトラン
ジスタＱ２はＯＮし、トランジスタＱ３はＯＮし、トラ
ンジスタＱ４はＯＦＦとなる。トランジスタＱ３がＯＮ
しているので、出力端子ＯＵＴの電位はＶＳＳＬ（−４
０Ｖ）となる。

【０００５】従って、図９（Ｂ）に示したように、本回
路はＶＤＤ／ＶＳＳ系（＋５Ｖ／０Ｖ）の入力信号φ。
＊φの信号波形３を、ＶＤＤ／ＶＳＳＬ系（＋５Ｖ／−
４０Ｖ）の出力信号４に変換するという動作を行う。と
ころで、インバータ２の反転動作に追随してレベルシフ
ト回路１が反転動作を行うためには、インバータ２の出
力振幅の範囲内、例えば出力振幅の約半分の値（１／２
・ＶＤＤ）でレベルシフト回路１が反転動作する必要が
ある。例えばレベルシフト回路が−２０Ｖで反転動作す
るならば、振幅が０〜＋５Ｖの入力信号φ、＊φではこ
のレベルシフト回路を反転動作させることができなくな
るためである。

【０００６】図１０（Ａ）を参照して、レベルシフト回
路１が反転動作する時の反転電圧Ｖｔ＊は、回路の入出
力特性（Ｖｉｎ−Ｖｏｕｔ）を描いたときに、出力電圧
が（ＶＤＤＬ−ＶＳＳ）の半分の値になる時の入力電圧
を示す。今、トランジスタＱ１、Ｑ３を図１０（Ｂ）に
示したような単純な抵抗に置き換えて考えてみる。尚、
ｒ１はトランジスタＱ１のＯＮ抵抗、ｒ３はトランジス
タＱ３のＯＮ抵抗である。この回路の出力端ＯＵＴの電
圧Ｖｏｕｔは、 Ｖｏｕｔ＝（ＶＤＤ−ＶＳＳＬ）・ｒ３／（ｒ１＋ｒ３） ・・・・（１） で表すことができる。

【０００７】例えば、ｒ１＝ｒ３の時の反転電圧Ｖｔ＊
を図８（Ａ）のＶｔ＊１と仮定する。入出力特性を図面
左側の方向（Ｖｔ＊２）に移動させる為には、入力電圧
Ｖｉｎの上昇に対して出力電圧Ｖｏｕｔが即低下するよ
うに構成すればよいのであるから、ＯＮ抵抗ｒ１、ｒ３
を（２）式の関係に設計すればよいことがわかる。 ｒ１＞＞ｒ３ ・・・・・・・（２） 反対に、反転電圧を図面右側の方向（Ｖｔ＊３）に移動
させる為には、入力電圧Ｖｉｎの変動に対して出力電圧
Ｖｏｕｔが殆ど低下しないように構成すればよいのであ
るから、ＯＮ抵抗ｒ１、ｒ３を（３）式の関係に設計す
ればよいことがわかる。

【０００８】 ｒ１＜＜ｒ３ ・・・・・・・（３） これは、入力電圧Ｖｉｎを最大振幅値付近まで上昇させ
ることで初めて反転動作する、ということを意味する。
詳細な算出は割愛するが、図９（Ａ）のレベルシフト回
路１の反転電圧Ｖｔ＊を（ＶＤＤ−ＶＳＳ）の半分、す
なわち２．５Ｖ程度に設計することは、＋５Ｖ〜−４０
Ｖもの大電位差にあっては反転電圧Ｖｔ＊をＶＤＤ（＋
５Ｖ）側に極めて接近させた設計を行うことを意味す
る。従って、これらの考察からレベルシフト回路１が安
定動作するためには、式（３）に準じて、 トランジスタＱ１のＯＮ抵抗＜＜トランジスタＱ３のＯＮ抵抗 ・・（４） トランジスタＱ２のＯＮ抵抗＜＜トランジスタＱ４のＯＮ抵抗 ・・（５） の両方を満足している必要が生じる。そのため従来は、
トランジスタのゲート幅／ゲート長（Ｗ／Ｌ）比を調整
することにより、上記（４）（５）式を満足させてい
た。

【０００９】

【発明が解決しようとする課題】近年の電子機器に対す
る高速化と低消費電力化の要求を満足するため、集積回
路には最小設計ルールの縮小と動作電圧の低電圧化（５
Ｖ→３Ｖ）が押し進められている。従ってレベルシフト
回路の入力信号φも最大振幅が小さくなり、例えば電源
電圧ＶＤＤ＝３Ｖ系の機器に対応するためには、レベル
シフト回路１の反転電圧Ｖｔ＊を従来の約２．５Ｖから
１．５Ｖ程度にまで更に減じなければならない。これは
反転電圧Ｖｔ＊と電源電位ＶＤＤとの電位差を更に縮め
る（電源電位ＶＤＤ側にシフトさせる）ことを意味する
ので、上記の考察に従えば、（４）（５）式を満足させ
る為に、トランジスタＱ３、Ｑ４のＯＮ抵抗を更に増大
させ且つトランジスタＱ１、Ｑ２のＯＮ抵抗を更に低減
しなければならない。

【００１０】しかしながら、ゲート幅／ゲート長（Ｗ／
Ｌ）の比を変更する手法では、更に比を大きくするため
にはトランジスタサイズが大きくなるので、ＩＣのチッ
プサイズが大きくなるという欠点がある。特にＬＣＤド
ライバー用途などでは、レベルシフト回路を多数個（１
００個以上）集積化するので、トランジスタ１個のサイ
ズ増大は即大幅なチップサイズ増大となってしまう。

【００１１】

【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、トランジスタＱ３、Ｑ４の
ソース・ドレイン領域の端（正確にはＣＡＤデータ上で
のマスク端）を、第２の選択酸化膜の端（同じくＣＡＤ
データ上でのマスク端）よりも後退させることにより、
トランジスタＱ３、Ｑ４の実質的なゲート長を増大し、
且つゲート長を増大した以上にしきい値Ｖｔｈを増大さ
せたことを特徴とする。

【００１２】以下に、ＭＯＳトランジスタのドレイン電
流Ｉｄを示す。 Ｉｄ＝μ・Ｖｄｓ・ε・Ｗ・（ＶｇｓーＶｔｈ）／（Ｌ・ｔｏｘ）・・・（６ ） 但し、μは電子の移動度、Ｖｄｓはソース・ドレイン間
電圧、Ｖｇｓはゲートソース間電圧、εは誘電率、Ｗは
ゲート幅、Ｌはゲート長、ｔｏｘはゲート酸化膜厚であ
る。

【００１３】ＯＮ抵抗ｒはドレイン電流Ｉｄとソース・
ドレイン間電圧Ｖｄｓで表すことができるので、結局
（６）式より ｒ＝Ｖｄｓ／Ｉｄ ∝ Ｌ ・・・・・・・・・・・・・・・・（７） ｒ＝Ｖｄｓ／Ｉｄ ∝ ｔｏｘ ・・・・・・・・・・・・・・・・（８） となる。すなわち、ゲート長を大きくすることによって
ＯＮ抵抗を大きくでき、更にはゲート酸化膜厚を厚くす
ることでＯＮ抵抗を大きくできるのである。

【００１４】本発明によれば、ソース・ドレイン領域端
を後退させることにより実質的なゲート長を増大でき、
しかも第２の選択酸化膜の一部がゲート酸化膜として機
能するので、実質的にゲート酸化膜を厚くしたのに等し
くなる。よって、ゲート幅／ゲート長（Ｗ／Ｌ）の比を
極端に大きくすることなく、（４）（５）式の条件を満
足することができる。

【００１５】

【発明の実施の形態】以下に、本発明の１実施の形態
を、図面を参照しながら詳細に説明する。図１は本発明
により、高耐圧部１０と低耐圧部１１とを集積化した半
導体集積回路を示す断面図である。同図において、１２
はＰ型のシリコン単結晶基板、１３は各素子を分離する
ための第１の選択酸化膜、１４は高耐圧部１０のＰチャ
ンネル型ＭＯＳＦＥＴ（以下Ｐ−ＭＯＳ１５と称す）を
構成するために形成した、Ｎ型の第１のウェル領域、１
６は低耐圧部１１のＭＯＳＦＥＴ素子を構成するために
形成した、Ｎ型の第２のウェル領域、１７は低耐圧部１
１のＮチャンネル型ＭＯＳＦＥＴ（以下Ｎ−ＭＯＳ１８
と称す）を構成するために、第２のウェル領域１６表面
に形成したＰ型のウェル領域、１９はポリシリコンゲー
ト電極、２０は高耐圧部１０のＰ−ＭＯＳ１５のＰ＋ソ
ース・ドレイン領域、２１は高耐圧部２２のＮチャンネ
ル型ＭＯＳＦＥＴ（以下Ｎ−ＭＯＳ２２と称す）のＮ＋
ソース・ドレイン領域、２３はＮ−ＭＯＳ１８のＮ＋ソ
ース・ドレイン領域、２４は低耐圧部１１のＰチャンネ
ル型ＭＯＳＦＥＴ２５（以下Ｐ−ＭＯＳ２５と称す）の
Ｐ＋ソース・ドレイン領域である。

【００１６】高耐圧部１０の素子１５、２２は、ソース
・ドレイン領域２０、２１がゲートによるセルフアライ
ン方式ではなく、低不純物濃度の拡散領域を用いた、い
わゆるオフセットドレイン構造を採用している。また、
ゲート電極１９下部のチャンネル部と各ソース・ドレイ
ン領域２０、２１との境界部分に膜厚１００００Å程度
の第２の選択酸化膜２６を具備している。これは第２の
選択酸化膜２６を用いることによってゲート電極１９と
ドレイン領域との耐圧を高めるための構造で、低耐圧部
１１とは構造を異にしている。ゲート電極１９は、第２
の選択酸化膜２６の上部にまで跨るように被覆してお
り、選択酸化膜２６で囲まれた領域の、酸化膜厚が薄い
領域がチャンネル形成用の実質的なゲート酸化膜とな
る。

【００１７】半導体基板１２にはレベルシフトして出力
する最低電位のＶＳＳＬ（例えば、−４０Ｖ）を基板バ
イアスとして印加する。高耐圧部１０のＮ型の第１のウ
ェル領域１４にはＰ−ＭＯＳ１５のバックゲートバイア
スとして電源電位ＶＤＤ（例えば、＋３Ｖ）を印加す
る。低耐圧部１１のＮ型の第２のウェル領域１６は高耐
圧部１０との電位分離の役割をも有しており、ここにも
Ｐ−ＭＯＳ２５のバイアスとして電源電位ＶＤＤを印加
する。そして低耐圧部１１のＰ型ウェル領域１７には、
Ｎ−ＭＯＳ１８のバイアスとして電源電位ＶＳＳ（例え
ば、０Ｖ）を印加する。

【００１８】低耐圧部１１は５Ｖ程度の耐圧として設計
が行われ、そのゲート酸化膜２７の膜厚（ｔｏｘ３）は
４００〜５００Å程度である。これに対して、高耐圧部
１０のゲート酸化膜２８は８０Ｖ程度のゲート耐圧（Ｖ
ｇｓ、Ｖｇｄ）を維持するために膜厚（ｔｏｘ２）を２
０００〜３０００Åと極めて厚くしている。図２は、高
耐圧部１の拡大断面図である。Ｐ型のソース・ドレイン
領域２０の表面にはＰ＋型のコンタクト領域３０を形成
し、Ｎ型のソース・ドレイン領域２３の表面にはＮ＋型
のコンタクト領域３１を形成する。Ｐ−ＭＯＳ１５は、
ＣＡＤ上における耐酸化膜の端３２とＣＡＤ上における
ソース・ドレイン領域２０の拡散窓の端３３とを略一致
させて形成しており、ソース・ドレイン領域２０の端が
ゲート酸化膜２８にまで伸びている。これに対し、Ｎ−
ＭＯＳ２２は、ＣＡＤ上における耐酸化膜の端３２に対
してＣＡＤ上におけるソース・ドレイン領域２０の拡散
窓の端３３を後方に０，５μ〜２μ程度後退させてお
り、この結果、ソース・ドレイン領域２３の端が図示Ａ
の箇所で第２の選択酸化膜２６に接触するような位置関
係に形成している。

【００１９】従って、Ｎ−ＭＯＳ２２の実効的なゲート
長３４はＣＡＤ上の設計よりも大きくなり、（７）式に
従ってＮ−ＭＯＳ２２のＯＮ抵抗を増大できる。更に、
ソース・ドレイン領域２３の端が第２の選択酸化膜２６
に接触するので、ゲート酸化膜２８が一様の膜厚でな
く、第２の選択酸化膜２３の一部がゲート酸化膜として
機能する。ゲート酸化膜の膜厚とＯＮ抵抗との関係が
（８）式で示したとおりであるので、Ｎ−ＭＯＳ２２の
ＯＮ抵抗を更に増大できる。この増大量は、単純にゲー
ト長を実質的なゲート長３４で設計した素子よりも（ゲ
ート酸化膜厚が同じであれば）一層大きくできる。

【００２０】本発明におけるレベルシフト回路１の回路
的な構成は、従来例で説明したレベルシフト回路と同じ
である。以下、斯様に構成した各素子と、図７（Ａ）の
レベルシフト回路１との対応を説明する。先ず、低耐圧
部１１のＮ−ＭＯＳ１８とＰ−ＭＯＳ２５は、同ＩＣ内
部における主要な回路機能を構成する為の素子であり、
更にはレベルシフト回路１の入力部となるインバータ回
路２のトランジスタＱ５、Ｑ６を構成するための素子で
ある。高電圧が印加される箇所ではないので、設計耐圧
が低い。

【００２１】高耐圧部１０のＰ−ＭＯＳ１５は、レベル
シフト回路１のトランジスタＱ１、Ｑ２を構成する。同
じく高耐圧部１のＮ−ＭＯＳ２２は、レベルシフト回路
１のトランジスタＱ３、Ｑ４を構成する。ゲート・ドレ
イン間に４０Ｖ程度の高電位が印加されるので、第２の
選択酸化膜２６の配置やゲート酸化膜２８を厚くするな
どの手法が採られている、尚、ゲート酸化膜２８を厚く
することは、Ｎ−ＭＯＳ２２の反転電圧Ｖｔｈ（しきい
値）を増大して、ＯＮ抵抗を低耐圧部のものより増大す
るという役割も持っている。

【００２２】本発明によれば、トランジスタＱ３、Ｑ４
として、ソース・ドレイン領域２３をＣＡＤ上の設計で
後退させて実効的なゲート長３４を増大し、またそれ以
上にＯＮ抵抗を増大したＮ−ＭＯＳ２２で構成したの
で、ゲート幅／ゲート長（Ｗ／Ｌ）の比を極端に大きく
しなくても（４）（５）式を満足しレベルシフト回路１
を安定動作させることができる。従って、トランジスタ
サイズを大幅に増大せずにレベルシフト回路１の反転電
圧Ｖｔ＊を小さくすることが可能になった。

【００２３】以下に、図１で示した半導体集積回路の製
造方法を説明する。先ず図３（Ａ）を参照して、Ｐ型の
シリコン半導体基板１２を準備し、その表面を酸化し、
ホトレジスト工程とエッチング工程によって選択マスク
を形成し、選択マスクを用いてリン（Ｐ）をイオン注入
し、熱拡散を行うことにより高耐圧部１０の、第１のＮ
型ウェル領域１４と、低耐圧部１１の第２のＮ型ウェル
領域１６を形成する。

【００２４】図３（Ｂ）を参照して、同様にホトレジス
ト工程とエッチング工程によって拡散マスクを形成し、
拡散マスクを用いてボロン（Ｂ）をイオン注入し、熱拡
散を行うことにより低耐圧部１１のＰ型ウェル領域１７
を形成する。図４（Ａ）を参照して、ホトレジスト工程
により基板１２上にレジストマスクを形成し、リン
（Ｐ）をイオン注入し、続いてレジストマスクを変更後
ボロン（Ｂ）をイオン注入する。そして熱拡散すること
によって、高耐圧部１０のソース・ドレイン領域２０、
２１を形成する。ＬＤＤ構造とするため、高耐圧部１０
のソース・ドレイン領域２０、２１の不純物濃度は低耐
圧部１１のものより小さい。

【００２５】図４（Ｂ）を参照して、基板１２表面の酸
化膜を除去した後熱酸化してパッド酸化膜を形成し、こ
の上にＣＶＤ法によりシリコン窒化膜を形成する。シリ
コン窒化膜をパターニングして、第１の選択酸化膜１３
及び第２の選択酸化膜２６の箇所を開口した耐酸化マス
ク３４を形成する。Ｎ−ＭＯＳ２２においては、図４
（Ａ）の工程で用いた、ソース・ドレイン領域２１形成
用のマスク端３３と、シリコン窒化膜をパターニングし
たときのマスク端３２との距離を、ＣＡＤ図面上の設計
により調整する。具体的には耐酸化膜３４のマスク端３
２に対して、ソース・ドレイン領域２１のマスク端３３
を、０．５〜１．５μ程度後退させている。Ｐ−ＭＯＳ
１５等の通常の設計では、反転電圧を小さくしたい方向
であるので、ＣＡＤ図面上でマスク端３３とマスク端３
２とを一致させている。尚、耐酸化マスク３４のパター
ン寸法が、設計上のゲート幅Ｗに等しくなる。

【００２６】図５（Ａ）を参照して、基板全体を熱酸化
することにより、シリコン窒化膜３４で被覆されていな
い基板１２表面に第１の選択酸化膜１３と第２の選択酸
化膜２６とを形成し、耐酸化膜３４を除去する。Ｎ−Ｍ
ＯＳ２２のソース・ドレイン領域２１は、マスク端３３
を後退させたことにより、その拡散領域の端が第２の選
択酸化膜２６に接触するような位置関係に形成される。

【００２７】図５（Ｂ）を参照して、全体を１０００
℃、１０時間程度熱酸化することにより、活性部分に膜
厚が２０００〜３０００Åのゲート酸化膜２８（第１の
ゲート酸化膜）を形成する。図６（Ａ）を参照して、ホ
トレジスト膜により高耐圧部１０を被覆し、酸化膜をフ
ッ酸で除去することにより、高耐圧部１０の素子に第１
のゲート酸化膜２８を残すようにして、低耐圧部１１の
シリコン表面を露出する。

【００２８】図６（Ｂ）を参照して、ホトレジスト膜を
除去し、全体を１０００℃、１〜２時間熱酸化すること
により、露出したシリコン表面に膜圧が４００〜５００
Å程度の、低耐圧部１１のゲート酸化膜２７（第２のゲ
ート酸化膜）を形成する。図７（Ａ）を参照して、しき
い値調整用のイオン注入を施した後、ＣＶＤ法によって
ゲートポリシリコンを堆積し、ホトレジストを用いてポ
リシリコン層をエッチングすることによりゲート電極１
９を形成する。

【００２９】図７（Ｂ）を参照して、基板１２上にレジ
ストマスクを形成し、Ｐ＋ソース・ドレイン領域２４を
形成するためのボロン（Ｂ）をイオン注入する。高耐圧
部１０のＰ型ソース・ドレイン領域２０にも重畳してイ
オン注入する。更にレジストマスクを変更し、Ｎ＋ソー
ス・ドレイン領域２３を形成するためのヒ素（Ａｓ）を
イオン注入する。高耐圧部１０のＮ型ソース・ドレイン
領域２１にも重畳してイオン注入する。そして、イオン
注入した不純物を活性化するアニール処理を加える。こ
の後は、図示せぬ電極配線の形成によって各素子間の回
路接続を行う。

【００３０】以上説明したように、ＣＡＤ図面上でＮ−
ＭＯＳ２２のソース・ドレイン領域２１のマスク端３３
を後退させることで、図２に示したような、ソース・ド
レイン領域２１の拡散領域の端が第２の選択酸化膜２６
に接する構造を製造できる。尚、（８）式に従えばＯＮ
抵抗はゲート酸化膜厚ｔｏｘにも依存し、（４）式、
（５）式を満足するためにはＰ−ＭＯＳ１５のＯＮ抵抗
を減じることも手段の一つである。よって、高耐圧部１
０のＰ−ＭＯＳ１５のゲート酸化膜厚ｔｏｘを減じるこ
とにより、更に（４）式、（５）式を満足しやすくな
る。そこで、図３乃至図５の工程を経た後、図８（Ａ）
を参照して、第１のゲート酸化膜２８を選択的に除去す
る際に高耐圧部１０のＰ−ＭＯＳ１５の該当個所をも除
去し、図８（Ｂ）を参照して、低耐圧部１１の第２のゲ
ート酸化膜２９を形成するときにＰ−ＭＯＳ１５の該当
個所にも第２のゲート酸化膜２９を形成することによっ
て、Ｐ−ＭＯＳ１５に薄いゲート酸化膜を与えることが
できる。以降の工程は図７と同じである。レベルシフト
回路１の入力段であるトランジスタＱ１、Ｑ２であれ
ば、高電圧が印加される箇所ではないので、ゲート酸化
膜厚を薄くする事による耐圧的な問題が生じることもな
い。また、新たな工程を追加することなく薄いゲート酸
化膜厚を与えることができる。

【００３１】図１１に、レベルシフト回路１の別の例を
示す。図９のレベルシフト回路に対して、トランジスタ
Ｑ７、Ｑ８を追加した部分が異なる点であり、インバー
タ回路２他は同じである。トランジスタＱ７、Ｑ８は、
ソースが電源電位ＶＳＳＬ側に接続され、ドレインがト
ランジスタＱ３、Ｑ４のソースに接続され、ゲートには
トランジスタＱ１、Ｑ２に印加される入力信号φ、＊φ
と同じ信号が印加される。また、図１の高耐圧部１０の
Ｎ−ＭＯＳ２２によって構成されている。

【００３２】入力信号φがＬレベルの時、トランジスタ
Ｑ１はＯＮし、トランジスタＱ３とＱ７はＯＦＦし、ト
ランジスタＱ２はＯＦＦし、トランジスタＱ４とＱ８は
ＯＮする。従って出力端子ＯＵＴの電位はＶＤＤとな
る。反対に入力信号φがＨレベルの時、トランジスタＱ
１はＯＦＦし、トランジスタＱ３とＱ７はＯＮし、トラ
ンジスタＱ２はＯＮし、トランジスタＱ４とＱ８はＯＦ
Ｆする。従って出力端子ＯＵＴの電位はＶＳＳＬとな
る。

【００３３】このようにトランジスタＱ７、Ｑ８はトラ
ンジスタＱ３、Ｑ４とＯＮ／ＯＦＦ状態が同じになるの
で、トランジスタＱ１〜Ｑ３〜Ｑ７またはトランジスタ
Ｑ２〜Ｑ４〜Ｑ８に流れるドレイン電流を制限し、トラ
ンジスタＱ３、Ｑ４の導通／遮断状態を補助するような
働きを行う。従って、トランジスタＱ３のＯＮ抵抗に対
してトランジスタＱ７のＯＮ抵抗が直列接続され、トラ
ンジスタＱ４のＯＮ抵抗に対してトランジスタＱ８のＯ
Ｎ抵抗が直列接続されるので、結局上記（４）（５）式
における右辺の「トランジスタＱ３のＯＮ抵抗」「トラ
ンジスタＱ４のＯＮ抵抗」が、これらの直列抵抗とな
り、右辺と左辺の比を拡大できるので、レベルシフト動
作を一層安定化し、且つ反転電圧Ｖｔ＊を小さくする設
計を容易にする。

【００３４】具体的には、トランジスタＱ１、Ｑ２のＷ
／Ｌ比を１２０／６とし、トランジスタＱ３、Ｑ４のＷ
／Ｌ比を１２／６、トランジスタＱ７、Ｑ８のＷ／Ｌ比
を１６／５０程度とすることにより、レベルシフト回路
１の反転電圧Ｖｔ＊を１．２Ｖ程度まで減じることがで
き、入力信号φの振幅（０〜３Ｖ）に対して出力の振幅
をＶＳＳＬ〜ＶＤＤ（−４０Ｖ〜３Ｖ）と、約１３倍の
レベルシフトを実現できた。

【００３５】

【発明の効果】以上に説明したとおり、本発明によれ
ば、トランジスタＱ３、Ｑ４のソース・ドレイン領域２
１の端が第２の選択酸化膜２６の単に接するような構成
とすることにより、実効的なゲート長Ｌを拡大し、Ｎ−
ＭＯＳ２２のＯＮ抵抗を選択的に増大できる利点を有す
る。また、実効的なゲート長Ｌと同じゲート長で設計し
たものに比較して、本願のものの方がＯＮ抵抗を増大で
きる。これは第２のゲート酸化膜２６より膜厚が厚い第
２の選択酸化膜２６がゲート酸化膜の一部として機能す
ることによるものである。

【００３６】従って、（４）（５）式を満足しやすくな
り、レベルシフト回路の反転電圧Ｖｔ＊を小さくするこ
とが可能となるので、電子機器の動作電圧の低電圧化に
対応することが可能になる利点を有する。更に、トラン
ジスタＱ３、Ｑ４のＯＮ抵抗を増大することによってト
ランジスタＱ１、Ｑ２のＯＮ抵抗との相対比を得やすく
なるので、（４）（５）式を満足しつつ全体のＯＮ抵抗
を小さく設計することが可能となる。よってレベルシフ
ト回路の高速化が可能であり、電子機器の高速動作化に
も対応できる利点を有する。

【００３７】更に、トランジスタのＷ／Ｌ比を極端に大
きく採ることが不要となり、チップサイズを縮小するこ
とが可能である利点をも有する。また、ゲート酸化膜２
９を低耐圧部１１のゲート酸化膜２７と同時的に形成す
ることにより、新たな工程を追加することがないので、
製造工程の簡素化と合理化を図ることができる。

【図面の簡単な説明】

【図１】本発明を説明するための断面図である。

【図２】本発明を説明するための断面図である。

【図３】本発明を説明するための断面図である。

【図４】本発明を説明するための断面図である。

【図５】本発明を説明するための断面図である。

【図６】本発明を説明するための断面図である。

【図７】本発明を説明するための断面図である。

【図８】本発明を説明するための断面図である。

【図９】レベルシフト回路を説明するための断面図であ
る。

【図１０】レベルシフト回路の動作を説明するための
（Ａ）回路図、（Ｂ）特性図である。

【図１１】レベルシフト回路の別の例を説明するための
回路図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ソースまたはドレインの一方を電源電位
   ＶＤＤ側に接続し、ゲートにそれぞれ入力信号φおよび
   反転信号＊φが印可される、一導電チャンネル型ＭＯＳ
   トランジスタＱ１、Ｑ２と、 ソースまたはドレインの一方を前記一導電チャンネル型
   ＭＯＳトランジスタＱ１、Ｑ２のソースまたはドレイン
   の他方に接続し、ソースまたはドレインの他方を電源電
   位ＶＳＳＬ側に接続し、ゲートとソースまたはドレイン
   の一方とを相互にクロス接続した、逆導電チャンネル型
   ＭＯＳトランジスタＱ３、Ｑ４と、 前記反転信号＊φを出力するインバータ回路を構成す
   る、低耐圧系のＭＯＳトランジスタとを有し、 電源電位ＶＤＤとＶＳＳとの間の振幅を有する入力信号
   φおよび反転信号＊φを前記一導電チャンネル型ＭＯＳ
   トランジスタＱ１、Ｑ２のゲートに印加して、電源電位
   ＶＤＤとＶＳＳＬとの間の振幅を有する出力信号を出力
   するレベルシフト回路を構成する半導体集積回路におい
   て、 前記逆導電型トランジスタＭＯＳトランジスタＱ３、Ｑ
   ４として、一導電型半導体基板の表面に形成した逆導電
   型のソース・ドレイン領域と、前記半導体基板の上方に
   形成したゲート電極と、前記ゲート電極の端部付近に形
   成した選択酸化膜と、前記ソース・ドレイン領域の拡散
   領域の端を、前記選択酸化膜に接するように形成したト
   ランジスタで構成したことを特徴とする半導体集積回
   路。
2. 【請求項２】 一導電型の半導体基板の表面に、第１と
   第２の逆導電型ウェル領域を形成する工程と、 前記第２の逆導電型ウェル領域の表面に、一導電型のウ
   ェル領域を形成する工程と、 前記半導体基板の表面には第１の逆導電型ＭＯＳトラン
   ジスタを構成する逆導電型のソース・ドレイン領域を形
   成し、前記第１の逆導電型ウェル領域の表面には第１の
   一導電型ＭＯＳトランジスタを構成する一導電型のソー
   ス・ドレイン領域を形成する工程と、 前記半導体基板の表面に素子間分離用の第１の選択酸化
   膜と前記第１の逆導電型ＭＯＳトランジスタの第２の選
   択酸化膜を形成する耐酸化膜を形成するに当たり、前記
   第２の選択酸化膜用の耐酸化膜のマスク端に対して前記
   ソース・ドレイン領域のマスク端を後退させるように、
   前記耐酸化膜を形成する工程と、 前記半導体基板の表面を選択酸化して、前記第１と第２
   の選択酸化膜を形成する工程と、 前記選択酸化膜に囲まれた半導体基板の表面にゲート酸
   化膜を形成する工程と、 ゲート電極を形成する工程と、 前記第２の一導電及び逆導電型ＭＯＳトランジスタのソ
   ース・ドレイン領域を形成する工程と、を具備すること
   を特徴とする半導体集積回路の製造方法。