JPH1145995A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1145995A JPH1145995A JP9200140A JP20014097A JPH1145995A JP H1145995 A JPH1145995 A JP H1145995A JP 9200140 A JP9200140 A JP 9200140A JP 20014097 A JP20014097 A JP 20014097A JP H1145995 A JPH1145995 A JP H1145995A
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】ゲート電極あるいはソース・ドレイン領域がシ
リサイド化され、しかも簡便な方法で微細化できる半導
体装置およびその製造方法を提供する。 【解決手段】半導体基板上のＭＯＳトランジスタのゲー
ト電極が多結晶シリコン膜で構成され、このゲート電極
表面の熱酸化で形成された第１の側壁酸化膜と化学気相
成長法で堆積されシリコン酸化膜で成る第２の側壁酸化
膜との積層する絶縁膜がゲート電極の側壁に設けられ、
ソース・ドレイン領域となる拡散層が上記ゲート電極を
挟んで半導体基板上に形成されている。そして、ゲート
電極の表面あるいは拡散層の表面に高融点金属シリサイ
ド層が形成されている。このシリサイド層はチタンシリ
サイドで構成されている。なお、第１の側面酸化膜がゲ
ート電極の側壁に形成された後に、上記の拡散層が形成
される。
リサイド化され、しかも簡便な方法で微細化できる半導
体装置およびその製造方法を提供する。 【解決手段】半導体基板上のＭＯＳトランジスタのゲー
ト電極が多結晶シリコン膜で構成され、このゲート電極
表面の熱酸化で形成された第１の側壁酸化膜と化学気相
成長法で堆積されシリコン酸化膜で成る第２の側壁酸化
膜との積層する絶縁膜がゲート電極の側壁に設けられ、
ソース・ドレイン領域となる拡散層が上記ゲート電極を
挟んで半導体基板上に形成されている。そして、ゲート
電極の表面あるいは拡散層の表面に高融点金属シリサイ
ド層が形成されている。このシリサイド層はチタンシリ
サイドで構成されている。なお、第１の側面酸化膜がゲ
ート電極の側壁に形成された後に、上記の拡散層が形成
される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にソース・ドレインおよびゲート
電極上に高融点金属シリサイド層を設けた絶縁ゲート電
界効果トランジスタ（以下、ＭＯＳトランジスタとい
う）の構造およびその製造方法に関する。
の製造方法に関し、特にソース・ドレインおよびゲート
電極上に高融点金属シリサイド層を設けた絶縁ゲート電
界効果トランジスタ（以下、ＭＯＳトランジスタとい
う）の構造およびその製造方法に関する。
【０００２】
【従来の技術】半導体素子の構造の微細化及び高密度化
は依然として精力的に推し進められている。微細化につ
いては、現在では０．２５μｍ寸法で形成された半導体
素子が用いられ、この寸法を設計基準にしたロジックデ
バイス等の半導体装置が実用化されてきている。
は依然として精力的に推し進められている。微細化につ
いては、現在では０．２５μｍ寸法で形成された半導体
素子が用いられ、この寸法を設計基準にしたロジックデ
バイス等の半導体装置が実用化されてきている。
【０００３】このような微細化は、半導体装置の高集積
化、高速化等による高性能化にとって最も効果的な手法
であり、今後の半導体装置の製造にとって必須となって
いる。そして、このような半導体素子の微細化に伴い、
ソース、ドレイン領域を形成する不純物拡散層を極めて
浅く作り込む必要が出てきた。ところが、拡散層を浅く
することはソース、ドレイン領域の高抵抗化につなが
り、ＭＯＳトランジスタの電流駆動能力を著しく低下さ
せ半導体装置の高速化の阻害要因となる。このような問
題を解決するために、ソース・ドレインを構成する拡散
層上あるいはゲート電極上に選択的にシリサイド層を形
成し、ソース・ドレインの抵抗を極めて低くした、いわ
ゆるシリサイド構造あるいはサリサイド構造のＭＯＳト
ランジスタが用いられてきている。
化、高速化等による高性能化にとって最も効果的な手法
であり、今後の半導体装置の製造にとって必須となって
いる。そして、このような半導体素子の微細化に伴い、
ソース、ドレイン領域を形成する不純物拡散層を極めて
浅く作り込む必要が出てきた。ところが、拡散層を浅く
することはソース、ドレイン領域の高抵抗化につなが
り、ＭＯＳトランジスタの電流駆動能力を著しく低下さ
せ半導体装置の高速化の阻害要因となる。このような問
題を解決するために、ソース・ドレインを構成する拡散
層上あるいはゲート電極上に選択的にシリサイド層を形
成し、ソース・ドレインの抵抗を極めて低くした、いわ
ゆるシリサイド構造あるいはサリサイド構造のＭＯＳト
ランジスタが用いられてきている。
【０００４】しかし、このサリサイド構造のＭＯＳトラ
ンジスタでは、拡散層（ソース・ドレイン）とゲート電
極とが短絡しやすくなる。そこで、このような問題を解
決する方法が種々に提案されている。以下、従来技術と
して特開平８−２０４１８８号公報に示されている方法
を図３に従って説明する。ここで、図３はサリサイド構
造のＭＯＳトランジスタの製造工程順の断面図である。
ンジスタでは、拡散層（ソース・ドレイン）とゲート電
極とが短絡しやすくなる。そこで、このような問題を解
決する方法が種々に提案されている。以下、従来技術と
して特開平８−２０４１８８号公報に示されている方法
を図３に従って説明する。ここで、図３はサリサイド構
造のＭＯＳトランジスタの製造工程順の断面図である。
【０００５】図３（ａ）に示すように、ｐ型のシリコン
基板２１上にフィールド酸化膜２２が形成される。次
に、シリコン基板２１上にゲート酸化膜２３が形成さ
れ、このゲート酸化膜上にゲート電極２４が形成され
る。ここで、このゲート電極２４は多結晶シリコン膜で
構成される。そして、ゲート電極２４とフィールド酸化
膜２２をマスクにしたｎ型不純物のイオン注入がなされ
熱処理が施される。このようにして、ＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）タイプの浅い拡散層
２５が形成される。
基板２１上にフィールド酸化膜２２が形成される。次
に、シリコン基板２１上にゲート酸化膜２３が形成さ
れ、このゲート酸化膜上にゲート電極２４が形成され
る。ここで、このゲート電極２４は多結晶シリコン膜で
構成される。そして、ゲート電極２４とフィールド酸化
膜２２をマスクにしたｎ型不純物のイオン注入がなされ
熱処理が施される。このようにして、ＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）タイプの浅い拡散層
２５が形成される。
【０００６】次に、全面に化学気相成長（ＣＶＤ）法で
膜厚５０ｎｍ程度のシリコン酸化膜２６が堆積され、さ
らにその上に膜厚７０ｎｍ程度のシリコン窒化膜２７が
積層して形成される。次に、図３（ｂ）に示すように、
反応性イオンエッチング（ＲＩＥ）によるエッチバック
が行われ、上記のシリコン窒化膜２７とシリコン酸化膜
２６の全面エッチングがなされる。このようにして、ゲ
ート電極２４の側壁に側壁酸化膜２８と側壁窒化膜２９
が形成されるようになる。
膜厚５０ｎｍ程度のシリコン酸化膜２６が堆積され、さ
らにその上に膜厚７０ｎｍ程度のシリコン窒化膜２７が
積層して形成される。次に、図３（ｂ）に示すように、
反応性イオンエッチング（ＲＩＥ）によるエッチバック
が行われ、上記のシリコン窒化膜２７とシリコン酸化膜
２６の全面エッチングがなされる。このようにして、ゲ
ート電極２４の側壁に側壁酸化膜２８と側壁窒化膜２９
が形成されるようになる。
【０００７】次に、側壁酸化膜２８あるいは側壁窒化膜
２９とフィールド酸化膜２２をマスクにしたｎ型高濃度
不純物のイオン注入がなされ熱処理が施される。このよ
うにして、深い拡散層３０が形成される。
２９とフィールド酸化膜２２をマスクにしたｎ型高濃度
不純物のイオン注入がなされ熱処理が施される。このよ
うにして、深い拡散層３０が形成される。
【０００８】次に、高融点金属として膜厚５０ｎｍ程度
のチタン膜が全面に堆積される。そして、窒素雰囲気で
の熱処理が施されシリコン表面に接している部分がシリ
サイド反応する。このようにして、図３（ｃ）に示すよ
うに、ゲート電極２４表面と深い拡散層３０表面にチタ
ンシリサイド層３１が選択的に形成される。そして、Ｍ
ＯＳトランジスタのソース・ドレイン領域は、チタンシ
リサイド層３１を有するＬＤＤ構造の拡散層で構成さ
れ、ゲート電極２４はチタンシリサイド層３１で低抵抗
化される。
のチタン膜が全面に堆積される。そして、窒素雰囲気で
の熱処理が施されシリコン表面に接している部分がシリ
サイド反応する。このようにして、図３（ｃ）に示すよ
うに、ゲート電極２４表面と深い拡散層３０表面にチタ
ンシリサイド層３１が選択的に形成される。そして、Ｍ
ＯＳトランジスタのソース・ドレイン領域は、チタンシ
リサイド層３１を有するＬＤＤ構造の拡散層で構成さ
れ、ゲート電極２４はチタンシリサイド層３１で低抵抗
化される。
【０００９】
【発明が解決しようとする課題】しかし、上記の従来の
技術では以下のような問題点を有している。すなわち、
その第１は、ＭＯＳトランジスタが微細になりゲート電
極２４の寸法が０．２５μｍ以下になると、浅い拡散層
２５とゲート電極２４のオーバラップ量が無視できなく
なりチャネル長の制御が難しくなることである。そし
て、その第２は、ゲート電極２４の側壁に側壁酸化膜２
８と側壁窒化膜２９の２種類の絶縁膜が形成されるた
め、ＭＯＳトランジスタが微細になったときＲＩＥによ
るエッチバックの制御が難しくなることである。
技術では以下のような問題点を有している。すなわち、
その第１は、ＭＯＳトランジスタが微細になりゲート電
極２４の寸法が０．２５μｍ以下になると、浅い拡散層
２５とゲート電極２４のオーバラップ量が無視できなく
なりチャネル長の制御が難しくなることである。そし
て、その第２は、ゲート電極２４の側壁に側壁酸化膜２
８と側壁窒化膜２９の２種類の絶縁膜が形成されるた
め、ＭＯＳトランジスタが微細になったときＲＩＥによ
るエッチバックの制御が難しくなることである。
【００１０】さらに、その第３は、ＭＯＳトランジスタ
のゲート電極とソース・ドレイン領域間の寄生容量が増
加することである。これは、ゲート電極２４の側壁に誘
電率の高い側壁窒化膜２９が形成されるため、フリンジ
容量が増加するようになるためである。
のゲート電極とソース・ドレイン領域間の寄生容量が増
加することである。これは、ゲート電極２４の側壁に誘
電率の高い側壁窒化膜２９が形成されるため、フリンジ
容量が増加するようになるためである。
【００１１】そして、その第４は、ゲート電極間の絶縁
性が低下することである。これは、ゲート電極形成のた
めのドライエッチング工程で、フィールド酸化膜近傍に
形成される段部でエッチング残りが生じ易く、ゲート電
極間が僅かに接続するためである。このようなゲート電
極の絶縁性低下は、ＭＯＳトランジスタが微細になるほ
ど顕著になる。
性が低下することである。これは、ゲート電極形成のた
めのドライエッチング工程で、フィールド酸化膜近傍に
形成される段部でエッチング残りが生じ易く、ゲート電
極間が僅かに接続するためである。このようなゲート電
極の絶縁性低下は、ＭＯＳトランジスタが微細になるほ
ど顕著になる。
【００１２】本発明の目的は、上記の問題を全て解決
し、ゲート電極あるいはソース・ドレイン領域がシリサ
イド化され、しかも、簡便な方法で微細化に対応できる
半導体装置およびその製造方法を提供することにある。
し、ゲート電極あるいはソース・ドレイン領域がシリサ
イド化され、しかも、簡便な方法で微細化に対応できる
半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上のＭＯＳトランジスタのゲー
ト電極が多結晶シリコン膜で構成され、このゲート電極
表面の熱酸化で形成された第１の側壁酸化膜と化学気相
成長法で堆積されシリコン酸化膜で成る第２の側壁酸化
膜との積層する絶縁膜が上記ゲート電極の側壁に設けら
れ、ソース・ドレイン領域となる拡散層が上記ゲート電
極を挟んで半導体基板上に形成されている。ここで、第
２の側壁酸化膜は、有機シランであるＴＥＯＳガスを成
膜のソースガスとし化学気相成長法で堆積されるシリコ
ン酸化膜で構成されている。
体装置では、半導体基板上のＭＯＳトランジスタのゲー
ト電極が多結晶シリコン膜で構成され、このゲート電極
表面の熱酸化で形成された第１の側壁酸化膜と化学気相
成長法で堆積されシリコン酸化膜で成る第２の側壁酸化
膜との積層する絶縁膜が上記ゲート電極の側壁に設けら
れ、ソース・ドレイン領域となる拡散層が上記ゲート電
極を挟んで半導体基板上に形成されている。ここで、第
２の側壁酸化膜は、有機シランであるＴＥＯＳガスを成
膜のソースガスとし化学気相成長法で堆積されるシリコ
ン酸化膜で構成されている。
【００１４】そして、上記ゲート電極の表面あるいは上
記拡散層の表面に高融点金属シリサイド層が形成されて
いる。このシリサイド層はチタンシリサイドで構成され
ている。
記拡散層の表面に高融点金属シリサイド層が形成されて
いる。このシリサイド層はチタンシリサイドで構成され
ている。
【００１５】また、本発明の半導体装置の製造方法は、
ＭＯＳトランジスタの製造方法において、一導電型の半
導体基板上にゲート酸化膜を介して多結晶シリコン膜を
形成する工程と、この多結晶シリコン膜をパターニング
しゲート電極を形成する工程と、ゲート電極表面を熱酸
化しこのゲート電極表面に熱酸化膜を形成する工程と、
上記熱酸化膜の形成後に逆導電型の不純物イオンを全面
にイオン注入し熱処理を施して拡散層を形成する工程
と、全面に化学気相成長法でシリコン酸化膜を形成した
後に反応性イオンエッチングでエッチバックする工程と
を含む。あるいは、上記エッチバック工程の後にゲート
電極の表面および拡散層の表面にシリサイド層を形成す
る工程を含む。
ＭＯＳトランジスタの製造方法において、一導電型の半
導体基板上にゲート酸化膜を介して多結晶シリコン膜を
形成する工程と、この多結晶シリコン膜をパターニング
しゲート電極を形成する工程と、ゲート電極表面を熱酸
化しこのゲート電極表面に熱酸化膜を形成する工程と、
上記熱酸化膜の形成後に逆導電型の不純物イオンを全面
にイオン注入し熱処理を施して拡散層を形成する工程
と、全面に化学気相成長法でシリコン酸化膜を形成した
後に反応性イオンエッチングでエッチバックする工程と
を含む。あるいは、上記エッチバック工程の後にゲート
電極の表面および拡散層の表面にシリサイド層を形成す
る工程を含む。
【００１６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１と図２は本発明の実施の形態を説明す
るためのＭＯＳトランジスタの製造工程順の断面図であ
る。なお、本発明のＭＯＳトランジスタの構造について
は、この製造方法の説明の中で行われる。
て説明する。図１と図２は本発明の実施の形態を説明す
るためのＭＯＳトランジスタの製造工程順の断面図であ
る。なお、本発明のＭＯＳトランジスタの構造について
は、この製造方法の説明の中で行われる。
【００１７】図１（ａ）に示すように、従来の技術と同
様にして、ｐ型のシリコン基板１上にフィールド酸化膜
２が形成される。次に、シリコン基板１上の素子活性領
域にゲート酸化膜３が形成され、このゲート酸化膜３上
にゲート電極４が形成される。ここで、ゲート酸化膜３
は膜厚が６ｎｍ程度のシリコン酸化膜である。また、ゲ
ート電極４はリン不純物を含有する膜厚３００ｎｍ程度
の多結晶シリコン膜で構成される。
様にして、ｐ型のシリコン基板１上にフィールド酸化膜
２が形成される。次に、シリコン基板１上の素子活性領
域にゲート酸化膜３が形成され、このゲート酸化膜３上
にゲート電極４が形成される。ここで、ゲート酸化膜３
は膜厚が６ｎｍ程度のシリコン酸化膜である。また、ゲ
ート電極４はリン不純物を含有する膜厚３００ｎｍ程度
の多結晶シリコン膜で構成される。
【００１８】次に、図１（ｂ）に示すように全面が熱酸
化される。ここで、熱酸化の条件は、酸化温度が８５０
℃であり酸化雰囲気は酸素ガスである。この熱酸化によ
り、ゲート電極４の側面に熱酸化膜５が形成される。こ
の熱酸化膜５の膜厚は５ｎｍ程度に制御される。
化される。ここで、熱酸化の条件は、酸化温度が８５０
℃であり酸化雰囲気は酸素ガスである。この熱酸化によ
り、ゲート電極４の側面に熱酸化膜５が形成される。こ
の熱酸化膜５の膜厚は５ｎｍ程度に制御される。
【００１９】次に、熱酸化膜５に覆われたゲート電極４
とフィールド酸化膜２をマスクにして、導電型がｎ型に
なる第１の不純物イオン６の注入がなされ熱処理が施さ
れる。このようにして、ＬＤＤタイプの浅い拡散層７が
形成される。ここで、ゲート電極４と浅い拡散層７とは
オーバラップしない。これは、第１の不純物イオン６の
注入時に熱酸化膜５で遮蔽されてｎ型不純物の導入され
ない領域が、ゲート電極４端部のシリコン基板１表面に
形成されるためである。
とフィールド酸化膜２をマスクにして、導電型がｎ型に
なる第１の不純物イオン６の注入がなされ熱処理が施さ
れる。このようにして、ＬＤＤタイプの浅い拡散層７が
形成される。ここで、ゲート電極４と浅い拡散層７とは
オーバラップしない。これは、第１の不純物イオン６の
注入時に熱酸化膜５で遮蔽されてｎ型不純物の導入され
ない領域が、ゲート電極４端部のシリコン基板１表面に
形成されるためである。
【００２０】次に、図２（ａ）に示すように全面にシリ
コン酸化膜８が堆積される。このシリコン酸化膜８はＣ
ＶＤ法で堆積される膜厚１００ｎｍ程度の膜である。な
お、この場合のＣＶＤではガスソースに有機シランであ
るＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓ
ｉｌｉｃａｔｅ）ガスが使用される。通常、このような
ＴＥＯＳガスのような有機シランガスを用いたＣＶＤ法
でシリコン酸化膜を形成する場合には、その堆積される
シリコン酸化膜の膜質は下地の状態に強く影響される。
本発明のようにゲート電極４表面に熱酸化膜５が形成さ
れていると、この熱酸化膜が形成されていない場合に比
較し、絶縁性の高い高品質のシリコン酸化膜８が形成さ
れるようになる。
コン酸化膜８が堆積される。このシリコン酸化膜８はＣ
ＶＤ法で堆積される膜厚１００ｎｍ程度の膜である。な
お、この場合のＣＶＤではガスソースに有機シランであ
るＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓ
ｉｌｉｃａｔｅ）ガスが使用される。通常、このような
ＴＥＯＳガスのような有機シランガスを用いたＣＶＤ法
でシリコン酸化膜を形成する場合には、その堆積される
シリコン酸化膜の膜質は下地の状態に強く影響される。
本発明のようにゲート電極４表面に熱酸化膜５が形成さ
れていると、この熱酸化膜が形成されていない場合に比
較し、絶縁性の高い高品質のシリコン酸化膜８が形成さ
れるようになる。
【００２１】次に、図２（ｂ）に示すように、従来の技
術で説明したのと同様にＲＩＥによるエッチバックが行
われ、ゲート電極４の側壁に第１の側壁酸化膜９と第２
の側壁酸化膜１０が形成されるようになる。そして、第
１の側壁酸化膜９と第２の側壁酸化膜１０に覆われたゲ
ート電極４とフィールド酸化膜２をマスクにして、導電
型がｎ型になる第２の不純物イオン１１の注入がなされ
熱処理が施される。このようにして、ＬＤＤタイプの深
い拡散層１２が形成される。この工程の熱処理を通し
て、浅い拡散層７はゲート電極４の端部でゲート酸化膜
３を介してわずかにオーバラップするようになる。
術で説明したのと同様にＲＩＥによるエッチバックが行
われ、ゲート電極４の側壁に第１の側壁酸化膜９と第２
の側壁酸化膜１０が形成されるようになる。そして、第
１の側壁酸化膜９と第２の側壁酸化膜１０に覆われたゲ
ート電極４とフィールド酸化膜２をマスクにして、導電
型がｎ型になる第２の不純物イオン１１の注入がなされ
熱処理が施される。このようにして、ＬＤＤタイプの深
い拡散層１２が形成される。この工程の熱処理を通し
て、浅い拡散層７はゲート電極４の端部でゲート酸化膜
３を介してわずかにオーバラップするようになる。
【００２２】次に、従来の技術と同様にして、高融点金
属として膜厚３０ｎｍのチタン膜が全面に堆積される。
そして、図２（ｃ）に示すように、窒素雰囲気での熱処
理が施されシリコン表面に接している部分にチタンシリ
サイド層１３が形成される。すなわち、ゲート電極４表
面と深い拡散層１２表面にチタンシリサイド層１３が選
択的に形成される。
属として膜厚３０ｎｍのチタン膜が全面に堆積される。
そして、図２（ｃ）に示すように、窒素雰囲気での熱処
理が施されシリコン表面に接している部分にチタンシリ
サイド層１３が形成される。すなわち、ゲート電極４表
面と深い拡散層１２表面にチタンシリサイド層１３が選
択的に形成される。
【００２３】以上のようにして、シリコン基板１上にフ
ィールド酸化膜２が形成され、ゲート酸化膜３、第１の
側壁酸化膜９と第２の側壁酸化膜１０で側壁が覆われ、
さらにはチタンシリサイド層１３が形成されたゲート電
極４、ＬＤＤ構造となる浅い拡散層７と深い拡散層１２
およびチタンシリサイド層１３でもって構成されるソー
ス・ドレイン領域、を有するＭＯＳトランジスタが形成
される。
ィールド酸化膜２が形成され、ゲート酸化膜３、第１の
側壁酸化膜９と第２の側壁酸化膜１０で側壁が覆われ、
さらにはチタンシリサイド層１３が形成されたゲート電
極４、ＬＤＤ構造となる浅い拡散層７と深い拡散層１２
およびチタンシリサイド層１３でもって構成されるソー
ス・ドレイン領域、を有するＭＯＳトランジスタが形成
される。
【００２４】このようにして形成されるＭＯＳトランジ
スタであれば、ゲート電極が微細になってもソース・ド
レイン領域とゲート電極２４のオーバラップ量はわずか
でありチャネル長の制御が容易になる。また、ゲート電
極の側壁には同質の絶縁膜が形成されるため、ＲＩＥに
よるエッチバックの制御も容易になる。
スタであれば、ゲート電極が微細になってもソース・ド
レイン領域とゲート電極２４のオーバラップ量はわずか
でありチャネル長の制御が容易になる。また、ゲート電
極の側壁には同質の絶縁膜が形成されるため、ＲＩＥに
よるエッチバックの制御も容易になる。
【００２５】そして、本発明の方法では、ゲート電極間
が完全に絶縁されるようになる。これは、ゲート電極４
の形成後にわずかにエッチング残りしているポリシリコ
ン膜が熱酸化膜５の形成工程でシリコン酸化膜に変換す
るからである。
が完全に絶縁されるようになる。これは、ゲート電極４
の形成後にわずかにエッチング残りしているポリシリコ
ン膜が熱酸化膜５の形成工程でシリコン酸化膜に変換す
るからである。
【００２６】また、本発明ではホットエレクトロン耐性
が大幅に向上するようになる。ＭＯＳトランジスタの相
互コンダクタンスが１０％減少する間での寿命でみる
と、本発明で形成したＭＯＳトランジスタの寿命は従来
の場合より１桁長くなる。
が大幅に向上するようになる。ＭＯＳトランジスタの相
互コンダクタンスが１０％減少する間での寿命でみる
と、本発明で形成したＭＯＳトランジスタの寿命は従来
の場合より１桁長くなる。
【００２７】以上の実施の形態の説明では、ｎチャネル
型のＭＯＳトランジスタの場合について説明されている
が、本発明は、ｐチャネル型のＭＯＳトランジスタでも
同様に適用できるものである。
型のＭＯＳトランジスタの場合について説明されている
が、本発明は、ｐチャネル型のＭＯＳトランジスタでも
同様に適用できるものである。
【００２８】
【発明の効果】以上説明したように本発明では、半導体
基板上のＭＯＳトランジスタのゲート電極が多結晶シリ
コン膜で構成され、このゲート電極表面の熱酸化で形成
された第１の側壁酸化膜と化学気相成長法で堆積されシ
リコン酸化膜で成る第２の側壁酸化膜との積層する絶縁
膜がゲート電極の側壁に設けられ、ソース・ドレイン領
域となる拡散層が上記ゲート電極を挟んで半導体基板上
に形成されている。ここで、第２の側壁酸化膜は、有機
シランであるＴＥＯＳガスを成膜のソースガスとし化学
気相成長法で堆積されるシリコン酸化膜で構成されてい
る。そして、上記ゲート電極の表面あるいは上記拡散層
の表面に高融点金属シリサイド層が形成されている。こ
のシリサイド層はチタンシリサイドで構成されている。
なお、第１の側面酸化膜がゲート電極の側壁に形成され
た後に、上記のソース・ドレイン領域となる拡散層が形
成される。
基板上のＭＯＳトランジスタのゲート電極が多結晶シリ
コン膜で構成され、このゲート電極表面の熱酸化で形成
された第１の側壁酸化膜と化学気相成長法で堆積されシ
リコン酸化膜で成る第２の側壁酸化膜との積層する絶縁
膜がゲート電極の側壁に設けられ、ソース・ドレイン領
域となる拡散層が上記ゲート電極を挟んで半導体基板上
に形成されている。ここで、第２の側壁酸化膜は、有機
シランであるＴＥＯＳガスを成膜のソースガスとし化学
気相成長法で堆積されるシリコン酸化膜で構成されてい
る。そして、上記ゲート電極の表面あるいは上記拡散層
の表面に高融点金属シリサイド層が形成されている。こ
のシリサイド層はチタンシリサイドで構成されている。
なお、第１の側面酸化膜がゲート電極の側壁に形成され
た後に、上記のソース・ドレイン領域となる拡散層が形
成される。
【００２９】これらのために、ＭＯＳトランジスタが微
細になりゲート電極の寸法が非常に微細になってもゲー
ト電極とソース・ドレイン領域とのオーバラップ量が微
少になり、ＭＯＳトランジスタのチャネル長の制御が容
易になる。
細になりゲート電極の寸法が非常に微細になってもゲー
ト電極とソース・ドレイン領域とのオーバラップ量が微
少になり、ＭＯＳトランジスタのチャネル長の制御が容
易になる。
【００３０】さらに、ゲート電極の側壁に形成される絶
縁膜はシリコン酸化膜で構成されるため、ＭＯＳトラン
ジスタのゲート電極とソース・ドレイン領域間の寄生容
量が大幅に減少する。また、本発明ではホットエレクト
ロン耐性が大幅に向上するようになる。
縁膜はシリコン酸化膜で構成されるため、ＭＯＳトラン
ジスタのゲート電極とソース・ドレイン領域間の寄生容
量が大幅に減少する。また、本発明ではホットエレクト
ロン耐性が大幅に向上するようになる。
【００３１】さらに、本発明では第１の側壁酸化膜が熱
酸化膜で形成されているために、ゲート電極間の絶縁性
は大幅に向上すると共に、第２の側壁酸化膜は絶縁性の
高い高品質の絶縁膜となる。
酸化膜で形成されているために、ゲート電極間の絶縁性
は大幅に向上すると共に、第２の側壁酸化膜は絶縁性の
高い高品質の絶縁膜となる。
【００３２】このようにして、本発明は、ゲート電極あ
るいはソース・ドレイン領域がシリサイド化されたＭＯ
Ｓトランジスタの微細化を容易にし、高性能で高品質の
半導体装置の実現を促進するようになる。
るいはソース・ドレイン領域がシリサイド化されたＭＯ
Ｓトランジスタの微細化を容易にし、高性能で高品質の
半導体装置の実現を促進するようになる。
【図１】本発明の実施の形態を説明するための製造工程
順の断面図である。
順の断面図である。
【図２】本発明の実施の形態を説明するための製造工程
順の断面図である。
順の断面図である。
【図３】従来の技術を説明するための製造工程順の断面
図である。
図である。
１，２１ シリコン基板 ２，２２ フィールド酸化膜 ３，２３ ゲート酸化膜 ４，２４ ゲート電極 ５ 熱酸化膜 ６ 第１の不純物イオン ７，２５ 浅い拡散層 ８，２６ シリコン酸化膜 ９ 第１の側壁酸化膜 １１ 第２の不純物イオン １２，３０ 深い拡散層 １３，３１ チタンシリサイド層 ２７ シリコン窒化膜 ２８ 側壁酸化膜 ２９ 側壁窒化膜
Claims (6)
- 【請求項１】 半導体基板上の絶縁ゲート電界効果トラ
ンジスタのゲート電極が多結晶シリコン膜で構成され、
前記ゲート電極表面の熱酸化で形成された第１の側壁酸
化膜と化学気相成長法で堆積されシリコン酸化膜で成る
第２の側壁酸化膜との積層する絶縁膜が前記ゲート電極
の側壁に設けられ、ソース・ドレイン領域となる拡散層
が前記ゲート電極を挟んで前記半導体基板上に形成され
ていることを特徴とする半導体装置。 - 【請求項２】 前記第２の側壁酸化膜が、有機シランで
あるＴＥＯＳガスを成膜のソースガスとし前記化学気相
成長法で堆積されるシリコン酸化膜で構成されているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ゲート電極の表面あるいは前記拡散
層の表面に高融点金属シリサイド層が形成されているこ
とを特徴とする請求項１または請求項２記載の半導体装
置。 - 【請求項４】 前記シリサイド層がチタンシリサイドで
構成されていることを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 絶縁ゲート電界効果トランジスタの製造
方法において、一導電型の半導体基板上にゲート酸化膜
を介して多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜をパターニングしゲート電極を形成する工
程と、前記ゲート電極表面を熱酸化し前記ゲート電極表
面に熱酸化膜を形成する工程と、前記熱酸化膜の形成後
に逆導電型の不純物イオンを全面にイオン注入し熱処理
を施して拡散層を形成する工程と、全面に化学気相成長
法でシリコン酸化膜を形成した後に反応性イオンエッチ
ングでエッチバックする工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項６】 前記エッチバック工程の後に前記ゲート
電極の表面および前記拡散層の表面にシリサイド層を形
成することを特徴とする請求項５記載の半導体装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200140A JPH1145995A (ja) | 1997-07-25 | 1997-07-25 | 半導体装置およびその製造方法 |
| EP98113823A EP0910126A3 (en) | 1997-07-25 | 1998-07-23 | MOS field effect transistor with an improved lightly doped diffusion region structure and method of forming the same |
| US09/121,897 US6157063A (en) | 1997-07-25 | 1998-07-24 | MOS field effect transistor with an improved lightly doped diffusion layer structure and method of forming the same |
| KR1019980030046A KR100307565B1 (ko) | 1997-07-25 | 1998-07-25 | 개선된저농도로도핑된확산층구조를갖는mos전계효과트랜지스터및그형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200140A JPH1145995A (ja) | 1997-07-25 | 1997-07-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145995A true JPH1145995A (ja) | 1999-02-16 |
Family
ID=16419463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9200140A Pending JPH1145995A (ja) | 1997-07-25 | 1997-07-25 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6157063A (ja) |
| EP (1) | EP0910126A3 (ja) |
| JP (1) | JPH1145995A (ja) |
| KR (1) | KR100307565B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6674137B2 (en) | 2000-12-01 | 2004-01-06 | Nec Corporation | Semiconductor device and its manufacturing method |
| US7416934B2 (en) | 2002-03-19 | 2008-08-26 | Fujitsu Limited | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6287913B1 (en) * | 1999-10-26 | 2001-09-11 | International Business Machines Corporation | Double polysilicon process for providing single chip high performance logic and compact embedded memory structure |
| JP2003188371A (ja) * | 2001-12-17 | 2003-07-04 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP2004172259A (ja) * | 2002-11-19 | 2004-06-17 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US6969646B2 (en) * | 2003-02-10 | 2005-11-29 | Chartered Semiconductor Manufacturing Ltd. | Method of activating polysilicon gate structure dopants after offset spacer deposition |
| JP5528667B2 (ja) | 2007-11-28 | 2014-06-25 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の制御方法 |
| EP3285286A1 (en) * | 2016-08-17 | 2018-02-21 | Nxp B.V. | Semiconductor switch device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291464A (ja) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | Ｍｉｓ電界効果半導体装置 |
| JPH03155641A (ja) * | 1989-11-14 | 1991-07-03 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
| US5171700A (en) * | 1991-04-01 | 1992-12-15 | Sgs-Thomson Microelectronics, Inc. | Field effect transistor structure and method |
| US5200352A (en) * | 1991-11-25 | 1993-04-06 | Motorola Inc. | Transistor having a lightly doped region and method of formation |
| EP0550255B1 (en) * | 1991-12-31 | 1998-03-11 | STMicroelectronics, Inc. | Transistor spacer structure |
| DE4415568C2 (de) * | 1994-05-03 | 1996-03-07 | Siemens Ag | Herstellungsverfahren für MOSFETs mit LDD |
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| US5612239A (en) * | 1995-08-24 | 1997-03-18 | United Microelectronics Corporation | Use of oxide spacers formed by liquid phase deposition |
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-
1997
- 1997-07-25 JP JP9200140A patent/JPH1145995A/ja active Pending
-
1998
- 1998-07-23 EP EP98113823A patent/EP0910126A3/en not_active Withdrawn
- 1998-07-24 US US09/121,897 patent/US6157063A/en not_active Expired - Lifetime
- 1998-07-25 KR KR1019980030046A patent/KR100307565B1/ko not_active Expired - Fee Related
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| US7416934B2 (en) | 2002-03-19 | 2008-08-26 | Fujitsu Limited | Semiconductor device |
Also Published As
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|---|---|
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| EP0910126A2 (en) | 1999-04-21 |
| KR19990014191A (ko) | 1999-02-25 |
| KR100307565B1 (ko) | 2001-11-15 |
| US6157063A (en) | 2000-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000215 |