JPH1146136A - プリスケーラ、分周器及びｐｌｌ回路 - Google Patents
プリスケーラ、分周器及びｐｌｌ回路Info
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- JPH1146136A JPH1146136A JP9200223A JP20022397A JPH1146136A JP H1146136 A JPH1146136 A JP H1146136A JP 9200223 A JP9200223 A JP 9200223A JP 20022397 A JP20022397 A JP 20022397A JP H1146136 A JPH1146136 A JP H1146136A
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】より消費電力を低減し得るプリスケーラを提供
する。 【解決手段】カウンタ部Ｙ１は、バイポーラトランジス
タよりなる同期型フリップフロップ回路ＦＦ１，ＦＦ２
を２段構成とし、モジュール制御信号ＭＤが活性レベル
となったときには２進カウンタとして動作してバッファ
回路２３を介して入力される入力信号ｆvco を２分周し
た分周信号を出力するとともに、モジュール制御信号Ｍ
Ｄが非活性レベルとなったときには切換回路２４の切り
換え動作に基づいて３進カウンタとして動作して入力信
号ｆvco を３分周した分周信号を出力する。エクステン
ダ部Ｙ２はカウンタ部Ｙ１の次段に備えられ、（ｎ−
１）段の非同期型フリップフロップ回路ＦＦＬ１〜ＦＦ
Ｌ（ｎ−１）で構成され、カウンタ部Ｙ１の分周信号を
順次２分周して入力信号ｆvco を２n 若しくは（２n ＋
１）分周（ｎは２以上の自然数）した信号を出力信号Ｐ
out として出力する。
する。 【解決手段】カウンタ部Ｙ１は、バイポーラトランジス
タよりなる同期型フリップフロップ回路ＦＦ１，ＦＦ２
を２段構成とし、モジュール制御信号ＭＤが活性レベル
となったときには２進カウンタとして動作してバッファ
回路２３を介して入力される入力信号ｆvco を２分周し
た分周信号を出力するとともに、モジュール制御信号Ｍ
Ｄが非活性レベルとなったときには切換回路２４の切り
換え動作に基づいて３進カウンタとして動作して入力信
号ｆvco を３分周した分周信号を出力する。エクステン
ダ部Ｙ２はカウンタ部Ｙ１の次段に備えられ、（ｎ−
１）段の非同期型フリップフロップ回路ＦＦＬ１〜ＦＦ
Ｌ（ｎ−１）で構成され、カウンタ部Ｙ１の分周信号を
順次２分周して入力信号ｆvco を２n 若しくは（２n ＋
１）分周（ｎは２以上の自然数）した信号を出力信号Ｐ
out として出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、出力信号周波数
を設定された周波数に一致させるように動作するＰＬＬ
回路に使用されるプリスケーラに関するものである。
を設定された周波数に一致させるように動作するＰＬＬ
回路に使用されるプリスケーラに関するものである。
【０００２】近年、自動車電話や携帯電話等の移動体通
信機器にはＰＬＬ回路が使用されている。このようなＰ
ＬＬ回路は、その動作周波数がますます高くなる傾向に
あり、動作周波数の上昇に伴って消費電力が増大してい
る。そこで、ＰＬＬ回路の消費電力を低減させるため
に、ＰＬＬ回路に使用されるプリスケーラに対しても消
費電力を低減することが必要となっている。
信機器にはＰＬＬ回路が使用されている。このようなＰ
ＬＬ回路は、その動作周波数がますます高くなる傾向に
あり、動作周波数の上昇に伴って消費電力が増大してい
る。そこで、ＰＬＬ回路の消費電力を低減させるため
に、ＰＬＬ回路に使用されるプリスケーラに対しても消
費電力を低減することが必要となっている。
【０００３】
【従来の技術】図１３は、ＰＬＬ回路に使用される従来
のプリスケーラ５０を示す。プリスケーラ５０の前段に
備えられる電圧制御発振器の出力信号ｆvco は、バッフ
ァ回路５１を介してフリップフロップ回路ＦＦ１〜ＦＦ
３にクロック信号ＣＫとして入力される。
のプリスケーラ５０を示す。プリスケーラ５０の前段に
備えられる電圧制御発振器の出力信号ｆvco は、バッフ
ァ回路５１を介してフリップフロップ回路ＦＦ１〜ＦＦ
３にクロック信号ＣＫとして入力される。
【０００４】フリップフロップ回路ＦＦ１の出力信号Ｘ
Ｑは、フリップフロップ回路ＦＦ２にデータＤとして入
力され、該フリップフロップ回路ＦＦ２の出力信号Ｑ
は、フリップフロップ回路ＦＦ３にデータＤとして入力
される。
Ｑは、フリップフロップ回路ＦＦ２にデータＤとして入
力され、該フリップフロップ回路ＦＦ２の出力信号Ｑ
は、フリップフロップ回路ＦＦ３にデータＤとして入力
される。
【０００５】前記フリップフロップ回路ＦＦ２，ＦＦ３
の出力信号Ｑは、ＯＲ回路５２ａに入力され、そのＯＲ
回路５２ａの出力信号は、前記フリップフロップ回路Ｆ
Ｆ１にデータＤとして入力される。
の出力信号Ｑは、ＯＲ回路５２ａに入力され、そのＯＲ
回路５２ａの出力信号は、前記フリップフロップ回路Ｆ
Ｆ１にデータＤとして入力される。
【０００６】前記フリップフロップ回路ＦＦ１の出力信
号ＸＱは、フリップフロップ回路ＦＦＬ１にクロック信
号ＣＫとして入力される。又、フリップフロップ回路Ｆ
ＦＬ１の出力信号ＸＱは、同フリップフロップ回路ＦＦ
Ｌ１にデータＤとして入力される。
号ＸＱは、フリップフロップ回路ＦＦＬ１にクロック信
号ＣＫとして入力される。又、フリップフロップ回路Ｆ
ＦＬ１の出力信号ＸＱは、同フリップフロップ回路ＦＦ
Ｌ１にデータＤとして入力される。
【０００７】前記フリップフロップ回路ＦＦＬ１の出力
信号Ｑは、フリップフロップ回路ＦＦＬ２にクロック信
号ＣＫとして入力される。又、フリップフロップ回路Ｆ
ＦＬ２の出力信号ＸＱは、同フリップフロップ回路ＦＦ
Ｌ２にデータＤとして入力される。フリップフロップ回
路ＦＦＬ２の出力信号Ｑは、出力信号Ｐout として出力
される。
信号Ｑは、フリップフロップ回路ＦＦＬ２にクロック信
号ＣＫとして入力される。又、フリップフロップ回路Ｆ
ＦＬ２の出力信号ＸＱは、同フリップフロップ回路ＦＦ
Ｌ２にデータＤとして入力される。フリップフロップ回
路ＦＦＬ２の出力信号Ｑは、出力信号Ｐout として出力
される。
【０００８】前記フリップフロップ回路ＦＦＬ１，ＦＦ
Ｌ２の出力信号Ｑは、ＯＲ回路５２ｂに入力される。
又、ＯＲ回路５２ｂには、プリスケーラ５０の動作を制
御すべく外部から供給されるモジュール制御信号ＭＤが
入力される。
Ｌ２の出力信号Ｑは、ＯＲ回路５２ｂに入力される。
又、ＯＲ回路５２ｂには、プリスケーラ５０の動作を制
御すべく外部から供給されるモジュール制御信号ＭＤが
入力される。
【０００９】前記ＯＲ回路５２ｂの出力信号は、前記フ
リップフロップ回路ＦＦ３に制御信号Ｍとして入力され
る。そして、制御信号ＭがＬレベルとなると、フリップ
フロップ回路ＦＦ３は通常動作を行い、制御信号ＭがＨ
レベルとなると、フリップフロップ回路ＦＦ３の出力信
号ＱはＬレベルに固定される。
リップフロップ回路ＦＦ３に制御信号Ｍとして入力され
る。そして、制御信号ＭがＬレベルとなると、フリップ
フロップ回路ＦＦ３は通常動作を行い、制御信号ＭがＨ
レベルとなると、フリップフロップ回路ＦＦ３の出力信
号ＱはＬレベルに固定される。
【００１０】上記のように構成されたプリスケーラ５０
の動作を図１４に示す。プリスケーラ５０に前記電圧制
御発振器の出力信号ｆvco が入力されると、フリップフ
ロップ回路ＦＦ１，ＦＦ２の動作により、フリップフロ
ップ回路ＦＦ１から、前記出力信号ｆvco を４分周した
出力信号ＸＱが出力される。又、フリップフロップ回路
ＦＦ２の出力信号Ｑは、フリップフロップ回路ＦＦ１の
出力信号ＸＱから１／４周期分、即ち出力信号ｆvco の
一周期分位相が遅れる。
の動作を図１４に示す。プリスケーラ５０に前記電圧制
御発振器の出力信号ｆvco が入力されると、フリップフ
ロップ回路ＦＦ１，ＦＦ２の動作により、フリップフロ
ップ回路ＦＦ１から、前記出力信号ｆvco を４分周した
出力信号ＸＱが出力される。又、フリップフロップ回路
ＦＦ２の出力信号Ｑは、フリップフロップ回路ＦＦ１の
出力信号ＸＱから１／４周期分、即ち出力信号ｆvco の
一周期分位相が遅れる。
【００１１】フリップフロップ回路ＦＦＬ１の出力信号
Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱを２
分周、即ち前記出力信号ｆvco を８分周した信号とな
り、 フリップフロップ回路ＦＦＬ２の出力信号Ｑは、出
力信号ｆvco を１６分周した信号となる。
Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱを２
分周、即ち前記出力信号ｆvco を８分周した信号とな
り、 フリップフロップ回路ＦＦＬ２の出力信号Ｑは、出
力信号ｆvco を１６分周した信号となる。
【００１２】モジュール制御信号ＭＤがＬレベルであれ
ば、 ＯＲ回路５２ｂから出力される制御信号Ｍは、 フリ
ップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号Ｑに基
づいて決定される。
ば、 ＯＲ回路５２ｂから出力される制御信号Ｍは、 フリ
ップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号Ｑに基
づいて決定される。
【００１３】即ち、 このプリスケーラ５０が前記出力信
号ｆvco のカウント動作を開始してから、 その出力信号
ｆvco の１２個のパルスをカウントするまでは、フリッ
プフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号Ｑはその
いずれかがＨレベルとなるため、制御信号ＭはＨレベル
となる。 すると、 フリップフロップ回路ＦＦ３の出力信
号Ｑは、Ｌレベルに固定される。
号ｆvco のカウント動作を開始してから、 その出力信号
ｆvco の１２個のパルスをカウントするまでは、フリッ
プフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号Ｑはその
いずれかがＨレベルとなるため、制御信号ＭはＨレベル
となる。 すると、 フリップフロップ回路ＦＦ３の出力信
号Ｑは、Ｌレベルに固定される。
【００１４】前記出力信号ｆvco の１２個のパルスがカ
ウントされると、 フリップフロップ回路ＦＦＬ１，ＦＦ
Ｌ２の出力信号ＱがすべてＬレベルとなるため、制御信
号ＭがＬレベルとなる。
ウントされると、 フリップフロップ回路ＦＦＬ１，ＦＦ
Ｌ２の出力信号ＱがすべてＬレベルとなるため、制御信
号ＭがＬレベルとなる。
【００１５】すると、 フリップフロップ回路ＦＦ３が活
性化され、フリップフロップ回路ＦＦ３から、フリップ
フロップ回路ＦＦ２の出力信号Ｑを前記出力信号ｆvco
の１周期分遅らせた出力信号Ｑが出力される。
性化され、フリップフロップ回路ＦＦ３から、フリップ
フロップ回路ＦＦ２の出力信号Ｑを前記出力信号ｆvco
の１周期分遅らせた出力信号Ｑが出力される。
【００１６】そして、 フリップフロップ回路ＦＦ３の出
力信号Ｑの立ち下がりから、 前記出力信号ｆvco が１周
期分遅れて、 フリップフロップ回路ＦＦ１の出力信号Ｘ
Ｑが立ち上がる。
力信号Ｑの立ち下がりから、 前記出力信号ｆvco が１周
期分遅れて、 フリップフロップ回路ＦＦ１の出力信号Ｘ
Ｑが立ち上がる。
【００１７】フリップフロップ回路ＦＦ１の出力信号Ｘ
Ｑの立ち上がりに基づいて、 フリップフロップ回路ＦＦ
Ｌ１，ＦＦＬ２の出力信号ＱがＨレベルに立ち上がり、
制御信号ＭがＨレベルに立ち上がる。 そして、 新たなカ
ウント動作が開始される。
Ｑの立ち上がりに基づいて、 フリップフロップ回路ＦＦ
Ｌ１，ＦＦＬ２の出力信号ＱがＨレベルに立ち上がり、
制御信号ＭがＨレベルに立ち上がる。 そして、 新たなカ
ウント動作が開始される。
【００１８】このような動作により、 モジュール制御信
号ＭＤがＬレベルであれば、プリスケーラ５０は、前記
出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）
を行った出力信号Ｐout を出力する。
号ＭＤがＬレベルであれば、プリスケーラ５０は、前記
出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）
を行った出力信号Ｐout を出力する。
【００１９】又、 モジュール制御信号ＭＤがＨレベルで
あれば、 ＯＲ回路５２ｂから出力される制御信号ＭはＨ
レベルに固定されるため、フリップフロップ回路ＦＦ３
は不活性化され、 その出力信号ＱはＬレベルに固定され
る。
あれば、 ＯＲ回路５２ｂから出力される制御信号ＭはＨ
レベルに固定されるため、フリップフロップ回路ＦＦ３
は不活性化され、 その出力信号ＱはＬレベルに固定され
る。
【００２０】従って、 モジュール制御信号ＭＤがＨレベ
ルであれば、 プリスケーラ５０は、前記出力信号ｆvco
に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐ
outを出力する。
ルであれば、 プリスケーラ５０は、前記出力信号ｆvco
に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐ
outを出力する。
【００２１】
【発明が解決しようとする課題】ところで、ＰＬＬ回路
の動作周波数の高速化に伴って、プリスケーラ５０に備
えられるフリップフロップ回路ＦＦ１〜ＦＦ３は、バイ
ポーラトランジスタよりなるＥＣＬ（エミッタ・カップ
ルド・ロジック）回路等で構成されている。
の動作周波数の高速化に伴って、プリスケーラ５０に備
えられるフリップフロップ回路ＦＦ１〜ＦＦ３は、バイ
ポーラトランジスタよりなるＥＣＬ（エミッタ・カップ
ルド・ロジック）回路等で構成されている。
【００２２】そのため、バッファ回路５１に接続される
フリップフロップ回路ＦＦ１〜ＦＦ３の段数が多くなる
ほど、バッファ回路５１が動作させるトランジスタが増
加することになる。又、フリップフロップ回路ＦＦ１〜
ＦＦ３の段数が多くなると、該回路ＦＦ１〜ＦＦ３とバ
ッファ回路５１との間の配線容量が増加する。すると、
バッファ回路５１にかかる負荷が大きくなり、消費電力
が増大してしまう。
フリップフロップ回路ＦＦ１〜ＦＦ３の段数が多くなる
ほど、バッファ回路５１が動作させるトランジスタが増
加することになる。又、フリップフロップ回路ＦＦ１〜
ＦＦ３の段数が多くなると、該回路ＦＦ１〜ＦＦ３とバ
ッファ回路５１との間の配線容量が増加する。すると、
バッファ回路５１にかかる負荷が大きくなり、消費電力
が増大してしまう。
【００２３】又、フリップフロップ回路ＦＦ１〜ＦＦ３
は動作周波数が高いため、該回路ＦＦ１〜ＦＦ３とバッ
ファ回路５１との間の配線のチャージ・ディスチャージ
は高速で行われている。従って、フリップフロップ回路
ＦＦ１〜ＦＦ３を多段構成とすると、上記同様に、消費
電力が増大してしまうという問題があった。
は動作周波数が高いため、該回路ＦＦ１〜ＦＦ３とバッ
ファ回路５１との間の配線のチャージ・ディスチャージ
は高速で行われている。従って、フリップフロップ回路
ＦＦ１〜ＦＦ３を多段構成とすると、上記同様に、消費
電力が増大してしまうという問題があった。
【００２４】本発明の目的は、より消費電力を低減し得
るプリスケーラ、該プリスケーラを使用した分周器、及
び、該分周器を使用したＰＬＬ回路を提供することにあ
る。
るプリスケーラ、該プリスケーラを使用した分周器、及
び、該分周器を使用したＰＬＬ回路を提供することにあ
る。
【００２５】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。即ち、プリスケーラは、バッファ回路２
３、カウンタ部Ｙ１、切換回路２４、及び、エクステン
ダ部Ｙ２が備えられる。バッファ回路２３は、外部から
入力される入力信号ｆvco を増幅する。カウンタ部Ｙ１
は、前記バッファ回路２３を介して入力される入力信号
ｆvco を分周した分周信号を出力する。切換回路２４
は、モジュール制御信号ＭＤに基づいて、前記カウンタ
部Ｙ１の分周比を切り換える。エクステンダ部Ｙ２は、
前記カウンタ部Ｙ１の次段に備えられ、該カウンタ部Ｙ
１の分周信号を順次２分周して前記入力信号ｆvco を２
n 若しくは（２n ＋１）分周（ｎは２以上の自然数）し
た信号を出力信号Ｐout として出力する。前記カウンタ
部Ｙ１は、バイポーラトランジスタよりなる同期型フリ
ップフロップ回路ＦＦ１，ＦＦ２を２段構成とし、前記
モジュール制御信号ＭＤが活性レベルとなったときには
２進カウンタとして動作して前記入力信号ｆvco を２分
周した分周信号を出力するとともに、前記モジュール制
御信号ＭＤが非活性レベルとなったときには前記切換回
路２４の切り換え動作に基づいて３進カウンタとして動
作して前記入力信号ｆvco を３分周した分周信号を出力
する。前記エクステンダ部Ｙ２は、（ｎ−１）段の非同
期型フリップフロップ回路ＦＦＬ１〜ＦＦＬ（ｎ−１）
で構成される。
説明図である。即ち、プリスケーラは、バッファ回路２
３、カウンタ部Ｙ１、切換回路２４、及び、エクステン
ダ部Ｙ２が備えられる。バッファ回路２３は、外部から
入力される入力信号ｆvco を増幅する。カウンタ部Ｙ１
は、前記バッファ回路２３を介して入力される入力信号
ｆvco を分周した分周信号を出力する。切換回路２４
は、モジュール制御信号ＭＤに基づいて、前記カウンタ
部Ｙ１の分周比を切り換える。エクステンダ部Ｙ２は、
前記カウンタ部Ｙ１の次段に備えられ、該カウンタ部Ｙ
１の分周信号を順次２分周して前記入力信号ｆvco を２
n 若しくは（２n ＋１）分周（ｎは２以上の自然数）し
た信号を出力信号Ｐout として出力する。前記カウンタ
部Ｙ１は、バイポーラトランジスタよりなる同期型フリ
ップフロップ回路ＦＦ１，ＦＦ２を２段構成とし、前記
モジュール制御信号ＭＤが活性レベルとなったときには
２進カウンタとして動作して前記入力信号ｆvco を２分
周した分周信号を出力するとともに、前記モジュール制
御信号ＭＤが非活性レベルとなったときには前記切換回
路２４の切り換え動作に基づいて３進カウンタとして動
作して前記入力信号ｆvco を３分周した分周信号を出力
する。前記エクステンダ部Ｙ２は、（ｎ−１）段の非同
期型フリップフロップ回路ＦＦＬ１〜ＦＦＬ（ｎ−１）
で構成される。
【００２６】請求項２に記載の発明は、前記切換回路
は、前記モジュール制御信号が活性レベルとなったと
き、前記カウンタ部における後段のフリップフロップ回
路の入力信号を非活性レベルに固定する。
は、前記モジュール制御信号が活性レベルとなったと
き、前記カウンタ部における後段のフリップフロップ回
路の入力信号を非活性レベルに固定する。
【００２７】請求項３に記載の発明は、前記切換回路
は、前記モジュール制御信号が活性レベルとなったと
き、前記カウンタ部における後段のフリップフロップ回
路の出力信号を無効化する。
は、前記モジュール制御信号が活性レベルとなったと
き、前記カウンタ部における後段のフリップフロップ回
路の出力信号を無効化する。
【００２８】請求項４に記載の発明は、前記切換回路
は、前記カウンタ部を構成するフリップフロップ回路と
共通の電流源が使用される。請求項５に記載の発明は、
分周器は、プリスケーラ、メインカウンタ、スワローカ
ウンタ、及び、制御回路からなる。プリスケーラは、外
部から入力される入力信号を増幅するバッファ回路と、
前記バッファ回路を介して入力される入力信号を分周し
た分周信号を出力するカウンタ部と、モジュール制御信
号に基づいて、前記カウンタ部の分周比を切り換える切
換回路と、前記カウンタ部の次段に備えられ、該カウン
タ部の分周信号を順次２分周して前記入力信号を２n 若
しくは（２n ＋１）分周（ｎは２以上の自然数）した信
号を出力信号として出力するエクステンダ部とが備えら
れる。メインカウンタは、前記プリスケーラの出力信号
を第１の分周比で分周した第１のカウント信号を出力す
る。スワローカウンタは、前記プリスケーラの出力信号
を第１の分周比とは異なる第２の分周比で分周した第２
のカウント信号を出力する。制御回路は、前記メインカ
ウンタ及びスワローカウンタの各カウント信号に基づい
て、前記モジュール制御信号を生成する。前記プリスケ
ーラのカウンタ部は、バイポーラトランジスタよりなる
同期型フリップフロップ回路を２段構成とし、前記モジ
ュール制御信号が活性レベルとなったときには２進カウ
ンタとして動作して前記入力信号を２分周した分周信号
を出力するとともに、前記モジュール制御信号が非活性
レベルとなったときには前記切換回路の切り換え動作に
基づいて３進カウンタとして動作して前記入力信号を３
分周した分周信号を出力する。前記プリスケーラのエク
ステンダ部は、（ｎ−１）段の非同期型フリップフロッ
プ回路で構成される。
は、前記カウンタ部を構成するフリップフロップ回路と
共通の電流源が使用される。請求項５に記載の発明は、
分周器は、プリスケーラ、メインカウンタ、スワローカ
ウンタ、及び、制御回路からなる。プリスケーラは、外
部から入力される入力信号を増幅するバッファ回路と、
前記バッファ回路を介して入力される入力信号を分周し
た分周信号を出力するカウンタ部と、モジュール制御信
号に基づいて、前記カウンタ部の分周比を切り換える切
換回路と、前記カウンタ部の次段に備えられ、該カウン
タ部の分周信号を順次２分周して前記入力信号を２n 若
しくは（２n ＋１）分周（ｎは２以上の自然数）した信
号を出力信号として出力するエクステンダ部とが備えら
れる。メインカウンタは、前記プリスケーラの出力信号
を第１の分周比で分周した第１のカウント信号を出力す
る。スワローカウンタは、前記プリスケーラの出力信号
を第１の分周比とは異なる第２の分周比で分周した第２
のカウント信号を出力する。制御回路は、前記メインカ
ウンタ及びスワローカウンタの各カウント信号に基づい
て、前記モジュール制御信号を生成する。前記プリスケ
ーラのカウンタ部は、バイポーラトランジスタよりなる
同期型フリップフロップ回路を２段構成とし、前記モジ
ュール制御信号が活性レベルとなったときには２進カウ
ンタとして動作して前記入力信号を２分周した分周信号
を出力するとともに、前記モジュール制御信号が非活性
レベルとなったときには前記切換回路の切り換え動作に
基づいて３進カウンタとして動作して前記入力信号を３
分周した分周信号を出力する。前記プリスケーラのエク
ステンダ部は、（ｎ−１）段の非同期型フリップフロッ
プ回路で構成される。
【００２９】請求項６に記載の発明は、ＰＬＬ回路は、
基準分周器、位相比較器、チャージポンプ、ローパスフ
ィルタ、電圧制御発振器、及び、比較分周器から構成さ
れる。基準分周器は、基準クロック信号を分周して基準
信号を生成する。位相比較器は、前記基準信号と比較信
号との位相を比較する。チャージポンプは、前記位相比
較器の出力信号を電流信号に変換する。ローパスフィル
タは、前記チャージポンプの電流信号を平滑する。電圧
制御発振器は、前記ローパスフィルタの出力電圧に基づ
く周波数の入力信号を出力する。比較分周器は、前記電
圧制御発振器から出力された入力信号を分周して、前記
比較信号として出力する。前記比較分周器は、プリスケ
ーラ、メインカウンタ、スワローカウンタ、及び、制御
回路からなる。プリスケーラは、前記電圧制御発振器か
ら入力された入力信号を増幅するバッファ回路と、前記
バッファ回路を介して入力される入力信号を分周した分
周信号を出力するカウンタ部と、モジュール制御信号に
基づいて、前記カウンタ部の分周比を切り換える切換回
路と、前記カウンタ部の次段に備えられ、該カウンタ部
の分周信号を順次２分周して前記入力信号を２n 若しく
は（２n ＋１）分周（ｎは２以上の自然数）した信号を
出力信号として出力するエクステンダ部とが備えられ
る。メインカウンタは、前記プリスケーラの出力信号を
第１の分周比で分周した第１のカウント信号を前記比較
信号として出力する。スワローカウンタは、前記プリス
ケーラの出力信号を第１の分周比とは異なる第２の分周
比で分周した第２のカウント信号を出力する。制御回路
は、前記メインカウンタ及びスワローカウンタの各カウ
ント信号に基づいて、前記モジュール制御信号を生成す
る。前記プリスケーラのカウンタ部は、バイポーラトラ
ンジスタよりなる同期型フリップフロップ回路を２段構
成とし、前記モジュール制御信号が活性レベルとなった
ときには２進カウンタとして動作して前記入力信号を２
分周した分周信号を出力するとともに、前記モジュール
制御信号が非活性レベルとなったときには前記切換回路
の切り換え動作に基づいて３進カウンタとして動作して
前記入力信号を３分周した分周信号を出力する。前記プ
リスケーラのエクステンダ部は、（ｎ−１）段の非同期
型フリップフロップ回路で構成される。
基準分周器、位相比較器、チャージポンプ、ローパスフ
ィルタ、電圧制御発振器、及び、比較分周器から構成さ
れる。基準分周器は、基準クロック信号を分周して基準
信号を生成する。位相比較器は、前記基準信号と比較信
号との位相を比較する。チャージポンプは、前記位相比
較器の出力信号を電流信号に変換する。ローパスフィル
タは、前記チャージポンプの電流信号を平滑する。電圧
制御発振器は、前記ローパスフィルタの出力電圧に基づ
く周波数の入力信号を出力する。比較分周器は、前記電
圧制御発振器から出力された入力信号を分周して、前記
比較信号として出力する。前記比較分周器は、プリスケ
ーラ、メインカウンタ、スワローカウンタ、及び、制御
回路からなる。プリスケーラは、前記電圧制御発振器か
ら入力された入力信号を増幅するバッファ回路と、前記
バッファ回路を介して入力される入力信号を分周した分
周信号を出力するカウンタ部と、モジュール制御信号に
基づいて、前記カウンタ部の分周比を切り換える切換回
路と、前記カウンタ部の次段に備えられ、該カウンタ部
の分周信号を順次２分周して前記入力信号を２n 若しく
は（２n ＋１）分周（ｎは２以上の自然数）した信号を
出力信号として出力するエクステンダ部とが備えられ
る。メインカウンタは、前記プリスケーラの出力信号を
第１の分周比で分周した第１のカウント信号を前記比較
信号として出力する。スワローカウンタは、前記プリス
ケーラの出力信号を第１の分周比とは異なる第２の分周
比で分周した第２のカウント信号を出力する。制御回路
は、前記メインカウンタ及びスワローカウンタの各カウ
ント信号に基づいて、前記モジュール制御信号を生成す
る。前記プリスケーラのカウンタ部は、バイポーラトラ
ンジスタよりなる同期型フリップフロップ回路を２段構
成とし、前記モジュール制御信号が活性レベルとなった
ときには２進カウンタとして動作して前記入力信号を２
分周した分周信号を出力するとともに、前記モジュール
制御信号が非活性レベルとなったときには前記切換回路
の切り換え動作に基づいて３進カウンタとして動作して
前記入力信号を３分周した分周信号を出力する。前記プ
リスケーラのエクステンダ部は、（ｎ−１）段の非同期
型フリップフロップ回路で構成される。
【００３０】（作用）請求項１〜３，５，６に記載の発
明によれば、入力信号ｆvco はバッファ回路を介してカ
ウンタ部を構成する２段構成の同期型フリップフロップ
回路に入力される。従って、バッファ回路で駆動するト
ランジスタの数が減少することから、バッファ回路の消
費電力を低減することが可能となる。又、カウンタ部を
構成するフリップフロップ回路の段数が少なく構成でき
る分だけ、エクステンダ部を構成するフリップフロップ
回路の段数が増加するが、このエクステンダ部のフリッ
プフロップ回路はカウンタ部のフリップフロップ回路と
比較して、その動作周波数が半分になることから、プリ
スケーラの消費電力を低減することが可能となる。
明によれば、入力信号ｆvco はバッファ回路を介してカ
ウンタ部を構成する２段構成の同期型フリップフロップ
回路に入力される。従って、バッファ回路で駆動するト
ランジスタの数が減少することから、バッファ回路の消
費電力を低減することが可能となる。又、カウンタ部を
構成するフリップフロップ回路の段数が少なく構成でき
る分だけ、エクステンダ部を構成するフリップフロップ
回路の段数が増加するが、このエクステンダ部のフリッ
プフロップ回路はカウンタ部のフリップフロップ回路と
比較して、その動作周波数が半分になることから、プリ
スケーラの消費電力を低減することが可能となる。
【００３１】請求項４に記載の発明によれば、切換回路
はカウンタ部を構成するフリップフロップ回路と共通の
電流源が使用されることから、切換回路の電流源を特別
に設けることがなく電流源を少なく構成できるため、低
消費電力化が可能となる。
はカウンタ部を構成するフリップフロップ回路と共通の
電流源が使用されることから、切換回路の電流源を特別
に設けることがなく電流源を少なく構成できるため、低
消費電力化が可能となる。
【００３２】
（第１の実施の形態）以下、本発明を具体化した第１の
実施の形態を図２〜図７に従って説明する。
実施の形態を図２〜図７に従って説明する。
【００３３】図２は、本実施形態のＰＬＬ回路を示す。
発振器１０は、水晶振動子の発振に基づく固有周波数の
基準クロック信号ＣＫを基準分周器１２に出力する。基
準分周器１２は、カウンタ回路で構成され、シフトレジ
スタ１３で設定される分周比に基づいて、前記基準クロ
ック信号ＣＫを分周して、基準信号ｆｒを位相比較器１
４に出力する。位相比較器１４には、比較分周器１５か
ら比較信号ｆｐが入力される。そして、位相比較器１４
は、前記基準信号ｆｒと比較信号ｆｐとの周波数差及び
位相差に応じたパルス信号ΦＲ，ΦＰをチャージポンプ
１６に出力する。
発振器１０は、水晶振動子の発振に基づく固有周波数の
基準クロック信号ＣＫを基準分周器１２に出力する。基
準分周器１２は、カウンタ回路で構成され、シフトレジ
スタ１３で設定される分周比に基づいて、前記基準クロ
ック信号ＣＫを分周して、基準信号ｆｒを位相比較器１
４に出力する。位相比較器１４には、比較分周器１５か
ら比較信号ｆｐが入力される。そして、位相比較器１４
は、前記基準信号ｆｒと比較信号ｆｐとの周波数差及び
位相差に応じたパルス信号ΦＲ，ΦＰをチャージポンプ
１６に出力する。
【００３４】前記チャージポンプ１６は、位相比較器１
４から出力されるパルス信号ΦＲ，ΦＰに基づいて、出
力信号ＳＣＰをローパスフィルタ（以下、ＬＰＦとす
る）１７に出力する。この出力信号ＳＣＰは、直流成分
にパルス成分が含まれたものであり、その直流成分は前
記パルス信号ΦＲ，ΦＰの周波数変動にともなって昇降
し、パルス成分はパルス信号ΦＲ，ΦＰの位相差に基づ
いて変化する。
４から出力されるパルス信号ΦＲ，ΦＰに基づいて、出
力信号ＳＣＰをローパスフィルタ（以下、ＬＰＦとす
る）１７に出力する。この出力信号ＳＣＰは、直流成分
にパルス成分が含まれたものであり、その直流成分は前
記パルス信号ΦＲ，ΦＰの周波数変動にともなって昇降
し、パルス成分はパルス信号ΦＲ，ΦＰの位相差に基づ
いて変化する。
【００３５】前記ＬＰＦ１７は、チャージポンプ１６の
出力信号ＳＣＰを平滑して高周波成分を除去した出力信
号ＳＬＰＦを電圧制御発振器（以下、ＶＣＯとする）１
８に出力する。ＶＣＯ１８は、前記ＬＰＦ１７の出力信
号ＳＬＰＦの電圧値に応じた周波数の入力信号としての
出力信号ｆvco を外部回路に出力するとともに、前記比
較分周器１５に出力する。
出力信号ＳＣＰを平滑して高周波成分を除去した出力信
号ＳＬＰＦを電圧制御発振器（以下、ＶＣＯとする）１
８に出力する。ＶＣＯ１８は、前記ＬＰＦ１７の出力信
号ＳＬＰＦの電圧値に応じた周波数の入力信号としての
出力信号ｆvco を外部回路に出力するとともに、前記比
較分周器１５に出力する。
【００３６】前記比較分周器１５は、パルススワロー方
式であって、プリスケーラ１９と、メインカウンタ２０
と、スワローカウンタ２１と、制御回路２２とから構成
される。
式であって、プリスケーラ１９と、メインカウンタ２０
と、スワローカウンタ２１と、制御回路２２とから構成
される。
【００３７】前記ＶＣＯ１８の出力信号ｆvco はプリス
ケーラ１９に入力され、そのプリスケーラ１９は出力信
号ｆvco の周波数をＭ分周若しくはＭ＋１分周して、メ
インカウンタ２０及びスワローカウンタ２１に出力信号
Ｐout として出力する。
ケーラ１９に入力され、そのプリスケーラ１９は出力信
号ｆvco の周波数をＭ分周若しくはＭ＋１分周して、メ
インカウンタ２０及びスワローカウンタ２１に出力信号
Ｐout として出力する。
【００３８】スワローカウンタ２１は、プリスケーラ１
９の出力信号Ｐout をＡ分周して、その出力信号ｆｓを
制御回路２２に出力する。制御回路２２は、スワローカ
ウンタ２１の分周信号に基づいて、前記プリスケーラ１
９に例えばＨレベルのモジュール制御信号ＭＤを出力
し、プリスケーラ１９はそのモジュール制御信号ＭＤに
基づいて、出力信号ｆvco をＭ分周した出力信号Ｐout
を出力する。
９の出力信号Ｐout をＡ分周して、その出力信号ｆｓを
制御回路２２に出力する。制御回路２２は、スワローカ
ウンタ２１の分周信号に基づいて、前記プリスケーラ１
９に例えばＨレベルのモジュール制御信号ＭＤを出力
し、プリスケーラ１９はそのモジュール制御信号ＭＤに
基づいて、出力信号ｆvco をＭ分周した出力信号Ｐout
を出力する。
【００３９】又、スワローカウンタ２１がＡ個のパルス
をカウントしている間は、制御回路２２は例えばＬレベ
ルのモジュール制御信号ＭＤを出力し、プリスケーラ１
９はそのモジュール制御信号ＭＤに基づいて、出力信号
ｆvco をＭ＋１分周した出力信号Ｐout を出力する。
をカウントしている間は、制御回路２２は例えばＬレベ
ルのモジュール制御信号ＭＤを出力し、プリスケーラ１
９はそのモジュール制御信号ＭＤに基づいて、出力信号
ｆvco をＭ＋１分周した出力信号Ｐout を出力する。
【００４０】メインカウンタ２０は、その分周比が前記
シフトレジスタ１３で設定され、プリスケーラ１９の出
力信号Ｐout をＮ分周して、前記位相比較器１４に比較
信号ｆｐとして出力する。又、メインカウンタ２０の分
周信号は前記制御回路２２に出力され、制御回路２２は
メインカウンタ２０が出力信号Ｐout をＮ分周する毎
に、スワローカウンタ２１に起動信号を出力する。
シフトレジスタ１３で設定され、プリスケーラ１９の出
力信号Ｐout をＮ分周して、前記位相比較器１４に比較
信号ｆｐとして出力する。又、メインカウンタ２０の分
周信号は前記制御回路２２に出力され、制御回路２２は
メインカウンタ２０が出力信号Ｐout をＮ分周する毎
に、スワローカウンタ２１に起動信号を出力する。
【００４１】従って、上記したＰＬＬ回路は、メインカ
ウンタ２０がプリスケーラ１９の出力信号Ｐout をＮ分
周する毎にスワローカウンタ２１が動作して、プリスケ
ーラ１９の出力信号Ｐout をカウントする。
ウンタ２０がプリスケーラ１９の出力信号Ｐout をＮ分
周する毎にスワローカウンタ２１が動作して、プリスケ
ーラ１９の出力信号Ｐout をカウントする。
【００４２】図３は、プリスケーラ１９の具体的構成を
示す。前記ＶＣＯ１８の出力信号ｆvco は、バッファ回
路２３を介してフリップフロップ回路ＦＦ１，ＦＦ２に
クロック信号ＣＫとして入力される。フリップフロップ
回路ＦＦ１，ＦＦ２は、カウンタ部Ｙ１を構成してい
る。
示す。前記ＶＣＯ１８の出力信号ｆvco は、バッファ回
路２３を介してフリップフロップ回路ＦＦ１，ＦＦ２に
クロック信号ＣＫとして入力される。フリップフロップ
回路ＦＦ１，ＦＦ２は、カウンタ部Ｙ１を構成してい
る。
【００４３】フリップフロップ回路ＦＦ１の出力信号Ｑ
とＮＯＲ回路２４ｂの出力信号は、ＮＯＲ回路２４ａに
入力され、そのＮＯＲ回路２４ａの出力信号は、フリッ
プフロップ回路ＦＦ１にデータＤとして入力される。
とＮＯＲ回路２４ｂの出力信号は、ＮＯＲ回路２４ａに
入力され、そのＮＯＲ回路２４ａの出力信号は、フリッ
プフロップ回路ＦＦ１にデータＤとして入力される。
【００４４】前記フリップフロップ回路ＦＦ１の出力信
号Ｑは、フリップフロップ回路ＦＦＬ１にクロック信号
ＣＫとして入力される。又、フリップフロップ回路ＦＦ
Ｌ１の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ
１にデータＤとして入力される。
号Ｑは、フリップフロップ回路ＦＦＬ１にクロック信号
ＣＫとして入力される。又、フリップフロップ回路ＦＦ
Ｌ１の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ
１にデータＤとして入力される。
【００４５】前記フリップフロップ回路ＦＦＬ１の出力
信号Ｑは、フリップフロップ回路ＦＦＬ２にクロック信
号ＣＫとして入力される。又、フリップフロップ回路Ｆ
ＦＬ２の出力信号ＸＱは、同フリップフロップ回路ＦＦ
Ｌ２にデータＤとして入力される。
信号Ｑは、フリップフロップ回路ＦＦＬ２にクロック信
号ＣＫとして入力される。又、フリップフロップ回路Ｆ
ＦＬ２の出力信号ＸＱは、同フリップフロップ回路ＦＦ
Ｌ２にデータＤとして入力される。
【００４６】前記フリップフロップ回路ＦＦＬ２の出力
信号Ｑは、フリップフロップ回路ＦＦＬ３にクロック信
号ＣＫとして入力される。又、フリップフロップ回路Ｆ
ＦＬ３の出力信号ＸＱは、同フリップフロップ回路ＦＦ
Ｌ３にデータＤとして入力される。フリップフロップ回
路ＦＦＬ３の出力信号Ｑは、出力信号Ｐout として出力
される。フリップフロップ回路ＦＦＬ１〜ＦＦＬ３は、
エクステンダ部Ｙ２を構成している。
信号Ｑは、フリップフロップ回路ＦＦＬ３にクロック信
号ＣＫとして入力される。又、フリップフロップ回路Ｆ
ＦＬ３の出力信号ＸＱは、同フリップフロップ回路ＦＦ
Ｌ３にデータＤとして入力される。フリップフロップ回
路ＦＦＬ３の出力信号Ｑは、出力信号Ｐout として出力
される。フリップフロップ回路ＦＦＬ１〜ＦＦＬ３は、
エクステンダ部Ｙ２を構成している。
【００４７】前記フリップフロップ回路ＦＦ１の出力信
号ＸＱは、フリップフロップ回路ＦＦ２にデータＤとし
て入力される。又、フリップフロップ回路ＦＦ２の出力
信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３
の出力信号Ｑは、ＮＯＲ回路２４ｂに入力される。又、
ＮＯＲ回路２４ｂには、プリスケーラ１９の動作を制御
すべく前記制御回路２２からモジュール制御信号ＭＤが
入力される。ＮＯＲ回路２４ｂと前記ＮＯＲ回路２４ａ
は、切換回路を構成している。
号ＸＱは、フリップフロップ回路ＦＦ２にデータＤとし
て入力される。又、フリップフロップ回路ＦＦ２の出力
信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３
の出力信号Ｑは、ＮＯＲ回路２４ｂに入力される。又、
ＮＯＲ回路２４ｂには、プリスケーラ１９の動作を制御
すべく前記制御回路２２からモジュール制御信号ＭＤが
入力される。ＮＯＲ回路２４ｂと前記ＮＯＲ回路２４ａ
は、切換回路を構成している。
【００４８】ここで、図４〜図６は各回路の具体的構成
を示し、図４はフリップフロップ回路ＦＦ１及びＮＯＲ
回路２４ａを示す。又、図５はフリップフロップ回路Ｆ
Ｆ２及びＮＯＲ回路２４ｂを示し、図６はフリップフロ
ップ回路ＦＦＬ１（ＦＦＬ２，ＦＦＬ３）を示す。
を示し、図４はフリップフロップ回路ＦＦ１及びＮＯＲ
回路２４ａを示す。又、図５はフリップフロップ回路Ｆ
Ｆ２及びＮＯＲ回路２４ｂを示し、図６はフリップフロ
ップ回路ＦＦＬ１（ＦＦＬ２，ＦＦＬ３）を示す。
【００４９】図４に示すように、フリップフロップ回路
ＦＦ１及びＮＯＲ回路２４ａは、複数のｎｐｎ型バイポ
ーラトランジスタ（以下、単にトランジスタとする）と
抵抗とから構成される。
ＦＦ１及びＮＯＲ回路２４ａは、複数のｎｐｎ型バイポ
ーラトランジスタ（以下、単にトランジスタとする）と
抵抗とから構成される。
【００５０】トランジスタＴr1，Ｔr2のコレクタ（ノー
ドＮ１）には、抵抗Ｒ１を介して電源ＶDDが供給され
る。トランジスタＴr3，Ｔr4のコレクタ（ノードＮ２）
には、抵抗Ｒ２を介して電源ＶDDが供給される。
ドＮ１）には、抵抗Ｒ１を介して電源ＶDDが供給され
る。トランジスタＴr3，Ｔr4のコレクタ（ノードＮ２）
には、抵抗Ｒ２を介して電源ＶDDが供給される。
【００５１】トランジスタＴr1のベースには前記ＮＯＲ
回路２４ｂの出力信号（後記する図５に示す出力信号Ｑ
０）が入力され、トランジスタＴr4のベースには基準電
圧信号Ｖref が入力される。この基準電圧信号Ｖref
は、フリップフロップ回路ＦＦ１，ＦＦ２の出力信号Ｑ
（この場合、出力信号Ｑ１）の中間レベルの定電圧信号
である。トランジスタＴr2のベースはノードＮ２に接続
され、トランジスタＴr3のベースはノードＮ１に接続さ
れる。
回路２４ｂの出力信号（後記する図５に示す出力信号Ｑ
０）が入力され、トランジスタＴr4のベースには基準電
圧信号Ｖref が入力される。この基準電圧信号Ｖref
は、フリップフロップ回路ＦＦ１，ＦＦ２の出力信号Ｑ
（この場合、出力信号Ｑ１）の中間レベルの定電圧信号
である。トランジスタＴr2のベースはノードＮ２に接続
され、トランジスタＴr3のベースはノードＮ１に接続さ
れる。
【００５２】トランジスタＴr1，Ｔr4はトランジスタＴ
r5にて活性化され、トランジスタＴr2，Ｔr3はトランジ
スタＴr6にて活性化される。トランジスタＴr5，Ｔr6
は、そのベースに入力される前記クロック信号ＣＫ（こ
の場合、相補クロック信号ＸＣＫ，ＣＫ）に基づいて、
トランジスタＴr1，Ｔr4とトランジスタＴr2，Ｔr3とを
交互に活性化させる。
r5にて活性化され、トランジスタＴr2，Ｔr3はトランジ
スタＴr6にて活性化される。トランジスタＴr5，Ｔr6
は、そのベースに入力される前記クロック信号ＣＫ（こ
の場合、相補クロック信号ＸＣＫ，ＣＫ）に基づいて、
トランジスタＴr1，Ｔr4とトランジスタＴr2，Ｔr3とを
交互に活性化させる。
【００５３】トランジスタＴr5，Ｔr6は、トランジスタ
Ｔr7及び抵抗Ｒ３を介してグランドＧＮＤに接続され
る。トランジスタＴr7は、そのベースに入力されるチッ
プセレクト信号Ｖcsに基づいてトランジスタＴr5，Ｔr6
を活性化させる。
Ｔr7及び抵抗Ｒ３を介してグランドＧＮＤに接続され
る。トランジスタＴr7は、そのベースに入力されるチッ
プセレクト信号Ｖcsに基づいてトランジスタＴr5，Ｔr6
を活性化させる。
【００５４】トランジスタＴr11 ，Ｔr12 のコレクタ
（ノードＮ３）には、抵抗Ｒ４を介して電源ＶDDが供給
される。トランジスタＴr13 ，Ｔr14 のコレクタ（ノー
ドＮ４）には、抵抗Ｒ５を介して電源ＶDDが供給され
る。ノードＮ３からはフリップフロップ回路ＦＦ１の出
力信号ＸＱ（ＸＱ１）が出力され、ノードＮ４からはフ
リップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１）が出力
される。因みに、前記出力信号ＸＱ１は、フリップフロ
ップ回路ＦＦ２にデータＤとして入力される。
（ノードＮ３）には、抵抗Ｒ４を介して電源ＶDDが供給
される。トランジスタＴr13 ，Ｔr14 のコレクタ（ノー
ドＮ４）には、抵抗Ｒ５を介して電源ＶDDが供給され
る。ノードＮ３からはフリップフロップ回路ＦＦ１の出
力信号ＸＱ（ＸＱ１）が出力され、ノードＮ４からはフ
リップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１）が出力
される。因みに、前記出力信号ＸＱ１は、フリップフロ
ップ回路ＦＦ２にデータＤとして入力される。
【００５５】トランジスタＴr11 のベースはノードＮ１
に接続され、トランジスタＴr14 のベースはノードＮ２
に接続される。トランジスタＴr12 のベースはノードＮ
４に接続され、トランジスタＴr13 のベースはノードＮ
３に接続される。
に接続され、トランジスタＴr14 のベースはノードＮ２
に接続される。トランジスタＴr12 のベースはノードＮ
４に接続され、トランジスタＴr13 のベースはノードＮ
３に接続される。
【００５６】トランジスタＴr11 ，Ｔr14 はトランジス
タＴr15 にて活性化され、トランジスタＴr12 ，Ｔr13
はトランジスタＴr16 にて活性化される。トランジスタ
Ｔr15 ，Ｔr16 は、そのベースに入力される前記クロッ
ク信号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）に基づい
て、トランジスタＴr12 ，Ｔr13 とトランジスタＴr11
，Ｔr14 とを交互に活性化させる。
タＴr15 にて活性化され、トランジスタＴr12 ，Ｔr13
はトランジスタＴr16 にて活性化される。トランジスタ
Ｔr15 ，Ｔr16 は、そのベースに入力される前記クロッ
ク信号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）に基づい
て、トランジスタＴr12 ，Ｔr13 とトランジスタＴr11
，Ｔr14 とを交互に活性化させる。
【００５７】トランジスタＴr15 ，Ｔr16 は、トランジ
スタＴr17 及び抵抗Ｒ６を介してグランドＧＮＤに接続
される。トランジスタＴr17 は、そのベースに入力され
るチップセレクト信号Ｖcsに基づいてトランジスタＴr1
5 ，Ｔr16 を活性化させる。
スタＴr17 及び抵抗Ｒ６を介してグランドＧＮＤに接続
される。トランジスタＴr17 は、そのベースに入力され
るチップセレクト信号Ｖcsに基づいてトランジスタＴr1
5 ，Ｔr16 を活性化させる。
【００５８】又、トランジスタＴr1とトランジスタＴr0
とは、ＥＣＬ（エミッタ・カップルド・ロジック）回路
からなるＮＯＲ回路２４ａを構成している。トランジス
タＴr0のベースには、出力信号Ｑ（Ｑ１）が入力され
る。即ち、前記ノードＮ１からは、ＮＯＲ回路２４ａの
出力信号が出力されることになる。
とは、ＥＣＬ（エミッタ・カップルド・ロジック）回路
からなるＮＯＲ回路２４ａを構成している。トランジス
タＴr0のベースには、出力信号Ｑ（Ｑ１）が入力され
る。即ち、前記ノードＮ１からは、ＮＯＲ回路２４ａの
出力信号が出力されることになる。
【００５９】又、ノードＮ３から出力される出力信号Ｘ
Ｑ１は、エミッタ・フォロワを構成するトランジスタＴ
r21 を動作させ、増幅された出力信号ＸＱ２としてフリ
ップフロップ回路ＦＦ１の外部に出力される。ノードＮ
４から出力される出力信号Ｑ１は、同様にして、エミッ
タ・フォロワを構成するトランジスタＴr22 を動作さ
せ、増幅された出力信号Ｑ２としてフリップフロップ回
路ＦＦ１の外部に出力される。因みに、出力信号Ｑ２，
ＸＱ２は、フリップフロップ回路ＦＦＬ１にクロック信
号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）として入力さ
れる。
Ｑ１は、エミッタ・フォロワを構成するトランジスタＴ
r21 を動作させ、増幅された出力信号ＸＱ２としてフリ
ップフロップ回路ＦＦ１の外部に出力される。ノードＮ
４から出力される出力信号Ｑ１は、同様にして、エミッ
タ・フォロワを構成するトランジスタＴr22 を動作さ
せ、増幅された出力信号Ｑ２としてフリップフロップ回
路ＦＦ１の外部に出力される。因みに、出力信号Ｑ２，
ＸＱ２は、フリップフロップ回路ＦＦＬ１にクロック信
号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）として入力さ
れる。
【００６０】このように構成されたフリップフロップ回
路ＦＦ１及びＮＯＲ回路２４ａでは、クロック信号ＣＫ
がＬレベルからＨレベルに立ち上がると、ＮＯＲ回路２
４ａの出力信号（ノードＮ１の電位）がフリップフロッ
プ回路ＦＦ１の出力信号Ｑ（Ｑ１，Ｑ２）としてノード
Ｎ４から出力される。ノードＮ３からはＮＯＲ回路２４
ａの出力信号の反転信号が出力信号ＸＱ（ＸＱ１，ＸＱ
２）として出力される。このようにして、図７に示すよ
うなフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１，
Ｑ２）及びＮＯＲ回路２４ａの出力信号が得られる。
路ＦＦ１及びＮＯＲ回路２４ａでは、クロック信号ＣＫ
がＬレベルからＨレベルに立ち上がると、ＮＯＲ回路２
４ａの出力信号（ノードＮ１の電位）がフリップフロッ
プ回路ＦＦ１の出力信号Ｑ（Ｑ１，Ｑ２）としてノード
Ｎ４から出力される。ノードＮ３からはＮＯＲ回路２４
ａの出力信号の反転信号が出力信号ＸＱ（ＸＱ１，ＸＱ
２）として出力される。このようにして、図７に示すよ
うなフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１，
Ｑ２）及びＮＯＲ回路２４ａの出力信号が得られる。
【００６１】図５に示すように、フリップフロップ回路
ＦＦ２及びＮＯＲ回路２４ｂは、同じく複数のトランジ
スタと抵抗とからなる。上記したフリップフロップ回路
ＦＦ１との相違点として、フリップフロップ回路ＦＦ２
は、トランジスタＴr0が省略され、トランジスタＴr1の
ベースには前記フリップフロップ回路ＦＦ１の出力信号
ＸＱ（ＸＱ１）が入力される。又、トランジスタＴr12
のベースには基準電圧信号Ｖref が入力される。
ＦＦ２及びＮＯＲ回路２４ｂは、同じく複数のトランジ
スタと抵抗とからなる。上記したフリップフロップ回路
ＦＦ１との相違点として、フリップフロップ回路ＦＦ２
は、トランジスタＴr0が省略され、トランジスタＴr1の
ベースには前記フリップフロップ回路ＦＦ１の出力信号
ＸＱ（ＸＱ１）が入力される。又、トランジスタＴr12
のベースには基準電圧信号Ｖref が入力される。
【００６２】又、ノードＮ４には、複数個のトランジス
タ群ＴrnがＥＣＬ回路からなるＮＯＲ回路２４ｂが接続
される。トランジスタ群Ｔrnの各ベースには、モジュー
ル制御信号ＭＤ、フリップフロップ回路ＦＦＬ１〜ＦＦ
Ｌ３の出力信号Ｑ（後記する図６に示す出力信号Ｑ１）
がそれぞれ入力される。即ち、ノードＮ４からは、ＮＯ
Ｒ回路２４ｂの出力信号Ｑ０が出力されることになる。
因みに、出力信号Ｑ０は、上記した図４に示したＮＯＲ
回路２４ａを構成するトランジスタＴr1のベースに入力
される。
タ群ＴrnがＥＣＬ回路からなるＮＯＲ回路２４ｂが接続
される。トランジスタ群Ｔrnの各ベースには、モジュー
ル制御信号ＭＤ、フリップフロップ回路ＦＦＬ１〜ＦＦ
Ｌ３の出力信号Ｑ（後記する図６に示す出力信号Ｑ１）
がそれぞれ入力される。即ち、ノードＮ４からは、ＮＯ
Ｒ回路２４ｂの出力信号Ｑ０が出力されることになる。
因みに、出力信号Ｑ０は、上記した図４に示したＮＯＲ
回路２４ａを構成するトランジスタＴr1のベースに入力
される。
【００６３】このように構成されたフリップフロップ回
路ＦＦ２及びＮＯＲ回路２４ｂでは、フリップフロップ
回路ＦＦ２の出力信号ＸＱ（ＸＱ１）及びフリップフロ
ップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑ（Ｑ１）のい
ずれかがＨレベルのとき、ＮＯＲ回路２４ｂの出力信号
（Ｑ０）はＬレベルとなる。一方、フリップフロップ回
路ＦＦ２の出力信号ＸＱ（ＸＱ１）及びフリップフロッ
プ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑ（Ｑ１）の全て
がＬレベルのとき、ＮＯＲ回路２４ｂの出力信号（Ｑ
０）はＨレベルとなる。このようにして、図７に示すよ
うなフリップフロップ回路ＦＦ２の出力信号ＸＱ及びＮ
ＯＲ回路２４ｂの出力信号（Ｑ０）が得られる。
路ＦＦ２及びＮＯＲ回路２４ｂでは、フリップフロップ
回路ＦＦ２の出力信号ＸＱ（ＸＱ１）及びフリップフロ
ップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑ（Ｑ１）のい
ずれかがＨレベルのとき、ＮＯＲ回路２４ｂの出力信号
（Ｑ０）はＬレベルとなる。一方、フリップフロップ回
路ＦＦ２の出力信号ＸＱ（ＸＱ１）及びフリップフロッ
プ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑ（Ｑ１）の全て
がＬレベルのとき、ＮＯＲ回路２４ｂの出力信号（Ｑ
０）はＨレベルとなる。このようにして、図７に示すよ
うなフリップフロップ回路ＦＦ２の出力信号ＸＱ及びＮ
ＯＲ回路２４ｂの出力信号（Ｑ０）が得られる。
【００６４】図６に示すように、フリップフロップ回路
ＦＦＬ１は、同じく複数のトランジスタと抵抗とからな
る。尚、フリップフロップ回路ＦＦＬ２，ＦＦＬ３は、
フリップフロップ回路ＦＦＬ１と同一構成であるため、
説明及び図を省略する。
ＦＦＬ１は、同じく複数のトランジスタと抵抗とからな
る。尚、フリップフロップ回路ＦＦＬ２，ＦＦＬ３は、
フリップフロップ回路ＦＦＬ１と同一構成であるため、
説明及び図を省略する。
【００６５】上記したフリップフロップ回路ＦＦ１との
相違点として、フリップフロップ回路ＦＦＬ１は、トラ
ンジスタＴr0が省略され、トランジスタＴr1のベースが
ノードＮ３に接続される。即ち、該トランジスタＴr1に
はフリップフロップ回路ＦＦＬ１の出力信号ＸＱ（ＸＱ
１）が入力される。又、トランジスタＴr11 のベースは
ノードＮ２に接続され、トランジスタＴr14 のベースは
ノードＮ１に接続される。
相違点として、フリップフロップ回路ＦＦＬ１は、トラ
ンジスタＴr0が省略され、トランジスタＴr1のベースが
ノードＮ３に接続される。即ち、該トランジスタＴr1に
はフリップフロップ回路ＦＦＬ１の出力信号ＸＱ（ＸＱ
１）が入力される。又、トランジスタＴr11 のベースは
ノードＮ２に接続され、トランジスタＴr14 のベースは
ノードＮ１に接続される。
【００６６】又、ノードＮ３から出力される出力信号Ｘ
Ｑ１は、エミッタ・フォロワを構成するトランジスタＴ
r21 を動作させ、増幅された出力信号ＸＱ２としてフリ
ップフロップ回路ＦＦＬ１の外部に出力される。
Ｑ１は、エミッタ・フォロワを構成するトランジスタＴ
r21 を動作させ、増幅された出力信号ＸＱ２としてフリ
ップフロップ回路ＦＦＬ１の外部に出力される。
【００６７】因みに、フリップフロップ回路ＦＦＬ１に
は、前記フリップフロップ回路ＦＦ１の出力信号Ｑ２，
ＸＱ２が相補クロック信号ＣＫ，ＸＣＫとして入力され
る。又、フリップフロップ回路ＦＦＬ２には、フリップ
フロップ回路ＦＦＬ１の出力信号ＸＱ２が相補クロック
信号ＸＣＫとして入力され、外部から供給される基準電
圧信号が相補クロック信号ＣＫとして入力される。又、
フリップフロップ回路ＦＦＬ３には、フリップフロップ
回路ＦＦＬ２の出力信号ＸＱ２が相補クロック信号ＸＣ
Ｋとして入力され、外部から供給される基準電圧信号が
相補クロック信号ＣＫとして入力される。
は、前記フリップフロップ回路ＦＦ１の出力信号Ｑ２，
ＸＱ２が相補クロック信号ＣＫ，ＸＣＫとして入力され
る。又、フリップフロップ回路ＦＦＬ２には、フリップ
フロップ回路ＦＦＬ１の出力信号ＸＱ２が相補クロック
信号ＸＣＫとして入力され、外部から供給される基準電
圧信号が相補クロック信号ＣＫとして入力される。又、
フリップフロップ回路ＦＦＬ３には、フリップフロップ
回路ＦＦＬ２の出力信号ＸＱ２が相補クロック信号ＸＣ
Ｋとして入力され、外部から供給される基準電圧信号が
相補クロック信号ＣＫとして入力される。
【００６８】このように構成されたフリップフロップ回
路ＦＦＬ１において、クロック信号ＣＫを２分周した信
号が該フリップフロップ回路ＦＦＬ１の出力信号Ｑ（Ｑ
１）としてノードＮ４から出力され、同じくクロック信
号ＣＫを２分周した信号が出力信号ＸＱ２として出力さ
れる。即ち、フリップフロップ回路ＦＦＬ１に入力され
るクロック信号ＣＫは、前記フリップフロップ回路ＦＦ
１の出力信号Ｑ（この場合、出力信号Ｑ２，ＸＱ２）で
あることから、前記フリップフロップ回路ＦＦ１の出力
信号Ｑを２分周した信号が得られる。
路ＦＦＬ１において、クロック信号ＣＫを２分周した信
号が該フリップフロップ回路ＦＦＬ１の出力信号Ｑ（Ｑ
１）としてノードＮ４から出力され、同じくクロック信
号ＣＫを２分周した信号が出力信号ＸＱ２として出力さ
れる。即ち、フリップフロップ回路ＦＦＬ１に入力され
るクロック信号ＣＫは、前記フリップフロップ回路ＦＦ
１の出力信号Ｑ（この場合、出力信号Ｑ２，ＸＱ２）で
あることから、前記フリップフロップ回路ＦＦ１の出力
信号Ｑを２分周した信号が得られる。
【００６９】又、フリップフロップ回路ＦＦＬ２におい
て、クロック信号ＣＫを２分周した信号が該フリップフ
ロップ回路ＦＦＬ２の出力信号Ｑ（Ｑ１）としてノード
Ｎ４から出力され、同じくクロック信号ＣＫを２分周し
た信号が出力信号ＸＱ２として出力される。即ち、フリ
ップフロップ回路ＦＦＬ２に入力されるクロック信号Ｃ
Ｋは、前記フリップフロップ回路ＦＦＬ１の出力信号Ｑ
（この場合、出力信号ＸＱ２）であることから、前記フ
リップフロップ回路ＦＦＬ１の出力信号Ｑを２分周した
信号が得られる。
て、クロック信号ＣＫを２分周した信号が該フリップフ
ロップ回路ＦＦＬ２の出力信号Ｑ（Ｑ１）としてノード
Ｎ４から出力され、同じくクロック信号ＣＫを２分周し
た信号が出力信号ＸＱ２として出力される。即ち、フリ
ップフロップ回路ＦＦＬ２に入力されるクロック信号Ｃ
Ｋは、前記フリップフロップ回路ＦＦＬ１の出力信号Ｑ
（この場合、出力信号ＸＱ２）であることから、前記フ
リップフロップ回路ＦＦＬ１の出力信号Ｑを２分周した
信号が得られる。
【００７０】又、フリップフロップ回路ＦＦＬ３におい
て、クロック信号ＣＫを２分周した信号が該フリップフ
ロップ回路ＦＦＬ３の出力信号Ｑ（Ｑ１）としてノード
Ｎ４から出力され、同じくクロック信号ＣＫを２分周し
た信号が出力信号ＸＱ２として出力される。即ち、フリ
ップフロップ回路ＦＦＬ３に入力されるクロック信号Ｃ
Ｋは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑ
（この場合、出力信号ＸＱ２）であることから、前記フ
リップフロップ回路ＦＦＬ２の出力信号Ｑを２分周した
信号が得られる。このようにして、図７に示すようなフ
リップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑが
得られる。
て、クロック信号ＣＫを２分周した信号が該フリップフ
ロップ回路ＦＦＬ３の出力信号Ｑ（Ｑ１）としてノード
Ｎ４から出力され、同じくクロック信号ＣＫを２分周し
た信号が出力信号ＸＱ２として出力される。即ち、フリ
ップフロップ回路ＦＦＬ３に入力されるクロック信号Ｃ
Ｋは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑ
（この場合、出力信号ＸＱ２）であることから、前記フ
リップフロップ回路ＦＦＬ２の出力信号Ｑを２分周した
信号が得られる。このようにして、図７に示すようなフ
リップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑが
得られる。
【００７１】次に、上記のように構成された本実施形態
のプリスケーラ１９の作用を図７に従って説明する。プ
リスケーラ１９に前記ＶＣＯ１８からの出力信号ｆvco
が入力されると、フリップフロップ回路ＦＦ１の動作に
より、フリップフロップ回路ＦＦ１から、前記出力信号
ｆvco を２分周した出力信号Ｑが出力される。
のプリスケーラ１９の作用を図７に従って説明する。プ
リスケーラ１９に前記ＶＣＯ１８からの出力信号ｆvco
が入力されると、フリップフロップ回路ＦＦ１の動作に
より、フリップフロップ回路ＦＦ１から、前記出力信号
ｆvco を２分周した出力信号Ｑが出力される。
【００７２】フリップフロップ回路ＦＦＬ１の出力信号
Ｑは、前記フリップフロップ回路ＦＦ１の出力信号Ｑを
２分周、即ち前記出力信号ｆvco を４分周した信号とな
る。フリップフロップ回路ＦＦＬ２の出力信号Ｑは、前
記フリップフロップ回路ＦＦＬ１の出力信号Ｑを２分
周、即ち前記出力信号ｆvco を８分周した信号となる。
Ｑは、前記フリップフロップ回路ＦＦ１の出力信号Ｑを
２分周、即ち前記出力信号ｆvco を４分周した信号とな
る。フリップフロップ回路ＦＦＬ２の出力信号Ｑは、前
記フリップフロップ回路ＦＦＬ１の出力信号Ｑを２分
周、即ち前記出力信号ｆvco を８分周した信号となる。
【００７３】フリップフロップ回路ＦＦＬ３の出力信号
Ｑは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑ
を２分周、即ち前記出力信号ｆvco を１６分周した信号
となる。
Ｑは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑ
を２分周、即ち前記出力信号ｆvco を１６分周した信号
となる。
【００７４】又、前記フリップフロップ回路ＦＦ２の出
力信号ＸＱは、前記フリップフロップ回路ＦＦ１の出力
信号Ｑの反転信号を前記出力信号ｆvco の１周期分遅ら
せた信号となる。
力信号ＸＱは、前記フリップフロップ回路ＦＦ１の出力
信号Ｑの反転信号を前記出力信号ｆvco の１周期分遅ら
せた信号となる。
【００７５】モジュール制御信号ＭＤがＬレベルであれ
ば、 ＮＯＲ回路２４ｂの出力信号は、 フリップフロップ
回路ＦＦ２の出力信号ＸＱ及びフリップフロップ回路Ｆ
ＦＬ１〜ＦＦＬ３の出力信号Ｑに基づいて決定される。
ば、 ＮＯＲ回路２４ｂの出力信号は、 フリップフロップ
回路ＦＦ２の出力信号ＸＱ及びフリップフロップ回路Ｆ
ＦＬ１〜ＦＦＬ３の出力信号Ｑに基づいて決定される。
【００７６】即ち、 このプリスケーラ１９が前記出力信
号ｆvco のカウント動作を開始してから、 その出力信号
ｆvco の１５個のパルスをカウントするまでは、フリッ
プフロップ回路ＦＦ２の出力信号ＸＱ及びフリップフロ
ップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑはそのいずれ
かがＨレベルとなる。そのため、ＮＯＲ回路２４ｂの出
力信号はＬレベルに固定される。
号ｆvco のカウント動作を開始してから、 その出力信号
ｆvco の１５個のパルスをカウントするまでは、フリッ
プフロップ回路ＦＦ２の出力信号ＸＱ及びフリップフロ
ップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑはそのいずれ
かがＨレベルとなる。そのため、ＮＯＲ回路２４ｂの出
力信号はＬレベルに固定される。
【００７７】前記出力信号ｆvco の１５個のパルスがカ
ウントされると、 フリップフロップ回路ＦＦ１の出力信
号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の
出力信号ＱがすべてＬレベルとなるため、ＮＯＲ回路２
４ｂの出力信号がＨレベルとなる。 ＮＯＲ回路２４ｂの
出力信号がＨレベルとなると、前記ＮＯＲ回路２４ａか
らＬレベルの出力信号が出力される。
ウントされると、 フリップフロップ回路ＦＦ１の出力信
号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の
出力信号ＱがすべてＬレベルとなるため、ＮＯＲ回路２
４ｂの出力信号がＨレベルとなる。 ＮＯＲ回路２４ｂの
出力信号がＨレベルとなると、前記ＮＯＲ回路２４ａか
らＬレベルの出力信号が出力される。
【００７８】そして、 ＮＯＲ回路２４ａの出力信号の立
ち上がり（フリップフロップ回路ＦＦ２の出力信号ＸＱ
の立ち上がり）から、前記出力信号ｆvco が１周期分遅
れて、 フリップフロップ回路ＦＦ１の出力信号Ｑが立ち
上がる。
ち上がり（フリップフロップ回路ＦＦ２の出力信号ＸＱ
の立ち上がり）から、前記出力信号ｆvco が１周期分遅
れて、 フリップフロップ回路ＦＦ１の出力信号Ｑが立ち
上がる。
【００７９】フリップフロップ回路ＦＦ１の出力信号Ｑ
の立ち上がりに基づいて、 フリップフロップ回路ＦＦＬ
１〜ＦＦＬ３の出力信号ＱがＨレベルに立ち上がり、 新
たなカウント動作が開始される。
の立ち上がりに基づいて、 フリップフロップ回路ＦＦＬ
１〜ＦＦＬ３の出力信号ＱがＨレベルに立ち上がり、 新
たなカウント動作が開始される。
【００８０】このような動作により、 モジュール制御信
号ＭＤがＬレベルであれば、プリスケーラ１９は、前記
出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）
を行った出力信号Ｐout を出力する。又、 モジュール制
御信号ＭＤがＨレベルであれば、 ＮＯＲ回路２４ｂの出
力信号はＬレベルに固定されるため、フリップフロップ
回路ＦＦ２の動作は無効化される。そして、フリップフ
ロップ回路ＦＦ１は通常動作を行い、フリップフロップ
回路ＦＦ１から、前記出力信号ｆvco を２分周した出力
信号Ｑが出力される。
号ＭＤがＬレベルであれば、プリスケーラ１９は、前記
出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）
を行った出力信号Ｐout を出力する。又、 モジュール制
御信号ＭＤがＨレベルであれば、 ＮＯＲ回路２４ｂの出
力信号はＬレベルに固定されるため、フリップフロップ
回路ＦＦ２の動作は無効化される。そして、フリップフ
ロップ回路ＦＦ１は通常動作を行い、フリップフロップ
回路ＦＦ１から、前記出力信号ｆvco を２分周した出力
信号Ｑが出力される。
【００８１】従って、 モジュール制御信号ＭＤがＨレベ
ルであれば、 プリスケーラ１９は、前記出力信号ｆvco
に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐ
outを出力する。
ルであれば、 プリスケーラ１９は、前記出力信号ｆvco
に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐ
outを出力する。
【００８２】上記のように構成されたプリスケーラ１９
では、次に示す作用効果を得ることができる。 （１）バッファ回路２３を介して入力されるＶＣＯ８の
出力信号ｆvco は、２段構成のバイポーラトランジスタ
にて構成されるフリップフロップ回路ＦＦ１，ＦＦ２に
クロック信号ＣＫとして入力される。即ち、バッファ回
路２３は、トランジスタＴr5，Ｔr6，Ｔr15 ，Ｔr16 を
駆動することになる。従って、図１３に示した従来の３
段構成のフリップフロップ回路ＦＦ１〜ＦＦ３と比較し
て、バッファ回路で駆動するトランジスタが減少するた
め、本実施形態のプリスケーラ１９では消費電力を低減
することができる。又、バッファ回路２３で駆動するト
ランジスタを減少させることができることから、バッフ
ァ回路２３の負荷駆動能力を小さくすることができるの
で、プリスケーラ１９の回路面積を縮小することができ
る。
では、次に示す作用効果を得ることができる。 （１）バッファ回路２３を介して入力されるＶＣＯ８の
出力信号ｆvco は、２段構成のバイポーラトランジスタ
にて構成されるフリップフロップ回路ＦＦ１，ＦＦ２に
クロック信号ＣＫとして入力される。即ち、バッファ回
路２３は、トランジスタＴr5，Ｔr6，Ｔr15 ，Ｔr16 を
駆動することになる。従って、図１３に示した従来の３
段構成のフリップフロップ回路ＦＦ１〜ＦＦ３と比較し
て、バッファ回路で駆動するトランジスタが減少するた
め、本実施形態のプリスケーラ１９では消費電力を低減
することができる。又、バッファ回路２３で駆動するト
ランジスタを減少させることができることから、バッフ
ァ回路２３の負荷駆動能力を小さくすることができるの
で、プリスケーラ１９の回路面積を縮小することができ
る。
【００８３】又、エクステンダ部Ｙ２はフリップフロッ
プ回路ＦＦＬ１〜ＦＦＬ３からなるため従来より段数が
１段増加するが、カウンタ部Ｙ１はフリップフロップ回
路ＦＦ１，ＦＦ２からなるため従来より段数が１段減少
する。従って、エクステンダ部Ｙ２を構成するフリップ
フロップ回路は、カウンタ部Ｙ１を構成するフリップフ
ロップ回路と比較して、その動作周波数が半分になるこ
とから、プリスケーラ１９の消費電力を低減することが
できる。
プ回路ＦＦＬ１〜ＦＦＬ３からなるため従来より段数が
１段増加するが、カウンタ部Ｙ１はフリップフロップ回
路ＦＦ１，ＦＦ２からなるため従来より段数が１段減少
する。従って、エクステンダ部Ｙ２を構成するフリップ
フロップ回路は、カウンタ部Ｙ１を構成するフリップフ
ロップ回路と比較して、その動作周波数が半分になるこ
とから、プリスケーラ１９の消費電力を低減することが
できる。
【００８４】しかも、プリスケーラ１９の低消費電力化
は、該プリスケーラ１９を備える比較分周器１５の低消
費電力化に貢献することができ、又、この比較分周器１
５を備えるＰＬＬ回路の低消費電力化に貢献することが
できる。
は、該プリスケーラ１９を備える比較分周器１５の低消
費電力化に貢献することができ、又、この比較分周器１
５を備えるＰＬＬ回路の低消費電力化に貢献することが
できる。
【００８５】（２）ＮＯＲ回路２４ａは、フリップフロ
ップ回路ＦＦ１を動作させる電流源（電源ＶDD）を共通
に使用して動作する。又、ＮＯＲ回路２４ｂは、フリッ
プフロップ回路ＦＦ２を動作させる電流源（電源ＶDD）
を共通に使用して動作する。従って、ＮＯＲ回路２４
ａ，２４ｂの電流源を特別に設けることなく、フリップ
フロップ回路ＦＦ１，ＦＦ２の電流源（電源ＶDD）と共
通化していることから、電流源を少なく構成でき、本実
施形態のプリスケーラ１９の低消費電力化に貢献するこ
とができる。
ップ回路ＦＦ１を動作させる電流源（電源ＶDD）を共通
に使用して動作する。又、ＮＯＲ回路２４ｂは、フリッ
プフロップ回路ＦＦ２を動作させる電流源（電源ＶDD）
を共通に使用して動作する。従って、ＮＯＲ回路２４
ａ，２４ｂの電流源を特別に設けることなく、フリップ
フロップ回路ＦＦ１，ＦＦ２の電流源（電源ＶDD）と共
通化していることから、電流源を少なく構成でき、本実
施形態のプリスケーラ１９の低消費電力化に貢献するこ
とができる。
【００８６】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図８及び図９に従って説明す
る。尚、本実施形態では、図２に示すＰＬＬ回路のプリ
スケーラ１９の構成のみが異なるため、プリスケーラ１
９を中心に説明する。
化した第２の実施の形態を図８及び図９に従って説明す
る。尚、本実施形態では、図２に示すＰＬＬ回路のプリ
スケーラ１９の構成のみが異なるため、プリスケーラ１
９を中心に説明する。
【００８７】図８は、本実施形態のプリスケーラ１９の
具体的構成を示す。本実施形態のプリスケーラ１９にお
いても、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦＬ
１〜ＦＦＬ３は、バイポーラトランジスタにて構成され
る。
具体的構成を示す。本実施形態のプリスケーラ１９にお
いても、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦＬ
１〜ＦＦＬ３は、バイポーラトランジスタにて構成され
る。
【００８８】前記図３に示した第１の実施の形態のプリ
スケーラ１９と異なる点として、フリップフロップ回路
ＦＦ２の後段に備えられたＮＯＲ回路２４ｂを、本実施
形態のプリスケーラ１９ではフリップフロップ回路ＦＦ
１，ＦＦ２の間に介在した。
スケーラ１９と異なる点として、フリップフロップ回路
ＦＦ２の後段に備えられたＮＯＲ回路２４ｂを、本実施
形態のプリスケーラ１９ではフリップフロップ回路ＦＦ
１，ＦＦ２の間に介在した。
【００８９】即ち、フリップフロップ回路ＦＦ１の出力
信号ＸＱは、ＮＯＲ回路２４ｂに入力される。ＮＯＲ回
路２４ｂの出力信号は、フリップフロップ回路ＦＦ２に
データＤとして入力される。又、フリップフロップ回路
ＦＦ２の出力信号Ｑは、前記ＮＯＲ回路２４ａに入力さ
れる。尚、本実施形態では、フリップフロップ回路ＦＦ
２から出力信号ＸＱは出力されない。
信号ＸＱは、ＮＯＲ回路２４ｂに入力される。ＮＯＲ回
路２４ｂの出力信号は、フリップフロップ回路ＦＦ２に
データＤとして入力される。又、フリップフロップ回路
ＦＦ２の出力信号Ｑは、前記ＮＯＲ回路２４ａに入力さ
れる。尚、本実施形態では、フリップフロップ回路ＦＦ
２から出力信号ＸＱは出力されない。
【００９０】次に、上記のように構成されたプリスケー
ラ１９の作用を図９に従って説明する。プリスケーラ１
９に前記ＶＣＯからの出力信号ｆvco が入力されると、
フリップフロップ回路ＦＦ１の動作により、フリップフ
ロップ回路ＦＦ１から、前記出力信号ｆvco を２分周し
た出力信号Ｑが出力される。
ラ１９の作用を図９に従って説明する。プリスケーラ１
９に前記ＶＣＯからの出力信号ｆvco が入力されると、
フリップフロップ回路ＦＦ１の動作により、フリップフ
ロップ回路ＦＦ１から、前記出力信号ｆvco を２分周し
た出力信号Ｑが出力される。
【００９１】フリップフロップ回路ＦＦＬ１の出力信号
Ｑは、前記フリップフロップ回路ＦＦ１の出力信号Ｑを
２分周、即ち前記出力信号ｆvco を４分周した信号とな
る。フリップフロップ回路ＦＦＬ２の出力信号Ｑは、前
記フリップフロップ回路ＦＦＬ１の出力信号Ｑを２分
周、即ち前記出力信号ｆvco を８分周した信号となる。
Ｑは、前記フリップフロップ回路ＦＦ１の出力信号Ｑを
２分周、即ち前記出力信号ｆvco を４分周した信号とな
る。フリップフロップ回路ＦＦＬ２の出力信号Ｑは、前
記フリップフロップ回路ＦＦＬ１の出力信号Ｑを２分
周、即ち前記出力信号ｆvco を８分周した信号となる。
【００９２】フリップフロップ回路ＦＦＬ３の出力信号
Ｑは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑ
を２分周、即ち前記出力信号ｆvco を１６分周した信号
となる。
Ｑは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑ
を２分周、即ち前記出力信号ｆvco を１６分周した信号
となる。
【００９３】モジュール制御信号ＭＤがＬレベルであれ
ば、 ＮＯＲ回路２４ｂの出力信号は、 フリップフロップ
回路ＦＦ１の出力信号ＸＱ及びフリップフロップ回路Ｆ
ＦＬ１〜ＦＦＬ３の出力信号Ｑに基づいて決定される。
ば、 ＮＯＲ回路２４ｂの出力信号は、 フリップフロップ
回路ＦＦ１の出力信号ＸＱ及びフリップフロップ回路Ｆ
ＦＬ１〜ＦＦＬ３の出力信号Ｑに基づいて決定される。
【００９４】即ち、 このプリスケーラ１９が前記出力信
号ｆvco のカウント動作を開始してから、 その出力信号
ｆvco の１４個のパルスをカウントするまでは、フリッ
プフロップ回路ＦＦ１の出力信号ＸＱ及びフリップフロ
ップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑはそのいずれ
かがＨレベルとなる。そのため、ＮＯＲ回路２４ｂの出
力信号はＬレベルとなる。 すると、 フリップフロップ回
路ＦＦ２の出力信号Ｑは、Ｌレベルに固定される。
号ｆvco のカウント動作を開始してから、 その出力信号
ｆvco の１４個のパルスをカウントするまでは、フリッ
プフロップ回路ＦＦ１の出力信号ＸＱ及びフリップフロ
ップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑはそのいずれ
かがＨレベルとなる。そのため、ＮＯＲ回路２４ｂの出
力信号はＬレベルとなる。 すると、 フリップフロップ回
路ＦＦ２の出力信号Ｑは、Ｌレベルに固定される。
【００９５】前記出力信号ｆvco の１４個のパルスがカ
ウントされると、 フリップフロップ回路ＦＦ１の出力信
号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の
出力信号ＱがすべてＬレベルとなるため、ＮＯＲ回路２
４ｂの出力信号がＨレベルとなる。
ウントされると、 フリップフロップ回路ＦＦ１の出力信
号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の
出力信号ＱがすべてＬレベルとなるため、ＮＯＲ回路２
４ｂの出力信号がＨレベルとなる。
【００９６】すると、 フリップフロップ回路ＦＦ２が活
性化され、フリップフロップ回路ＦＦ２から、前記ＮＯ
Ｒ回路２４ｂのＨレベルの出力信号を前記出力信号ｆvc
o の１周期分遅らせた出力信号Ｑが出力される。フリッ
プフロップ回路ＦＦ２の出力信号ＱがＨレベルとなる
と、前記ＮＯＲ回路２４ａからＬレベルの出力信号が出
力される。
性化され、フリップフロップ回路ＦＦ２から、前記ＮＯ
Ｒ回路２４ｂのＨレベルの出力信号を前記出力信号ｆvc
o の１周期分遅らせた出力信号Ｑが出力される。フリッ
プフロップ回路ＦＦ２の出力信号ＱがＨレベルとなる
と、前記ＮＯＲ回路２４ａからＬレベルの出力信号が出
力される。
【００９７】そして、 ＮＯＲ回路２４ａの出力信号の立
ち上がり（フリップフロップ回路ＦＦ２の出力信号Ｑの
立ち下がり）から、前記出力信号ｆvco が１周期分遅れ
て、フリップフロップ回路ＦＦ１の出力信号Ｑが立ち上
がる。
ち上がり（フリップフロップ回路ＦＦ２の出力信号Ｑの
立ち下がり）から、前記出力信号ｆvco が１周期分遅れ
て、フリップフロップ回路ＦＦ１の出力信号Ｑが立ち上
がる。
【００９８】フリップフロップ回路ＦＦ１の出力信号Ｑ
の立ち上がりに基づいて、 フリップフロップ回路ＦＦＬ
１〜ＦＦＬ３の出力信号ＱがＨレベルに立ち上がり、 新
たなカウント動作が開始される。
の立ち上がりに基づいて、 フリップフロップ回路ＦＦＬ
１〜ＦＦＬ３の出力信号ＱがＨレベルに立ち上がり、 新
たなカウント動作が開始される。
【００９９】このような動作により、 モジュール制御信
号ＭＤがＬレベルであれば、プリスケーラ１９は、前記
出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）
を行った出力信号Ｐout を出力する。
号ＭＤがＬレベルであれば、プリスケーラ１９は、前記
出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）
を行った出力信号Ｐout を出力する。
【０１００】又、 モジュール制御信号ＭＤがＨレベルで
あれば、 ＮＯＲ回路２４ｂの出力信号はＬレベルに固定
されるため、フリップフロップ回路ＦＦ２は不活性化さ
れ、その出力信号ＱはＬレベルに固定される。 すると、
フリップフロップ回路ＦＦ１は通常動作を行い、フリッ
プフロップ回路ＦＦ１から、前記出力信号ｆvco を２分
周した出力信号Ｑが出力される。
あれば、 ＮＯＲ回路２４ｂの出力信号はＬレベルに固定
されるため、フリップフロップ回路ＦＦ２は不活性化さ
れ、その出力信号ＱはＬレベルに固定される。 すると、
フリップフロップ回路ＦＦ１は通常動作を行い、フリッ
プフロップ回路ＦＦ１から、前記出力信号ｆvco を２分
周した出力信号Ｑが出力される。
【０１０１】従って、 モジュール制御信号ＭＤがＨレベ
ルであれば、 プリスケーラ１９は、前記出力信号ｆvco
に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐ
outを出力する。
ルであれば、 プリスケーラ１９は、前記出力信号ｆvco
に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐ
outを出力する。
【０１０２】上記のように構成された本実施形態のプリ
スケーラ１９では、前記第１の実施の形態と同様の分周
動作を行うことができ、第１の実施の形態と同様の効果
を得ることができる。
スケーラ１９では、前記第１の実施の形態と同様の分周
動作を行うことができ、第１の実施の形態と同様の効果
を得ることができる。
【０１０３】（第３の実施の形態）以下、本発明を具体
化した第３の実施の形態を図１０〜図１２に従って説明
する。尚、本実施形態では、図２に示すＰＬＬ回路のプ
リスケーラ１９の構成のみが異なるため、プリスケーラ
１９を中心に説明する。
化した第３の実施の形態を図１０〜図１２に従って説明
する。尚、本実施形態では、図２に示すＰＬＬ回路のプ
リスケーラ１９の構成のみが異なるため、プリスケーラ
１９を中心に説明する。
【０１０４】図１０は、本実施形態のプリスケーラ１９
の具体的構成を示す。本実施形態のプリスケーラ１９に
おいても、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ
Ｌ１〜ＦＦＬ３は、バイポーラトランジスタにて構成さ
れる。
の具体的構成を示す。本実施形態のプリスケーラ１９に
おいても、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ
Ｌ１〜ＦＦＬ３は、バイポーラトランジスタにて構成さ
れる。
【０１０５】前記図３に示した第１の実施の形態のプリ
スケーラ１９と異なる点として、第１の実施の形態で
は、フリップフロップ回路ＦＦ１の出力信号Ｑをフリッ
プフロップ回路ＦＦＬ１のクロック信号ＣＫとして入力
していたが、本実施の形態では、フリップフロップ回路
ＦＦ２の出力信号ＸＱをフリップフロップ回路ＦＦＬ１
のクロック信号ＣＫとして入力するようにした。
スケーラ１９と異なる点として、第１の実施の形態で
は、フリップフロップ回路ＦＦ１の出力信号Ｑをフリッ
プフロップ回路ＦＦＬ１のクロック信号ＣＫとして入力
していたが、本実施の形態では、フリップフロップ回路
ＦＦ２の出力信号ＸＱをフリップフロップ回路ＦＦＬ１
のクロック信号ＣＫとして入力するようにした。
【０１０６】ここで、図１１及び図１２は各回路の具体
的構成を示し、図１１はフリップフロップ回路ＦＦ１及
びＮＯＲ回路２４ａを示す。又、図１２はフリップフロ
ップ回路ＦＦ２及びＮＯＲ回路２４ｂを示す。尚、フリ
ップフロップ回路ＦＦＬ１（ＦＦＬ２，ＦＦＬ３）は、
図６と同一構成である。
的構成を示し、図１１はフリップフロップ回路ＦＦ１及
びＮＯＲ回路２４ａを示す。又、図１２はフリップフロ
ップ回路ＦＦ２及びＮＯＲ回路２４ｂを示す。尚、フリ
ップフロップ回路ＦＦＬ１（ＦＦＬ２，ＦＦＬ３）は、
図６と同一構成である。
【０１０７】図１１に示すように、フリップフロップ回
路ＦＦ１及びＮＯＲ回路２４ａは、同じく複数のトラン
ジスタと抵抗とからなる。上記した図４に示したフリッ
プフロップ回路ＦＦ１及びＮＯＲ回路２４ａとの相違点
として、本実施形態では、ノードＮ３，Ｎ４にそれぞれ
接続されたエミッタ・フォロワを構成するトランジスタ
Ｔr21 ，Ｔr22 を省略した。
路ＦＦ１及びＮＯＲ回路２４ａは、同じく複数のトラン
ジスタと抵抗とからなる。上記した図４に示したフリッ
プフロップ回路ＦＦ１及びＮＯＲ回路２４ａとの相違点
として、本実施形態では、ノードＮ３，Ｎ４にそれぞれ
接続されたエミッタ・フォロワを構成するトランジスタ
Ｔr21 ，Ｔr22 を省略した。
【０１０８】このように構成されたフリップフロップ回
路ＦＦ１及びＮＯＲ回路２４ａでは、クロック信号ＣＫ
がＬレベルからＨレベルに立ち上がると、ＮＯＲ回路２
４ａの出力信号（ノードＮ１の電位）がフリップフロッ
プ回路ＦＦ１の出力信号Ｑ（Ｑ１）としてノードＮ４か
ら出力される。ノードＮ３からはＮＯＲ回路２４ａの出
力信号の反転信号が出力信号ＸＱ（ＸＱ１）として出力
される。このようにして、上記した図７に示すようなフ
リップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１）及びＮ
ＯＲ回路２４ａの出力信号が得られる。
路ＦＦ１及びＮＯＲ回路２４ａでは、クロック信号ＣＫ
がＬレベルからＨレベルに立ち上がると、ＮＯＲ回路２
４ａの出力信号（ノードＮ１の電位）がフリップフロッ
プ回路ＦＦ１の出力信号Ｑ（Ｑ１）としてノードＮ４か
ら出力される。ノードＮ３からはＮＯＲ回路２４ａの出
力信号の反転信号が出力信号ＸＱ（ＸＱ１）として出力
される。このようにして、上記した図７に示すようなフ
リップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１）及びＮ
ＯＲ回路２４ａの出力信号が得られる。
【０１０９】図１２に示すように、フリップフロップ回
路ＦＦ２及びＮＯＲ回路２４ｂは、同じく複数のトラン
ジスタと抵抗とからなる。尚、このフリップフロップ回
路ＦＦ２は、ノードＮ１，Ｎ２からそれぞれ出力信号Ｑ
１，ＸＱ１を出力することが可能である。上記した図５
に示したフリップフロップ回路ＦＦ２及びＮＯＲ回路２
４ｂとの相違点として、ノードＮ２から出力される出力
信号ＸＱ１は、エミッタ・フォロワを構成するトランジ
スタＴr21 を動作させ、増幅された出力信号ＸＱ２とし
てフリップフロップ回路ＦＦ２の外部に出力される。ノ
ードＮ１から出力される出力信号Ｑ１は、同様に、エミ
ッタ・フォロワを構成するトランジスタＴr22 を動作さ
せ、増幅された出力信号Ｑ２としてフリップフロップ回
路ＦＦ２の外部に出力される。因みに、出力信号Ｑ２，
ＸＱ２は、フリップフロップ回路ＦＦＬ１にクロック信
号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）として入力さ
れる。
路ＦＦ２及びＮＯＲ回路２４ｂは、同じく複数のトラン
ジスタと抵抗とからなる。尚、このフリップフロップ回
路ＦＦ２は、ノードＮ１，Ｎ２からそれぞれ出力信号Ｑ
１，ＸＱ１を出力することが可能である。上記した図５
に示したフリップフロップ回路ＦＦ２及びＮＯＲ回路２
４ｂとの相違点として、ノードＮ２から出力される出力
信号ＸＱ１は、エミッタ・フォロワを構成するトランジ
スタＴr21 を動作させ、増幅された出力信号ＸＱ２とし
てフリップフロップ回路ＦＦ２の外部に出力される。ノ
ードＮ１から出力される出力信号Ｑ１は、同様に、エミ
ッタ・フォロワを構成するトランジスタＴr22 を動作さ
せ、増幅された出力信号Ｑ２としてフリップフロップ回
路ＦＦ２の外部に出力される。因みに、出力信号Ｑ２，
ＸＱ２は、フリップフロップ回路ＦＦＬ１にクロック信
号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）として入力さ
れる。
【０１１０】このように構成されたプリスケーラ１９
は、フリップフロップ回路ＦＦ２の出力信号ＸＱとフリ
ップフロップ回路ＦＦ１の出力信号Ｑとが同様に変化す
ることから、図７に示すように前記第１の実施の形態と
同様に動作する。
は、フリップフロップ回路ＦＦ２の出力信号ＸＱとフリ
ップフロップ回路ＦＦ１の出力信号Ｑとが同様に変化す
ることから、図７に示すように前記第１の実施の形態と
同様に動作する。
【０１１１】上記のように構成された本実施形態のプリ
スケーラ１９では、前記第１の実施の形態と同様の分周
動作を行うことができ、第１の実施の形態と同様の効果
を得ることができる。
スケーラ１９では、前記第１の実施の形態と同様の分周
動作を行うことができ、第１の実施の形態と同様の効果
を得ることができる。
【０１１２】尚、本発明は前記各実施の形態の他、以下
の態様で実施してもよい。 ○上記各実施の形態では、エクステンダ部Ｙ２を３段の
フリップフロップ回路ＦＦＬ１〜ＦＦＬ３にて構成した
が、段数を変更して分周比を適宜変更してもよい。
の態様で実施してもよい。 ○上記各実施の形態では、エクステンダ部Ｙ２を３段の
フリップフロップ回路ＦＦＬ１〜ＦＦＬ３にて構成した
が、段数を変更して分周比を適宜変更してもよい。
【０１１３】○上記各実施の形態では、ＮＯＲ回路２４
ａ，２４ｂの電流源をフリップフロップ回路ＦＦ１，Ｆ
Ｆ２を動作させる電流源（電源ＶDD）と共通化したが、
別途電流源を設けてもよい。
ａ，２４ｂの電流源をフリップフロップ回路ＦＦ１，Ｆ
Ｆ２を動作させる電流源（電源ＶDD）と共通化したが、
別途電流源を設けてもよい。
【０１１４】○上記各実施の形態では、切換回路をＮＯ
Ｒ回路２４ａ，２４ｂにて構成したが、同様な分周動作
を行うことができれば、その他の論理回路にて構成して
もよい。
Ｒ回路２４ａ，２４ｂにて構成したが、同様な分周動作
を行うことができれば、その他の論理回路にて構成して
もよい。
【０１１５】
【発明の効果】以上詳述したように、本発明によれば、
より消費電力を低減し得るプリスケーラ、該プリスケー
ラを使用した分周器、及び、該分周器を使用したＰＬＬ
回路を提供することができる。
より消費電力を低減し得るプリスケーラ、該プリスケー
ラを使用した分周器、及び、該分周器を使用したＰＬＬ
回路を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 ＰＬＬ回路を示すブロック図である。
【図３】 第１の実施の形態のプリスケーラを示す回路
図である。
図である。
【図４】 ＦＦ１及びＮＯＲ回路の具体的構成を示す回
路図である。
路図である。
【図５】 ＦＦ２及びＮＯＲ回路の具体的構成を示す回
路図である。
路図である。
【図６】 ＦＦＬ１〜ＦＦＬ３の具体的構成を示す回路
図である。
図である。
【図７】 第１の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図８】 第２の実施の形態のプリスケーラを示す回路
図である。
図である。
【図９】 第２の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図１０】 第３の実施の形態のプリスケーラを示す回
路図である。
路図である。
【図１１】 ＦＦ１及びＮＯＲ回路の具体的構成を示す
回路図である。
回路図である。
【図１２】 ＦＦ２及びＮＯＲ回路の具体的構成を示す
回路図である。
回路図である。
【図１３】 従来例のプリスケーラを示す回路図であ
る。
る。
【図１４】 従来例の動作を示すタイミング波形図であ
る。
る。
１２ 基準分周器 １４ 位相比較器 １５ 比較分周器 １６ チャージポンプ １７ ローパスフィルタ １８ 電圧制御発振器 １９ プリスケーラ ２０ メインカウンタ ２１ スワローカウンタ ２２ 制御回路 ２３ バッファ回路 ２４ 切換回路（ＮＯＲ回路２４ａ，２４ｂ） ＣＫ 基準クロック信号 ＦＦ１，ＦＦ２，ＦＦＬ１〜ＦＦＬ３ フリップフロ
ップ回路 ｆvco 入力信号（電圧制御発振器の出力信号） ｆｒ 基準信号 ｆｐ 第１のカウント信号（比較信号） ｆｓ 第２のカウント信号（スワローカウンタの
出力信号） ＭＤ モジュール制御信号 ＳＣＰ 電流信号（チャージポンプの出力信号） ＳＬＰＦ 出力電圧（ローパスフィルタの出力信号） ΦＲ，ΦＰ 位相比較器の出力信号（パルス信号） Ｐout 出力信号 Ｙ１ カウンタ部 Ｙ２ エクステンダ部 ＶDD 電流源（電源）
ップ回路 ｆvco 入力信号（電圧制御発振器の出力信号） ｆｒ 基準信号 ｆｐ 第１のカウント信号（比較信号） ｆｓ 第２のカウント信号（スワローカウンタの
出力信号） ＭＤ モジュール制御信号 ＳＣＰ 電流信号（チャージポンプの出力信号） ＳＬＰＦ 出力電圧（ローパスフィルタの出力信号） ΦＲ，ΦＰ 位相比較器の出力信号（パルス信号） Ｐout 出力信号 Ｙ１ カウンタ部 Ｙ２ エクステンダ部 ＶDD 電流源（電源）
Claims (6)
- 【請求項１】 外部から入力される入力信号を増幅する
バッファ回路と、 前記バッファ回路を介して入力される入力信号を分周し
た分周信号を出力するカウンタ部と、 モジュール制御信号に基づいて、前記カウンタ部の分周
比を切り換える切換回路と、 前記カウンタ部の次段に備えられ、該カウンタ部の分周
信号を順次２分周して前記入力信号を２n 若しくは（２
n ＋１）分周（ｎは２以上の自然数）した信号を出力信
号として出力するエクステンダ部とを備えたプリスケー
ラであって、 前記カウンタ部は、 バイポーラトランジスタよりなる同期型フリップフロッ
プ回路を２段構成とし、前記モジュール制御信号が活性
レベルとなったときには２進カウンタとして動作して前
記入力信号を２分周した分周信号を出力するとともに、
前記モジュール制御信号が非活性レベルとなったときに
は前記切換回路の切り換え動作に基づいて３進カウンタ
として動作して前記入力信号を３分周した分周信号を出
力し、 前記エクステンダ部は、 （ｎ−１）段の非同期型フリップフロップ回路で構成し
たことを特徴とするプリスケーラ。 - 【請求項２】 前記切換回路は、前記モジュール制御信
号が活性レベルとなったとき、前記カウンタ部における
後段のフリップフロップ回路の入力信号を非活性レベル
に固定するようにしたことを特徴とする請求項１に記載
のプリスケーラ。 - 【請求項３】 前記切換回路は、前記モジュール制御信
号が活性レベルとなったとき、前記カウンタ部における
後段のフリップフロップ回路の出力信号を無効化するよ
うにしたことを特徴とする請求項１に記載のプリスケー
ラ。 - 【請求項４】 前記切換回路は、前記カウンタ部を構成
するフリップフロップ回路と共通の電流源を使用するこ
とを特徴とする請求項１〜３のいずれかに記載のプリス
ケーラ。 - 【請求項５】 外部から入力される入力信号を増幅する
バッファ回路と、前記バッファ回路を介して入力される
入力信号を分周した分周信号を出力するカウンタ部と、
モジュール制御信号に基づいて、前記カウンタ部の分周
比を切り換える切換回路と、前記カウンタ部の次段に備
えられ、該カウンタ部の分周信号を順次２分周して前記
入力信号を２n 若しくは（２n ＋１）分周（ｎは２以上
の自然数）した信号を出力信号として出力するエクステ
ンダ部とを備えたプリスケーラと、 前記プリスケーラの出力信号を第１の分周比で分周した
第１のカウント信号を出力するメインカウンタと、 前記プリスケーラの出力信号を第１の分周比とは異なる
第２の分周比で分周した第２のカウント信号を出力する
スワローカウンタと、 前記メインカウンタ及びスワローカウンタの各カウント
信号に基づいて、前記モジュール制御信号を生成する制
御回路とからなる分周器であって、 前記プリスケーラのカウンタ部は、 バイポーラトランジスタよりなる同期型フリップフロッ
プ回路を２段構成とし、前記モジュール制御信号が活性
レベルとなったときには２進カウンタとして動作して前
記入力信号を２分周した分周信号を出力するとともに、
前記モジュール制御信号が非活性レベルとなったときに
は前記切換回路の切り換え動作に基づいて３進カウンタ
として動作して前記入力信号を３分周した分周信号を出
力し、 前記プリスケーラのエクステンダ部は、 （ｎ−１）段の非同期型フリップフロップ回路で構成し
たことを特徴とする分周器。 - 【請求項６】 基準クロック信号を分周して基準信号を
生成する基準分周器と、 前記基準信号と比較信号との位相を比較する位相比較器
と、 前記位相比較器の出力信号を電流信号に変換するチャー
ジポンプと、 前記チャージポンプの電流信号を平滑するローパスフィ
ルタと、 前記ローパスフィルタの出力電圧に基づく周波数の入力
信号を出力する電圧制御発振器と、 前記電圧制御発振器から出力された入力信号を分周し
て、前記比較信号として出力する比較分周器とから構成
されたＰＬＬ回路であって、 前記比較分周器は、 前記電圧制御発振器から入力された入力信号を増幅する
バッファ回路と、前記バッファ回路を介して入力される
入力信号を分周した分周信号を出力するカウンタ部と、
モジュール制御信号に基づいて、前記カウンタ部の分周
比を切り換える切換回路と、前記カウンタ部の次段に備
えられ、該カウンタ部の分周信号を順次２分周して前記
入力信号を２n 若しくは（２n ＋１）分周（ｎは２以上
の自然数）した信号を出力信号として出力するエクステ
ンダ部とを備えたプリスケーラと、 前記プリスケーラの出力信号を第１の分周比で分周した
第１のカウント信号を前記比較信号として出力するメイ
ンカウンタと、 前記プリスケーラの出力信号を第１の分周比とは異なる
第２の分周比で分周した第２のカウント信号を出力する
スワローカウンタと、 前記メインカウンタ及びスワローカウンタの各カウント
信号に基づいて、前記モジュール制御信号を生成する制
御回路とからなり、 前記プリスケーラのカウンタ部は、 バイポーラトランジスタよりなる同期型フリップフロッ
プ回路を２段構成とし、前記モジュール制御信号が活性
レベルとなったときには２進カウンタとして動作して前
記入力信号を２分周した分周信号を出力するとともに、
前記モジュール制御信号が非活性レベルとなったときに
は前記切換回路の切り換え動作に基づいて３進カウンタ
として動作して前記入力信号を３分周した分周信号を出
力し、 前記プリスケーラのエクステンダ部は、 （ｎ−１）段の非同期型フリップフロップ回路で構成し
たことを特徴とするＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20022397A JP4015232B2 (ja) | 1997-07-25 | 1997-07-25 | プリスケーラ、分周器及びｐｌｌ回路 |
| US09/014,250 US6031425A (en) | 1997-07-25 | 1998-01-27 | Low power prescaler for a PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20022397A JP4015232B2 (ja) | 1997-07-25 | 1997-07-25 | プリスケーラ、分周器及びｐｌｌ回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH1146136A true JPH1146136A (ja) | 1999-02-16 |
| JPH1146136A5 JPH1146136A5 (ja) | 2005-05-26 |
| JP4015232B2 JP4015232B2 (ja) | 2007-11-28 |
Family
ID=16420864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20022397A Expired - Fee Related JP4015232B2 (ja) | 1997-07-25 | 1997-07-25 | プリスケーラ、分周器及びｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6031425A (ja) |
| JP (1) | JP4015232B2 (ja) |
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