JPH11503876A

JPH11503876A - Fixed memory cell device and method of manufacturing the same

Info

Publication number: JPH11503876A
Application number: JP8531392A
Authority: JP
Inventors: ホフマン、フランツ; リツシユ、ロタール; クラウチユナイダー、ウオルフガング; レースナー、ウオルフガング
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1995-04-21
Filing date: 1996-04-09
Publication date: 1999-03-30
Also published as: AR001660A1; DE19514834C1; IN187267B; US5920778A; WO1996033513A1; CN1182500A; DE59602880D1; KR19980703258A; CN1083621C; KR100374074B1; EP0823131A1; EP0823131B1

Abstract

(57)【要約】縦型ＭＯＳトランジスタを含む第１のメモリセル及び縦形ＭＯＳトランジスタを含まない第２のメモリセルを有する固定メモリ装置内にメモリセルは並列して延びている条片状の絶縁トレンチ（１６）の対向する側面に沿って配設されている。絶縁トレンチ（１６）の幅とその間隔はメモリセル装置を１メモリセル当り２Ｆ²（Ｆは各技術に於ける最小のパターン寸法を表す）の所要面積に形成することができるように有利には等しくする。 (57) Abstract: In a fixed memory device having a first memory cell including a vertical MOS transistor and a second memory cell not including a vertical MOS transistor, the memory cells extend in parallel in a strip shape. Along the opposite side of the trench (16). The width and spacing of the isolation trenches (16) are advantageously such that the memory cell device can be formed to a required area of 2F ² (F represents the minimum pattern size in each technology) per memory cell. Equal.

Description

【発明の詳細な説明】固定メモリセル装置及びその製造方法多くのエレクトロニクスシステムにはデータをディジタル形式で固定的に書込むメモリが必要とされる。この種のメモリはとりわけ固定メモリ、読出しメモリ又は読出し専用メモリと言われる。特に音楽をディジタルに記憶する場合のような大量のデータには、読出しメモリとしてしばしばアルミニウムで被覆されたプラスチックウェハ、いわゆるコンパクトディスクが使用される。これらのウェハは被覆部に論理値０及び１に割当られる２種類の点状のデプレッションを有する。これらのデプレッションの配置に情報はディジタルに記憶される。コンパクト・ディスクに記憶されたデータの読出しには読出し装置内でウェハは機械により回転させられる。点状のデプレッションはレーザダイオード及びホトセルを介して走査される。その際典型的な走査速度は２×４０ｋＨｚである。一枚のプラスチックウェハに約５Ｇビットの情報を記憶することができる。読出し装置は機械的摩耗する可動部を有し、それらは比較的大容量を必要とし、緩慢にデータアクセスできるに過ぎず、また大量の電流を消費する。更にこの読出し装置は振動に対し敏感であり、従って可動系には制限下の使用に適するに過ぎない。比較的小量のデータを記憶するにはしばしば半導体ベース、特にシリコンベースの固定メモリが使用される。メモリセル装置の読出しの際個々のメモリセルはワード線を介して選択される。ＭＯＳトランジスタのゲート電極は各ワード線と接続されている。各ＭＯＳトランジスタの入力部は参照線と接続され、出力部はビット線と接続されている。読出し過程中に電流がトランジスタを流れるか否かが評価される。それに応じて論理値ゼロ及び１が割当てられる。技術的にはこれらの固定メモリの場合ゼロ及び１の記憶は、“トランジスタの無電流”状態に割当てられた論理値を記憶するメモリセルにＭＯＳトランジスタを形成しないか又はビット線に導電性接続を形成しないようにして行われる。或は両方の論理値は異なる注入によりチャネル領域内に異なるカットオフ電圧を有するＭＯＳトランジスタにより実現可能となる。これらの公知のシリコンメモリは多くの場合プレーナ型構造を有する。従って１メモリセル当り約６〜８Ｆ²の最小の所要面積が必要となり、その際Ｆは各技術において最小に形成可能のパターンサイズを表す。従ってプレーナ型固定シリコンメモリは０．４μｍ技術で使用する場合約０．９ビット／μｍ²の記憶密度に制限されている。固定メモリ内に縦型ＭＯＳトランジスタを使用することは米国特許第４９５４８５４号明細書から公知である。それにはシリコン基板の表面に孔状のトレンチが設けられ、ソース領域はこのトレンチの底部で接し、一方トレンチを囲んでいるドレイン領域は基板表面に接しており、それらの側面に沿ってチャネル領域が配設されている。トレンチの表面にはゲート誘電体が備えられ、トレンチはゲート電極で満たされている。この装置ではゼロ及び１は、論理値の一方に対してトレンチをエッチングせずにトランジスタを形成しないようにして区別される。隣接するメモリセルはそれらの側方に配置されている絶縁パターンにより互いに絶縁されている。本発明の課題は、記憶密度を高め、少ない製造工程及び高い収量で製造することのできる半導体ベースの固定メモリセル装置を提供することにある。更にこのようなメモリセル装置の製造方法を提供することにある。この課題は本発明により請求項１に基づく固定メモリセル装置並びに請求項３に基づくその製造方法により解決される。本発明の他の実施態様は従属請求項から明らかである。本発明による固定メモリセル装置では半導体基板、有利には単結晶シリコンから成る半導体基板内に又はＳＯＩ基板のシリコン層内にメモリセルを有するセルフィールドが備えられている。その際第１の論理値はそれぞれ第１のメモリセルに、また第２の論理値はそれぞれ第２のメモリセルに記憶されている。第１のメモリセルは半導体基板の主面に対し縦型のＭＯＳトランジスタを含んでいる。それに対し第２のメモリセルはＭＯＳトランジスタを含んでいない。固定メモリセル装置のプログラミングは製造時に第１のメモリセルに予定された箇所に縦型ＭＯＳトランジスタを形成し、一方第２のメモリセルに予定された箇所を遮蔽してそこにＭＯＳトランジスタを形成しないようにして行われる。セルフィールドにはほぼ並列して延びている複数の条片状の絶縁トレンチが備えられている。絶縁トレンチはセルフィールド全体に広がっている。メモリセルはそれぞれ絶縁トレンチの対向する側面に配設されている。その際メモリセルの表面は各側面で重なっている。絶縁トレンチの底部及び半導体基板の主面にはそれぞれ隣接する絶縁トレンチ間に半導体基板とは逆極性でドープされている条片状のドープ領域が配設されている。条片状のドープ領域はセルフィールド全体にわたって絶縁トレンチに平行に広がっている。第１のメモリセルの縦型ＭＯＳトランジスタは、それぞれ絶縁トレンチの底部に広がっている条片状のドープ領域及びこれらの絶縁トレンチと隣接する絶縁トレンチとの間の主面に配設されている条片状のドープ領域がＭＯＳトランジスタのソース／ドレイン領域を形成するようにして実現される。ＭＯＳトランジスタのゲート誘電体及びゲート電極は、絶縁トレンチの側面に隣接し絶縁トレンチ内にまで延びている孔内に配置されている。この孔はゲート誘電体及びゲート電極で満たされている。主面には絶縁トレンチに対し横方向に延びているワード線が配設されている。ワード線はそれぞれワード線の下方に配設されている縦型ＭＯＳトランジスタのゲート電極とそれぞれ接続されている。絶縁トレンチの底部及び半導体基板の主面のそれぞれ隣接する絶縁トレンチ間に配設されている条片状のドープ領域は、メモリセルの読出しのためにビット線又は参照線として使用される。評価すべきメモリセルはワード線を介して選択される。その条片状のドープ領域間に電流が流れるか否かの評価がなされる。メモリセルが第１のメモリセルである場合には、その条片状のドープ領域は縦型ＭＯＳトランジスタのソース／ドレイン領域を形成し、そのゲート電極がワード線と接続されているので、この場合には電流は流れる。一方メモリセルが第２のメモリセルの場合には、この箇所には孔も、ゲート誘電体及びゲート電極も存在しない。ワード線は半導体基板の主面の絶縁体上のみに広がっている。従ってその条片状のドープ領域間に電流は流れない。隣接する絶縁トレンチの間隔を絶縁トレンチの幅とほぼ同じになるように選択すると有利である。この場合第１のメモリセル内に孔がそれぞれ絶縁トレンチの幅の半分まで延びていると有利である。メモリセル面は絶縁トレンチの長さに対して垂直に絶縁トレンチの中心から隣接する絶縁トレンチに対する間隔の中心まで延びている。絶縁トレンチの幅を各技術における最小のパターン幅Ｆに相応して選択し、ワード線の幅及びワード線の間隔を同様に各技術における最小のパターン幅Ｆに相応して選択すると、そのメモリセルに２Ｆ²の所要面積が生じる。Ｆ＝０．４μｍの最小のパターン幅を基本とすれば、固定メモリセル装置内に約３．１ビット／μｍ²の記憶密度が得られる。本発明による固定メモリセル装置を製造するには、まずセルフィールドの範囲内の半導体基板の主面にドープ領域を形成すると有利である。引続き有利にはエッチングストップ層（ポリシリコン又は窒化物）を施す。次いでトレンチマスクの使用下にトレンチをエッチングし、その際条片状のドープ領域が隣接する絶縁トレンチ間の主面にドープ領域のパターン化により形成される。イオン注入によりトレンチの底部に配置される条片状のドープ領域が形成される。その際隣接するトレンチ間の主面はトレンチマスクにより保護されている。トレンチの側壁のイオンの散乱による付加的ドーピングンを回避するため、イオン注入の前にトレンチの側壁に例えばＳｉＯ₂から成るスペーサを設けると有利である。トレンチの底部に条片状のドープ領域を形成するための注入後にトレンチを絶縁材料、例えばＳｉＯ₂で満たす。トレンチを満たした後メモリセルの製造を行うが、その際固定メモリセル装置がプログラミングされる。そのためにフォトレジストマスクを形成するが、その際半導体基板の主面の第１のメモリセル用の孔を形成すべき箇所だけは覆わないでおく。異方性乾式エッチングプロセスで孔を絶縁トレンチの側面にエッチングする。その際側面で半導体表面が露出される。この孔は絶縁トレンチ内にまで延びている。絶縁トレンチに平行に孔はワード線の幅に相応して制限されると有利である。孔は絶縁トレンチの底部の条片状のドープ領域の表面にまで達している。この孔内の半導体表面にゲート誘電体を備える。引続き孔をゲート電極で満たす。トレンチをエッチングする前にトレンチマスクの下にトレンチマスクに相応してパターン化されるエッチングストップ層を備えることは本発明の枠内にある。エッチングストップ層は絶縁トレンチの絶縁材料をエッチングストップ層に対して選択的にエッチングすることができるような材料で形成される。パターン化されたエッチングストップ層は孔のエッチングの際にフォトレジストマスクと共にエッチングマスクの作用をする。従って絶縁トレンチの幅は最小パターン幅Ｆに相応して調整することができる。フォトレジストマスク中の孔は同様に最小パターン幅Ｆに相応する線状の寸法を有する。フォトレジストマスクは絶縁トレンチに関して、孔の中心がそれぞれ絶縁トレンチの幅の半分だけ絶縁トレンチの中心に関してずらして配置されるように調整される。その際調整精度が最小のパターン幅Ｆよりも大きいことが利用される。０．４μｍ技術では最小パターンサイズＦは０．４となり、調整はＦ／３＝０．１３μｍ以上の精度で行われる。エッチングストップ層及びフォトレジストマスクが共にエッチングマスクの作用をするので、エッチングされた孔の幅はエッチングストップ層及びフォトレジストマスクの重複分だけ削減される。このようにしてＦ技術で１／２Ｆの幅の孔をエッチングすることが可能となる。絶縁トレンチをセルフィールドに製造する際同時に絶縁トレンチをメモリセル装置用の駆動回路を含んでいるメモリセル装置の周辺に形成することは本発明の枠内にある。それには条片状のドープ領域をセルフィールド内に形成するためのドーピング工程中に周辺を覆うフォトレジストマスクが必要である。更に周辺内にエッチングストップ層があれば、この層を周辺内にメモリセル装置を駆動するためのＭＯＳトランジスタを形成する前に除去しなければならない。本発明を実施例及び図面に基づき以下に詳述する。図１はセルフィールド内にドープ領域を有する基板を示す。図２はトレンチをエッチングした後のトレンチマスクを有する基板を示す。図３はトレンチの底部に条片状のドープ領域を形成後の基板を示す。図４はトレンチを絶縁材料で満たした後の基板を示す。図５は第１のメモリセルを形成するための孔をエッチングした後の基板を示す。図６はゲート酸化物を形成してドープされたポリシリコン層を形成後の基板を示す。図７は周辺内のドープポリシリコン層にＭＯＳトランジスタ用ワード線及びゲート電極をパターン化し、また周辺のＭＯＳトランジスタ用ソース／ドレイン領域を形成後の基板示す。図８は本発明による固定メモリセル装置のセルフィールドの平面を示す。例えば５×１０¹⁵ｃｍ^-3のドーパント濃度でｐドープされた単結晶シリコンから成る基板１内に２×１０¹⁷ｃｍ^-3のドーパント濃度でｐドープされたウェル２を注入及び引続いての熱処理により形成する（図１参照）。ＣＶＤ−ＴＥＯＳ法で厚さ２０ｎｍの分散酸化物を全面的に析出する（図示せず）。引続き基板１の主面３上にセルフィールド５及び周辺６の範囲を画成するフォトレジストマスク４を形成する。このフォトレジストマスク４は周辺６の範囲を覆っているが、一方セルフィールド５用の範囲の主面３は露出している。５０ｋｅＶ、５×１０¹⁵ｃｍ^-3の注入により、１×１０²¹ｃｍ^-3のドーパント濃度を有しセルフィールド５の範囲の上方の主面３に広がっているｎ⁺ドープ領域７を形成する。フォトレジストマスク４を除去し、ドーパントを活性化するための熱処理工程を行う。ｎ⁺ドープ領域７は約２００ｎｍの深さを有する。ｐドープウェル２は２μｍの深さを有する。分散酸化物は湿式化学法により除去され、全面的にＳｉＯ₂層８を例えば６０ｎｍの厚さに熱酸化により形成する。ＳｉＯ₂層８上に例えばＳｉ₃ｎ₄又はポリシリコンからＣＶＤ法により析出されるエッチングストップ層９を施す。エッチングストップ層９は例えば１００ｎｍの厚さに形成される。引続きトレンチマスク１０を形成するためＴＥＯＳプロセスで厚さ３００ｎｍのＳｉＯ₂層を析出し、これを異方性乾式エッチングによる例えばＣＨＦ₃、Ｏ₂ でのフォトリソグラフィ法によりパターン化する（図２参照）。引続き異方性乾式エッチングによりエッチングストップ層９及びＳｉＯ₂層８をトレンチマスク１０に相応してパターン化する。エッチングストップ層９のエッチングはそれらがＳｉ₃Ｎ₄から成る場合はＣＨＦ₂、Ｏ₂で、またポリシリコンから成る場合はＨＢｒ、Ｃｌ₂で行われる。ＳｉＯ₂層８はＣＨＦ₃、Ｏ₂によりエッチングされる。トレンチマスク１０をパターン化するために施されたフォトレジストマスクを除去した後トレンチのエッチングを行う。トレンチのエッチングは異方性乾式エッチングプロセスで例えばＨＢｒ、Ｈｅ、Ｏ₂、ＮＦ₂で行われる。その際深さが例えば０．６μｍのトレンチ１６０が形成される。トレンチ１６０はセルフィールド５のブロックの上方に広がっている。トレンチは例えば２５０μｍの長さと例えば０．４μｍの幅を有する。セルフィールド５内では隣接するトレンチ１６０は０．４μｍの間隔で配置されている。トレンチ１６０はほぼ並列して延びている。セルフィールド５のブロックには例えば６４行の並列するトレンチが形成される。同時に周辺内に標準論理プロセスでシャロートレンチの絶縁に必要となるトレンチ１６０ａを形成する。周辺６内のトレンチ１６０ａは例えば幅０．４μｍの寸法を有する。厚さ６０ｎｍのＴＥＯＳ−ＳｉＯ₂層の同形析出及び引続いてのＣＨＦ₃、Ｏ₂ での異方性乾式エッチングにより特にトレンチ１６０及びトレンチマスク１０の垂直な側面にＳｉＯ₂スペーサ１１を形成する（図３参照）。引続きＴＥＯＳプロセスで全面的に厚さ２０ｎｍの分散酸化物層１２を析出する。フォトレジストマスク１３を形成し、その際周辺６は覆うがセルフィールド５は覆わないようにする。トレンチ１６０の底部にｎ⁺ドープされた条片状の領域１４ａを形成するイオン注入を行う。フォトレジストマスク１３を剥離し、ドープ領域を熱処理工程により活性化する。条片状のドープ領域１４ａ内を例えば１０²¹ｃｍ^-3のドーパント濃度に調整する。隣接するトレンチ１６０間の半導体基板１の主面３にはトレンチのエッチングの際に条片状のドープ領域１４ｂがｎ⁺ ドープ領域７のパターン化により形成されている。引続きトレンチマスク１０を除去する。トレンチマスク１０の除去は例えばＨＦ蒸気（エクスカリバー装置）で又はＨＦ浸漬により行われる。トレンチマスク１０を除去する場合分散酸化物層１２及びＳｉＯ₂スペーサ１１も除去される。その際トレンチ１６０内ではｐドープウェル２の表面が露出される。これらの結晶表面の品質を改善するために熱酸化により厚さ２０ｎｍのＳｉＯ₂層を形成する。このＳｉＯ₂層は分り易くするため図示されていない。引続きトレンチ１６０をＴＥＯＳ−ＳｉＯ₂層の析出により厚さ例えば８００ｎｍで満たす。ＣＨＦ₃、Ｏ₂でのエッチバックにより主面３の上方のＴＥＯＳ− ＳｉＯ₂層の部分を除去する。このエッチバックはエッチングストップ層９上でストップする。この処理工程でトレンチ１６０はＳｉＯ₂から成るトレンチ充填材１５を備えられる。トレンチ１６０及びトレンチ充填材１５が共働して絶縁トレンチ１６を形成する（図４参照）。９００℃の熱処理工程中に例えば１０分間トレンチ充填材１５を圧縮する。それによりＳｉＯ₂のエッチング特性が変化する。セルフィールド５を覆うフォトレジストマスク１７を形成する。エッチングマスクとしてフォトレジストマスク１７の使用下に周辺６の範囲及びセルフィールドの縁部のビット線に対する接触範囲のエッチングストップ層９を除去する。引続き例えば８×１０¹²ｃｍ^-2のホウ素の注入を実施し、この注入を介して後に周辺範囲に形成すべきＭＯＳトランジスタのしきい値電圧を調整する。引続き周辺６の範囲のＳｉＯ₂層８を除去する。フォトレジストマスク１７を剥離する。固定メモリセル装置内に記憶すべき情報を含むフォトレジストマスク１８を全面的に形成する（図５参照）。フォトレジストマスク１８はセルフィールド５内の第１のメモリセルを形成すべき箇所に開口１９を有する。それに対してセルフィールド５内の第２のメモリセルを形成すべき箇所はフォトレジストマスク１８により覆われている。フォトレジストマスクの開口１９は主面３に対して平行に最小パターン幅例えばＦ＝０．４μｍの側長を有するほぼ直方体の断面を有する。フォトレジストマスク１８は、絶縁トレンチ１６の中心に関して開口１９の中心がパターン幅Ｆの半分だけずらされて配置されるように調整される。その際調整が１つの技術における最小パターン幅よりも精確であることが利用される。周辺６はフォトレジストマスク１８により覆われる。エッチングストップ層９に対し選択的にトレンチ充填材１５に作用する異方性乾式エッチングプロセスで絶縁トレンチ１６内に孔２０をエッチングする。エッチングストップ層がＳｉ₃Ｎ₄から成る場合エッチングはＣ₂Ｆ₆、Ｃ₃Ｆ₈で行われる。エッチングストップ層９がポリシリコンから成る場合エッチングはＨＢｒ、Ｃｌ₂、Ｈｅで行われる。エッチングはＳｉＯ₂を７００ｎｍ除去するまで進められる。次いで孔２０はそれぞれ絶縁トレンチ１６の底部に配設されている条片状のドープ領域１４ａの表面上まで達する。パターン化されたエッチングストップ層９及びフォトレジストマスク層１８が共働してエッチングマスクの作用をするので、絶縁トレンチ１６の深さに対して垂直方向の孔２０の幅は各技術における最小パターン幅Ｆよりも小さくなる。孔２０の側壁及び底部では半導体表面が露出している。引続きフォトレジストマスク１８を除去する。ＨＦ浸漬中に孔２０の壁面に異方性エッチングの際に析出されたエッチング生成物を除去する。半導体表面を改善するために引続き例えば１０ｎｍの熱犠牲酸化物層を形成し、引続き湿式化学法により除去する。熱酸化によりゲート酸化物層２２を孔２０並びに周辺６内の露出半導体表面上に形成する。ゲート酸化物層２２を例えば１０ｎｍの厚さに形成する(図６参照) 。引続きドープポリシリコン層２１を４００ｎｍの厚さに形成する。ドープポリシリコン層２１は例えばドープされない状態で析出し、注入又は拡散により、例えばＰＯＣ１コーティングによりｎドープする。或はドープポリシリコン層２１をその場でのドープ析出により形成する。ドープポリシリコン層２１は孔２０を完全に満たす。フォトリソグラフィ法によりドープポリシリコン層２１を、セルフィールド５の範囲にワード線２１ａを、また周辺６の範囲にゲート電極２１ｂを形成するようにパターン化する（図７参照）。孔２０内に配設されたドープポリシリコン層２１の部分は、それぞれ孔２０に接するドープされた条片状領域１４ａ、１４ｂ、その間に配設されたｐドープウェル２及びゲート酸化物層２２により形成される縦型トランジスタのゲート電極の役目をする。これらの縦型ＭＯＳトランジスタのしきい値電圧はｐドープウェル２のドーピングを介して予め調整されている。ワード線２１ａはほぼ絶縁トレンチ１６に対し垂直に延びている。絶縁トレンチは最小のパターン幅Ｆの幅を有し、例えばＦ＝０．４μｍの間隔で配設されている。隣接するワード線２１ａの間隔により絶縁トレンチ１６の側面に沿って隣接するメモリセルは互いに絶縁されている。セルフィールド５の範囲には例えば６４行のワード線２１ａが互いに並列して配置されている。縦型ＭＯＳトランジスタのゲート電極は製造上各ワード線２１ａと接続されている。固定メモリセル装置の完成のために周辺６内に横型ＭＯＳトランジスタを形成する。それにはＳｉＯ₂層をワード線２１ａ並びにゲート電極２１ｂの垂直側面に同形析出及び異方性エッチングすることによりＳｉＯ₂スペーサ２３を形成する。例えば砒素を５０ｋｅＶのエネルギー及び５×１０¹⁵ｃｍ^-2の線量で注入することにより周辺６内にソース／ドレイン領域２４を形成する。周辺６内のＭＯＳトランジスタのソース／ドレイン領域２４がゲート電極２１ｂ及びワード線２１ａと同じ導電形でドープされているので、この注入は補助的なマスクなしで実施することができる。横型ＭＯＳトランジスタを周辺６内に形成するにはＬＤＤプロファイル、ＨＤＤプロファイル、ケイ化物技術のようなＭＯＳ技術から公知の他の処理工程を実施することができる。補助的なマスク及びプロセスを使用してＰ−ＭＯＳトランジスタも周辺に形成することができる。最後に全面的に例えばホウ素−リン−ケイ酸ガラスから成る平坦化中間酸化物層を接触孔を明けて析出する。接触孔はとりわけワード線２１ａ、絶縁トレンチ１６の底部に配設されている条片状のドープ領域１４ａ及び隣接する絶縁トレンチ１６の主面３に配設されている条片状のドープ領域１４ｂに明けられる。それらの接触孔は例えばタングステンで満たされる。金属化面の形成は例えばアルミニウム層の析出及びパターン化により行われる。最後にパッシベーション層を施す。これらの標準工程については詳細には記載しない。本発明により製造される固定メモリセル装置は“ヴァーチャル・グラウンド” 原理でメモリセルの評価が行われる。条片状のドープ領域１４ａ、１４ｂの各々は２行のメモリセルが割当てられている。その際主面１４ａ及び底部１４ｂの隣接して配設されているドープ領域から成る一対の条片状のドープ領域１４ａ、１４ｂは１行のメモリセルに明確に割当てられている。従って固定メモリセル装置の読出しの際に絶縁トレンチの底部の条片状ドープ領域１４ａと主面３上で隣接する条片状ドープ領域との間の電流はワード線２１ａを介して選択してから評価される。絶縁トレンチの底部及び主面３の条片状ドープ領域１４ａ、１４ｂは接続方法次第で参照線又はビット線の作用をする。図８は本発明による固定メモリセル装置のセルフィールド５の平面を示すものである。固定メモリセル装置はセルフィールド５内に第１のメモリセル２５並びに第２のメモリセル２６を含んでいる。第１のメモリセル２５と第２のメモリセル２６のセルの大きさは図８に一点鎖線で記入されている。第１のメモリセル２５はそれぞれ点線により強調されている。第１のメモリセル２５にはそれぞれ第１の論理値が、また第２のメモリセル２６には第２の論理値が記憶される。第１の論理値は第１のメモリセル２５の領域内に、孔２０をエッチングしかつゲート酸化物２２及びゲート電極２１を形成することによりゲート電極がワード線２１ａの１つと接続されている縦型ＭＯＳトランジスタを形成することにより、書き込まれる。第２の論理値は第２のメモリセル２６内に、第２のメモリセル２６の領域内で孔をエッチングせずに、従ってその後の処理工程で縦型ＭＯＳトランジスタが形成されないようにして書き込まれる。従って第２のメモリセル２６の上方に延びているワード線２１ａは第２のメモリセル２６の領域内では縦型ゲート電極と接続されていない。それにより第２のメモリセル２６を選択する場合相応する条片状のドープ領域１４ａ、１４ｂに電流は流れることはない。本発明による固定メモリセル装置は９個のマスクで製造することができ、その際同時にセルフィールド５と共に周辺６内に横型Ｎ−ＭＯＳトランジスタが製造される。メモリセル２５、２６の所要面積は本実施例では２Ｆ²となり、その際Ｆは各リソグラフィで形成可能の最小パターンの大きさである。DETAILED DESCRIPTION OF THE INVENTION Fixed memory cell device and method of manufacturing the same Fixedly writes data to many electronic systems in digital form Memory is needed. Such memories are, inter alia, fixed memories, read memories Or, it is called a read-only memory. Especially for large amounts of data, such as when digitally storing music, read memos. Plastic wafers, often coated with aluminum, Pact disk is used. These wafers are assigned logical values 0 and 1 to the coating Have two types of point-like depressions. Placement of these depressions The information is stored digitally. To read the data stored on the compact disk, a wafer Is rotated by a machine. The point-like depression is caused by the laser diode and the photo diode. Scanned through the cell. A typical scanning speed is 2 × 40 kHz. Approximately 5 Gbits of information can be stored on one plastic wafer. Readout devices have moving parts that wear out mechanically and they require a relatively large capacity. , They can only access data slowly and consume large amounts of current. Furthermore this The read-out device is sensitive to vibrations and therefore makes mobile systems less suitable for restricted use. Not just. Storage of relatively small amounts of data is often semiconductor-based, especially silicon-based. Fixed memory is used. When reading the memory cell device, the individual memory cells Selected via word line. The gate electrode of the MOS transistor is connected to each word line. It is connected. The input of each MOS transistor is connected to a reference line, and the output is Connected to bit line. Whether current flows through the transistor during the reading process Is evaluated. The logical values zero and one are assigned accordingly. Technically, the storage of zeros and ones for these fixed memories is "transistor MOS transistors in the memory cells that store the logical value assigned to the "no current" state Or no conductive connection is made to the bit line. Some Have different cutoff voltages in the channel region due to different implants This can be realized by using MOS transistors. These known silicon memories often have a planar structure. Therefore About 6-8F per memory cell^TwoRequires the minimum required area, in which case F Represents the smallest pattern size that can be formed in surgery. Therefore, planar type fixed series Approximately 0.9 bits / μm when used with 0.4 μm technology^TwoMemory density Is restricted to The use of vertical MOS transistors in fixed memory is disclosed in US Pat. It is known from EP 854. To do this, a hole-shaped trench is formed on the surface of the silicon substrate. And the source region meets at the bottom of the trench while surrounding the trench. Drain regions are in contact with the substrate surface and channel regions along their sides It is arranged. The surface of the trench is provided with a gate dielectric and the trench is gated. G electrode. In this device, zeros and ones are triggered for one of the logical values. The distinction is made such that the transistor is not formed without etching the wrench. next to Adjacent memory cells are isolated from each other by the insulating pattern placed on their side. It is rimmed. It is an object of the present invention to increase the storage density, reduce the number of manufacturing steps and increase the yield. It is an object of the present invention to provide a semiconductor-based fixed memory cell device. Furthermore this It is an object of the present invention to provide a method for manufacturing such a memory cell device. This object is achieved according to the invention by a fixed memory cell device according to claim 1 and claim 3. The manufacturing method based on the above is solved. Other embodiments of the invention are subject to the dependent claims. It is clear. In the fixed memory cell device according to the invention, a semiconductor substrate, preferably monocrystalline silicon, is used. Having a memory cell in a semiconductor substrate made of silicon or in a silicon layer of an SOI substrate Fields are provided. In this case, the first logical values are respectively the first memory cells And the second logical value is stored in the second memory cell, respectively. The first method The memory cell includes a vertical MOS transistor with respect to the main surface of the semiconductor substrate. So On the other hand, the second memory cell does not include a MOS transistor. The programming of the fixed memory cell device is scheduled for the first memory cell during manufacture. Vertical MOS transistor is formed at the place where the This is performed in such a manner that a portion is shielded and no MOS transistor is formed there. The cell field is provided with a plurality of strip-shaped insulating trenches extending almost in parallel. Has been obtained. The isolation trench extends over the entire cell field. Memory cell Are disposed on opposite side surfaces of the insulating trench. At that time, the memory cell The surface overlaps on each side. Adjacent insulation trenches at the bottom of the insulation trench and at the main surface of the semiconductor substrate, respectively A strip-shaped doped region which is doped with a polarity opposite to that of the semiconductor substrate is disposed therebetween. I have. Strip-shaped doped region parallel to isolation trench over entire cell field Has spread. The vertical MOS transistors of the first memory cell are respectively insulated Strip-shaped doped regions extending at the bottom of the trench and these insulating trenches The strip-shaped doped region disposed on the main surface between the adjacent insulating trenches has MO This is realized by forming the source / drain regions of the S transistor. MO The gate dielectric and gate electrode of the S-transistor are adjacent to the sides of the isolation trench It is located in a hole extending into the isolation trench. This hole is the gate dielectric And the gate electrode. A word line extending in a direction lateral to the insulating trench is provided on the main surface. The word lines correspond to the vertical MOS transistors disposed below the word lines, respectively. Each is connected to a gate electrode. Between the adjacent trenches at the bottom of the trench and at the main surface of the semiconductor substrate The strip-shaped doped region arranged on the bit line is used for reading the memory cell. Or used as a reference line. The memory cells to be evaluated are selected via word lines. It is. An evaluation is made as to whether a current flows between the strip-shaped doped regions. Note When the recell is the first memory cell, the strip-shaped doped region has a vertical MO A source / drain region of an S transistor is formed, and its gate electrode is connected to a word line. Since they are connected, current flows in this case. On the other hand, the memory cell In the case of a recell, there is no hole, no gate dielectric and no gate electrode at this point. No. The word line extends only on the insulator on the main surface of the semiconductor substrate. Therefore the article No current flows between the flaky doped regions. Select spacing between adjacent isolation trenches to be approximately equal to the isolation trench width This is advantageous. In this case, holes are formed in the first memory cells respectively in the insulating trench. Advantageously, it extends to half the width. The memory cell surface corresponds to the length of the insulation trench. Vertically from the center of the isolation trench to the center of the distance to the adjacent isolation trench. Extending. The width of the insulating trench corresponds to the minimum pattern width F in each technology. And select the word line width and word line spacing as well as the minimum pattern for each technology. When the memory cell is selected corresponding to the memory cell width F, the memory cell has 2F.^TwoRequired area. On the basis of the minimum pattern width of F = 0.4 μm, about 3.1 bits / μm^TwoIs obtained. To manufacture the fixed memory cell device according to the present invention, first, It is advantageous to form a doped region in the main surface of the semiconductor substrate in the inside. Continue to favor d Apply a switching layer (polysilicon or nitride). Then trench mask Etch trenches using a striped doped region with adjacent insulation It is formed on the main surface between the trenches by patterning a doped region. By ion implantation A strip-shaped doped region is formed which is arranged at the bottom of the trench. At that time, The main surface between the trenches is protected by a trench mask. Of the trench sidewall To avoid additional doping due to ion scattering, train before ion implantation. For example, SiO_TwoIt is advantageous to provide a spacer consisting of The trench is disconnected after implantation to form a strip-shaped doped region at the bottom of the trench. Edge material, for example SiO_TwoFill with. After the trench is filled, the memory cell is manufactured, in which case the fixed memory cell device is used. Is programmed. For that purpose, a photoresist mask is formed. In this case, only the portion of the main surface of the semiconductor substrate where the hole for the first memory cell is to be formed is not covered Leave. Anisotropic dry etching process to etch holes on the sides of insulating trenches I do. At this time, the semiconductor surface is exposed on the side surface. This hole extends into the isolation trench Is running. Advantageously, the holes, parallel to the isolation trenches, are limited corresponding to the width of the word lines. It is. The hole extends to the surface of the strip-shaped doped region at the bottom of the isolation trench . A gate dielectric is provided on the semiconductor surface in the hole. Continue filling the hole with the gate electrode You. Before etching the trench, correspond to the trench mask under the trench mask It is within the framework of the present invention to provide an etch stop layer that is patterned by the method. The etching stop layer applies the insulating material of the insulating trench to the etching stop layer. Formed of a material that can be selectively etched. Patterned Etched stop layer along with photoresist mask during hole etching Acts as an etching mask. Therefore, the width of the insulating trench is set to the minimum pattern width F. It can be adjusted accordingly. Holes in the photoresist mask also have minimum pattern Has a linear dimension corresponding to the needle width F. Photoresist mask is an isolation trench The center of the hole is each half the width of the isolation trench Is adjusted so as to be staggered with respect to. The putter with the smallest adjustment accuracy It is used that the width is larger than the width F. Minimum pattern size for 0.4μm technology F becomes 0.4, and the adjustment is performed with an accuracy of F / 3 = 0.13 μm or more. Both the etching stop layer and the photoresist mask form an etching mask. The width of the etched hole depends on the etching stop layer and photoresist. It is reduced by the overlap of the strike mask. In this manner, a hole having a width of 1/2 F is obtained by the F technique. Can be etched. At the same time as manufacturing the isolation trench in the cell field, Forming around the memory cell device containing the drive circuitry for the device It is in the frame. This is done by forming strip-shaped doped regions in the cell field. A photoresist mask is needed to cover the periphery during the doping process. Further around If there is an etching stop layer, drive this memory cell device around this layer Must be removed prior to forming the MOS transistor. The present invention will be described in detail below based on embodiments and drawings. FIG. 1 shows a substrate having a doped region in the cell field. FIG. 2 shows the substrate with the trench mask after etching the trench. FIG. 3 shows the substrate after the strip-shaped doped region has been formed at the bottom of the trench. FIG. 4 shows the substrate after filling the trench with an insulating material. FIG. 5 shows the substrate after etching the holes for forming the first memory cells. . FIG. 6 shows the substrate after forming the gate oxide and forming the doped polysilicon layer. Show. FIG. 7 shows a word line and a gate for a MOS transistor in a doped polysilicon layer in the periphery. The gate electrode is patterned and the source / drain area for the peripheral MOS transistor is 5 shows the substrate after forming the region. FIG. 8 shows a plane of a cell field of a fixed memory cell device according to the present invention. For example, 5 × 10^Fifteencm^-3Single-crystal silicon doped with p at a dopant concentration of 2 × 10¹⁷cm^-3Well 2 p-doped with a dopant concentration of Is formed by implantation and subsequent heat treatment (see FIG. 1). CVD-TEOS method To deposit a 20 nm-thick dispersed oxide over the entire surface (not shown). Continue with the board 1 Photoresist mask defining the area of cell field 5 and periphery 6 on main surface 3 4 is formed. Although this photoresist mask 4 covers the area around the periphery 6, The main surface 3 in the area for the cell field 5 is exposed. 50 keV, 5 × 10^Fifteencm^-31 × 10^{twenty one}cm^-3The dopant N having a density and extending over the main surface 3 above the area of the cell field 5⁺Dope area Region 7 is formed. Heat treatment step for removing photoresist mask 4 and activating dopants I do. n⁺Doped region 7 has a depth of about 200 nm. p dope well 2 It has a depth of 2 μm. The dispersed oxide is removed by a wet chemical method, and the entire surface is formed of SiO 2._TwoLayer 8 is for example 60 It is formed by thermal oxidation to a thickness of nm. SiO_TwoOn the layer 8, for example, Si_Threen_FourOr poly An etching stop layer 9 deposited from silicon by a CVD method is applied. Etch The stop layer 9 is formed to a thickness of, for example, 100 nm. Subsequently, a TEOS process is performed to form a trench mask 10 to a thickness of 300 nm. SiO_TwoA layer is deposited and this is anisotropically dry-etched, eg CHF_Three, O_Two (See FIG. 2). Subsequently, the etching stop layer 9 and SiO 2 are formed by anisotropic dry etching._TwoLayer 8 Are patterned corresponding to the trench mask 10. Etching stop layer 9 The pitching is that they are Si_ThreeN_FourCHF_Two, O_TwoAnd again polysilicon Consisting of HBr, Cl_TwoDone in SiO_TwoLayer 8 is CHF_Three, O_TwoBy d Is cut. Applied to pattern trench mask 10 After removing the photoresist mask, the trench is etched. D of trench The etching is performed by an anisotropic dry etching process such as HBr, He, O_Two, NF_Twoso Done. At this time, a trench 160 having a depth of, for example, 0.6 μm is formed. Tre The punch 160 extends above the block of the cell field 5. Trench is an example For example, it has a length of 250 μm and a width of, for example, 0.4 μm. In cell field 5 The adjacent trenches 160 are arranged at intervals of 0.4 μm. Trench 16 0 extend almost in parallel. In the block of cell field 5, for example, 64 rows Parallel trenches are formed. At the same time, the necessary traces for insulating shallow trench The punch 160a is formed. The trench 160a in the periphery 6 has a width of, for example, 0.4 μm. Has dimensions. TEOS-SiO with a thickness of 60 nm_TwoIsomorphous deposition of layers and subsequent CHF_Three, O_Two Of the trench 160 and the trench mask 10 by anisotropic dry etching in SiO on vertical side_TwoThe spacer 11 is formed (see FIG. 3). Subsequently, a dispersed oxide layer 12 having a thickness of 20 nm is entirely deposited by a TEOS process. You. A photoresist mask 13 is formed. At this time, the periphery 6 is covered but the cell field is covered. 5 is not covered. N at the bottom of the trench 160⁺Doped strip-like area An ion implantation for forming the region 14a is performed. The photoresist mask 13 is peeled off, and The loop region is activated by a heat treatment process. In the strip-shaped doped region 14a, for example, 10^{twenty one}cm^-3Is adjusted to a dopant concentration of Semiconductor between adjacent trenches 160 A strip-shaped doped region 14b is formed on the main surface 3 of the substrate 1 during etching of the trench.⁺ It is formed by patterning the doped region 7. Subsequently, the trench mask 10 is removed. The removal of the trench mask 10 is, for example, H It is performed with F vapor (Excalibur apparatus) or by HF immersion. Trench mask 10 to remove the dispersed oxide layer 12 and SiO_TwoThe spacer 11 is also removed. At this time, the surface of the p-doped well 2 is exposed in the trench 160. These conclusions 20nm thick SiO by thermal oxidation to improve the quality of crystal surface_TwoForm a layer You. This SiO_TwoThe layers are not shown for clarity. Subsequently, the trench 160 is made of TEOS-SiO_TwoThickness of eg 800 Fill with nm. CHF_Three, O_TwoTEOS- over the main surface 3 by etch back at SiO_TwoRemove part of the layer. This etch back is performed on the etching stop layer 9. Stop. In this processing step, the trench 160 is made of SiO_TwoTrench filling consisting of Material 15 is provided. The trench 160 and the trench filler 15 cooperate to insulate the insulation. A wrench 16 is formed (see FIG. 4). For example, for 10 minutes during the heat treatment process at 900 ° C. The trench filling material 15 is compressed. Thereby SiO_TwoChanges the etching characteristics of You. A photoresist mask 17 covering the cell field 5 is formed. Etching machine Using the photoresist mask 17 as a mask, the area 6 around the The etching stop layer 9 in the contact area with the bit line at the edge of the gate is removed. Pull Continuing, for example, 8 × 10¹²cm^-2Of boron and later via this implantation The threshold voltage of the MOS transistor to be formed in the side range is adjusted. Continue around SiO in the range of 6_TwoLayer 8 is removed. The photoresist mask 17 is removed. The photoresist mask 18 containing the information to be stored in the fixed memory cell device is completely It is formed planarly (see FIG. 5). The photoresist mask 18 is in the cell field 5 Has an opening 19 at a position where the first memory cell is to be formed. Self against it The portion of the field 5 where a second memory cell is to be formed is a photoresist mask 18. Covered by The opening 19 of the photoresist mask is parallel to the main surface 3. It has a substantially rectangular parallelepiped cross section having a minimum pattern width of, for example, a side length of F = 0.4 μm . The photoresist mask 18 is located in the opening 19 with respect to the center of the insulating trench 16. The center is adjusted so as to be shifted by half the pattern width F. At that time It is used that the alignment is more accurate than the minimum pattern width in one technique. Week Side 6 is covered by a photoresist mask 18. Anisotropy acting on trench filling material 15 selectively with respect to etching stop layer 9 The holes 20 are etched in the insulating trenches 16 by a dry etching process. Edge Ching stop layer is Si_ThreeN_FourConsists of C_TwoF₆, C_ThreeF₈Done in You. When the etching stop layer 9 is made of polysilicon, the etching is HBr, Cl_Two, He. Etching is SiO_TwoUntil 700nm is removed It is. The holes 20 are then respectively arranged at the bottom of the insulating trench 16 To reach the surface of the strip-shaped doped region 14a. Patterned etching The stop layer 9 and the photoresist mask layer 18 cooperate to form an etching mask. The width of the hole 20 in the direction perpendicular to the depth of the insulating trench 16 depends on the technology. Is smaller than the minimum pattern width F. Semiconductor on the side wall and bottom of the hole 20 The surface is exposed. Subsequently, the photoresist mask 18 is removed. No difference in wall surface of hole 20 during HF immersion The etching products deposited during the isotropic etching are removed. Semiconductor surface To improve the thermal sacrificial oxide layer, for example 10 nm, Removed by the method. The thermal oxidation oxidizes the gate oxide layer 22 on the exposed semiconductor surface in the hole 20 and the periphery 6. Formed. The gate oxide layer 22 is formed to a thickness of, for example, 10 nm (see FIG. 6). . Subsequently, a doped polysilicon layer 21 is formed to a thickness of 400 nm. Dope poly The silicon layer 21 is deposited, for example, in an undoped state, For example, it is n-doped by POC1 coating. Or doped polysilicon layer 21 Is formed by in-situ dope deposition. The doped polysilicon layer 21 has a hole 20 Completely meet. The doped polysilicon layer 21 is formed by photolithography on the cell field 5. The word line 21a is formed in the range of and the gate electrode 21b is formed in the range of the periphery 6. (See FIG. 7). Doped polysilicon layer disposed in hole 20 The portions 21 are doped strip-like regions 14a, 14b in contact with the holes 20, respectively. Formed by the p-doped well 2 and the gate oxide layer 22 disposed therebetween. The gate electrode of a vertical transistor. These vertical MOS transistors Threshold voltage is pre-adjusted via doping of p-doped well 2 . The word line 21a extends substantially perpendicular to the insulating trench 16. Insulation train H has a minimum pattern width F, and is disposed at an interval of, for example, F = 0.4 μm. I have. Due to the interval between adjacent word lines 21a, adjacent word lines 21a The adjacent memory cells are insulated from each other. For example, in the range of cell field 5, 64 word lines 21a are arranged in parallel with each other. Vertical MOS transistor The gate electrode of the star is connected to each word line 21a for manufacturing. Form a lateral MOS transistor in the periphery 6 to complete the fixed memory cell device I do. For that, SiO_TwoThe layer is formed on the vertical side surface of the word line 21a and the gate electrode 21b. SiO2 by isomorphous deposition and anisotropic etching_TwoForm spacer 23 You. For example, arsenic is converted to an energy of 50 keV and 5 × 10^Fifteencm^-2Inject at a dose of Thus, source / drain regions 24 are formed in the periphery 6. MO in area 6 The source / drain region 24 of the S transistor includes the gate electrode 21b and the word line 2 This implant is performed without an auxiliary mask since it is doped with the same conductivity type as 1a. Can be applied. To form a lateral MOS transistor in the periphery 6, an LDD profile, HD Perform other processing steps known from MOS technology such as D-profile, silicide technology. Can be applied. P-MOS transistor is also formed around using auxiliary mask and process can do. Finally, a planarizing intermediate oxide, for example entirely of boron-phosphorus-silicate glass The layer is deposited with contact holes. The contact holes are, inter alia, word lines 21a, insulating trenches. 16, a strip-shaped doped region 14a and an adjacent insulating train The strip-shaped doped region 14b provided on the main surface 3 of the chip 16 is exposed. It These contact holes are filled, for example, with tungsten. The formation of the metallized surface is for example aluminum This is done by depositing and patterning a layer of nickel. Finally, apply a passivation layer. You. These standard steps are not described in detail. The fixed memory cell device manufactured according to the present invention is a "virtual ground". Evaluation of the memory cell is performed on the principle. Each of the strip-shaped doped regions 14a and 14b Are assigned two rows of memory cells. At that time, next to the main surface 14a and the bottom 14b A pair of strip-shaped doped regions 14a, 1 4b is clearly assigned to one row of memory cells. Therefore fixed memory cell device Adjacent to the strip-shaped doped region 14a at the bottom of the insulating trench on the main surface 3 when reading The current between the striped doped region and the striped doped region is evaluated through selection through the word line 21a. Is done. The bottom of the insulating trench and the strip-shaped doped regions 14a and 14b of the main surface 3 are in contact with each other. It acts as a reference line or bit line depending on the continuation method. FIG. 8 shows a plan view of the cell field 5 of the fixed memory cell device according to the present invention. It is. The fixed memory cell device has the first memory cells 25 arranged in the cell field 5. Includes a second memory cell 26. The first memory cell 25 and the second memory cell The size of the cell of the rule 26 is indicated by a dashed line in FIG. First memory cell 2 5 are each highlighted by a dotted line. Each of the first memory cells 25 has a The logical value of 1 is stored in the second memory cell 26, and the second logical value is stored in the second memory cell 26. The first logical value etches the hole 20 in the area of the first memory cell 25 and By forming the gate oxide 22 and the gate electrode 21, the gate electrode becomes a word. By forming a vertical MOS transistor connected to one of the lines 21a Is written. The second logical value is stored in the second memory cell 26 and in the area of the second memory cell 26. The holes are not etched and therefore the vertical MOS transistors are formed in subsequent processing steps. Written in such a way that it is not generated. Therefore, it extends above the second memory cell 26. The word line 21a is in contact with the vertical gate electrode in the region of the second memory cell 26. Not continued. Accordingly, when selecting the second memory cell 26, the corresponding strip No current flows through the doped regions 14a and 14b in the shape of a circle. The fixed memory cell device according to the present invention can be manufactured with nine masks. At the same time, a lateral N-MOS transistor is manufactured in the periphery 6 together with the cell field 5. Is done. The required area of the memory cells 25 and 26 is 2F in this embodiment.^TwoAnd then F is the minimum pattern size that can be formed by each lithography.

───────────────────────────────────────────────────── フロントページの続き (72)発明者クラウチユナイダー、ウオルフガングドイツ連邦共和国デー−83104 ホーエンタンアムオーバーフエルト 50 (72)発明者レースナー、ウオルフガングドイツ連邦共和国デー−81739 ミユンヘンハインツエルメンヒエンシユトラーセ２────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Crouch Uniter, Wolfgang Federal Republic of Germany Day-83104 Hohe Ntang am overfeld 50 (72) Inventor Racener, Wolfgang Germany Day-81739 Miyun Hen Heinz Elmenchen Juttler C 2

Claims

[Claims] 1. A field (5) having a memory cell (25, 26) is provided on a main surface (3) of a semiconductor substrate (1), and the semiconductor substrate (1) is firstly arranged at least in the range of the cell field (5). A first memory cell (25), doped with a conductivity type, wherein the memory cell has at least one MOS transistor storing a first logical value and perpendicular to the main surface (3); A second memory cell (26) storing a second logic value and having no MOS transistor, comprising a plurality of strip-like insulations extending substantially parallel into the cell field (5). A trench (16) is provided, the bottom of the insulation trench (16) and the main surface (3) between adjacent insulation trenches (16) being respectively provided with a second conductivity type opposite to the first conductivity type. Doped and isolated trench 16), strip-shaped doped regions (14a, 14b) extending substantially parallel to each other are arranged, and memory cells are arranged on opposing side surfaces of the insulating trench (16). One memory cell (25) extends from the side of one insulating trench (16) into the insulating trench (16) and is provided with a gate dielectric (22) on its surface and is filled with a gate electrode (21). And a plurality of holes (20), each of which has a strip-shaped doped region (14a, 14b) adjacent on the side to form a source / drain region of a vertical MOS transistor, and an insulating trench (16). And word lines (21a) each extending in the horizontal direction and connected to the gate electrode of a vertical MOS transistor disposed below each word line (21a). Solid-state memory cell apparatus that. 2. The spacing between adjacent insulating trenches (16) is substantially the same as the width of the insulating trench (16), and each of the holes (20) in the first memory cell (25) extends to half the width of the insulating trench (16). 2. The fixed memory cell device according to claim 1, wherein the fixed memory cell device extends. 3. A first memory cell (25) that stores a first logical value and includes at least a MOS transistor perpendicular to the main surface (3) on a main surface (3) of the semiconductor substrate (1); And a second memory cell (26) that does not include a MOS transistor and stores the logic value of the first and second semiconductor cells, and at least the area of the cell field (5) of the semiconductor substrate (1) is doped with the first conductivity type. A plurality of strip-like insulating trenches (16) extending substantially in parallel are formed, and a first conductivity type is formed at the bottom of the insulating trenches (16) and on the main surface (3) between adjacent insulating trenches (16). Forming strip-shaped doped regions (14a, 14b), each doped with a second conductivity type opposite to that of the other, and forming memory cells respectively on opposite sides of the insulating trench (16), Memory adjacent along In order to insulate the transistors from each other and form a vertical MOS transistor, each reaches a doped region (14a) which is adjacent on the side of the insulating trench (16) and extends to the bottom of the insulating trench (16) and has a gate on its surface. A method for manufacturing a fixed memory cell device in which a hole (20) provided with a dielectric (22) and a gate electrode (21) is opened. 4. In order to form insulating trenches (16) and strip-shaped doped regions (14a, 14b) in the main surface of the semiconductor substrate (1), doped regions (7) of the second conductivity type extending over the entire cell field (5) are formed. Forming and forming a trench mask defining the location of the isolation trench (16); and etching the trench using the trench mask (10) as an etch mask in an anisotropic dry etching process, wherein the adjacent isolation trench is formed. (16) forming strip-shaped doped regions (14b) arranged on the intervening main surface (3) by patterning the regions (7) doped with the second conductivity type; Are formed by ion implantation, wherein the trench mask (10) acts as an implantation mask, The method of claim 3, wherein the finish by filling isolation trenches after removing the 10) (16) in the trench (1 60) of insulating material (15). 5. Prior to ion implantation to form a strip-shaped doped region (14a) disposed at the bottom of the trench, the sidewall of the trench is covered with a masking spacer (11) that is removed before filling the trench. 4. The method according to 4. 6. Forming an etching stop layer (9) under the trench mask (10) for selectively etching the insulating material of the insulating trench (16), and applying the etching stop layer to the trench mask (10) before etching the trench. Forming a photoresist mask (18) defining the location of the first memory cell (25) after finishing the isolation trench (16); and forming the photoresist mask (18) and the patterned 6. The method as claimed in claim 4, wherein the holes for the vertical MOS transistors are formed by an anisotropic dry etching process in which the etching stop layer cooperates with the etching stop. 7. The insulating trench (16) is filled with SiO ₂ , the etching stop layer (9) includes at least one of Si ₃ N ₄ , amorphous silicon and polysilicon materials, and the semiconductor substrate (1) has at least a memory field. 7. The method according to claim 6, wherein the range of (5) includes single crystal silicon. 8. The lateral dimension of the doped region (7) of the second conductivity type is simultaneously defined by a photoresist mask (4) covering the periphery (6), and a trench in the periphery (6) is defined by a trench mask (10). (160a) is also etched to mask the periphery (6) during ion implantation to form the strip-shaped doped region (14a) at the bottom of the trench (160), and to form the trench (160a) in the periphery (6). Is filled with an insulating material (15).