JPH11504453A - プログラム可能論理装置によってアクセス可能な分散レジスタを有するマイクロプロセサ - Google Patents

Abstract

(57)【要約】 チップ（５００）はプログラム可能論理装置とマイクロプロセサ（５０６）とを有しており、マイクロプロセサ（５０６）の関連するレジスタ（５０１Ａ，５０１Ｂ）のうちの少なくとも１つがプログラム可能論理装置内に分布されている。分散型レジスタ（５０１Ａ，５０１Ｂ）がマイクロプロセサ（５０６）とプログラム可能論理装置の両方へ結合している。このように、マイクロプロセサ（５０６）は、１クロックサイクルにおいてレジスタへアクセスし且つプログラム可能論理装置内へ値を配置させる能力を有している。更に、プログラム可能論理装置における論理機能は、マイクロプロセサ（５０６）へも効果的に使用可能とさせることが可能である。

Description

【発明の詳細な説明】 プログラム可能論理装置によってアクセス可能な 分散レジスタを有するマイクロプロセサ発明の背景 発明の分野 本発明はマイクロプロセサに関するものであって、特に、プログラム可能論理 装置によってアクセス可能なレジスタを具備するマイクロプロセサに関するもの である。関連技術の説明 マイクロプロセサは当該技術において公知である。図１は演算論理ユニット（ ＡＬＵ）ブロック１０１と制御ユニット１０３とを有するマイクロプロセサを具 備するコンピュータ１００の従来の形態を示している。ＡＬＵブロック１０１は 、入力／出力（Ｉ／Ｏ）装置１０２及びメモリ１０４によって供給されるデータ を処理する。Ｉ／Ｏ装置１０２は出力バス１０９ａ及び入力バス１０９ｂを介し てユーザ又は周辺装置（いずれも図１には示していない）と通信を行う。１つの コンピュータにおいては、Ｉ／Ｏ装置１０２はキーボード又はフィールドプログ ラマブルゲートアレイ（ＦＰＧＡ）（図３を参照して更に詳細に説明する）と通 信を行う。メモリ１０４は、 典型的に、コンピュータプログラムを書込むための例えば電気的にプログラム可 能なリードオンリメモリ（ＥＰＲＯＭ）セル等の非揮発性メモリセルを有すると 共に、ＡＬＵブロック１０１によって発生されるデータに対する格納を与える例 えばランダムアクセスメモリ（ＲＡＭ）セル等の揮発性メモリセルを有している 。コンピュータプログラムにおいて供給される命令に依存する制御ユニット１０ ３は、ＡＬＵブロック１０１、メモリ１０４、Ｉ／Ｏ装置１０２の動作を、夫々 、バス１１１Ａ／１１１Ｂ、１０５Ａ／１０５Ｂ、１０８Ａ／１０８Ｂを介して 制御を行う。 図２を参照すると、ＡＬＵブロック１０１は、典型的に、ＡＬＵ１１２と、レ ジスタファイル１１４と、マルチプレクサ１２１と、ラッチ１１３Ａ，１１３Ｂ ，１１３Ｃとを有している。バス１１１Ａ上の制御器１０３（不図示）からのア ドレスがレジスタファイル１１４の入力ポート１１５Ａへ供給され、その際にク ロック信号において出力信号ＹＡを選択する。同様に、バス１１１Ｂ上の制御器 １０３からの別のアドレスもレジスタファイル１１４の入力ポート１１５Ｂへ供 給され、その際に同一のクロック信号において第二出力信号ＹＢを選択する。こ のように、出力信号ＹＡ及びＹＢが、夫々、出力線１１８Ａ 及び１１８Ｂ上においてレジスタファイル１１４の出力ポートにおいて同時的に 与えられる。ラッチ１１３Ａ及び１１３Ｂは、夫々、出力線１１８Ａ及び１１８ ＢとＡＬＵ１１２との間に結合されている。従って、継続的にそれらの入力信号 をサンプルし且つそれらのイネーブル状態においてレジスタファイル１１４へ供 給されるクロック信号とは独立的にそれらの入力信号に応答してそれらの出力信 号を変化させるラッチ１１３Ａ及び１１３Ｂは、出力信号ＹＡ及びＹＢをＡＬＵ １１２へ転送する。マルチプレクサ１２１は、ＡＬＵ１１２から出力信号、ライ ン１０６Ａを介してメモリ１０４からの出力信号、又はライン１０７Ｂを介して Ｉ／Ｏ装置１０２からの出力信号のいずれかをラッチ１１３Ｃへ転送すべくプロ グラムされている。ラッチ１１３Ｃは出力信号を夫々バス１０７Ａ及び１０６Ｂ を介してＩ／Ｏ装置１０２及びメモリ１０４へ供給する。注意すべきことである が、ラッチ１１３Ｃは、更に、典型的に、バッファしたフィードバック信号をラ イン１１９上のバッファ１２０を介してレジスタファイル１１４のデータ入力ポ ートＤＩＮへ供給する。 従来の縮小命令セットコンピュータ（ＲＩＳＣ）プロセサにおいては、１つの 操作は３つの機械操作サイクル（以後、期間と呼ぶ）を必要とする。これ らの期間は、読取期間、ＡＬＵ稼動期間、及び書込期間である。例えば、読取期 間の期間中、制御ユニット１０３（図１）はメモリ１０４から１つの命令を検索 し且つその命令のアドレス部分をバス１１１Ａ又はバス１１１Ｂを介してレジス タファイル１１４（図２）へ転送して、出力線１１８Ａ／１１８Ｂ上にオペラン ドを検索させる。ＡＬＵ稼動期間の期間中、その命令によって指定された操作が ＡＬＵ１１２によって実行される。最後に、書込期間の期間中に、その結果がフ ィードバック線１１９及びデータ入力ポートＤＩＮを介してレジスタファイル１ １４内に格納される。注意すべきことであるが、データ書込アドレスは該命令の 一部として含まれており、且つ、典型的に、必要とされるまで保存される。 これらの読取期間、ＡＬＵ稼動期間、及び書込期間はオーバーラップしている 。例えば、１個のレジスタは、１つの期間の半分において書込操作を実行し且つ その期間の他の半分において読取操作を実行することが可能である。従って、論 理的帰結として、期間は特定のクロックサイクルに対応するものではない。アド レスは必要に応じて制御ユニット１０３からバス１１１Ａ又は１１１Ｂ上に供給 される。 レジスタファイル１１４に対する１つの典型的な命令は、第一レジスタ内の値 を第二レジスタ内の値 へ加算し（いずれのレジスタも図示していない）、次いでその加算結果をレジス タファイル１１４の第二レジスタ内へ入れることである。このように、ＡＬＵブ ロック１０１はアキュムレータとして動作する。一方、ラッチ１１３Ｃ内の値は 、出力バス１０７Ａを介して、例えばＦＰＧＡ等のＩ／Ｏ装置１０２へ書込まれ る。従って、１つの命令はデータを移動させることが必要とされ、一方別の命令 はその結果を検索することが必要とされ、その際にマイクロプロセサ及びＩ／Ｏ 装置インターフェースにおいてかなりの遅延を導入する。 従って、マイクロプロセサとＩ／Ｏ装置との間のインターフェースにおいて命 令及び関連する遅延を最小とする構成に対する必要性が発生している。発明の要約 本発明によれば、プログラム可能論理装置及びマイクロプロセサが同一のチッ プ上に形成されている。１実施例においては、プログラム可能論理装置はコンフ ィギャラブル即ち形態特定可能な論理ブロック（ＣＬＤ）を具備するフィールド プログラマブルゲートアレイ（ＦＰＧＡ）である。マイクロプロセサの少なくと も１つの関連するレジスタが該ＦＰＧＡ内に分散されている。該分散レジスタは 、アーキテクチュアの観点からはマイクロプロセサの一部に留ま るものであるが、ＦＰＧＡ内の少なくとも１つのＣＬＢによってアクセスするこ とが可能である。更に、各分散レジスタはＦＰＧＡ内の特定のコンフィギャラブ ル論理ブロックと関連しているので、該コンフィギャラブル論理ブロック内の論 理機能は該分散レジスタを介してマイクロプロセサにとって効果的に使用可能で ある。従って、該分散レジスタはＦＰＧＡ内の論理とマイクロプロセサとの間の ブリッジとして動作する。 １実施例においては、分散レジスタは複数個のＤフリップフロップを有してい る。各フリップフロップはその入力信号をサンプルし且つマイクロプロセサによ って供給される制御用のクロック信号の上昇端においてその出力信号を変化させ る。フリップフロップの出力端子は第一複数個のトライステートバッファへ結合 している。分散レジスタと関連している第一デコーダが、第一アドレスバス上に 供給された信号が該分散レジスタを識別するアドレスと一致するか否かを検知す る。特に、第一デコーダが該分散レジスタのアドレスと一致する第一アドレスバ ス上の信号を検知すると、第一デコーダは該第一複数個のトライステート出力バ ッファをイネーブル即ち動作可能状態とさせ、その際に該複数個のＤフリップフ ロップの格納されているレジスタ値を第一デー タバス上に供給する。第一アドレスバス及び第一データバスは、該マイクロプロ セサ及びＦＰＧＡへ結合しているバス構成体の一部を形成している。１実施例に おいては、該バス構成体は該ＦＰＧＡの相互接続マトリクスとは別個に形成され る。 本発明によれば、該第一データバスは、マイクロプロセサへ出力信号を供給す ることに加えて、更に、入力バスとして作用する。特に、所定の信号が第一アド レスバス上に供給されると、該第一デコーダは該第一複数個のトライステートバ ッファをディスエーブル即ち動作不能状態とさせ、且つ第二デコーダが該フリッ プフロップのクロックイネーブル端子を活性化させ、その際に第一データバス上 のデータをこれらのフリップフロップ内に書込むことを可能とさせる。 更に、本発明によれば、該フリップフロップの出力端子は、更に、該ＦＰＧＡ 内の少なくとも１つのコンフィギャラブル論理ブロックへ結合している。このよ うに、本発明の１つの利点は、分散レジスタの出力信号が任意の所定のコンフィ ギャラブル論理ブロックに対して常に直接的に使用可能であるということである 。この実施例においては、これらの出力線はＦＰＧＡの相互接続マトリクスの一 部として形成されている。 従って、第一データバス及び該フリップフロップの出力線は、該分散レジスタ がコンフィギャラブル論理ブロックに対して完全にアクセス可能であることを確 保している。このように、ＦＰＧＡはマイクロプロセサへのローカル即ち局所的 な接続が効果的に設けられている。このローカル接続は、高速のマイクロプロセ サ／ＦＰＧＡインターフェースを確保している。何故ならば、マイクロプロセサ からの命令は同時的にコンフィギャラブル論理ブロックへも供給されるからであ る。同様に、コンフィギャラブル論理ブロック内に設けられる論理機能は、１ク ロックサイクル内において（即ち、第一及び第二デコーダによって決定される） マイクロプロセサへ供給される。 本発明の別の実施例においては、フリップフロップの出力端子が第二複数個の トライステートバッファへ結合されている。第三デコーダが、分散レジスタのア ドレスと一致する第二アドレスバス上の信号を検知すると、該第三デコーダは該 第二複数個のトライステートバッファをイネーブルさせ、その際に該複数個のフ リップフロップの格納されているレジスタ値を第二データバス上に供給する。該 第二アドレスバス及び第二データバスも上述したバス構成体の一部を形成してい る。本発明の更にその他の実施 例においては、上述したバス構成体がＦＰＧＡ相互接続マトリクスの一部を形成 する。図面の簡単な説明 図１はマイクロプロセサを具備するコンピュータの従来の形態を示している。 図２は関連するレジスタファイルを具備する従来のＡＬＵブロックを示してい る。 図３は複数個のコンフィギャラブル（形態特定可能な）論理ブロックを具備す るフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を示している。 図４は例示的なコンフィギャラブル論理ブロックを示している。 図５はマイクロプロセサと複数個の分散レジスタとを有する本発明に基づくＦ ＰＧＡチップを示している。 図６は本発明に基づくレジスタブロックを示している。 図７は本発明の分散レジスタにおいて使用されているフリップフロップの１実 施例を示している。 図８は分散レジスタへの接続用のコンフィギャラブル論理ブロックにおける種 々の位置を示している。 図９は本発明の分散レジスタとＡＬＵブロックとの相互接続を示している。 図１０は分散レジスタへ接続するための別のコン フィギャラブル論理ブロックにおける種々の位置を示している。図面の詳細な説明 本発明によれば、マイクロプロセサとフィールドプログラマブルゲートアレイ （ＦＰＧＡ）とが同一のチップ上に形成されている。マイクロプロセサの所定の レジスタがＦＰＧＡ内において分散されており、その際に従来のインターフェー スと比較してマイクロプロセサ／ＦＰＧＡインターフェースの動作速度を著しく 増加させている。 ＦＰＧＡは当該技術において公知である。図３はコンフィギャラブル即ち形態 特定可能な論理ブロック３０１−１乃至３０１−９を具備する簡単化したＦＰＧ Ａ３００を例示している。各コンフィギャラブル論理ブロック（ＣＬＢ）３０１ は供給される入力信号ＣＬＢ３０１に依存して複数個の論理機能のうちのいずれ か１つを実行することが可能である（図４を参照して更に詳細に説明する）。複 数個の制御信号（不図示）が相互接続マトリクス３０２をプログラムし、その際 にＣＬＢ３０１−１乃至３０１−９を互いに且つＩ／Ｏパッド３０３に対しての 相互接続を決定する。各Ｉ／Ｏパッド３０３は、相互接続マトリクス３０２を介 して、外部パッケージピン（不図示）とＣＬＢ３０１の内部論理との間のイン ターフェースを与えている。１つの相互接続マトリクス３０２及びその動作の詳 細な説明は１９９３年８月３１日付で再発行された米国再発行特許第３４，３６ ３号に与えられており、その全体を引用によって本明細書に取込む。 例示的なコンフィギャラブル論理ブロック３０１を図４に示してある。この実 施例においては、コンフィギャラブル論理ブロック３０１は、ブール関数を実現 するための３２×１ルックアップテーブルと、２個のフリップフロップ４０２， ４０３と、内部制御セクション（マルチプレクサ４０４−４１２、及びＯＲゲー ト４１３を含む）とを有する組合わせ機能ブロック４０１を包含している。５つ の論理変数入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ及びフィードバック信号ＱＸ，ＱＹ（夫 々、フリップフロップ４０２，４０３から）が、該ルックアップテーブル内のど のアドレスが選択されるかを決定する。上述した内部制御セクションは、組合わ せ機能ブロック４０１の出力信号、即ち信号Ｆ及びＧ、ラインＤＡＴＡ ＩＮ上 のデータ信号、又はフリップフロップ４０２及び４０３からの出力信号がコンフ ィギャラブル論理ブロック３０１の出力信号Ｘ及びＹとして供給されるか否かを 決定する。特に、マルチプレクサ４１１及び４１２は、レジスタ４０２及び４０ ３からの同期信号を供 給するか又は組合わせ機能ブロック４０１からの非同期信号を供給するかの間の 選択を行う。マルチプレクサ４０４及び４１０は、フリップフロップ４０２及び ４０３へ夫々供給された入力信号が、フィードバック線、ＤＡＴＡ ＩＮ線、又 は組合わせ機能ブロック４０１のＦ又はＧ出力端子（マルチプレクサ４０５及び ４０６によって決定される）から派生されたものであるか否かを決定する。マル チプレクサ４０４及び４１０は図７を参照して更に詳細に説明する。コンフィギ ャラブル論理ブロック３０１及びその動作の詳細な説明はカリフォルニア９５１ ２４、サンノゼ、２１００ロジックドライブに居所を有するザイリンクス，イン コーポレイテッドによって１９９４年に出版された「ザ・プログラマブル・ロジ ック・データ・ブック（Ｔｈｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄａ ｔａ Ｂｏｏｋ）」（この全てを引用によって本明細書に取込む）の２−１０９ 乃至２−１１７頁に記載されている。 注意すべきことであるが、本発明をＦＰＧＡ３００及びコンフィギャラブル論 理ブロック（ＣＬＢ）３０１を参照して詳細に説明するが、本発明はその他のチ ップアーキテクチュア及びＣＬＢコンフィギュレーション（形態）において実現 することが可能である。例えば、本発明は上掲の「ザ・プログラマブ ル・ロジック・データ・ブック」の２−９乃至２−１８頁及び２−１８７乃至２ −１９９頁に夫々記載されており且つ例示されているザイリンクスＸＣ４０００ （商標）ファミリィの装置（図１０参照）及びＸＣ２０００（商標）ファミリィ の装置のチップアーキテクチュア及びＣＬＢコンフィギュレーション（形態）に 対しても適用可能である。 図５は本発明に基づくＦＰＧＡチップ５００の１実施例を示している。この実 施例においては、ＦＰＧＡチップ５００はマイクロプロセサユニット５０６（そ れは、前述したように、制御ユニット及びＡＬＵブロック（いずれも簡単化のた めに示していない））、及びＣＬＢ５０４の中に分散されている複数個のレジス タブロック５０１Ａ及び５０１Ｂを有している。従って、従来技術（図２）にお いて示されているように、レジスタファイル１１４の全てをＡＬＵ１１２の隣り に物理的に位置させる代わりに、レジスタファイルは複数個のレジスタブロック に分割されており、それらのレジスタブロックはチップ５００全体にわたり分散 されている。 レジスタブロック５０１Ａ及び５０１Ｂをマイクロプロセサユニット５０６へ 接続させるバス構成体５０２は、アドレスバスとデータバスとを有している（図 ６を参照して詳細に説明する）。本発明のこ の実施例においては、バス構成体５０２のアドレスバス及びデータバスの両方が ＦＰＧＡ相互接続マトリクスとは別個に形成されており、一方、別の実施例にお いては、バス構成体５０２のアドレスバス及びデータバスの両方がＦＰＧＡ相互 接続マトリクスの一部を形成している。チップ５００は、更に、チップ５００の 周辺部に位置されている複数個のＩ／Ｏブロック５０３を有している。Ｉ／Ｏブ ロック５０３は上掲した「ザ・プログラマブル・ロジック・データ・ブック」の ２−１０７乃至２−１０８頁に詳細に記載されている。 図６は複数個のＤフリップフロップ６０１₁乃至６０１_N（尚、Ｎは整数）を有 する分散型レジスタブロック５０１の１実施例を示している。各フリップフロッ プ６０１は正エッジトリガ型Ｄフリップフロップであり、それは、Ｄ入力端子に おいてその入力信号をサンプル即ち採取し且つクロックパルス（ＣＰ）端子上に 供給される制御用クロック信号の上昇端においてＱ出力端子上のその出力信号を 変化させる。この制御用クロック信号はライン６１０上のマイクロプロセサ５０ ６（図５）によって供給される。 分散型レジスタブロック５０１と関連するＷＲＩＴＥ（書込）動作は、読取／ 書込（Ｒ／Ｗ）ライン６２１（図６）を介してマイクロプロセサ５０６か ら供給される信号によってトリガされる。例えば、本発明の１実施例においては 、Ｒ／Ｗライン６２１上に供給される低信号は書込操作を表わす。このデコーダ ６０５へ供給される低信号はそのデコーダがトライステートバッファ６０２₁乃 至６０２_Nをディスエーブルさせることのプロンプトを与え、その際にレジスタ 値がデータバス６１８_Bへ転送されることを防止する。書込状態においてインバ ータ６２１Ａによって供給される高信号を検知することに加えて、デコーダ６０ ６は、更に、レジスタブロック５０１のアドレスと一致するアドレスバス６１１_B 上の信号を検知する場合には、デコーダ６０６はフリップフロップ６０１₁乃至 ６０１_Nのクロックイネーブル（ＣＥ）端子に対してイネーブル信号を供給する 。 図７は、マルチプレクサ７０２とスタンダードのＢフリップフロップ７０１と を有するフリップフロップ６０１₁のような例示的なフリップフロップ６０１の １実施例を示している。フリップフロップ６０１₁がイネーブル信号を受取ると 、マルチプレクサ７０２はデータライン６１８_B1上に供給された信号をＤフリッ プフロップ７０１のＤ入力端子へ転送する。この信号は、後に、ライン６１０上 に供給される次のクロック信号においてフリップフロップ７０１のＱ出力端子へ 転送される。 対照的に、Ｒ／Ｗライン６２１（図６）上の高信号（読取動作であることを表 わす）はインバータ６２１Ａによって反転され且つデコーダ６０６へ供給される 。この低信号は、デコーダ６０６に対して、フリップフロップ６０１のクロック イネーブル（ＣＥ）端子へディスエーブル信号を供給すべくプロンプトを与える 。フリップフロップ６０１がライン７０５を介してデコーダ６０６からディスエ ーブル信号を受取ると（図７）、マルチプレクサ７０２は信号がライン６１８_B1 からＤフリップフロップ７０１のＤ入力端子へロードされることを防止する。そ の代わりに、このディスエーブルされた形態においては、ライン６１０上の各ク ロック信号において、マルチプレクサ７０２がＤフリップフロップ７０１のＱ出 力端子上の出力信号をフィードバックループ７０６を介してそのＤ入力端子へ転 送する。従って、フリップフロップ７０１のＱ出力端子上の信号は、ライン６０ ８_B1上に供給される信号に拘らずに一定に留まる。再度図６を参照すると、デコ ーダ６０５が、分散型レジスタブロック５０１のアドレスと一致するアドレスバ ス６１１_B上の信号を検知し且つライン６２１上の高信号を検知すると（ＲＥＡ Ｄ即ち読取状態であることを表わす）、デコーダ６０５はトライステート出力バ ッファ６０２₁乃至６０２_Nをイネーブルさ せ、その際にフリップフロップ６０１₁乃至６０１_NのＱ出力端子上の格納されて いるレジスタ値をデータバス６１８_B上に供給する（図８を参照して詳細に説明 するマルチプレクサ６２２₁乃至６２２_Nが適宜プログラムされているものと仮定 する）。従って、本発明においては、データバス６１８_Bは、マイクロプロセサ ５０６（図５）から分散型レジスタブロック５０１へ入力信号を供給することに 加えて、更に、出力バスとして作用する。注意すべきことであるが、１実施例に おいては、初期的リセット期間中に、フリップフロップ６０１₁乃至６０９_Nがラ イン７０９₁乃至７０９_Nを介してそれらのリセット端子Ｒ上に供給される信号に よってリセットされる。データバス６１８_Bはマイクロプロセサ５０６へ結合さ れているバス構成体５０２（図５）の一部を形成する。アドレスバス６１１_A及 び６１１_Bは、又、チップ５００のバス構成体５０２の一部を形成している。 デコーダ６０４が分散型レジスタブロック５０１のアドレスと一致するアドレ スバス６１１_A上の信号を検知すると、デコーダ６０４はトライステート出力バ ッファ６０３₁乃至６０３_Nをイネーブルさせ、その際にフリップフロップ６０１₁ 乃至６０１_NのＱ出力端子上の格納されているレジスタ値をデータバス６１８_A 上に供給する（未だにマルチプレクサ６ ２２₁乃至６２２_Nを無視する）。注意すべきことであるが、デコーダ６０４は、 Ｒ／Ｗライン６２１上の信号に拘らずに、ＲＥＡＤ即ち読取状態において動作す る。データバス６１８_Aはマイクロプロセサ５０６へ結合しているバス構成体５ ０２（図５）の一部を形成する。 図９は、ＡＬＵブロック９０１の分散型レジスタブロック５０１（図６）に対 する例示的な相互接続を示している。特に、制御器１０３（図１）からのバス１ １１Ａ及び１１１Ｂは夫々バス６１１_A及び６１１_Bへ信号を転送する。従って、 バス１１１_A及び１１１_Bはバス構成体５０２（図５）の一部を形成する。バス６ １１_A及び６１１_BはＡＬＵブロック９０１のみならず分散型レジスタブロック５ ０１へ信号を転送する。データバス６１８_Aのラインのうちの１本、図９におい てはライン６１８_A1は、レジスタファイル１１４から出力線１１８Ａへ結合して いる。同様に、データバス６１８_Bのラインのうちの１本、図９においてはライ ン６１８_B1はレジスタファイル１１４から出力線１１８Ｂへ結合している。デー タバス６１８_B（図６を参照して詳細に説明する）の双方向特性のために、ライ ン６１８_B1は、更に、ＡＬＵブロック９０１のフィードバックライン１１９へ結 合している。この実施例においては、トライステート バッファ９２０Ａ乃至９２０Ｃは、夫々、ライン１１８Ｂ，６１８_B1，１１８Ａ への信号の転送を選択的に可能とさせる。制御ユニット１０３（図１）はトライ ステートバッファ９２０Ａ乃至９２０Ｃの動作を制御する。 再度図６を参照すると、フリップフロップ６０１₁乃至６０１_Nの夫々の出力線 ６０９₁乃至６０９_NはＦＰＧＡチップ５００（図５）上の少なくとも１個のＣＬ Ｂ５０４へ結合している。この実施例においては、出力線６０９₁乃至６０９_Nは 相互接続マトリクス３０２（図３）の一部を形成しており、一方１本の出力線６ ０９が１個のＣＬＢ５０４（図８を参照して詳細に説明する）へ与えられている 。従って、本発明の１つの利点は、分散型レジスタブロック５０１の出力信号は 常時所定のＣＬＢ５０４（図５）に対して与えられており且つその後に汎用相互 接続体を介して任意のＣＬＢへ与えられるということである。従って、データバ ス６０８_Bのライン及び出力線６０９は、分散型レジスタブロック５０１が局所 的にＣＬＢ５０４に対してアクセス可能であることを確保している。このように 、ＦＰＧＡアレイは、マイクロプロセサ５０６への高速接続が効果的に与えられ ている。この高速接続は、高速のマイクロプロセサ／ＦＰＧＡインターフェース を確保して いる。何故ならば、マイクロプロセサ５０６からの信号はＣＬＢ５０４に対して 同時的に与えられるからである。同様に、ＣＬＢ５０４において与えられる論理 機能は１クロックサイクル内において（即ち、デコーダ６０４，６０５，６０６ によって決定される）マイクロプロセサ５０６へ供給される。 本発明の１実施例においては、ＦＰＧＡ及びマイクロプロセサは非同期的であ り、即ち異なるクロックを使用する。従って、マイクロプロセサクロックを使用 してマイクロプロセサによってレジスタブロック５０１へ供給されるデータが、 実際に、レジスタブロック５０１によって受取られたことを表わす「ハンドシェ ーク」に対する必要性が発生する。フリップフロップ６１２は、フリップフロッ プ６０１によって受取られるのと同一のクロックイネーブル信号及びクロックパ ルス信号を受取る。然しながら、フリップフロップ６０１と異なり、フリップフ ロップ６１２はそのＤ入力端子上において一定の論理１を受取り且つＦＰＧＡ論 理及びマイクロプロセサに対して信号ＦＬＡＧを供給する。従って、フリップフ ロップ６１２のＱ出力端子上に供給される論理１は、マイクロプロセサによって 供給されるデータがレジスタブロック５０１によって受取られたことを表わす。 このハンドシェークを完了するため及び次 のデータ転送の準備をするために、ＦＰＧＡ論理はフリップフロップ６１２に対 して信号ＲＥＳＥＴを供給し、Ｑ出力端子上に格納されている信号の値を０へリ セットさせる。 図８は分散型レジスタ５０１（図６）に対して接続を与えることの可能なコン フィギャラブル論理ブロック３０１における位置を例示している。特に、陰線区 域８００はデータバス６１８_B又は出力線６０９₁乃至６０９_Nのいずれかへ結合 させることの可能な論理要素を表わしている。例えば、１つのコンフィギュレー ション即ち形態においては、フリップフロップ４０２及び４０３のＱ出力端子の うちの少なくとも１つがマルチプレクサ６２２（図６）を介してデータバス６１ ８_Bへ結合されている。別のコンフィギュレーション即ち形態においては、マル チプレクサ４０４，４０５，４０６，４１０，４１１又は４１２の出力端子又は 組合わせ機能ブロック４０１のＦ及びＧ出力端子のうちの少なくとも１つがマル チプレクサ６２２（図６）を介してデータバス６１８_Bへ結合している。更に別 の形態においては、出力線６０９が組合わせ機能ブロック４０１の入力端子か又 はマルチプレクサ４０４，４０５，４０６，４１０，４１１又は４１２（これら のマルチプレクサは２入力から３入力マルチプレクサへ形態を変化さ せる）のうちの１つの入力端子のいずれかへ結合されている。図１０は別のコン フィギュレーション論理ブロック（ザイリンクス社ＸＣ４０００（商標）ファミ リィの装置に関連している）の簡単化したブロック線図を示しており、その場合 に、陰線区域１０００はデータバス６１８_Bか又は出力線６０９₁乃至６０９_N（ 図６）のいずれかへ結合させることの可能な論理要素を表わしている。 注意すべきことであるが、１実施例においては、本発明におけるレジスタの１ ビットがＣＬＢと関連しており（その際に、ＣＬＢにおける１つのソース即ち供 給源のみがレジスタへ接続するために選択されることを暗示している）、一方、 その他の実施例においては、２ビットがＣＬＢと関連している（その場合には、 ＣＬＢにおける２つのソース即ち供給源がレジスタへ接続するために選択される ことを暗示している）。 本発明は次のような利点を提供する。 １．マイクロプロセサは従来のマイクロプロセサよりも高速である。何故なら ば、本発明に基づくマイクロプロセサは、単一の期間において、ＦＰＧＡ論理で 実現されている特別化された複雑な命令を実行するからである。従って、プログ ラムはより少ない数の命令を有することとなり且つより少ない期間 で実行される。 ２．分散型レジスタの全てがマイクロプロセサ及びＦＰＧＡに対して同時的に 使用可能であるので、操作を並列的に行なうことが可能である。 ３．本マイクロプロセサはＦＰＧＡにおける論理をエミュレーションする能力 を有している。従って、論理を実現するＣＬＢを有する代わりに、ソフトウエア プログラムがＦＰＧＡからある入力信号を取り、それらをマイクロプロセサにお いて結合し、次いでその結果をＦＰＧＡへ戻すことが可能である。このように、 本マイクロプロセサは、幾つかの関数発生器を置換することが可能であり、その 際にＦＰＧＡチップ上のかなりの空間を節約する。 ４．分散型レジスタは、マイクロプロセサと周辺装置との間においてより高速 の通信（ＦＰＧＡ論理を介して）を与える。注意すべきことであるが、１実施例 においては、周辺装置はＦＰＧＡにおいて実現される。 本発明の上述した実施例は単に例示的なものであって制限的なものではない。 その他の実施例は本明細書及びそれと関連する図面を参照することにより当業者 にとって自明なものである。本発明は添付の請求の範囲に記載されるものである 。

Claims (1)

1. 【特許請求の範囲】 １．プログラム可能論理装置、 関連するレジスタを具備するマイクロプロセサ、尚前記関連するレジスタは前 記プログラム可能論理装置内に分布されている、 を有するチップ。 ２．請求項１において、前記関連するレジスタが、前記マイクロプロセサ及 び前記プログラム可能論理装置と通信を行なう手段を有しているチップ。 ３．請求項２において、前記関連するレジスタが、複数個のフリップフロッ プを有しており、各フリップフロップが前記マイクロプロセサへ供給されるクロ ック信号を受取るチップ。 ４．請求項３において、前記関連するレジスタが、各フリップフロップの出 力信号を指向づけする手段を有しているチップ。 ５．請求項４において、前記指向する手段が、前記フリップフロップの出力 端子へ結合している第一複数個のトライステートバッファを有しているチップ。 ６．請求項５において、更に、第一データバスを有しており、前記第一複数 個のトライステートバッファの出力端子が前記第一データバスへ結合しているチ ップ。 ７．請求項６において、更に第一アドレス手段を有しており、前記第一アド レス手段が第一ビットパターンによって活性化される場合に、前記第一複数個の トライステートバッファが活性化されて前記フリップフロップの格納されている 出力信号を前記第一データバスへ供給するチップ。 ８．請求項７において、前記第一アドレス手段が、前記第一ビットパターン を供給するための第一アドレスバスと、前記第一アドレスバスへ結合されており 前記第一ビットパターンが検知されるか否かを判別するための第一デコーダとを 有するチップ。 ９．請求項８において、前記第一アドレス手段が、更に、前記第一アドレス バスへ結合すると共に各フリップフロップのイネーブル端子へ結合している第二 デコーダを有しているチップ。 １０．請求項９において、前記第一データバスが、更に、前記フリップフロ ップのデータ入力端子へ結合しているチップ。 １１．請求項１０において、第二ビットパターンが前記第一アドレスバス上 に供給される場合には、前記第一デコーダが前記第一複数個のトライステートバ ッファを脱活性化させ且つ前記第二デコーダが前記フリップフロップの前記イネ ーブル端子を活性化させ、その際に前記第一データバス上の信号を前 記フリップフロップの前記データ入力端子へ転送させるチップ。 １２．請求項１１において、前記データバスが前記マイクロプロセサ及び前 記プログラム可能論理装置へ結合しているチップ。 １３．請求項１２において、更に、複数個の出力線を有しており、各フリッ プフロップの前記出力端子が対応する出力線へ結合しているチップ。 １４．請求項１３において、前記出力線が前記プログラム可能論理装置へ結 合しているチップ。 １５．請求項１４において、更に、前記フリップフロップの前記出力端子へ 結合している第二複数個のトライステートバッファを有しているチップ。 １６．請求項１５において、前記第二複数個のトライステートバッファが第 二データバスへ結合しているチップ。 １７．請求項１６において、前記第二データバスが前記マイクロプロセサへ 結合しているチップ。 １８．請求項１７において、更に、第二アドレス手段を有しており、前記第 二アドレス手段が第三ビットパターンによって活性化される場合には、前記第二 トライステートバッファが活性化されて前記第二データバス上に前記フリップフ ロップの格納されている出力信号を供給するチップ。 １９．請求項１８において、前記第二アドレス手段が、前記第三ビットパタ ーンを供給するための第二アドレスバスを有すると共に、前記第二アドレスバス へ結合されており前記第三ビットパターンが検知されたか否かを判別する第三デ コーダを有するチップ。 ２０．マイクロプロセサ／プログラム可能論理装置インターフェースの遅延 を減少させる方法において、 １個のチップ上にマイクロプロセサとプログラム可能論理装置とを形成し、 前記プログラム可能論理装置内において前記マイクロプロセサと関連する複数 個のレジスタを分布させ、 前記複数個のレジスタを前記マイクロプロセサ及び前記プログラム可能論理装 置と接続させる、 上記各ステップを有する方法。