JPH11506852A - 多数のバスマスタと共用レベル２キャッシュとを備える多レベルキャッシュシステムでのキャッシュスヌーピングオーバーヘッドの低減 - Google Patents

Abstract

(57)【要約】 多数のバスマスタを備えた２レベルキャッシュシステムのためのキャッシュスヌーピングオーバーヘッドを減じるためのメモリシステムであって、レベル２キャッシュはメインメモリに接続され、レベル１キャッシュはバスマスタに接続される。各バスマスタに対して１つのレベル１キャッシュが割当てられ、各レベル１キャッシュが接続される共用レベル２キャッシュがある。レベル１キャッシュは、レベル１キャッシュに割当てられたバスマスタからのメモリアクセス要求に応答し、もしレベル１キャッシュがメモリアクセスにサービスできなければ、レベル２キャッシュがその要求にサービスしようとする。レベル２キャッシュは、レベル２キャッシュ内の各記憶場所に対する内包フィールドを有する。内包フィールドは、内包フィールドに関連する記憶場所内に保持される情報が共用レベル２キャッシュに接続されたレベル１キャッシュのいずれかにも含まれているかどうかを示す。もしレベル２キャッシュでキャッシュヒットすれば、レベル２キャッシュはそのバスマスタのメモリアクセスに対応するタグ−アドレスがメモリアクセスを行なったバスマスタとは異なった別のバスマスタに割当てられたレベル１キャッシュ内にもあるかどうかを、キャッシュヒットに対応する記憶場所に対する内包フィールドから決定する。もし他のバスマスタにもこのタグ−アドレスがあれば、共用レベル２キャッシュは他のバスマスタに割当てられたレベル１キャッシュからこのデータを得、このデータはレベル２キャッシュに読込まれる。次にデータは共用レベル２キャッシュからメモリアクセスを始めたバスマスタに割当てられたレベル１キャッシュに読込まれる。この情報はまた要求を行なったバスマスタにも送られる。一旦この処理が完了すると、レベル２キャッシュは共用レベル２キャッシュに動作可能に接続された各レベル１キャッシュ内のタグ−アドレスを反映するよう、その内包フィールドを更新する。

Description

【発明の詳細な説明】 多数のバスマスタと共用レベル２キャッシュとを備える 多レベルキャッシュシステムでの キャッシュスヌーピングオーバーヘッドの低減 発明の背景 １．発明の分野 この発明は、密結合キャッシュおよび共用キャッシュを有する多重処理装置を 備える処理システムにおいて必要とされる、キャッシュメモリアクセスまたはス ヌーピングオーバーヘッドの低減のための方法および装置に関する。特定的には 、この発明によるメモリシステムは、いずれかのバスマスタからのメモリアクセ ス要求の結果として、キャッシュシステム内の第１レベルキャッシュのいずれか にキャッシュヒットまたはキャッシュミスが生じたか否かを効率的に決定する。 ２．背景技術の説明 この発明の目的においては、バスマスタとは、メモリに対して読出または書込 トランザクションを始めることができる装置である。このような装置の一例は、 マイクロプロセッサなどのプロセッサである。コンピュータシステムの性能を高 める１つの方策は、バスマスタが必要とする情報をバスマスタに供給するために 必要な時間を減ずることである。このような情報には、データおよび命令の両者 が含まれ得るが、これらは典型的には、バスマスタと接続されたメモリ内に記憶 される。この必要とされる情報にアクセスするため、必要とされる情報が記憶さ れているメモリに、バスマスタはアドレスを伝送する。メモリは、バスマスタが 供給したアドレスによって示される記憶場所に記憶された情報をバスマスタに伝 送し返す。 メモリがバスマスタからアドレスを受取ってから、必要とされた情報をバスマ スタに伝送するまでにかかる時間の経過を減じることによって、必要とされた情 報をバスマスタに供給するために必要な時間を減じることができよう。残念なが ら、メモリの速度が上がると、メモリのコストは劇的に高くなる。したがって、 とりわけ、大容量のメモリを必要とするシステムにおいては、利用可能な中で最 速のメモリを使用するということはまず実用的でない。 典型的には「キャッシュ」メモリと呼ばれる、比較的高速のメモリの比較的小 さなバンクを使用することにより、情報要求から情報供給までの平均速度を改良 するためのより費用対効果のよい方策が提供される。特定的には、キャッシュメ モリを有するシステムでは、バスマスタはまず必要とする情報をキャッシュメモ リに要求する。もしその情報がキャッシュメモリ内に記憶されていれば、その要 求はキャッシュ「ヒット」と呼ばれ、情報はキャッシュメモリからバスマスタへ とキャッシュメモリのより速い速度で提供される。もし必要とされた情報がキャ ッシュメモリ内に記憶されていなければ、その情報要求はキャッシュ「ミス」と 呼ばれ、その情報はシステムメモリからより遅い転送速度で検索される。情報が システムメモリからバスマスタへ供給されるときには、その同じ情報が続いて要 求されることを予想して、その情報のコピーが典型的にはキャッシュメモリ内に 記憶される。 多レベルキャッシュシステムは、バスマスタからメインメモリへのアクセス経 路内に２つ以上のキャッシュレベルを含む。バスマスタはレベル１キャッシュに 接続され、レベル１キャッシュはレベル２キャッシュに接続され、レベル２キャ ッシュはレベル３キャッシュに接続されてもよく、さらに他のキャッシュが接続 されていてもよい。通常、各バスマスタについて、より高レベルのキャッシュは より低レベルのキャッシュ内に記憶されるすべての情報を含んでおり、この原則 は内包として知られている。多数のキャッシュレベルを用いる多数のバスマスタ は、共用メモリバスを通じて共通メインメモリにアクセスできる。このバスは通 常、各バスマスタに割当てられた最高レベルのキャッシュに接続する。この機構 においては、バスマスタ用のキャッシュを含む各バスマスタシステムは、いずれ かのバスマスタがそのバスマスタ用のキャッシュのいずれにも含まれていないデ ータを要求するまでは、同一のメインメモリを共用している他のバスマスタシス テムとは独立してランできる。 バスマスタが要求した情報が一旦バスマスタに供給されると、そのバスマスタ はその情報を変更できる。次に、この情報の変更された型はキャッシュメモリに 再び記憶される。こうして、１つの情報の２つの型が同時に存在し得る。つまり 、「古い」型がシステムメモリおよび高レベルキャッシュ内に、そして、「新し い」型が、典型的には第１レベルキャッシュメモリ内に存在し得る。単一バスマ スタシステムにおいては、情報を使用する唯一の装置であるバスマスタは、バス マスタが情報を必要とするときにはその情報のキャッシュにある型を検索するの で、２つのデータの型が存在することは問題にはならない。 多数のバスマスタを有するシステムにおいては、ある情報の最新の型があるバ スマスタに割当てられたキャッシュ内に記憶されているときに、他のバスマスタ がその情報を要求するかもしれない。確実に、最新の型のデータのみが使用され るようにするためには、システム内のいずれのバスマスタによる要求をもキャッ シュメモリに知らせる機構を提供せねばならない。多数のバスマスタがあるシス テムにおいては、バスマスタはシステムメモリおよびバスマスタ同士と共用メモ リバスによって接続されている。各バスマスタ用のキャッシュは、ただそれらと 関連するバスマスタに情報を供給するだけでなく他のバスマスタからのメモリア クセス要求をモニタするような構成でなければならない。 メモリアクセス要求は、共用メモリバスで同報通信される。共用メモリバスに よって情報要求が同報通信されるたびに、システム上のキャッシュメモリは要求 されている情報がそれらの記憶場所のいずれかに含まれているかどうか決定せね ばならない。メモリバスを通じて要求される情報がキャッシュメモリ内に記憶さ れているか否かを決定するこの処理は、「スヌーピング」と呼ばれる。もし、共 用メモリバス上で要求された情報がキャッシュメモリ内に含まれていれば、その キャッシュメモリは要求された情報の最新の型を、メモリバスを通じてその情報 を要求したバスマスタに送る。その情報を要求したバスマスタはその情報を変更 するかもしれず、したがって、その情報の現在の型は無効になるかもしれないの で、このキャッシュメモリはまた、要求された情報のその型を無効にしてもよい 。 キャッシュ上でスヌーピング動作が実行されているときはバスマスタはキャッ シュにアクセスできないので、スヌーピング動作のために、キャッシュを備えた バスマスタの全体として性能が大きく減じられ得る。さらには、２つのバスマス タを有するシステムにおいては、スヌーピング動作が動作時間の５０％も占めか ねず、共通メインメモリを共用する３つ以上のバスマスタを有するシステムにお いてはさらに多くの動作時間を占めかねない。 発明の概要 この発明の目的は、レベル２キャッシュなど共用高レベルキャッシュを備える 複数のバスマスタにサービスする多レベルキャッシュシステムを提供することで ある。 この発明のさらなる目的は、共用高レベルキャッシュに経路づけられたバスに アクセスするバスマスタが、アクセス中のキャッシュラインのデータを他のキャ ッシュが含むかどうかを迅速に知る、システムを提供することである。 この発明のまたさらなる目的は、個々のバスマスタの速度を落とすことなく、 キャッシュのスヌープのために必要なクロックの数を減じるシステムを提供する ことである。 この発明のまたさらなる目的は、キャッシュコヒーレンスを維持するために必 要な時間を減じることである。 この発明の上述のおよび他の目的は、２つまたは３つ以上のバスマスタが各々 少なくともそれら自身の第１レベルキャッシュを有するシステムによって達成さ れる。これらのバスマスタは第２レベルキャッシュなどの高レベルキャッシュを 共用する。共用高レベルキャッシュは、低レベルキャッシュ内のすべてのエント リに対しての内包をサポートする。この発明により、高レベルキャッシュは、シ ステム内の各バスマスタに対し別個の内包ビットを有する。第１のバスマスタに よるメモリアクセス時には、各バスマスタに対して内包ビットがテストされ、他 のバスマスタに関連するローカルキャッシュが同じアドレスおよび潜在的に異な ったデータを含んでいないかどうか決定する。もし含んでいれば、第１のバスマ スタはアクセスを止め、キャッシュ内のデータを無効にしおよび／または変更し たデータをメインメモリに書込み直す無効化サイクルを実行する。 この発明によるシステムは、多数のバスマスタが共用するレベル２キャッシュ などのより高レベルのキャッシュを有するよう構成してもよい。レベル２キャッ シュなどのより高レベルのキャッシュを共用するバスマスタは各々、メモリアク セス動作用にそれ自身のレベル１キャッシュを有する。バスマスタがそれ自身の キャッシュ内に含まれていない情報を要求するたびに、システム上のすべてのキ ャッシュがスヌーピング動作を実行する必要がない、システムを提供することが 望ましい。特定的には、高レベルキャッシュ内の内包フィールドが高レベルキャ ッシュ内に記憶されたどのタグ−アドレスが各低レベルキャッシュにも記憶され ているかを示すので、一旦高レベルキャッシュたとえばレベル２キャッシュでヒ ットが生じれば、高レベルキャッシュを共用している低レベルキャッシュたとえ ばレベル１キャッシュをスヌープする必要がない、システムを提供することが望 ましい。 この発明の一局面により、メモリシステムは、第１のバスマスタと第１のバス マスタに動作可能に接続された第１のレベル１キャッシュとを含む。第１のレベ ル１キャッシュは第１の複数の記憶場所を含む。典型的には、第１の複数の記憶 場所は各々、データフィールド、タグ−アドレスフィールド、ステータスフィー ルド、およびデータ変更フィールドを有する。この発明によるメモリシステムは また、第２のバスマスタと第２のバスマスタに動作可能に接続された第２のレベ ル１キャッシュとを含む。第２のレベル１キャッシュは第２の複数の記憶場所を 含み、第２の複数の記憶場所は各々データフィールド、タグ−アドレスフィール ド、ステータスフィールド、およびデータ変更フィールドを有する。このメモリ システムはさらに、第１のレベル１キャッシュおよび第２のレベル１キャッシュ に動作可能に接続されたレベル２キャッシュを含む。レベル２キャッシュは第３ の複数の記憶場所を含み、第３の複数の記憶場所は各々、データフィールド、タ グ−アドレスフィールド、ステータスフィールド、データ変更フィールド、およ び内包フィールドを有する。内包フィールドは内包情報を記憶し、データに関連 するタグ−アドレスがまた、第１のレベル１キャッシュ内の第１の複数の記憶場 所のいずれか１つまたは第２のレベル１キャッシュ内の第２の複数の記憶場所の いずれか１つにも存在しているかどうかを示す。 この発明の別の局面により、ｉ個のバスマスタを有する処理システムがある。 ただし、ｉは１より大きい整数である。ｉ個のバスマスタの１つは１つのバスマ スタが要求するデータを表わすアドレスを発生する。この処理システムは、メイ ンメモリに接続されｉ個のバスマスタがアクセスできる共用メモリバスを含み、 かつ、少なくとも２つのレベルを有する多レベルキャッシュシステムを含む。一 例においては、この発明による２レベルキャッシュシステムは、ｉ番目のバスマ スタに動作可能に接続されたｉ番目のレベル１キャッシュを含む。このｉ番目の レベル１キャッシュは、データ、データのタグ−アドレス、データのステータス 、およびデータのデータ変更表示を記憶するための、ｉ番目の複数の記憶場所を 含む。ｉ番目のレベル１キャッシュは、ｉ番目のバスマスタからのアドレス要求 に応答して、情報を供給する。この２レベルキャッシュシステムはさらに、ｉ個 のバスマスタおよびｉ個のレベル１キャッシュの各々に動作可能に接続されたレ ベル２キャッシュを含む。レベル２キャッシュは、データ、データのタグ−アド レス、データのステータス、データのデータ変更表示、およびデータの内包フィ ールドを記憶するための（ｉ＋１）番目の複数の記憶場所を含む。内包フィール ドは、その内包フィールドに関連するタグ−アドレスがレベル２キャッシュに接 続されたｉ個のレベル１キャッシュのいずれかにもまた含まれているかどうかを 示す。この２レベルキャッシュシステムはさらに、ｉ番目のレベル１キャッシュ に割当てられるｉ番目のバスマスタからのメモリアクセスを検出するための、ｉ 個のレベル１キャッシュ内のモニタ手段と、ｉ番目のレベル１キャッシュによっ てはメモリアクセスはサービスできないことをレベル２キャッシュに通知するた めの、ｉ個のレベル１キャッシュ内のキャッシュミス通知手段と、レベル２キャ ッシュ内の（ｉ＋１）番目の複数の記憶場所の１つの中の内包フィールドを更新 するための、レベル２キャッシュ内の内包フィールド更新手段とを含む。 図面の簡単な説明 この発明ならびにこの発明のさらなる目的および利点は、添付した図面に照ら して以下の説明を参照すると最もよく理解されるであろう。図面中の図において は、同様の参照番号は同様の要素を示す。 図１は、この発明による多バスマスタ環境において、複数のレベル１キャッシ ュが共用レベル２キャッシュに接続されている２レベルキャッシュシステムをブ ロック図の形で示す。 図２は、この発明によるレベル１およびレベル２キャッシュの要素をブロック 図の形で示す。 図３は、この発明による、レベル１キャッシュがそれに対応するバスマスタか らのメモリ読出アクセスを検出したときに関係するシーケンスのフロー図である 。 図４は、この発明による、共用レベル２キャッシュが共用メモリバス上の他の バスマスタからのメモリ読出アクセスを検出したときに関係するシーケンスのフ ロー図である。 図５は、この発明による、レベル１キャッシュがその対応するバスマスタから のメモリ書込アクセスを検出したときに関係するシーケンスのフロー図である。 図６は、この発明による、共用レベル２キャッシュが共用メモリバス上の他の バスマスタからのメモリ書込アクセスを検出したときに関係するシーケンスのフ ロー図である。 図７ａおよび図７ｂは、それぞれ、共用レベル２キャッシュ内に内包フィール ドがないときおよびあるときにキャッシュスヌーピングを実行するために必要な クロックサイクルを示す、タイミング図である。 好ましい実施例の詳細な説明 図１は、この発明による共用レベル２キャッシュを備える２レベルキャッシュ 処理システムを示す。この発明の説明を簡単にするため、２つのキャッシュレベ ルを持ち２つのバスマスタを備えるシステムが示されているが、いくつのキャッ シュレベルおよびバスマスタでも用いることができ、図１に示すシステムは例で あって限定ではないことは理解されよう。 図１は、第１のバスマスタ１０、第２のバスマスタ１５、第１のバスマスタ１ ０に割当てられるレベル１キャッシュ２０、第２のバスマスタ１５に割当てられ るレベル１キャッシュ２５、共用レベル２キャッシュ３０、共用メモリバス４０ 、およびメインメモリ５０を示す。図１はまた、共用メモリバス４０に接続され ているが、データ検索のためには共用レベル２キャッシュ３０を使用しない、第 ３のバスマスタ５５を示す。 第１のバスマスタ１０がメインメモリ５０からアドレスを要求するとき、第１ のバスマスタ１０に割当てられたレベル１キャッシュ２０は、そのアドレスをレ ベル１キャッシュ２０内に記憶されたタグアドレスと比較することで、そのアド レスがその記憶場所のいずれかにあるかどうかを、まずチェックする。もし、レ ベル１キャッシュ２０の記憶場所のいずれにもそのアドレスがなければ、共用レ ベル２キャッシュ３０が次に、そのアドレスを共用レベル２キャッシュ３０内に 記憶されたタグアドレスと比較することで、バスマスタのアドレス要求にサービ スしようとする。もし、共用レベル２キャッシュ３０の記憶場所のいずれにもそ のアドレスがなければ、メインメモリ５０が第１のバスマスタ１０にサービスす る。この処理は、第２のバスマスタ１５によるメモリ要求についても同じである 。その場合には、第２のバスマスタに割当てられたレベル１キャッシュ２５がま ず要求にサービスしようとし、不成功であれば、次に共用レベル２キャッシュ３ ０が要求にサービスしようとする。 次に図２を参照して、第１のバスマスタに割当てられたレベル１キャッシュ２ ０は、データ２０−１、データのタグまたはメモリアドレス２０−２、ならびに データが有効であるか、およびデータが変更されているかの表示を含むデータス テータス２０−３を含む。レベル１キャッシュ２０はまた、第１のバスマスタ１ ０によるメモリへの読出および書込アクセスを検出し、第１のバスマスタ１０に よるメモリアクセス要求にレベル１キャッシュ２０がサービスできるかどうかを より高レベルのキャッシュ（すなわち共用レベル２キャッシュ３０）に知らせる ためのレベル１キャッシュコントローラ２０−４を有する。第２のバスマスタに 割当てられたレベル１キャッシュ２５は第１のバスマスタ１０に割当てられたレ ベル１キャッシュ２０と同一構造である。 共用レベル２キャッシュ３０は、データ３０−１、データのタグまたはメモリ アドレス３０−２、およびデータのステータス３０−３を含む。さらに、共用レ ベル２キャッシュ３０は内包フィールドアレイ３０−４を含む。内包フィールド アレイ３０−４は、内包フィールドに対応するデータのタグ−アドレスがまた、 共用レベル２キャッシュ３０に接続されたレベル１キャッシュ２０、２５のいず れかにもあるかどうかを識別する別個の表示を含む。共用レベル２キャッシュ３ ０はまた、共用メモリバス４０でのいかなるメモリアクセス読出または書込をも モニタする、レベル２キャッシュコントローラ３０−５を有する。レベル２キャ ッシュコントローラ３０−５はまた、必要なときに、レベル１キャッシュ２０、 ２５のスヌーピングを実行する。 レベル２キャッシュコントローラ３０−５は、共用レベル２キャッシュ３０に 接続されるレベル１キャッシュ２０、２５の各々の中にその時点で記憶されてい るタグ−アドレスおよびデータに基づいて、内包フィールドアレイ３０−４の更 新を行なう。 レベル２キャッシュは、レベル２キャッシュ３０に接続されたレベル１キャッ シュ２０、２５の各々が行なう、変更されたデータのコピーバック動作（キャッ シュライン置換え）を識別できる。コピーバック動作は、変更されたデータのメ インメモリ５０へのキャッシュの書込に対応する。これらのコピーバック動作は 周期的に生じてもよく、または、バスマスタから送られる外部コピーバックコマ ンドの発生によって生じてもよい。いくつかのシステムにおいては、レベル１キ ャッシュからメインメモリ５０へのデータのコピーバックによって、コピーバッ クを行なったレベル１キャッシュがそのキャッシュ内のコピーバックされたデー タを無効にし、それによって、キャッシュ内のコピーバックされたデータに新し いデータを重ね書きできる。こうしたシステムにおいては、これに伴って、レベ ル２キャッシュ３０がその内包フィールドアレイ３０−４を更新し、コピーバッ クされたデータに対応するアドレスはもはやレベル１キャッシュにはないことを 示す（なぜならば、それらの各々のステータスビットは「無効」と設定されてい るからである）。 レベル２キャッシュ３０はまた、レベル１キャッシュ２０、２５によるメイン メモリへの他のタイプのライトバックに基づいて、その内包フィールドアレイ３ ０−５を更新することもできる。たとえば、第１のバスマスタ１０から送られる バーストライト・コマンドの間は、第１のバスマスタ１０に割当てられたレベル １キャッシュ２０は、バーストライト・コマンドのメモリアドレス範囲内にある タグ−アドレスを有するメインメモリ５０にデータをライトバックする。あるシ ステムでは、次に、レベル１キャッシュ２０内の、メインメモリ５０にバースト ライトされたデータを無効化し、それに従って、レベル２キャッシュ３０がその 内包フィールドアレイ３０−４を更新する。 次に図３を参照すると、ステップ２０１で、第１のバスマスタ１０がメモリア クセス読出を要求し、これに対応する第１のレベル１キャッシュ２０がそれを受 取る。次に、ステップ２０２で、第１のレベル１キャッシュ２０は、第１のバス マスタ１０からのメモリアクセス読出要求に対応するタグ−アドレスが第１のレ ベル１キャッシュ２０内の記憶場所のいずれかにあるかどうかを決定する。 もし、キャッシュヒットであれば、すなわち、もし、第１のバスマスタ１０か らのメモリアクセス読出要求のアドレスと一致するタグ−アドレスが第１のレベ ル１キャッシュ２０内の記憶場所のいずれかにあれば、次に、ステップ２０３で 第１のレベル１キャッシュ２０は要求にサービスし、第１のバスマスタ１０に要 求された情報を送る。もしキャッシュミスであれば、ステップ２０４で、共用レ ベル２キャッシュ３０がメモリ読出要求にサービスしようとし、共用レベル２キ ャッシュ３０内の記憶場所のいずれかが第１のバスマスタ１０のメモリ読出アク セスに一致するタグ−アドレスを含むかどうか決定する。 もし、共用レベル２キャッシュ３０でキャッシュミスであれば、次に、ステッ プ２０５で、第１のバスマスタ１０が要求した情報をメインメモリ５０から検索 せねばならない。一旦メインメモリ５０から検索されると、続いて起こる第１の バスマスタ１０からの要求をさばくために、ステップ２０６においてこのデータ は共用レベル２キャッシュ３０にコピーされ、ステップ２０７において第１のレ ベル１キャッシュ２０にコピーされる。次に、ステップ２０８で、第１のレベル １キャッシュ２０内の新しいタグ−アドレスを反映するように、共用レベル２キ ャッシュ３０の内包フィールドが更新され、ステップ２０３でデータは第１のバ スマスタ１０に送られる。 もし、共用レベル２キャッシュ３０でキャッシュヒットすれば、ステップ２０ ９で、メモリ読出アクセスに一致するタグ−アドレスを含む記憶場所に対応する 内包フィールドがチェックされ、図１の第２のレベル１キャッシュ２５などの他 のレベル１キャッシュのいずれかが第１のバスマスタ１０からのメモリアクセス に対応する要求されたタグ−アドレスを含むかどうかが調べられる。もし、いず れの他のレベル１キャッシュもこの要求されたタグ−アドレスを含んでいなけれ ば、次に、ステップ２０７で、共用レベル２キャッシュ３０はメモリアクセスに 一致するタグ−アドレスに対応する記憶場所内の情報を第１のレベル１キャッシ ュ２０に送る。ステップ２０３で、この情報は要求を出したバスマスタ１０にも 送られる。ステップ２０８で、第１のレベル１キャッシュ２０もこの時点ではタ グ−アドレスを含んでいることを反映するよう、共用レベル２キャッシュ３０は 、また、メモリ読出アクセスに一致するタグ−アドレスを含む記憶場所に対応す る内包フィールドを更新する。 もし、共用レベル２キャッシュ３０内の内包フィールドが他のレベル１キャッ シュの１つがメモリ読出アクセスに対応するタグ−アドレスを含むことを示せば 、ステップ２１１で、共用レベル２キャッシュ３０はそのタグ−アドレスに対応 する情報をレベル１キャッシュ（すなわち我々の例では第２のレベル１キャッシ ュ２５）から検索し、ステップ２０６で、第１のバスマスタ１０のメモリ読出ア クセスと一致するタグ−アドレスに対応する記憶場所内の情報を共用レベル２キ ャッシュ３０に書込む。次に、ステップ２０７で、要求された情報は共用レベル ２キャッシュ３０から第１のレベル１キャッシュ２０へ送られ、ステップ２０８ で、（第１のレベル１キャッシュ２５がこの時点では要求された情報に対応する タグ−アドレスを含んでいることを反映するよう）共用レベル２キャッシュ３０ の内包フィールドが更新され、ステップ２０３で、要求された情報は第１のバス マスタ１０に送られる。共用レベル２キャッシュ３０から第１のレベル１キャッ シュ２５への情報の伝送は、共用レベル２キャッシュ３０からメモリ読出アクセ スを行なった第１のバスマスタ１０への情報の伝送と同時に行なうことができる 。 もし、図１に示す第３のバスマスタ５５のような、共用レベル２キャッシュ３ ０を利用しないバスマスタがメモリ読出アクセスを行なうと、その手順は上に説 明したものとは若干異なる。第３のバスマスタ５５は、（それ自身のキャッシュ メモリを持つまたは持たない）イーサネットカード、Ｉ／Ｏカード、ビデオカー ド、または典型的には頻繁なメモリアクセスを行なう他のタイプのバスマスタで あってよい。 ここに説明するこの発明は、共用レベル２キャッシュ３０にアクセスする第１ および第２のバスマスタ１０、１５にこれらの外部バスマスタが課すアクティビ ティ（すなわちスヌーピング）の量を減ずる。内包フィールドアレイに基づいて 、共用レベル２キャッシュ３０は、それが共用メモリバス４０上でピックアップ したいずれかのメモリアクセスが、第１および第２のレベル１キャッシュ２０、 ２５のいずれかまたは両方をのぞいて（すなわちスヌープして）これらのキャッ シュが共用メモリバス４０上のこれらのメモリアクセスのいずれかと一致するタ グ−アドレスを含むかどうかを調べることを必要としているかどうか決定できる 。 もしレベル１キャッシュ２０、２５のいずれかが第３のバスマスタ５５から発 したメモリアクセスと一致するタグ−アドレスを含んでおり、そして、そのタグ −アドレスに対応するデータが、対応する第１または第２のバスマスタ１０、１ ５によって（ステータスフィールドから決定されるように）変更されるかまたは 更新されていれば、その変更されたデータが共用レベル２キャッシュ３０および メインメモリ５０にライトバックされる。この手順によって、第３のバスマスタ ５５は確実にメモリ読出アクセスに対応する最新のデータ値を検索する。 第３のバスマスタ５５などの外部メモリ読出アクセスに関する処理を図４を参 照して、説明する。ステップ５００で、共用レベル２キャッシュ３０は、共用レ ベル２キャッシュ３０を使用する第１および第２のバスマスタ１０、１５以外の バスマスタによるあらゆるメモリアクセスに対し、共用メモリバス４０をモニタ する。ステップ５０２で、第３のバスマスタ５５からなどの外部バスマスタから のメモリ読出アクセスが共用メモリバス４０上で検出されると、ステップ５０４ で、共用レベル２キャッシュ３０は、そのメモリ読出アクセスに対応するタグ− アドレスがその記憶場所のいずれかにあるかどうかを決定する。もしそのタグ− アドレスが共用レベル２キャッシュ３０内になければ、内包からして、そのタグ −アドレスは、共用レベル２キャッシュ３０と直接接続されているレベル１キャ ッシュ２０、２５のいずれにもないことになる。したがって、処理はステップ５ ００に戻り、他の外部メモリアクセスを見張る。 しかし、もし共用レベル２キャッシュ３０で「ヒット」すれば、ステップ５１ ０で、共用レベル２キャッシュ３０は外部メモリ読出アクセスと一致するタグ− アドレスを有する記憶場所に対応する内包フィールドをチェックする。もし内包 フィールドがレベル１キャッシュ２０、２５のいずれも外部メモリ読出アクセス に一致するタグ−アドレスを含んでいないと示せば、ステップ５１２で、共用レ ベル２キャッシュは対応するデータ変更ビットをチェックし、共用レベル２キャ ッシュ３０ではヒットになった記憶場所が、第１および第２のバスマスタ１０、 １５のいずれかによって更新されているかどうかを調べる。 ステップ５１３で、ステータスフィールドがデータが変更されていることを示 せば、ステップ５１４で、データ・ライトバック・サイクルにより、共用レベル ２キャッシュ３０はメインメモリ５０にデータをライトバックする。もしステー タスフィールドがデータが変更されていないことを示せば、プロセスはステップ ５００に戻る。 他方、もし、レベル１キャッシュ２０、２５のいずれか（または両方）が「ヒ ット」タグ−アドレスおよび対応するデータを含んでいることを、共用レベル２ キャッシュ３０内の対応する記憶場所の内包フィールドが示せば、ステップ５１ ６で共用レベル２キャッシュ３０は無効化サイクルを強制する。この無効化サイ クルによって、ステップ５１８で、「ヒット」記憶場所を含むレベル１キャッシ ュはこの「ヒット」記憶場所内のデータをメインメモリ５０にライトバックする 。 ＭＥＳＩプロトコルにおいては、レベル１キャッシュ２０、２５のいずれか一 方しか対応するメモリアドレス場所に対して変更されたデータを含むことができ ず、したがって、２つ以上のレベル１キャッシュがデータが変更されたことを示 すステータスフィールドを有する「ヒット」記憶場所を含むという状況はあり得 ない。しかし、他のタイプのキャッシュプロトコルにおいては、こうした状況が 生じ得る。ＭＥＳＩプロトコルにおいては、「共用」データがレベル１キャッシ ュ２０、２５の両方に存在することができるが、この共用データを第１または第 ２のバスマスタ１０、１５のいずれかによって変更することはできない。したが って、レベル１キャッシュ２０、２５での同時ヒットについての以下の説明は、 こうした状況が生じ得る（ＭＥＳＩプロトコルではない）システムにのみ当ては まる。 ＭＥＳＩプロトコルにおいては、キャッシュ内のデータは以下の４つの可能な 状態のいずれかをとり得る。１）変更済（すなわち、同じメモリアドレスに対す るキャッシュ内のデータはメインメモリ内のデータと異なっている）２）排他的 （すなわち、同じメモリアドレスに対するメモリ内のデータはキャッシュ内のデ ータと同一である）３）共用（すなわち、同じメモリアドレスに対するキャッシ ュ内のデータはキャッシュ内のデータと同一であるが、この同じメモリアドレス はまた他のキャッシュにも存在しており、そこでは対応するデータは変更されて いてもよい）および４）無効（すなわち、同一のメモリアドレスに対するキャッ シュ内のデータはメインメモリ内のデータと異なっている）。 無効化サイクルは必ずしも、レベル１キャッシュ２０、２５内の対応する「ヒ ット」記憶場所内のデータを無効にするわけではなく、ただ、「ヒット」記憶場 所内の対応するデータをメインメモリ５０にライトバックさせる。この手順によ って、第３のバスマスタ５５のメモリ読出アクセスによって、第３のバスマスタ ５５によるメモリ読出アクセスが行なわれたときにはメインメモリ５０内にはな かったかもしれない、利用可能な最新のデータを確実に得る。ステップ５１８で 、一旦データがメインメモリ５０（および共用レベル２キャッシュ３０）に書込 まれると、ステップ５２０で、第３のバスマスタ５５からのメモリ読出アクセス にメインメモリ５０がサービスする。 図５は、レベル１キャッシュ内のデータが「共用」状態にあるかまたはレベル １キャッシュがライトスルーモードであるときの、共用レベル２キャッシュに接 続されたレベル１キャッシュの１つに割当てられたバスマスタからの書込要求の シーケンスを説明する。ステップ６００で、レベル１キャッシュ２０、２５の各 々はメモリアクセス要求を検出するため、これらをそれぞれの第１および第２の バスマスタ１０、１５に接続する内部バスをモニタする。もしステップ６０２で 、第１のバスマスタ１０からのメモリ読出アクセス要求のように、共用レベル２ キャッシュ３０を使用するバスマスタからメモリ書込アクセスが行なわれると、 ステップ６０４で、レベル１キャッシュ２０などの対応するレベル１キャッシュ がその要求にサービスしようとする。 もし、メモリ書込アクセスに対応するメモリアドレスが、対応するレベル１キ ャッシュ２０内にあるタグ−アドレスと一致すれば、ステップ６０６で、メモリ 書込アクセスに対応するデータは、レベル１キャッシュ２０内の「ヒット」タグ −アドレスに対応する記憶場所に書込まれる。ステップ６０８で、この記憶場所 に対して変更ビットが「変更された」状態に設定され、この時点でこれが変更さ れたデータを含むことを示す。メモリ書込アクセス要求を行なったバスマスタ１ ０のレベル１キャッシュ２０がこのメモリ書込アクセスにサービスしたので、さ らなるステップは必要なく、処理はモニタステップ６００に戻る。 ステップ６０８の後には他の動作は図示していないが、もしレベル１キャッシ ュがライトバックキャッシュであればメインメモリ５０にデータをライトバック するであろうし、ＭＥＳＩプロトコルにおいては、対応するライトバックされた 記憶場所のステータスビットは「無効」状態に設定されるであろうことに注意さ れたい。この例においては、（レベル１キャッシュにおける「無効」データを有 するメモリアドレスは本質的には、レベル１キャッシュにはないメモリアドレス と同じであるから）ライトバックされたレベル１キャッシュ内の記憶場所に対応 するレベル２キャッシュ３０内の記憶場所はもはやレベル１キャッシュ内にはな いことを示すため、共用レベル２キャッシュ３０がその内包フィールドアレイを 更新する。 しかし、もし対応するレベル１キャッシュ２０内で「ヒット」にならなければ 、ステップ６１０で、共用レベル２キャッシュ３０がメモリ書込アクセスにサー ビスしようとする。もし共用レベル２キャッシュ３０が「ヒット」しなければ、 次に、ステップ６１４で、メモリ書込アクセス要求は共用メモリバス４０を通っ て送られ、メインメモリ５０がメモリ書込アクセス要求にサービスする。ステッ プ６１６で、メインメモリ５０は、メモリ書込アクセスのアドレスに対応するデ ータを共用メモリバス４０上に送ることにより、メモリ書込アクセスに応答する 。 次に、ステップ６１７で、レベル２キャッシュ３０に対して「書込割当」が可 能化されたかどうかが決定される。もし、書込割当が可能化されていなければ、 レベル２キャッシュはメインメモリ５０から送られてきたデータをその利用可能 な記憶場所の１つに書込まず、シーケンスはステップ６００に戻る。もし書込割 当が可能化されていれば、ステップ６１８で、レベル２キャッシュはメインメモ リ５０から送られてきたデータをその利用可能な記憶場所の１つに書込む。 もし書込割当が可能化されていれば、共用レベル２キャッシュ３０はまた、ス テップ６２２で、メモリ書込アクセスをしたバスマスタのレベル１キャッシュ２ ０にデータを送る。共用レベル２キャッシュ３０と同様、レベル１キャッシュも 「書込割当」が可能化されていれば、データをその利用可能な記憶場所の１つに 書込み、共用レベル２キャッシュ３０はステップ６２４で、このデータに対応す るタグ−アドレスが共用レベル２キャッシュ３０に接続されたレベル１キャッシ ュの１つ（すなわちレベル１キャッシュ２０）にもあることを示すため、共用レ ベル２キャッシュ３０に書込まれた記憶場所の内包フィールドを更新する。もち ろんレベル１キャッシュにおいて書込割当が可能化されていなければ、レベル１ キャッシュはこのデータをその記憶場所のいずれにも書込まないのであるから、 共用レベル２キャッシュ３０はその内包フィールドアレイを更新しない。 もし共用レベル２キャッシュ３０で「ヒット」すれば、ステップ６２６で、共 用レベル２キャッシュ３０はメモリ書込アクセス要求にサービスする。さらに、 共用レベル２キャッシュ３０はそのデータをレベル１キャッシュ２０に供給して もよく、したがって、レベル１キャッシュ２０は、第１のバスマスタ１０がこの 同じアドレスに対して次に行なうメモリアクセスにサービスできる。しかし、Ｍ ＥＳＩプロトコルにおいては、メモリは更新されないので、ＭＥＳＩプロトコル においては共用レベル２キャッシュ３０はレベル１キャッシュ２０にこのデータ を供給しない。しかし、他のタイプのプロトコルにおいては、このようなことが 生じ得、したかって、共用レベル２キャッシュ３０はレベル１キャッシュ２０に 書込むようにデータを供給し、そして、共用レベル２キャッシュ３０はレベル１ キャッシュ２０内にあるデータの更新を反映するようその内包フィールドアレイ を更新する。 次に図６を参照して、もし、共用レベル２キャッシュ３０を使用しないバスマ スタによってメモリ書込アクセスがなされたら、たとえば、第３のバスマスタ５ ５によるメモリ書込アクセスが行なわれたならば、ステップ７００で、共用レベ ル２キャッシュ３０は共用メモリバス４０上でこの「外部」メモリ書込アクセス を検出する。共用メモリバス４０をモニタすることにより、ステップ７０２で、 共用レベル２キャッシュ３０は共用メモリバス４０上のメモリ書込アクセスの存 在を検出できる。ステップ７０４で、共用レベル２キャッシュ３０は、外部メモ リ書込アクセスに対応するアドレスが共用レベル２キャッシュ３０内の記憶場所 のいずれかにかあるタグ−アドレスに「ヒット」するかどうかを決定する。もし 「ヒット」しなければ、この処理はモニタステップ７００に戻り、共用メモリバ ス４０上の他のメモリアクセスを待つ。 もし、共用レベル２キャッシュ３０で「ヒット」すれば、ステップ７１０で、 「ヒット」した記憶場所に対応する内包フィールドがチェックされ、共用レベル ２キャッシュ３０に接続されたレベル１キャッシュ２０、２５のいずれかでも「 ヒット」するかどうかが決定される。対応する内包フィールドに基づいてレベル １キャッシュ２０、２５のいずれでも「ヒット」がなければ、ステップ７１６で 、共用レベル２キャッシュ３０はその対応する記憶場所に対する共用レベル２キ ャッシュ内のステータスフィールドをチェックする。もし、ステップ７１８で、 ステータスフィールドがそのデータが変更されていることを示せば、ステップ７ ２０で、この変更されたデータに対応する記憶場所のステータスは「無効」状態 に設定され、ステップ７２２で、変更されたデータはメインメモリ５０にライト バックされる。もしステップ７１８で、共用レベル２キャッシュ３０内の対応す る記憶場所内のデータがステータスフィールドのチェックに基づいて変更されて いなければ、ステップ７２６で、そのデータのステータスは「無効」状態に設定 される。この場合には変更されなかったデータはメインメモリ５０にライトバッ クされない。 ステップ７１１で、対応する内包フィールドが共用レベル２キャッシュ３０に 接続されたレベル１キャッシュ２０、２５の１つまたは２つが外部メモリ書込ア クセスのアドレスに対応するタグ−アドレスを含むことを示せば、ステップ７３ ２で、共用レベル２キャッシュ３０はこの「ヒット」したレベル１キャッシュに 無効化サイクルを送る。この無効化サイクルによって、ステップ７３６で、外部 メモリ書込アクセスのアドレスに対応するタグ−アドレスを含むレベル１キャッ シュは「ヒット」した記憶場所に関連するデータをメインメモリ５０にライトバ ックする。ステップ７４０で、「ヒット」記憶場所を含むレベル１キャッシュは また、「ヒット」記憶場所のステータスビットを「無効」状態に設定する。こう して、バスマスタが「ヒット」記憶場所からデータを読出そうとするとき、バス マスタはこのデータを（もしそれがレベル２キャッシュ３０にあり「有効」であ れば）レベル２キャッシュ３０からまたはメインメモリ５０から得なければなら ない。 多バスマスタシステムのすべてのバスマスタによって確実にすべてのメモリ書 込がわかるようにするため、レベル１キャッシュからのメインメモリ５０へのデ ータのライトバックの処理は必要である。「ヒット」を経験したレベル１キャッ シュ（または複数のキャッシュ）からメインメモリ５０へ書込まれたデータはス テップ７４５で外部メモリ書込アクセスによってメインメモリ５０に重ね書きさ れる。 図７ａおよび図７ｂを参照して、この発明の利点を示すタイミング図を説明す る。図７ａでは、メモリアクセス要求をしなかったバスマスタに割当てられたレ ベル１キャッシュにおいてキャッシュ探索を行なうため２つの探索サイクルがあ る。この場合、一旦共用レベル２キャッシュ３０内に要求されたタグ−アドレス が見つかると、共用レベル２キャッシュ３０はそのタグ−アドレスがこれらのキ ャッシュのいずれかにもあるかどうかを決定するためレベル１キャッシュの各々 をスヌープせねばならない。 しかし、上述のように共用レベル２キャッシュ３０内の内包フィールドを使用 すれば、図７ｂに示すように、レベル１キャッシュの各々の内容の探索を行なう ために１つのクロックサイクルしか必要ない。共用レベル２キャッシュ３０がレ ベル１キャッシュへのスヌープをせねばならないかどうかを決定するために必要 とするすべての情報は共用レベル２キャッシュ３０内にある内包フィールドアレ イ内に含まれているので、この発明によるシステムによってクロックサイクルが 減じられる。 ここに示した詳細な図面および特定の例はこの発明の好ましい実施例を説明し ており、例を示すためのものであって、この発明の装置および方法は開示された 厳密な詳細および状況に限定されるものではなく、以下の請求の範囲によって規 定されるこの発明の精神から逸脱することなく、さまざまな変更を行ない得るこ とが理解されよう。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年１月３日 【補正内容】 ば、次に、ステップ２０７で、共用レベル２キャッシュ３０はメモリアクセスに 一致するタグ−アドレスに対応する記憶場所内の情報を第１のレベル１キャッシ ュ２０に送る。ステップ２０３で、この情報は要求を出したバスマスタ１０にも 送られる。ステップ２０８で、第１のレベル１キャッシュ２０もこの時点ではタ グ−アドレスを含んでいることを反映するよう、共用レベル２キャッシュ３０は 、また、メモリ読出アクセスに一致するタグ−アドレスを含む記憶場所に対応す る内包フィールドを更新する。 もし、共用レベル２キャッシュ３０内の内包フィールドが他のレベル１キャッ シュの１つがメモリ読出アクセスに対応するタグ−アドレスを含むことを示せば 、ステップ２１０で、共用レベル２キャッシュ３０はそのタグ−アドレスに対応 する情報をレベル１キャッシュ（すなわち我々の例では第２のレベル１キャッシ ュ２５）から検索し、ステップ２０６で、第１のバスマスタ１０のメモリ読出ア クセスと一致するタグ−アドレスに対応する記憶場所内の情報を共用レベル２キ ャッシュ３０に書込む。次に、ステップ２０７で、要求された情報は共用レベル ２キャッシュ３０から第１のレベル１キャッシュ２０へ送られ、ステップ２０８ で、（第１のレベル１キャッシュ２５がこの時点では要求された情報に対応する タグ−アドレスを含んでいることを反映するよう）共用レベル２キャッシュ３０ の内包フィールドが更新され、ステップ２０３で、要求された情報は第１のバス マスタ１０に送られる。共用レベル２キャッシュ３０から第１のレベル１キャッ シュ２０への情報の伝送は、共用レベル２キャッシュ３０からメモリ読出アクセ スを行なった第１のバスマスタ１０への情報の伝送と同時に行なうことができる 。 もし、図１に示す第３のバスマスタ５５のような、共用レベル２キャッシュ３ ０を利用しないバスマスタがメモリ読出アクセスを行なうと、その手順は上に説 明したものとは若干異なる。第３のバスマスタ５５は、（それ自身のキャッシュ メモリを持つまたは持たない）イーサネットカード、Ｉ／Ｏカード、ビデオカー ド、または典型的には頻繁なメモリアクセスを行なう他のタイプのバスマスタで あってよい。 ここに説明するこの発明は、共用レベル２キャッシュ３０にアクセスする第１ および第２のバスマスタ１０、１５にこれらの外部バスマスタが課すアクティビ ティ（すなわちスヌーピング）の量を減ずる。内包フィールドアレイに基づいて 、共用レベル２キャッシュ３０は、それが共用メモリバス４０上でピックアップ したいずれかのメモリアクセスが、第１および第２のレベル１キャッシュ２０、 ２５のいずれかまたは両方をのぞいて（すなわちスヌープして）これらのキャッ シュが共用メモリバス４０上のこれらのメモリアクセスのいずれかと一致するタ グ−アドレスを含むかどうかを調べることを必要としているかどうか決定できる 。 もしレベル１キャッシュ２０、２５のいずれかが第３のバスマスタ５５から発 したメモリアクセスと一致するタグ−アドレスを含んており、そして、そのタグ −アドレスに対応するデータが、対応する第１または第２のバスマスタ１０、１ ５によって（ステータスフィールドから決定されるように）変更されるかまたは 更新されていれば、その変更されたデータが共用レベル２キャッシュ３０および メインメモリ５０にライトバックされる。この手順によって、第３のバスマスタ ５５は確実にメモリ読出アクセスに対応する最新のデータ値を検索する。 第３のバスマスタ５５などの外部メモリ読出アクセスに関する処理を図４を参 照して、説明する。ステップ５００で、共用レベル２キャッシュ３０は、共用レ ベル２キャッシュ３０を使用する第１および第２のバスマスタ１０、１５以外の バスマスタによるあらゆるメモリアクセスに対し、共用メモリバス４０をモニタ する。ステップ５０２で、第３のバスマスタ５５からなどの外部バスマスタから のメモリ読出アクセスが共用メモリバス４０上で検出されると、ステップ５０４ で、共用レベル２キャッシュ３０は、そのメモリ読出アクセスに対応するタグ− アドレスがその記憶場所のいずれかにあるかどうかを決定する。もしそのタグ− アドレスが共用レベル２キャッシュ３０内になければ、内包からして、そのタグ −アドレスは、共用レベル２キャッシュ３０と直接接続されているレベル１キャ ッシュ２０、２５のいずれにもないことになる。したがって、処理はステップ５ ００に戻り、他の外部メモリアクセスを見張る。 しかし、もし共用レベル２キャッシュ３０で「ヒット」すれば、ステップ５１ ０で、共用レベル２キャッシュ３０は外部メモリ読出アクセスと一致するタグ− アドレスを有する記憶場所に対応する内包フィールドをチェックする。もし内包 フィールドがレベル１キャッシュ２０、２５のいずれも外部メモリ読出アクセス に一致するタグ−アドレスを含んでいないと示せば、ステップ５１２で、共用レ ベル２キャッシュは対応するデータ変更ビットをチェックし、共用レベル２キャ ッシュ３０ではヒットになった記憶場所が、第１および第２のバスマスタ１０、 １５のいずれかによって更新されているかどうかを調べる。 ステップ５１３で、ステータスフィールドがデータが変更されていることを示 せば、ステップ５１４で、データ・ライトバック・サイクルにより、共用レベル ２キャッシュ３０はメインメモリ５０にデータをライトバックする。もしステー タスフィールドがデータが変更されていないことを示せば、プロセスはステップ ５００に戻る。 他方、もし、レベル１キャッシュ２０、２５のいずれか（または両方）が「ヒ ット」タグ−アドレスおよび対応するデータを含んでいることを、共用レベル２ キャッシュ３０内の対応する記憶場所の内包フィールドが示せば、ステップ５１ ６で共用レベル２キャッシュ３０は無効化サイクルを強制する。この無効化サイ クルによって、ステップ５１８で、「ヒット」記憶場所を含むレベル１キャッシ ュはこの「ヒット」記憶場所内のデータをメインメモリ５０にライトバックする 。 ＭＥＳＩプロトコルにおいては、レベル１キャッシュ２０、２５のいずれか一 方しか対応するメモリアドレス場所に対して変更されたデータを含むことができ ず、したがって、２つ以上のレベル１キャッシュがデータが変更されたことを示 すステータスフィールドを有する「ヒット」記憶場所を含むという状況はあり得 ない。しかし、他のタイプのキャッシュプロトコルにおいては、こうした状況が 生じ得る。ＭＥＳＩプロトコルにおいては、「共用」データがレベル１キャッシ ュ２０、２５の両方に存在することができるが、この共用データを第１または第 ２のバスマスタ１０、１５のいずれかによって変更することはできない。したが って、レベル１キャッシュ２０、２５での同時ヒットについての以下の説明は、 こうした状況が生じ得る（ＭＥＳＩプロトコルではない）システムにのみ当ては まる。 ＭＥＳＩプロトコルにおいては、キャッシュ内のデータは以下の４つの可能な 状態のいずれかをとり得る。１）変更済（すなわち、同じメモリアドレスに対す るキャッシュ内のデータはメインメモリ内のデータと異なっている）２）排他的 （すなわち、同じメモリアドレスに対するメモリ内のデータはキャッシュ内のデ ータと同一である）３）共用（すなわち、同じメモリアドレスに対するキャッシ ュ内のデータはメモリ内のデータと同一であるが、この同じメモリアドレスはま た他のキャッシュにも存在しており、そこでは対応するデータは変更されていて もよい）および４）無効（すなわち、同一のメモリアドレスに対するキャッシュ 内のデータはメインメモリ内のデータと異なっている）。 無効化サイクルは必ずしも、レベル１キャッシュ２０、２５内の対応する「ヒ ット」記憶場所内のデータを無効にするわけではなく、ただ、「ヒット」記憶場 所内の対応するデータをメインメモリ５０にライトバックさせる。この手順によ って、第３のバスマスタ５５のメモリ読出アクセスによって、第３のバスマスタ ５５によるメモリ読出アクセスが行なわれたときにはメインメモリ５０内にはな かったかもしれない、利用可能な最新のデータを確実に得る。ステップ５１８で 、一旦データがメインメモリ５０（および共用レベル２キャッシュ３０）に書込 まれると、ステップ５２０で、第３のバスマスタ５５からのメモリ読出アクセス にメインメモリ５０がサービスする。 図５は、レベル１キャッシュ内のデータが「共用」状態にあるかまたはレベル １キャッシュがライトスルーモードであるときの、共用レベル２キャッシュに接 続されたレベル１キャッシュの１つに割当てられたバスマスタからの書込要求の シーケンスを説明する。ステップ６００で、レベル１キャッシュ２０、２５の各 々はメモリアクセス要求を検出するため、これらをそれぞれの第１および第２の バスマスタ１０、１５に接続する内部バスをモニタする。もしステップ６０２で 、第１のバスマスタ１０からのメモリ書込アクセス要求のように、共用レベル２ キャッシュ３０を使用するバスマスタからメモリ書込アクセスが行なわれると、 ステップ６０４で、レベル１キャッシュ２０などの対応するレベル１キャッシュ がその要求にサービスしようとする。 もし、メモリ書込アクセスに対応するメモリアドレスが、対応するレベル１キ ャッシュ２０内にあるタグ−アドレスと一致すれば、ステップ６０６で、メモリ 書込アクセスに対応するデータは、レベル１キャッシュ２０内の「ヒット」タグ −アドレスに対応する記憶場所に書込まれる。ステップ６０８で、この記憶場所 【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年７月２日 【補正内容】 ねず、共通メインメモリを共用する３つ以上のバスマスタを有するシステムにお いてはさらに多くの動作時間を占めかねない。 発明の概要 この発明の目的は、レベル２キャッシュなど共用高レベルキャッシュを備える 複数のバスマスタにサービスする多レベルキャッシュシステムを提供することで ある。 この発明のさらなる目的は、共用高レベルキャッシュに経路づけられたバスに アクセスするバスマスタが、アクセス中のキャッシュラインのデータを他のキャ ッシュが含むかどうかを迅速に知る、システムを提供することである。 この発明のまたさらなる目的は、個々のバスマスタの速度を落とすことなく、 キャッシュのスヌープのために必要なクロックの数を減じるシステムを提供する ことである。 この発明のまたさらなる目的は、キャッシュコヒーレンスを維持するために必 要な時間を減じることである。 参照文献『第１６回年次国際コンピュータアーキテクチャシンポジウム、エル サレム、イスラエル、１９８９年５月２８日−６月１日（the 16th Annual Inte rnational Symposium on Computer Architecture，Jerusalem，Israel，28 May- 1 June 1989）』（ＩＥＥＥ、ワシントン）の１６頁から２４頁の、シェリトン 他（CHERITON et al．）による「ＶＭＰ−ＭＣにおけるスケーラビリティのため の多レベル共用キャッシング技術（Multi-Level Shared Caching Techniques Fo r Scalability In VMP-MC ）」で、記憶モジュールディレクトリ（ＭＭＤ）が、 それが記憶する各ブロックの状態を示す１６ビットのエントリを含む、共用キャ ッシング技術を開示している。このＭＭＤは、ＭＭＤ内に記憶される各ブロック の共用コピーまたは専用コピーをいずれかのプロセッサが有しているかどうかに ついての情報を含む。 参照文献『全国コンピュータ会議紀要、ニューヨーク、１９７６年６月７日− １０日、第４５巻（Proceedings of the National Computer Conference，New Y ork，June 7-10，1976，）』（米国情報処理学会連盟（American Federation of Information Processing Soclety,）（米国モントベール）の７４９頁から７５ ３頁の、タン（TANG）による「密結合マルチプロセッサシステムにおけるキャッ シュシステム設計（Cache system design in the tightly coupled multi-proce ssor system ）」の中で、ストアコントローラが、（共用または専用の）どのラ インがどのキャッシュに存在しているかを知る、キャッシュシステム設計を開示 している（７５１頁のコラム２を参照）。ストアコントローラは中央ディレクト リを有するが、この中央ディレクトリはデータを記憶することができない。 ＥＰ−Ａ−０ ５０７ ０６３は、２つのバスマスタが存在し、バスマスタの 各々がそれ自身のダイレクトリを有するＬ−１キャッシュを有するコヒーレンス ダイレクトリを開示している。 この発明は、第１のバスマスタ、第２のバスマスタ、前記第１のバスマスタに 接続された第１のレベル１キャッシュ、前記第２のバスマスタに接続された第２ のレベル１キャッシュ、前記第１のレベル１キャッシュおよび前記第２のレベル １キャッシュおよびメインメモリに接続された共用レベル２キャッシュを備えた ２レベルキャッシュシステムにおけるキャッシュスヌーピングオーバーヘッドを 減じる方法であって、 前記共用レベル２キャッシュによって共用メモリバスをモニタするステップを 含み、前記共用メモリバスは前記共用レベル２キャッシュに接続されており、前 記方法はさらに、 前記共用レベル２キャッシュによって前記共用メモリバス上のメモリ読出アク セスを検出するステップと、 前記メモリ読出アクセスに関連するタグ−アドレスを、前記共用レベル２キャ ッシュの複数の記憶場所の各々に対するタグ−アドレスと比較するステップとを 含み、 もし比較の結果、前記共用レベル２キャッシュの複数の記憶場所の１つでタグ −アドレスがヒットすれば、 前記共用レベル２キャッシュ内の前記１つの記憶場所についての内包フィール ドをチェックし、前記第１および第２のレベル１キャッシュの少なくとも１つに おいてタグ−アドレスヒットするかどうかを決定し、 前記第１および第２のレベル１キャッシュの前記少なくとも１つにおいてタグ −アドレスヒットがあれば、無効化サイクルを実行し、前記タグ−アドレスヒッ トに対応するデータは前記メインメモリに書込まれ、タグ−アドレスヒットを有 する前記第１および第２のレベル１キャッシュの前記少なくとも１つがこの時点 では前記メモリ読出アクセスに対応するタグ−アドレスを含んでいないことを示 すため、前記共用レベル２キャッシュによって前記１つの記憶場所に対する内包 フィールドを更新し、 もし比較の結果前記共用レベル２キャッシュ内の前記複数の記憶場所のいずれ においてもタグ−アドレスヒットがなければ、さらなるメモリアクセスに対して 前記共用メモリバスをモニタする、２レベルキャッシュシステムにおけるキャッ シュスヌーピングオーバーヘッドを減じる方法を提供する。 この発明はまた、メモリシステムであって、 第１のバスマスタと、 第２のバスマスタと、 前記第１のバスマスタに接続された第１のレベル１キャッシュと、 前記第２のバスマスタに接続された第２のレベル１キャッシュと、 前記第１のレベル１キャッシュおよび前記第２のレベル１キャッシュおよびメ インメモリに接続された共用レベル２キャッシュと、 前記共用レベル２キャッシュによって共用メモリバスをモニタするためのモニ タ手段とを含み、前記共用メモリバスは前記共用レベル２キャッシュに接続され 、前記システムはさらに、 前記共用レベル２キャッシュによって前記共用メモリバス上のメモリ読出アク セスを検出するための手段と、 前記メモリ読出アクセスに関連するタグ−アドレスを、前記共用レベル２キャ ッシュの複数の記憶場所の各々のタグ−アドレスと比較するための手段と、 前記比較の結果前記共用レベル２キャッシュ内の複数の記憶場所の１つでタグ −アドレスヒットがあれば、前記第１および第２のレベル１キャッシュの少なく とも１つにおいてタグ−アドレスヒットがあるかどうかを決定するため、前記共 用レベル２キャッシュ内の前記１つの記憶場所に対する内包フィールドをチェッ クするための手段と、 前記第１および第２のレベル１キャッシュの前記少なくとも１つでタグ−アド レスヒットがあったときは、無効化サイクルを実行し、タグ−アドレスヒットを 有する前記第１および第２のレベル１キャッシュの前記少なくとも１つはこの時 点では前記メモリ読出アクセスに対応するタグ−アドレスを含んでいないことを 示すため、前記共用レベル２キャッシュによって前記１つの記憶場所に対する内 包フィールドを更新するための手段とを含み、前記タグ−アドレスヒットに対応 するデータは前記メインメモリに書込まれ、 前記モニタリング手段は、比較の結果前記共用レベル２キャッシュ内の前記複 数の記憶場所のいずれにおいてもタグ−アドレスヒットがなかった場合にはさら なるメモリアクセスに対して前記共用メモリバスをモニタする、メモリシステム を提供する。 図面の簡単な説明 この発明ならびにこの発明のさらなる目的および利点は、添付した図面に照ら して以下の説明を参照すると最もよく理解されるであろう。図面中の図において は、同様の参照番号は同様の要素を示す。 図１は、この発明による多バスマスタ環境において、複数のレベル１キャッシ ュが共用レベル２キャッシュに接続されている２レベルキャッシュシステムをブ ロック図の形で示す。請求の範囲 １．第１のバスマスタ（１０）、第２のバスマスタ（１５）、前記第１のバスマ スタに接続された第１のレベル１キャッシュ（２０）、前記第２のバスマスタに 接続された第２のレベル１キャッシュ（２５）、前記第１のレベル１キャッシュ および前記第２のレベル１キャッシュおよびメインメモリ（５０）に接続された 共用レベル２キャッシュ（３０）を備えた２レベルキャッシュシステムにおける キャッシュスヌーピングオーバーヘッドを減じる方法であって、 前記共用レベル２キャッシュによって共用メモリバス（４０）をモニタするス テップを含み、前記共用メモリバスは前記共用レベル２キャッシュに接続されて おり、前記方法はさらに、 前記共用レベル２キャッシュによって前記共用メモリバス上のメモリ読出アク セスを検出するステップと、 前記メモリ読出アクセスに関連するタグ−アドレスを、前記共用レベル２キャ ッシュの複数の記憶場所の各々に対するタグ−アドレスと比較するステップとを 含み、 もし比較の結果、前記共用レベル２キャッシュの複数の記憶場所の１つでタグ −アドレスがヒットすれば、 前記共用レベル２キャッシュ内の前記１つの記憶場所についての内包フィール ドをチェックし、前記第１および第２のレベル１キャッシュの少なくとも１つに おいてタグ−アドレスヒットするかどうかを決定し、 前記第１および第２のレベル１キャッシュの前記少なくとも１つにおいてタグ −アドレスヒットがあれば、無効化サイクルを実行し、前記タグ−アドレスヒッ トに対応するデータは前記メインメモリに書込まれ、タグ−アドレスヒットを有 する前記第１および第２のレベル１キャッシュの前記少なくとも１つがこの時点 では前記メモリ読出アクセスに対応するタグ−アドレスを含んでいないことを示 すため、前記共用レベル２キャッシュによって前記１つの記憶場所に対する内包 フィールドを更新し、 もし比較の結果前記共用レベル２キャッシュ内の前記複数の記憶場所のいずれ においてもタグ−アドレスヒットがなければ、さらなるメモリアクセスに対して 前記共用メモリバスをモニタする、２レベルキャッシュシステムにおけるキャッ シュスヌーピングオーバーヘッドを減じる方法。 ２．メモリシステムであって、 第１のバスマスタ（１０）と、 第２のバスマスタ（１５）と、 前記第１のバスマスタに接続された第１のレベル１キャッシュ（２０）と、 前記第２のバスマスタに接続された第２のレベル１キャッシュ（２５）と、 前記第１のレベル１キャッシュおよび前記第２のレベル１キャッシュおよびメ インメモリ（５０）に接続された共用レベル２キャッシュ（３０）と、 前記共用レベル２キャッシュによって共用メモリバスをモニタするためのモニ タ手段とを含み、前記共用メモリバスは前記共用レベル２キャッシュに接続され 、前記システムはさらに、 前記共用レベル２キャッシュによって前記共用メモリバス上のメモリ読出アク セスを検出するための手段と、 前記メモリ読出アクセスに関連するタグ−アドレスを、前記共用レベル２キャ ッシュの複数の記憶場所の各々のタグ−アドレスと比較するための手段と、 前記比較の結果前記共用レベル２キャッシュ内の複数の記憶場所の１つでタグ −アドレスヒットがあれば、前記第１および第２のレベル１キャッシュの少なく とも１つにおいてタグ−アドレスヒットがあるかどうかを決定するため、前記共 用レベル２キャッシュ内の前記１つの記憶場所に対する内包フィールドをチェッ クするための手段と、 前記第１および第２のレベル１キャッシュの前記少なくとも１つでタグ−アド レスヒットがあったときは、無効化サイクルを実行し、タグ−アドレスヒットを 有する前記第１および第２のレベル１キャッシュの前記少なくとも１つはこの時 点では前記メモリ読出アクセスに対応するタグ−アドレスを含んでいないことを 示すため、前記共用レベル２キャッシュによって前記１つの記憶場所に対する内 包フィールドを更新するための手段とを含み、前記タグ−アドレスヒットに対応 するデータは前記メインメモリに書込まれ、 前記モニタリング手段は、比較の結果前記共用レベル２キャッシュ内の前記複 数の記憶場所のいずれにおいてもタグ−アドレスヒットがなかった場合にはさら なるメモリアクセスに対して前記共用メモリバスをモニタする、メモリシステム 。

───────────────────────────────────────────────────── 【要約の続き】 ったバスマスタとは異なった別のバスマスタに割当てら れたレベル１キャッシュ内にもあるかどうかを、キャッ シュヒットに対応する記憶場所に対する内包フィールド から決定する。もし他のバスマスタにもこのタグ−アド レスがあれば、共用レベル２キャッシュは他のバスマス タに割当てられたレベル１キャッシュからこのデータを 得、このデータはレベル２キャッシュに読込まれる。次 にデータは共用レベル２キャッシュからメモリアクセス を始めたバスマスタに割当てられたレベル１キャッシュ に読込まれる。この情報はまた要求を行なったバスマス タにも送られる。一旦この処理が完了すると、レベル２ キャッシュは共用レベル２キャッシュに動作可能に接続 された各レベル１キャッシュ内のタグ−アドレスを反映 するよう、その内包フィールドを更新する。

Claims (1)

1. 【特許請求の範囲】 １．メモリシステムであって、 第１のバスマスタと、 前記第１のバスマスタに動作可能に接続され、複数の記憶場所を含む第１のレ ベル１キャッシュと、 第２のバスマスタと、 前記第２のバスマスタに動作可能に接続され、複数の記憶場所を含む、第２の レベル１キャッシュと、 前記第１のレベル１キャッシュ、前記第２のレベル１キャッシュ、およびメイ ンメモリに動作可能に接続され、複数の記憶場所を含む、レベル２キャッシュと を含み、前記複数の記憶場所の各々は、内包情報を記憶するための内包フィール ドを含み、前記内包情報は前記レベル２キャッシュ内に記憶されたタグ−アドレ スが前記第１のレベル１キャッシュおよび前記第２のレベル１キャッシュの１つ にも記憶されているか否かを示す、メモリシステム。 ２．前記第１および前記第２のレベル１キャッシュ内の前記複数の記憶場所の各 々はさらに、データを記憶するためのデータフィールドと、前記データのタグ− アドレスを記憶するためのタグ−アドレスフィールドと、前記データのステータ スを記憶するためのステータスフィールドと、前記データが対応する第１および 第２のバスマスタによって更新されたかどうかの表示を記憶するためのデータ変 更フィールドとを含み、 前記レベル２キャッシュ内の前記複数の記憶場所の各々はさらに、データを記 憶するためのデータフィールドと、前記データのタグ−アドレスを記憶するため のタグ−アドレスフィールドと、前記データのステータスを記憶するためのステ ータスフィールドと、前記データが前記第１および第２のバスマスタの１つによ って更新されたか否かの表示を記憶するためのデータ変更フィールドとを含む、 請求項１に記載のメモリシステム。 ３．前記共用メモリに接続された第３のバスマスタをさらに含み、前記第３のバ スマスタはデータを書込むためまたはデータを読出すために前記共用レベル２キ ャッシュを使用せず、前記共用レベル２キャッシュは前記共用メモリバス上のメ モリアクセスを検出するための手段を含み、前記共用レベル２キャッシュが前記 第３のバスマスタからのメモリアクセスを検出するときは、前記共用レベル２キ ャッシュは前記第３のバスマスタからの前記メモリアクセスに関連するメモリア ドレスが前記共用レベル２キャッシュの前記タグ−アドレスフィールド内の前記 タグ−アドレスのいずれかと一致するかどうかを決定し、もし前記共用レベル２ キャッシュ内の前記記憶場所の１つまたは２以上と一致すれば、前記共用レベル ２キャッシュは前記記憶場所の前記１つまたは２つ以上に対応する前記ステータ スフィールドを無効状態に設定する、請求項２に記載のメモリシステム。 ４．ｉ個のバスマスタを含む処理システムであって、ただしｉは１よりも大きい 整数であり、前記ｉ個のバスマスタの１つは前記１つのバスマスタの必要とする データを表わすアドレスを発生し、メインメモリに接続された共用メモリバスを 有し、前記メインメモリには前記ｉ個のバスマスタがアクセスでき、２レベルキ ャッシュシステムを含み、前記２レベルキャッシュシステムは、 ｉ番目のバスマスタと前記ｉ番目のレベル１キャッシュに動作可能に接続され 、前記ｉ番目のバスマスタからのメモリアクセスに応答して情報を供給するｉ番 目のレベル１キャッシュを含み、前記ｉ番目のレベル１キャッシュは、データ、 前記データのタグ−アドレスバッファ、および前記データのステータスを記憶す るためのｉ番目の複数の記憶場所を含み、前記２レベルキャッシュシステムはさ らに、 前記ｉ個のバスマスタと前記ｉ個のレベル１キャッシュとに動作可能に接続さ れたレベル２キャッシュを含み、前記レベル２キャッシュは、データ、前記デー タのタグ−アドレス、前記データのステータス、および前記データの内包フィー ルドを記憶するための（ｉ＋１）番目の複数の記憶場所を含み、前記レベル２キ ャッシュは前記共用メモリバスによって前記メインメモリと動作可能に接続され 、前記内包フィールドは、前記内包フィールドに関連する前記タグ−アドレスが 前記レベル２キャッシュに接続された前記ｉ個のレベル２キャッシュのいずれか にも記憶されているかどうかを示し、前記２レベルキャッシュシステムはさらに 、 前記ｉ番目のバスマスタからのメモリアクセスを検出するための前記ｉ番目の レベル１キャッシュのためのモニタ手段と、 前記ｉ番目のレベル１キャッシュは、前記メモリアクセスにサービスできない ことを前記レベル２キャッシュに通知するための前記ｉ番目のレベル１キャッシ ュ内のキャッシュミス通知手段と、 前記レベル２キャッシュ内の前記（ｉ＋１）番目の複数の記憶場所の１つの内 包フィールドを更新するための前記レベル２キャッシュ内の内包フィールド更新 手段とを含み、前記内包フィールドは前記レベル２キャッシュ内の前記（ｉ＋１ ）番目の複数の記憶場所の１つに記憶されたタグ−アドレスが前記ｉ番目のレベ ル１キャッシュの１つまたは２つ以上の中にも記憶されているかどうかを示す、 ２レベルキャッシュシステム。 ５．前記レベル２キャッシュは、前記低レベルキャッシュ手段および前記内包フ ィールド更新手段を実行するためのレベル２キャッシュコントローラをさらに含 み、前記レベルキャッシュコントローラは前記モニタ手段も実行する、請求項４ に記載の２レベルキャッシュシステム。 ６．前記内包フィールド更新手段は、前記メインメモリから前記ｉ個のレベル１ キャッシュのいずれかに書込まれたデータに基づいて、前記レベル２キャッシュ 内の前記記憶場所に対応する前記内包フィールドを更新する、請求項４に記載の ２レベルキャッシュシステム。 ７．前記内包フィールド更新手段は、前記メインメモリから前記ｉ個のレベル１ キャッシュのいずれかに書込まれたデータに基づいて前記レベル２キャッシュ内 の前記記憶場所に対応する前記内包フィールドを更新する、請求項５に記載の２ レベルキャッシュシステム。 ８．前記レベル２キャッシュ内の前記記憶場所の１つに対応する前記内包フィー ルドは、前記レベル２キャッシュ内の前記記憶場所の前記１つ内に記憶された情 報が前記第１および前記第２のレベル１キャッシュ内にあるかどうかを示す２ビ ットのデータを含む、請求項１に記載のメモリシステム。 ９．前記レベル２キャッシュ内の前記記憶場所の１つに対応する前記内包フィー ルドは、前記レベル２キャッシュ内の前記記憶場所の前記１つ内に記憶された情 報が前記ｉ個のレベル１キャッシュ内にあるかどうかを示すｉビットのデータを 含む、請求項４に記載の２レベルキャッシュシステム。 １０．第１のバスマスタ、第２のバスマスタ、前記第１のバスマスタに接続され た第１のレベル１キャッシュ、前記第２のバスマスタに接続された第２のレベル １キャッシュ、前記第１のレベル１キャッシュおよび前記第２のレベル１キャッ シュに接続された共用レベル２キャッシュおよびメインメモリを備える２レベル キャッシュシステムにおけるキャッシュスヌーピングオーバーヘッドを減じるた めの方法であって、前記方法は、 前記共用レベル２キャッシュによって共用メモリバスをモニタするステップと 、 前記共用レベル２キャッシュによって前記共用メモリバス上のメモリアクセス を検出するステップと、 前記共用レベル２キャッシュの複数の記憶場所の各々に対してのタグ−アドレ スと前記メモリアクセスを比較するステップと、 前記メモリアクセスが前記第１のレベル１キャッシュ内に記憶された前記タグ −アドレスの１つと一致したとき前記第１のレベル１キャッシュに通知するステ ップと、 前記メモリアクセスが前記第２のレベル１キャッシュ内に記憶された前記タグ −アドレスの１つと一致したとき前記第２のレベル１キャッシュに通知するステ ップと、 前記共用レベル２キャッシュ内の前記複数の記憶場所の各々について内包フィ ールドを更新するステップとを含み、前記内包フィールドは、前記共用レベル２ キャッシュ内の前記記憶場所のいずれかに現在記憶される情報が前記第１のレベ ル１キャッシュおよび前記第２のレベル１キャッシュのいずれかまたは両方にこ の時点で記憶されているかどうかを示す、キャッシュスヌーピングオーバーヘッ ドを減じるための方法。 １１．前記第１のレベル１キャッシュが前記メモリアクセスの一致を通知された とき、前記第１のレベル１キャッシュ内に記憶された前記タグ−アドレスの前記 １つに対応するデータを前記メインメモリに書込むステップと、 前記第２のレベル１キャッシュが前記メモリアクセスの一致を通知されたとき 、前記第２のレベル１キャッシュ内に記憶された前記タグ−アドレスの前記１つ に対応するデータを前記メインメモリに書込むステップとをさらに含む、請求項 １ ０に記載の方法。 １２．複数のバスマスタ、複数のレベル１キャッシュ、ならびに内部データおよ びアドレスバスを通じて前記複数のレベル１キャッシュに、共用外部メモリバス を通じてメインメモリに動作可能に接続された１つのレベル２キャッシュを含む ２レベルキャッシュシステムにおけるキャッシュスヌーピングオーバーヘッドを 減じるための方法であって、前記方法は、 （Ａ） 前記１つのバスマスタに割当てられ前記１つのバスマスタに動作可能に 接続された前記複数のレベル１キャッシュの１つによって、前記複数のバスマス タの１つからのメモリアクセス出力を検出するステップと、 （Ｂ） 前記メモリアクセスアドレスが前記レベル１キャッシュの前記１つ内に 記憶された前記タグ−アドレスのいずれかと一致するかどうかを決定するために 、前記メモリアクセスに対応するアドレスを前記レベル１キャッシュの前記１つ 内の複数の記憶場所の各々のタグ−アドレスと比較するステップと、 （Ｃ） 前記複数の記憶場所の前記１つに対応する前記タグ−アドレスが前記メ モリアクセスアドレスと一致したならば、前記レベル１キャッシュの前記１つ内 の前記複数の記憶場所の前記１つ内にある前記情報を送るステップと、 （Ｄ） 前記メモリアクセスアドレスが前記レベル１キャッシュの前記１つ内に 記憶された前記タグ−アドレスのいずれかと一致しなかったときには、前記レベ ル２キャッシュが前記メモリアクセスアドレスと一致するタグ−アドレスを含む かどうかを決定するために前記メモリアクセスアドレスを前記レベル２キャッシ ュ内の複数の記憶場所の各々のタグ−アドレスと比較するステップと、 （１） もし前記レベル２キャッシュが前記メモリアクセスアドレスと一致す るいかなるタグ−アドレスも含まなかった場合には、前記メモリアクセスアドレ スに対応する前記情報を前記共用メモリバスを通じて前記メインメモリから獲得 するステップと、 （２） もし前記レベル２キャッシュが前記メモリアクセスアドレスと一致す るタグ−アドレスを含んだ場合には、前記一致したタグ−アドレスが前記レベル ２キャッシュに接続された前記複数のレベル１キャッシュのいずれかにもあるか どうかを決定するために、中に前記一致したタグ−アドレスが記憶されている前 記レベル２キャッシュ内の前記複数の記憶場所の１つに対応する内包フィールド をチェックするステップと、 （ａ） 前記レベル２キャッシュ内の前記１つの記憶場所に対する前記内包 フィールドが、前記タグ−アドレスが前記レベル２キャッシュに接続された前記 複数のレベル１キャッシュのいずれにもないことを示したならば、 （１） 前記レベル１キャッシュの前記１つは前記一致したタグ−アドレ スに対応する前記情報を前記レベル２キャッシュから前記レベル１キャッシュの 前記１つ内の前記複数の記憶場所の利用可能な１つへコピーするステップと、 （２） 前記レベル１キャッシュの前記１つは前記レベル１キャッシュの 前記１つ内の前記複数の記憶場所の前記利用可能な１つ内にある前記情報を前記 バスマスタの前記１つに送るステップと、 （３） 前記レベル２キャッシュは前記レベル１キャッシュの前記１つは 前記一致したタグ−アドレスを含むことを示すため、前記一致したタグ−アドレ スが記憶されている前記レベル２キャッシュ内の前記複数の記憶場所の前記１つ に対応する前記内包フィールドを更新するステップと、 （ｂ） もし前記レベル２キャッシュ内の前記１つの記憶場所に対する前記 内包フィールドが前記タグ−アドレスが前記レベル２キャッシュに接続された前 記複数のレベル１キャッシュの他方にあることを示したならば、 （１） 前記レベル１キャッシュの前記他方が前記一致したタグ−アドレ スに対応する前記情報を前記レベル２キャッシュに送るステップと、 （２） 前記レベル２キャッシュは前記一致したタグ−アドレスに対応す る前記情報を前記レベル１キャッシュの前記他方から検索し、前記情報を前記１ つのレベル２キャッシュ内の前記複数の記憶場所の利用可能な１つにコピーする ステップと、 （３） 前記レベル１キャッシュの前記１つは前記一致したタグ−アドレ スに対応する前記情報を前記レベル２キャッシュから前記レベル１キャッシュの 前記一つ内の前記複数の記憶場所の利用可能な１つにコピーするステップと、 （４） 前記レベル１キャッシュの前記１つは前記一致したタグ−アドレ スに対応する前記情報を前記バスマスタの前記１つに送るステップと、 （５） 前記レベル２キャッシュは前記レベル１キャッシュの前記１つは なかに前記一致したタグ−アドレスを記憶していることを示すため、前記レベル ２キャッシュ内の前記複数の記憶場所の前記１つに対応する前記内包フィールド を更新するステップとを含む、キャッシュスヌーピングオーバーヘッドを減じる ための方法。 １３．（ｂ）（６） 前記他のレベル１キャッシュは前記一致したタグ−アドレ スに対応する記憶場所に記憶された前記情報は無効であることを示すため、前記 一致したタグ−アドレスにステータスフラグを設定するステップをさらに含む、 請求項１２に記載の方法。