JPH11509703A - 多数の媒体独立インターフェイス及び混合媒体接続を有する拡張可能な集積回路マルチポート中継装置コントローラ - Google Patents

Abstract

(57)【要約】 １００ＢＡＳＥ−Ｔ合致の集積回路型マルチポート中継装置(10,20)は、１つ以上の媒体独立インターフェイス(MII｛MII-A1,MII-B1,MII-C1,MII-A2,MII-B2,MII-C2｝)と、複数の物理的インターフェイス(18-0,18-7,28-8,28-15)とを備えている。これは、中継装置(10,20)を、これもＭＩＩ（MII-A1,MII-B1,MII-C1,MII-A2,MII-B2,MII-C2）規格に合致する１つ以上の外部媒体アクセスコントローラデバイスへ容易に接続できるようにする。マルチポート中継装置(10,20)は、ＭＩＩ(MII-A1,MII-B1,MII-C1,MII-A2,MII-B2,MII-C2)の状態、構成及び制御マネージメントファンクションを複数の物理的ポート(18-0,18-7,28-8,28-15)の間で共用する。それ故、システムの各物理的トランシーバ(11-0,11-7,21-8,21-15)ではなくて各マルチポート中継装置(10,20)ごとに１つのＭＩＩ物理的アドレスが必要とされるだけである。中継装置チップ(10,20)の媒体独立インターフェイス(MII-A1,MII-B1,MII-C1,MII-A2,MII-B2,MII-C2)は、多数のピン及びロジックを共用し、従って、多数の媒体独立インターフェイス(MII-A1,MII-B1,MII-C1,MII-A2,MII-B2,MII-C2)を伴う本発明の中継装置チップに必要とされるＩ／Ｏピンの全数は、複数の媒体独立インターフェイスを有する同様のデバイスよりも著しく減少される。中継装置(10,20)の使用は、ＭＩＩマネージメントバス(10)を使用して種々の異なる種類の物理的通信媒体をポートごとに取り扱うようにチップを構成することができる。

Description

【発明の詳細な説明】 多数の媒体独立インターフェイス及び混合媒体接続を有する 拡張可能な集積回路マルチポート中継装置コントローラ発明の分野 本発明は、ローカルエリアネットワークのコンピュータに係り、特に、出現し つつある１００メガヘルツイーサネット規格を含む標準的なイーサネット型ネッ トワークに使用するための集積回路マルチポート中継装置に係る。先行技術の説明 ハブ又はワイヤリングコンセントレータとも称するマルチポート中継装置は、 ローカルエリアネットワークにおいて広く使用されている。これらの装置は、ネ ットワークプロトコルの物理的レイヤにおいて多数のネットワークセグメントを 相互接続することができる。従って、イーサネット型ネットワークにおいては、 単一の中継装置に接続された全ての装置がローカルエリアネットワークの物理的 レイヤに対して同じ衝突検出ドメイン内に入る。例えば、「拡張可能な中継装置 (EXPANDABLE REPEATER)」と題する米国特許第５，２６５，１２３号を参照され たい。 １００メガビット／秒のデータ送信のための出現しつつある標準的な衝突検出 付きキャリア感知マルチアクセス（ＣＳＭＡ／ＣＤ）プロトコルは、１００ＢＡ ＳＥ−Ｔとして知られている。この規格は、インスティテュート・オブ・エレク トリカル・アンド・エレクトロニック・エンジニアにより規格８０２．３ｕとし て定義されている。 １００ＢＡＳＥ−Ｔ規格は、媒体アクセスコントローラＭＡＣと物理的トラン シーバインターフェイスＰＨＹとの間の媒体独立インターフェイスＭＩＩを規定 している。媒体独立インターフェイスは、媒体アクセスコントローラを組み込む 装置が物理的媒体の特定形式とは独立したインターフェイスを有し、これに物理 的トランシーバが取り付けられるように設計されている。媒体独立インターフェ イスが望まれる理由は、１００ＢＡＳＥ−Ｔ規格が種々の異なる形式の通信媒体 をサポートするからである。従って、物理的なトランシーバは、物理的インター フェイスを媒体独立のインターフェイスに変換する。媒体アクセスコントローラ を支持する装置は、ＭＳＣレベルからの信号を媒体独立インターフェイスへ変換 する。媒体アクセス制御機能に対して共通のインターフェイスを設けることによ り、製造者は、彼等の装置を一緒に容易に機能させることができる。 １００ＢＡＳＥ−Ｔ規格は、ＯＳＩ基準モデル物理的レイヤにおいて調和サブ レイヤ及び媒体独立インターフェイスを定義している。媒体アクセスコントロー ラは、装置のデータリンクレイヤに見られ、媒体独立インターフェイス（ＭＡＣ −ＭＩＩ）を駆動する。物理的レイヤにおいて、相補的な媒体独立インターフェ イス（ＰＨＹ−ＭＩＩ）が物理的レイヤの媒体従属回路に接続される。この回路 は、物理的媒体取付回路及び物理的コード化サブレイヤロジックに接続される。 物理的コード化サブレイヤロジックは、媒体独立インターフェイスを駆動する。 １００ＢＡＳＥ−Ｔ規格内には、多数の物理的媒体が規定されている。１００ ＢＡＳＥ−ＦＴ規格は、２本の光ファイバに対する１００メガビット／秒のＣＳ ＭＡ／ＣＤ ＬＡＮの物理的レイヤ仕様である。１００ＢＡＳＥ−Ｔ４仕様は、 ４対のカテゴリＩＩＩ、ＩＶ及びＶ、ＵＴＰワイヤに対する１００メガビット／ 秒のＣＳＭＡ／ＣＤ ＬＡＮを規定する。１００ＢＡＳＥ−ＴＸ規格は、２対の カテゴリＶ、ＵＴＰ又はＳＴＰワイヤに対する１００メガビットＣＳＭＡ／ＣＤ ＬＡＮの物理的レイヤ仕様である。 又、１００ＢＡＳＥ−Ｔ規格は、１００メガビット／秒の基本帯域ネットワー クに対する中継ファンクションを規定する。中継装置は、２つの媒体従属の物理 的インターフェイスを相互接続する物理的レイヤにおいて基本帯域中継ユニット を備えている。従って、この規格によれば、中継ユニットは、その中継ユニット のポートに対し媒体従属インターフェイスの物理的媒体取付回路及び物理的コー ド化サブレイヤに接続される。これらの中継装置は、通常は、一体的なトランシ ーバチップ、例えば、カリフォルニア州、サニーベールのアドバンスド・マイク ロ・デバイス社を通して入手できるＡｍ７８９６５又はＡｍ７８９６６と称する ＡＭＤトランシーバチップに接続されるように設計される。これらのチップは、 中継ファンクションが実行される中継装置の基本帯域ユニットに物理的レイヤ信 号を与える。 この規格に規定された媒体独立インターフェイスは、各媒体独立インターフェ イスごとにマネージメントインターフェイス及び物理的アドレスを備えている。 このマネージメントインターフェイスは、一度に１つの物理的インターフェイス の制御を与えると共に、物理的レイヤデバイスと、媒体独立インターフェイスに 接続されたステーションとの間に制御及び状態情報を転送する。制御情報は、媒 体独立インターフェイスの一部分としても規定されるマネージメントデータクロ ックに対して同期してステーションにより駆動される。規格に規定されたマネー ジメントインターフェイスは、物理的インターフェイスを制御すると共に物理的 インターフェイスに関する状態情報を収集する目的で、マネージメントエンティ ティ及びマネージされる物理的インターフェイスを接続する２線シリアルインタ ーフェイスを構成する。マネージメントインターフェイスは、物理的トランシー バデバイスのためのマネージメントレジスタセットを備え、これは、８つの付加 的な位置が指定された１組の８つの制御、状態及び構成レジスタと、売り主特有 のファンクションに割り当てられた１６のレジスタとを含む。 上記規格は、更に、マネージメントインターフェイスバスを経て供給されるべ きマネージメントフレームにおける５つのビットより成る物理的インターフェイ スのための物理的アドレスも指定する。従って、媒体独立インターフェイスに指 定される５ビットの物理的アドレスは、３２の物理的トランシーバポートの単一 マネージメントバスにおいてポート数についての制約を課する。 従って、上記規格は、物理的インターフェイスと、単一の物理的インターフェ イスにマップする媒体独立インターフェイスとを有し、３２の物理的インターフ ェイスの間に共用のマネージメントインターフェイスを伴う中継装置を意図する が、上記規格は、媒体アクセスコントローラを中継装置に容易に相互接続するこ とを規定するものではない。従って、公知技術及び施行された規格によれば、中 継装置に接続されるネットワークマネージメントデバイスは、物理的レイヤイン ターフェイスを経て中継装置に接続されねばならない。又、他の形式のネットワ ーク中間システム又は端末ステーションも、物理的インターフェイスを経なけれ ば中継装置に接続できない。 それ故、上記規格は、マルチポート中継装置のための中継ファンクションを規 定するが、その中継ファンクションは、用途が限定され、商業的な設定における 融通性のある実施を許すものではない。従って、出現しつつある１００ＢＡＳＥ −Ｔ規格に使用するための融通性のある中継装置構造を提供することが所望され る。発明の要旨 本発明は、１つ以上の媒体独立インターフェイスと、複数の物理的インターフ ェイスとを備えた集積回路マルチポート中継装置を提供する。これは、ＭＩＩ規 格も実施する外部媒体アクセスコントローラデバイスへの中継装置の接続を容易 にする。マルチポート中継装置は、ＭＩＩを使用するＭＡＣレイヤデバイスには １つの物理的トランシーバのように見える。しかしながら、本発明の集積型マル チポート中継装置は、単一のＭＩＩインターフェイスを多数の物理的トランシー バ間に共用する。 ＭＩＩインターフェイスの規格は、物理的インターフェイスの状態、構成及び 制御のマネージメントを与えるが、本発明によるマルチポート中継装置は、この 状態、構成及び制御マネージメントファンクションを複数の物理的ポートの間で 共用する。それ故、システムの各物理的トランシーバではなく、各マルチポート 中継装置ごとに、１つのＭＩＩ物理的アドレスが必要とされるだけである。これ は、単一のマネージメントバス上でマネージすることのできるポートの数を著し く拡張する。 更に、本発明は、マルチポート中継装置に２つ以上の媒体独立インターフェイ スを使用できるようにする。媒体独立インターフェイスの各々は、中継装置上の 全ての物理的ポートにアクセスする。これは、多数の異なる媒体アクセス制御レ ベルデバイスを単一の中継装置に容易に接続できるようにする。 本発明によれば、多数のＭＩＩが１組のロジックゲートを共用し、そしてＩ／ Ｏピンの幾つかを単一のマルチポート中継装置において共用する。これは、必要 なＩ／Ｏピンの本数を著しく減少する。ピンを共用しないと、３つの標準的ＭＩ Ｉが５０本のピンを必要とする（３組の制御／状態／ピン及び２つのマネージメ ントピン）。本発明の１つの実施形態によれば、３つのＭＩＩに対して３５本の ピンしか必要とされない。各ＭＩＩに関連した制御ロジックを共用して、全実施 コストを低減することができる。 本発明により実施される１００ＢＡＳＥ−Ｔ中継装置は、ＭＡＣ−ＭＩＩを有 する多数のデバイスを、中継装置チップ上で実施される多数のＰＨＹ−ＭＩＩを 経て集積型マルチポート中継装置に取り付けることができる。例えば、ブリッジ デバイスを中継装置に接続し、異なるローカルエリアネットワーク媒体に接続で きるようにする。ブリッジが他のＭＩＩインターフェイスに接続されるのと同時 にネットワークアクティビティに関する統計学的情報を収集するためにネットワ ークマネージメントデバイスを中継装置に接続することができる。 チップ上の媒体独立インターフェイスを経てアクセスできる幾つかのポート特 有のレジスタをマネージメントインターフェイスに設けることにより、本発明の ユーザは、種々の異なる種類の物理的通信媒体をポートごとに取り扱うようにマ ルチポート中継装置チップを構成することができる。従って、本発明によるマル チポート中継装置は、マネージメントインターフェイスを用いて指定される媒体 従属特性を満足するように各ポートごとに物理的レイヤ回路を適応させるための 回路を備えている。本発明の別の特徴による集積回路中継装置は、複数の媒体従 属インターフェイスのためのインターフェイス制御及び状態レジスタを含むイン ターフェイス制御ロジックを備えている。インターフェイス制御ロジックは、種 々の形式の通信媒体に対し複数の媒体従属インターフェイスにおける物理的レイ ヤ受信及び送信ファンクションをマネージする。マネージメントインターフェイ スが設けられ、インターフェイス制御ロジックに接続される。このマネージメン トインターフェイスは、マネージメントインターフェイスに受け取られたマネー ジメントフレームにおける中継装置アドレスに応答して、インターフェイス制御 及び状態レジスタへの読み取り及び書き込みアクセスを与える。本発明の１つの 特徴による制御及び状態レジスタは、複数の媒体従属インターフェイスの共用属 性を指定する第１組のレジスタと、複数の媒体独立インターフェイスの個々の属 性を指定する第２組のレジスタとを備えている。 本発明の１つの実施形態における１００ＢＡＳＥ−Ｔマルチポート中継装置は ＴＸ（２対の非シールド型媒体）媒体又はＦＸ（光ファイバ）媒体のいずれかに 接続される。１つの中継装置内の異なる媒体を同時に接続するのが望ましい。付 加的なＦＸ接続が非常に有用である。ファイバ媒体は、ワイヤ媒体よりも非常に 長い距離にわたって延び得るからである。例えば、６つのポートがＴＸに接続さ れそして２つのポートがＦＸに接続された８ポート１００ＢＡＳＥ−Ｔ中継装置 を実施することができる。集積型マルチポート中継装置は、中継装置のユーザが ＴＸ及びＦＸ媒体を１つの中継装置上で混合できるという特徴を備えている。別 のシステムは、Ｔ４（４対の非シールドワイヤ）媒体もサポートできる。 ＴＸ及びＦＸ媒体のための物理的レイヤ回路の媒体従属特性は、若干異なる。 特に、ＴＸ媒体接続は、送信ファンクションにスクランブラーをそして受信ファ ンクションにデスクランブラーを必要とする。ＦＸ媒体接続は、スクランブラー ／デスクランブラーファンクションを必要としない。本発明の集積型マルチポー ト中継装置は、各ポートにスクランブラー／デスクランブラーファンクションを 備えている。これは、各ポートをＴＸ媒体に対して使用できるようにする。媒体 形式レジスタも実施される。このレジスタの巾は、中継装置におけるポート数に 等しい。各ビットの値は、スクランブラー／デスクランブラーファンクションが ポートに対してバイパスされるか否かを決定する。それらがバイパスされる場合 には、ポートがＦＸトランシーバに接続される。さもなくば、ＴＸトランシーバ に使用される。従って、マネージメントインターフェイスを通して媒体形式レジ スタへ書き込むことにより、中継装置のユーザは、それが適応される媒体の形式 をポートごとに決定することができる。 本発明の更に別の特徴によれば、単一のマルチポート中継装置に拡張ポートが 設けられ、これは、複数の媒体独立インターフェイスも含む。これは、種々のハ ードウェア構成で高速１００メガビット／秒のイーサネット型中継ファンクショ ンに使用することのできる非常に融通性のあるデバイスを構成する。拡張ポート を使用すると、本発明により個別の中継装置アドレスが各々与えられる多数のマ ルチポート中継装置を単一のマネージメントバスにおいてカスケード接続するこ とができる。中継装置アドレスは、個々の物理的インターフェイスに通常指定さ れる媒体独立のインターフェイス規格の５ビットの物理的アドレスを用いて指定 することができる。本発明による多数のカスケード接続のマルチポート中継装置 に対して独特にセットされた５ビットの中継装置アドレスを使用すると、３２個 のマルチポート中継装置をカスケード接続することにより非常に多数の物理的ポ ートを単一のマネージメントエンティティで制御することができる。中継装置当 たり８個の物理的ポートが存在する場合には、共用されたマネージメントインタ ーフェイスにより、２５６個の物理的ポートをマネージすることができる。中継 装置当たり多数のポートがある状態では、本発明のこの特徴により非常に多数の 物理的インターフェイスをマネージすることができる。 本発明の拡張ポートは、少なくとも２つの独特の特性を含む。特に、本発明の マルチポート中継装置のコア状態マシンにおける拡張ポート制御ロジックは、デ バイスの他のポートに転送されるデータのレートの２倍のクロック速度で動作す る。拡張ポートにおけるこの高速のクロックは、２つのカスケード接続された中 継装置チップ間の裁定時間を約半分に減少する。従って、伝播時間により限定さ れるイーサネットのいわゆる衝突検出ドメインは、中継装置の境界を横切って拡 張される。拡張ポートを中継装置の物理的ポートよりも高いレートで動作させる ことにより、単一のドメイン内に非常に多数のデバイスが許される。 更に、本発明の拡張ポートは、ドメイン内の衝突に関する情報だけでなく、拡 張ポートを通る各中継装置のポートにおける質低下した信号受信に関する情報も 交換する。１００ＢＡＳＥ−Ｔ規格においては、衝突情報の交換だけでは、全て の個々の中継装置を一緒に作用させるのに充分でない。むしろ、規格により規定 されたキャリア完全性監視状態マシンは、質低下した信号がいずれか１つのポー トにより受信された場合には全てのポートにジャムシーケンスを送信することを 必要とする。従って、強制ジャムシーケンスが本発明による拡張ポートを通して 通信され、中継装置をカスケード接続することができる。 従って、本発明は、高速のローカルエリアネットワークに使用するための非常 に融通性のある中継装置チップを提供する。この中継装置は、拡張することがで き、複数の媒体独立インターフェイスに接続して、パワフルなネットワークアー キテクチャーを得ることができる。 本発明の他の特徴及び効果は、添付図面を参照した以下の詳細な説明及び請求 の範囲から明らかとなろう。図面の簡単な説明 図１は、本発明のマルチポート中継装置を組み込んだシステムのブロック図で ある。 図２は、本発明による集積回路マルチポート中継装置の機能的ブロック図であ る。 図３は、コア状態マシンの動作を示す状態図である。 図４は、図２のマルチポート中継装置の媒体従属ポートの機能的ブロック図で ある。 図５は、図２のマルチポート中継装置の拡張ポートを示す機能的ブロック図で ある。 図６は、図２のマルチポート中継装置の媒体独立インターフェイスブロックの 機能的ブロック図である。 図７は、図２のマルチポート中継装置のマネージメントポート及び内部レジス タの機能的ブロック図である。 図８は、図２のマルチポート中継装置のレジスタアクセスロジックの機能的ブ ロック図である。 図９は、本発明による２つのカスケード接続されたマルチポート中継装置のシ ステムブロック図である。好ましい実施形態の詳細な説明 以下、添付図面を参照して本発明の好ましい実施形態を詳細に説明する。図１ は、本発明によるマルチポート中継装置を使用するための状況を示す。図２ない し８は、好ましい実施形態によるマルチポート中継装置のアーキテクチャーを示 す。図９は、本発明の１つの実施形態によるマルチポート中継装置の拡張ポート に使用するための裁定ロジックを示す。 図１に示すように、本発明は、８つの１００ＢＡＳＥ−ＴＸ又は１００ＢＡＳ Ｅ−ＦＸポート１８−０ないし１８−７をサポートするマルチポート中継装置Ｘ ＲＣ１０を提供する。マルチポート中継装置１０には、３つの媒体独立インター フェイスＭＩＩ−Ａ１ないしＭＩＩ−Ｃ１が接続される。バス１３により示され たように、媒体独立インターフェイスＭＩＩ−Ａ１ないしＭＩＩ−Ｃ１は、マル チポート中継装置１０における全ピン数を減少するためにバス１３に幾つかの共 用信号を含む。更に、マルチポート中継装置１０は、拡張ポート１４を備え、 これは、裁定ロジック１５を経て隣接するマルチポート中継装置２０の同様の拡 張ポート１６に接続される。又、マルチポート中継装置２０は、複数のポート２ ８−８ないし２８−１５も含む。チップ２０には、３つの媒体独立インターフェ イスＭＩＩ−Ａ２ないしＭＩＩ−Ｃ２が含まれる。 ポート１８−０ないし１８−７及び２８−８ないし２８−１５の各々は、対応 するポートデバイス１１−０ないし１１−７及び２１−８ないし２１−１５に接 続される。これらポートデバイス１１−０ないし１１−７及び２１−８ないし２ １−１５は、上記のアドバンスト・マイクロ・デバイスの回路のようなトランシ ーバ集積回路より成る。これらの回路は、１００ＢＡＳＥ−ＴＸ又は１００ＢＡ ＳＥ−ＦＸのいずれかの通信媒体に接続される。ポート１８−０ないし１８−７ 及び２８−８ないし２８−１５は、それらが接続されるトランシーバチップにマ ッチングするように設計され、そしてトランシーバが接続される特定の媒体とは 独立している。媒体独立ファンクションは、以下に述べるように、マルチポート 中継装置チップ１０及び２０の内部で実行される。 従って、本発明によるマルチポート中継装置コントローラＸＲＣは、ＩＥＥＥ ８０２．３ｕの１００ＢＡＳＥ−Ｘ中継ファンクションを実施するコスト効率の 良い単一チップデバイスを形成する。各ＸＲＣ１０、２０は、８つの１００ＢＡ ＳＥ−ＴＸ又は１００ＢＡＳＥ−ＦＸポート、３つのＭＩＩポート及び１つの拡 張ポートをサポートする。特定の実施の要求に適するようにこのアーキテクチャ ーに付加的なマネージメントファンクションを追加することができる。 多数のＭＩＩポート、例えば、ＭＩＩ−Ａ１ないしＭＩＩ−Ｃ１を単一のマル チポート中継装置、例えば、１０に接続することができる。従って、図１に示す ように、マルチポート中継装置１０は、２つのネットワーク中間システム、即ち ブリッジ３０及びブリッジ３１に接続される。ブリッジ３０は、マルチポート中 継装置を、ブロック３２で示す他の形式のネットワーク物理的デバイスに接続す ることができる。このブロックは、１０メガビットイーサネット又は別の１００ メガビットイーサネットに接続することができる。或いは又、ブリッジ３０は、 特定の実施に適するように、トークンリング又はＦＤＤＩネットワークに接続す るように適応することもできる。同様に、中継装置１０に接続されたブリッジ ３１は、ＦＤＤＩインターフェイス３４のようなこの技術で知られた種々の他の 形式のネットワークに接続することができる。最後に、媒体独立インターフェイ スＭＩＩ−Ｂ１に接続されるのは、マネージメントプロセッサ３３である。この プロセッサは、図示されたようにそれ自身の媒体アクセス制御ファンクションを 含み、そしてネットワーク性能の監視、統計学的情報の収集、ネットワークにお けるデバイスの構成、及び他の所望のプロセスのようなネットワークマネージメ ントファンクションに使用することができる。 又、図１に示すように、第２の中継装置２０も、３つの媒体独立インターフェ イスを有している。この例では、媒体独立インターフェイスＭＩＩ−Ａ２は、ブ リッジ３５に接続され、端末ステーション３６は、媒体独立インターフェイスＭ ＩＩ−Ｂ２に接続され、そして別のブリッジ３７が媒体独立インターフェイスＭ ＩＩ−Ｃ２に接続される。ブリッジ３５及び３７は、ボックス３９及び４０で示 された物理的ネットワーク媒体に接続される。明らかなように、図１に示すシス テムは、１００メガビットの８０２．３ｕ規格を用いたコンピュータネットワー クの実施において実質的な融通性をもたらす。 図２は、図１のマルチポート中継装置１０の機能的ブロック図である。図２に 示すシステムは、単一の集積回路において実施される。これは、クロック発生器 と、バススイッチ１０２と、コア状態マシン１０３と、標準的１００ＢＡＳＥ− Ｘ中継装置コア１０４とを含むコアブロック１００を備えている。コアブロック １００に接続されているのは、参照番号１０６−０ないし１０６−７で図示され たポート０ないし７のための媒体従属ポート回路ＰＯＲＴＸｎである。又、コア ブロック１００に接続されているのは、参照番号１０９−Ａないし１０９−Ｃで 各々示されたインターフェイスＡ、Ｂ及びＣのための媒体独立インターフェイス ブロックＭＩＩＰＸｉである。アライメントロジック１１０が含まれ、これは、 ３つの媒体独立インターフェイス１０９Ａないし１０９Ｃのための共用出力を与 える。又、拡張ポートファンクションブロック１１１もチップに組み込まれる。 媒体独立インターフェイス制御ロジック１１２は、内部レジスタ１０８及び他の インターフェイスサービスをアクセスするのに使用される。更に、種々のファン クション１１３がチップに設けられる。 拡張ポート制御ロジック１１１及びコア状態マシン１０３は、２５メガヘルツ のローカル記号クロックＬＳＣＬＫで動作する物理的ポート及び媒体独立インタ ーフェイスの入力及び出力データ経路の２倍の速度である５０メガヘルツＴＣＬ Ｋで動作する。５０メガヘルツクロックは、ローカル記号クロックＬＳＣＬＫと 入念に同期される。ローカル記号クロックより速いクロックレートで拡張ポート １１１を横切って制御信号及びデータを送信することにより、多数の中継装置コ ントローラ間の通信時間が著しく短縮される。これは、規格に基づく衝突検出又 はジャムシーケンスプログラムによって制限される単一の衝突検出ドメイン内で より多くの中継装置コントローラをカスケード接続できるようにする。 図２に示すブロックの周囲の矢印は、チップ上のピンに対応する。図２の破線 １１５で表されたデータバスシステムは、コア状態マシン１００のバススイッチ 回路１０２の制御のもとでチップの部品間にデータをルート指定する。更に、コ アロジックブロック１００は、図２に概略的に示すように、チップの他のファン クションユニットの各々に接続される。 チップにおけるピンの定義は、次の通りである。 前端インターフェイス（Ａｍ７８９６５及びＡｍ７８９６６又はＭＣ６８８３ ６の９８ピン） ： 媒体独立インターフェイス（３５ピン） 拡張ポート（１８ピン） レジスタアクセスピン（１３ピン） ＬＥＤピン（９ピン） その他のピン（７ピン） マルチポート中継装置の基本的な動作は、複数のポート１０６−０ないし１０ ６−７、拡張ポート１１１、及び３つの媒体独立インターフェイス１０９−Ａな いし１０９−Ｃの間に流れるデータ流をルート指定するコア状態マシン１０３に より制御される。コア状態マシンは、主として、各ポート、拡張ポート 及び媒体独立インターフェイスの「コピー」、「静寂」及び「衝突」状態を判断 する。コア状態マシン内には、アクティビティがないことを指示する１つの状態 と、１つのそして１つのポートのみがデータを受信することを指示する別の状態 と、２つ以上のポートが同時にアクティビティを有することを指示する更に別の 状態とを含む３つの主たる状態が存在する。これら３つの状態指示と、どのポー トが受信し又はどのポートが衝突するかに基づき、中継装置のコア状態マシンは 、標準的な中継装置ファンクションを実行する。又、コア状態マシンは、バスス イッチ制御信号と、デバイス上のポートに対してデータ出力経路をイネーブルす るためのＦＩＦＯ及びバッファデータイネーブル信号とを発生する。又、状態マ シンは、これら信号の広がりをマネージするためのＴＣＬＫ及びＬＳＣＬＫのク ロックツリーを構成するのにも使用される。 基本的プロセスのコア状態マシンは、次のルールを実行する。 １．１つのポートのみが受信する場合には、受信ポートのデータを他のアイド ルポート、ＭＩＩ及び拡張ポートにコピーする。受信ポートのピンＴＤＡＴは、 受信中に静寂状態に保持される。全てのデータがコピーされ、そして全てのポー ト、拡張ポート及び媒体独立インターフェイスコントローラから確認が受け取ら れた後に、全てのポートは、静寂状態に戻される。 ２．２つ以上のポートが同時にアクティブである場合には、受信ポートを含む 各ポートへジャムパターンが中継される。ジャムパターンは、規格に規定されて いない。４−３のようなジャムパターンを使用することができ、但し、４は０１ ０１０に対応し、そして３は１０１０１に対応する。 従って、コア状態マシンは、次の４種類の信号を発生する。 １．ポート、拡張ポート及び３つの媒体独立インターフェイスの各々に１つづ つのコピー信号（ｃｏｐｙ０・・・７、ｃｏｐｙｅｐ、ｃｏｐｙｍａ、ｃｏｐｙ ｍｂ、ｃｏｐｙｍｃ）。これは、各ポートのデータハンドラーに、ＦＩＦＯバッ ファからのデータをＴＤＡＴ出力へ中継することを通知する。 ２．これも、ポート、拡張ポート及び媒体独立インターフェイスの各々に１つ づつの静寂信号（ｑｕｉｅｔ０・・・７、ｑｕｉｅｔｅｐ、ｑｕｉｅｔｍａ、ｑ ｕｉｅｔｍｂ、ｑｕｉｅｔｍｃ）。これは、データハンドラーに、ＴＤＡＴ出 力へアイドル信号を送信することを通知する。 ３．ジャム信号をＴＤＡＴ出力に送ることをデータハンドラーに通知するため の衝突信号（ｃｏｍｃｏｌ）。 ４．データ出力経路をイネーブルするための、ポートのＦＩＦＯ並びに拡張ポ ート及びＭＩＩインターフェイスのバッファに対するＦＩＦＯ及びバッファデー タイネーブル信号（ｆｏｅｎ０・・・７、ｂｏｅｎｅｐ、ｂｏｅｎｍａ、ｂｏｅ ｎｍｂ、ｂｏｅｎｍｃ）。 図３は、コア状態マシンの基本的構造を示す。状態マシンは、ライン１４９に 示されたチップの入力のリセット信号に応答してスタート状態１５０に入る。時 間切れの後に、状態マシンは、アイドル状態１５１へ移行する。アイドル状態に おいて、全てのポートは、静寂信号（ｑｕｉｅｔ（ＡＬＬ）＝１）を受け取り、 全てのポートは、低コピー信号（ｃｏｐｙ（ＡＬＬ）＝０）を有し、検出される 衝突は存在せず（ｃｏｍｃｏｌ＝０）、そして全てのポートのバッファのＦＩＦ Ｏに対するバッファ出力イネーブルがゼロにセットされる（ｆｏｅｎ（ＡＬＬ） ＝０）。アイドル状態においてアクティビティが１つのポートのみで検出された 場合は、状態がライン１５２を経てＣＰＡＳＳＩＧＮ状態１５３へと移行する。 この状態において、受信ポートの出力イネーブル信号は、高にセットされ（ｆｏ ｅｎ（Ｎ）＝１）、そしてデータは、デバイスの内部データ経路へ転送される。 他の全てのポートにおけるコピー、衝突検出及び出力イネーブル信号は、依然低 である（ｃｏｐｙ（ＡＬＬ）＝０；ｃｏｍｃｏｌ＝０；ｆｏｅｎ（ＡＬＬｅｘｃ ｅｐｔＮ）＝０）。全てのポートの静寂信号は高のままである（ｑｕｉｔｅ（Ａ ＬＬ）＝０）。短い周期の後に、状態マシンは、送信及び静寂ＴＸｎ ＱＵＩＥ Ｔ状態１５４へ移行し、ここでは、受信ポートを除く全てのポートに対するコピ ー信号が高にセットされ、衝突信号が低に保持され、静寂信号は、受信ポートに おいてのみ高である（ｃｏｐｙ（ＡＬＬｅｘｃｅｐｔＮ）＝１；ｃｏｍｃｏｌ＝ ０；ｑｕｉｅｔ（Ｎ）＝１；ｑｕｉｅｔ（ＡＬＬｅｘｃｅｐｔＮ）＝０）。デー タを中継する全てのポートがデータの送信を終了した後に、状態マシンは、ライ ン１５５を経てアイドル状態１５１へ戻る。 アイドル状態１５１において、衝突が検出された場合には、状態マシンは、ラ イン１５６を経てジャム状態１５７へ移行する。ジャム状態において、衝突信号 がアサートされ、全てのポートのコピー信号及び静寂信号が低にセットされ、そ して全てのポートの出力イネーブル信号が高にセットされる（ｃｏｍｃｏｌ＝１ ；ｃｏｐｙ（ＡＬＬ）＝０；ｑｕｉｅｔ（ＡＬＬ）＝０；ｆｏｅｎ（ＡＬＬ）＝ １）。いずれの到来ポートにもアクティビティが検出されないと、状態マシンは ライン１５８を経てアイドル状態に戻る。ＴＸｎ ＱＵＩＥＴ状態１５４におい て、２つ以上の到来ポートにアクティビティが検出された場合には、衝突が検出 され、状態マシンは、ライン１５９を経てジャム状態１５７へ移行する。又、ジ ャム状態において、データが１つのポートのみを経て受け取られる状態への変化 が生じた場合には、状態マシンは、ライン１６０を経て静寂ＴＸｎ ＱＵＩＥＴ 状態１５４へ移行する。これは、たとえパケットの第１部分がジャム信号により マスクされていても、１つのポートのデータをパケットの終りまで中継させる。 全ての受信ファンクションは、２５メガヘルツの受信クロックで作用する。そ れ故、強制ジャム信号並びにアイソレート及びキャリア存在信号のような全ての 制御信号は、受信クロックと同期される。コアファンクションは、待ち時間を減 少するために５０メガヘルツのクロックを必要とする。受信状態マシンからのア クティビティは、中継装置のコア状態マシンによっても使用される５０メガヘル ツのクロックによりサンプリングされる。エラスティックバッファの深さは、受 信クロックと送信クロックとの間の差に依存する。定義によれば、それらは、１ ００パーツ・パー・ミリオン以上相違してはならない。パケット長さは、１５０ ０バイトである。従って、受信ポートファンクションにおける４レベルのエラス ティックバッファで充分である。 中継装置のコア内部データ経路は、５ビット巾である。８つの物理的入力ポー トと、３つのＭＩＩ入力ポートと、１つの拡張入力ポートがある。３つのＭＩＩ ポートの４ビットデータは、内部データ経路を経て転送される前に５ビットデー タに変換される。対応的に、８つの物理的出力ポート、３つのＭＩＩ出力ポート 及び１つの拡張出力ポートがある。物理的バススイッチは、異なるデータ経路を マルチプレクス及びデマルチプレクスする多数のバス及びマルチプレクサより成 る。例えば、ポート５のみがアクティビティを有する場合には、ポート５からの データがポート０ないし４及び６ないし７の出力、ＭＩＩポートＡ、Ｂ及びＣの 出力、並びに拡張ポート出力へ駆動される。アイドルパターン（１１１１１）は ポート５の出力へ駆動される。これは、規格に基づく基本的な中継ファンクショ ンである。２つ以上のポートがアクティビティを有する場合には、衝突が指示さ れる。このような場合には、衝突が停止されるまで全てのポートにジャムパター ンが送られる。アクティビティが全くない場合には、アイドル信号が全てのポー トに送られる。 中継装置への入力データを受け取るＭＩＩポートは、対応するイネーブル信号 ＴＸＥＮ−Ａ、ＴＸＥＮ−Ｂ及びＴＸＥＮ−Ｃを有している。これら３つの信号 は、互いにオアされ、そして中継装置のコア状態マシンにより１つのアクティビ ティとして処理される。ＭＩＩアクティビティは、次の２つの領域において物理 的ポートから到来するアクティビティとは異なる。（１）送信イネーブル信号は ＴＸＣＬＫと既に同期されている。（２）これらの入力は、キャリア完全性監視 により定質化されない。ＭＩＩインターフェイスからマルチポート中継装置によ り受信される送信データも、送信クロックと同期され、従って、このインターフ ェイスにはエラスティックバッファが必要とされない。３つのデータ送信データ 入力は、４ビット／５ビットエンコーダの入力において１つの４ビットデータ経 路へマルチプレクスされ、この場合に、マルチプレクサは、送信イネーブル信号 により制御される。２つ以上の送信イネーブル信号がアサートされた場合には、 衝突が発生し、そしてジャム信号が全てのポートにアサートされる。 ３つのＭＩＩポートは、特に出力側において多数のピンを共用する。従って、 ３つのＭＩＩポート全部が、受信データバスＲＸＤ３：０と、受信クロックＲＸ ＣＬＫと、受信エラー信号ＲＸＥＲと、衝突信号ＣＯＩとを共用する。各ＭＩＩ ポートは、個々のＣＲＳ及びＲＸＤＶ信号を有する。ＭＩＩが送信していると仮 定すれば、ＲＸＤＶ−Ａ信号は、中継装置からのループバックデータのためにア サートされない。ＣＲＳ信号は、送信イネーブル信号のループバックとなる。デ ータ経路のループバックは、送信データから中継装置コアへの４ビット／５ビッ トエンコーダへ至り、５ビット／４ビットエンコーダを経て受信データバスＲＸ Ｄ〔３：０〕へ至る。媒体独立インターフェイスの受信クロックは、パケ ットが物理的ポートから到来するかＭＩＩポートから到来するか又は拡張ポート から到来するかに係わりなく、実際には、送信クロックのコピーである。 中継装置のコア内で、１００ＢＡＳＥ−Ｔ規格に規定されたキャリア完全性監 視状態マシンが実行される。この状態マシンは、質低下した信号がいずれか１つ のポートに受信された場合にマルチポート中継装置の全てのポートにジャムシー ケンスが送信されるようにする。中継装置が本発明によりカスケード接続される ときには、質低下した信号に関するこの情報をそれらのカスケード接続された中 継装置へ伝播する必要がある。それ故、拡張ポートは、衝突検出だけでなく、質 低下した信号の検出も、拡張ポートを横切って隣接デバイスへ通信する。２つの ピンＪＡＭＩ及びＪＡＭＯは、このファンクションを与えるのに使用される。マ ルチポート中継装置がその８つのポート間に衝突を感知するか、又はそのポート のいずれかが質低下した信号を受信した場合には、ＪＡＭＯ信号がアサートされ る。ＪＡＭＩ信号は、ジャムシーケンスが他のマルチポート中継装置により送信 される場合に別のマルチポート中継装置又は外部裁定ロジックによりアサートさ れる。他のマルチポート中継装置からのジャムシーケンスは、衝突又は質低下し た信号の検出の結果である。 図４は、デバイスの物理的レイヤポートの各々に対して媒体従属回路を構成す るＰＯＲＴＸブロック１０６の機能図である。図４は、ライン２００の受信デー タ及びライン２０１の送信データを示している。コア状態マシンからの制御信号 （ｃｏｐｙｘ／ｑｕｉｅｔｘ／ｃｏｍｃｏｌ／ｆｏｅｎｘ／ｏｎｌｙｔｘｘ／ｍ ｅｍｐｘ）は、ライン２０２を経てデータハンドラーブロック２０３に受け取ら れる。ポートデータは、データハンドラーブロック２０３を通り、ライン２０４ を経てバススイッチ１０２へ供給され、そしてバススイッチ１０２からのデータ は、ライン２０５を経てデータハンドラー２０３へ供給される。データハンドラ ー２０３から出て行くデータは、ライン２０６を経てスクランブルロジック２０ ７へ供給される。スクランブルロジック２０７から、データはライン２０１を経 て出力される。受信データ経路２００から到来するデータは、デスクランブラー ロジック２０８を経、ライン１０９を経てＦＩＦＯ（８ニブルの深さ）及びＦＩ ＦＯ状態マシンブロック２１０へ供給される。このブロックは、 ＦＩＦＯデータをライン２１１を経てデータハンドラーブロック２０３へ供給し 、該ブロックはデータをライン２０４を経てバススイッチまで転送する。データ ハンドラーは、制御信号をライン２１２を経てＦＩＦＯ及びＦＩＦＯ状態マシン ２１０へ供給する。更に、ＦＩＦＯ状態マシンは、制御信号をライン２１３を経 てエラスティックバッファのオーバー及びアンダーフロー検出器２１５へ供給す る。更に、各ポートは、ジャム検出器２２６、リンク検出器２２７、アイソレー ション検出器２２８及びパーティション検出器２２９を含む標準ロジックファン クション２２５を有している。これらのブロックは、８０２．３ｕ規格に規定さ れた標準的ファンクションを実行する。これらのブロックは、アクティビティ制 御信号をライン２３０を経てデスクランブラー回路へ供給すると共に、受信アク ティビティ報告信号をデスクランブラー回路２０８からライン２３１を経て供給 する。又、状態信号は、ライン２３５を経て媒体独立インターフェイスマネージ メントロジック１１２へ供給される。 又、図４には、ライン２３６上のスクランブラー／デスクランブラーイネーブ ル信号も示されている。この信号は、以下に詳細に述べるように、内部レジスタ １０８から受け取られる。スクランブラーがディスエイブルされると、データは 非スクランブル状態で通過する。スクランブラーがイネーブルされると、８０２ ．３ｕ規格に規定されたようにランダム番号がデータと組み合わされる。 ＰＯＲＴＸブロックは、ポートに対するアクティビティＬＥＤコントローラ２ ３７を備え、これは、ＡＣＴＬＥＤ出力信号をライン２３８に供給する。 図４のＰＯＲＴＸブロックは、パケット受信、パケット送信、衝突検出、及び ジャム発生を実行し、そしてリンクアップ、アイソレーション、ジャマー及びパ ーティション検出器を構成する。更に、異なる／Ｊ／Ｋ／フォーマットの取り扱 いが各ポート内に与えられる。 パケット受信プロセスは、次のように動作する。デスクランブラー２０８及び スクランブラー２０７がイネーブルされるが、受信データがアイドル状態である 場合には、デスクランブラーのロジックがスクランブラーのランダム番号に同期 しようと試みる。デスクランブラーのランダム番号発生器がスクランブラーに同 期しそしてシーケンスがロックされたときには、ＲＤＡＴライン２００の到来デ ータがデスクランブラーによりスクランブル解除され、そしてそのスクランブル 解除されたデータがＦＩＦＯ２１０に直接供給される。 ＲＤＡＴにアクティビティが存在するときは、デスクランブラーが連続する２ つの０ビットをトレースするよう試みる。この状態が真である場合には、デスク ランブラーは、キャリアオンフラグ（ｃａｒｒｙｘ）をライン２４０を経てコア 状態マシン１００、データ取り扱い状態マシン２０３及びＦＩＦＯ状態マシン２ １０へ送信する。ＦＩＦＯ状態マシン２１０は、現在ＦＩＦＯ書き込みポインタ を記憶し、そしてＦＩＦＯ読み取りポインタを書き込みポインタより１ビットだ け前進させ、例えば、書き込みポインタが０００１００００に等しい場合に、読 み取りポインタは、００１０００００へシフトされる。又、書き込みポインタが １０００００００に等しい場合には、読み取りポインタは、０００００００１に シフトされる。 読み取りポインタは、データ取り扱い状態マシンからライン２１２を経て送ら れるポート「ポインタ移動イネーブル」信号がアクティブになるまで進まない。 デスクランブラーは、到来するパケットに対して／Ｊ／Ｋ／シーケンスが使用で きるかどうかを確認するまで、受信データにおいて到来データを監視し続ける。 いずれにせよ、受信データにおいて／Ｊ／又は／Ｋ／が失われた場合は、エラー 信号（ｐｒｘｅｒｒｘ）がデスクランブラーによりセットされ、そしてこの状態 がライン２４０を経てコア状態マシン及びデータ取り扱い状態マシンに同時に送 られる。更に、中継装置は、ジャムパターンを発生する。エラー信号が低くそし て／Ｊ／Ｋ／パターンが首尾良く検出された場合には、データ取り扱い状態マシ ンは、ＦＩＦＯのデータ経路を選択し、そして送信処理のために内部バスのライ ン２０４を経てデータを送る。その間に、ライン２１２のポインタ移動イネーブ ル信号がＦＩＦＯ状態マシン２１０へ送られ、ＦＩＦＯ読み取りポインタのロッ クを次のイネーブルデータ処理のために解除する。１つの実施形態においては、 レベル当たり６つのビットを有する８レベルＦＩＦＯが使用される。５つのレベ ルは、５ビットデータを記憶するのに使用され、そしてその残りは、状態を記憶 する。キャリアがオフであることがライン２４０の信号（ｃａｒｒｙｘ）で指示 された場合には、状態ビットがオンになる。状態ビットは、コア状態マシンへ送 られ、ＦＩＦＯの全てのデータが取り除かれたことをコア状態マシンに通知する と共に、コア状態マシンがアイドル状態に復帰できるようにする。 スクランブラー及びデスクランブラーがディスエイブルされた場合には、到来 するデータが、デスクランブラーのファンクションを無視して、ＦＩＦＯに直接 供給される。デスクランブラーは、スクランブラーがイネーブルされるかどうか に係わりなく到来するパケットの／Ｊ／Ｋ／シーケンスを監視する。 エラスティックバッファ及びオーバーフロー検出器２１５は、ＦＩＦＯ読み取 りポインタ及びＦＩＦＯ書き込みポインタが同じ値を有する場合にアンダー／オ ーバーフローフラグをセットする。このフラグは、ＳＴＡＴＰＩＮ出力ピンに送 られる。又、これは、媒体独立インターフェイスマネージメントブロックにも送 られて、内部レジスタに記憶される。 パケット送信プロセスは、受信ポートからのＤＴＯＵＴバス２０５からデータ を得ることを含む。データ取り扱い状態マシンは、ライン２０２のコア状態マシ ンから受け取ったコマンドに基づいてポート出力選択信号を発生し、そしてスク ランブラーバス２０６の前に送信データにおいてデータレディにする。バス２０ ６のデータは、更に送信処理するためにスクランブラーブロックへ送られる。ス クランブラー２０７がイネーブルされた場合には、バス２０６のデータが、デス クランブラー２０８に発生されたランダム数に加算された後に、出力バス２０１ に送られる。スクランブラーがディスエイブルされた場合には、バス２０６のデ ータは、出力バス２０１へ直接送信される。首尾良く送られると、この状態（ｄ ｔｓｎｄｘ）がライン２４１を経てコア状態マシン１００へ報告される。 又、衝突検出及び強制ジャム信号ファンクションは、図４に示すように各ポー トに組み込まれる。マルチポート中継装置は、２つの状態においてジャムパター ンを発生する。その第１は、衝突の検出であり、即ち２つ以上のポートがデータ を同時に受信することであり、そして第２は、強制ジャムである。衝突は、デー タを受信する２つのポートがストリームデリミッタ／Ｊ／Ｋ／検出を首尾良くス タートしたかどうかに関わりなく、２つ以上のポートがデータを受信するときに 生じる。強制ジャムは、ポートの到来パケットが／Ｊ／パターンを欠くか／Ｋ／ パターンを欠くか又はその両方を欠くときに発生される。これら２つの状態のい ずれかが生じた場合には、データ取り扱い状態マシン２０３が、ジャムパターン を強制するようにライン２４２の制御信号（ｏｊｋｅｎｘ）をセットする。 ブロック２２５のリンク、アイソレーション、ジャバ及びパーティション検出 器は、ＩＥＥＥ規格８０２．３ｕに規定されたこれらの標準的なファンクション を指令する。これらのブロックは、デスクランブラー回路２０８により行われる キャリア検出ファンクションを定質化するのに使用される。本発明の好ましい実 施形態は、データハンドラー２０３が／Ｊ／Ｋ／パターンのシフトバージョンを 検出できるようにする。データハンドラーが設定されるところのシフトバージョ ンのいずれかが受け取られた場合には、パケットは、あたかも適切に受信された かのように処理される。従って、これらの状態では、強制ジャムファンクション は発生されない。 図５は、図２のシステムに使用される拡張ポートの機能ブロック図である。こ の拡張ポートは、拡張ポート受信ブロック３００と、送信経路データ選択ブロッ ク３０１と、拡張ポートのためのバッファ及びデータハンドラー状態マシン３０ ２とを備えている。 拡張ポート受信ブロックは、図４に示す物理的媒体従属ポートのデスクランブ ラー２０８と同様である。しかしながら、デスクランブラーは存在しない。ＥＤ ＡＴバス３０３から到来するデータは、拡張ポート受信ブロックへ供給される。 このデータは、送信クロックＴＣＬＫの立上り縁でラッチされる。ラッチされた データは、ライン３０４を経てバッファ及びデータハンドラー状態マシン３０２ に送られる。 拡張ポートデータハンドラー及びバッファ３０２は、物理的媒体従属ポートの データハンドラー状態マシン２０３と同様である。状態マシンに加えて、このモ ジュールには３つのレベルのバッファが配置されている。出力及び入力の両方が 送信クロックを使用するので、ＦＩＦＯは不要である。又、このモジュールは、 ライン３０５に出力データ経路ＥＤＡＴＯを形成する。内部バススイッチからの データは、ライン３０６を経てデータハンドラー状態マシン３０２に受け取られ る。データは、データハンドラー状態マシン３０２からライン３０７を経て内部 バススイッチへ、ライン３１５の／Ｊ／Ｋ／デリミッタ信号（ｏｊｋｅｎｅｐ） と共に供給される。データハンドラー状態マシン３０２は、ライン３０８に制御 信号を発生し、これは、経路選択ロジック３０１により選択される出力データ経 路を制御する。このブロック３０１は、ライン３１０で指示されたコア状態マシ ン信号（ｃｏｐｙｅｐ／ｑｕｉｅｔｅｐ／ｃｏｍｃｏｌ／ｃｂｏｅｎｅｐ／ｍｅ ｍｅｐ）の制御のもとで動作する。又、拡張ポート受信ブロックは、受信エラー 及びキャリア状態情報をライン３１１を経、ライン３１７（ｅｄｔｘｎｄ）及び ３１８（ｅｐｒｘｅｒｒ／ｓｃａｒｒｙ）を経てコア状態マシンへ供給する。 図６は、図２の３つのＭＩＩ１０９−Ａないし１０９−Ｃの各々に対する媒体 独立インターフェイスの構造を示す。３つのＭＩＩの各々は、媒体独立転送ブロ ック３５０と、バッファ及びデータハンドラー状態マシンブロック３５１とを備 えている。媒体独立送信ブロック３５０は、ライン３５２を経て送信データＴＸ Ｄを受け取ると共に、ライン３５３を経て送信エラーＴＸＥＲ及び送信イネーブ ルＴＸＥＮを受け取る。これらファンクションブロックは、物理的ポートの場合 と同様であるが、ライン３５２を経て送られる送信データは、５ビットではなく ４ビットである。図６に示すように、媒体独立インターフェイスポートブロック ３５０においては、ＴＸＤ４ビットバスの到来データがＴＸＣＬＫの立上り縁で ラッチされる。ラッチされたデータは、５ビットデータに変換され、そして前段 部を５ビットフォーマットに変換する。インターフェイスブロック３５０は、５ ビットデータをライン３５５を経てバッファ及びデータハンドラー状態マシン３ ５１へ供給する。バッファ及びデータハンドラー状態マシン３５１は、拡張ポー トの場合と同様であるが、出力データ経路を与えない。むしろ、このデータハン ドラー状態マシン３５１は、ライン３５８の制御状態マシンからの制御信号（ｃ ｏｐｙｍｃ／ｑｕｉｅｔｍｃ／ｃｏｍｃｏｌ／ｃｂｏｅｕｍｃ／ｏｎｌｙｍｃ） に基づきライン３５７に制御信号ＰＯＳＥＬのみを出力し、そしてその制御信号 をアライメントファンクションブロック３６０へ供給する。又、キャリア状態信 号は、ライン３６６（ｍｃａｌｉｖｅ）及び３６７（ｍｃｄｔｓｄｎ）を経てコ ア状態マシン１００へ供給され、データのアクティビティ及び首尾良い送信を各 々指示する。バッファ及びデータハンドラー状態マシン３５１からのデータ は、ＰＤＴＯＵＴ信号ライン３５９を経てバススイッチ１０２へ、ライン３６５ 上のデータ整列のための／Ｊ／Ｋ／制御信号（ｏｊｋｅｎｍｃ）と共に供給され る。 アライメントブロック３６０は、バススイッチ１０２からのデータをライン３ ６１を経て５ビットフォーマットで受信する。同じポートにおける受信及び送信 は、衝突状態を除いて、相互に排他的である。送出される準備のできたデータは ５ビットデータ出力バス３６１に得られ、アライメントブロック３６０において ２５メガヘルツのクロックによりラッチされる。到来する５ビットデータは充分 に整列されていないので、アライメントブロックは、５ビットデータを整列した 後に５ビット／４ビット変換を行い、媒体独立インターフェイス共用出力バスＲ ＸＤ〔３：０〕に送出する。又、アライメントブロック３６０は、充分に整列さ れた５ビットデータを４ビットデータのための前段部フォーマットに変換する。 次いで、４ビットデータは、２５メガヘルツのクロックの立下り縁で全ての媒体 独立インターフェイスに共用される受信データ出力に送信される。 又、アライメントブロック３６０は、３つのＭＩＩインターフェイスの各々に 対し有効な受信信号ＲＸＤＶＡ、ＲＸＤＶＢ及びＲＸＤＶＣを発生する。 媒体独立インターフェイスポート３５０のデータハンドラー状態マシン３５１ の別のファンクションは、データを送出する前に物理的ポートにおいて全てのキ ャリアが得られるよう確保する。従って、データハンドラー状態マシンは、バッ ファへロードされる入力データのニブルをカウントした後に、全てのポートにキ ャリアが得られることを確保するためにチェックを行う。 ブロック３６０においては、５ビット／４ビット変換が実行される。従って、 ＴＸＥＮＡのような信号が高であるときは、到来バスＴＸＤＡのデータが最初に ４ビットコードから５ビットコードへ変換される。次いで、前段部が５ビットコ ードにおいて／Ｊ／及び／Ｋ／フォーマットに変換される。このデータは、次い で、例えばバス３５５を経てバッファへ送られる。 アライメントブロックにおいて、受信データバスＲＸＤ３−０及び受信データ 有効信号ＲＸＤＶＡないしＲＸＤＶＣは、３つの媒体独立インターフェイス１０ ９−Ａ、１０９−Ｂ及び１０９−Ｃの各々に対してコピー信号が存在すると きだけアサートされる。この場合に、ＰＯＳＥＬＭＡないしＰＯＳＥＬＭＣ信号 （ライン５７参照）が全てアサートされ、データ有効信号が発生され、そしてデ ータがＲＸＤバスに送信される準備ができる。 アライメントブロックは、通常の５ビットパケットの／Ｊ／Ｋ／及び前段部を 変換する。又、アライメントブロックは、通常の５ビットパケットの終りにおい て／Ｔ／Ｒ／セグメントを除去する。従って、これは、ＲＸＤポートに送出され ない。パケットの終りに／Ｔ／Ｒ／セグメントをもたずに到来する５ビットパケ ットの場合には、「早期終了パケット」が検出される。この早期終了パケットが 検出されると、受信エラー信号ＲＸＥＲがアライメントブロックによりアサート される。又、ＲＸＥＲ信号は、ＴＸＥＲＡ、ＴＸＥＲＢ又はＴＸＥＲＣのいずれ かがアサートされたときにもアサートされる。アライメントブロックによりＲＸ ＥＲ信号がアサートされる第３の可能性は、アライメントブロックにより無効コ ードが検出されるときである。この無効コードは、１００ＢＡＳＥ−Ｔ規格に規 定されている。 更に、ＴＸＥＲＡ、ＴＸＥＲＢ、ＴＸＥＲＣがアサートされるか、又は無効の ５ビットコードがアライメントブロックにより検出されたときには、ＲＸＤバス のデータが強制的に全てゼロにされる。 図７は、図２の媒体独立マネージメントブロック１０８におけるマネージメン トポート及び内部レジスタを示す。このブロックは、８０２．３ｕ規格に規定さ れたＭＩＩ読み取り／書き込み状態マシン４００を備えている。又、基本及び拡 張レジスタファイル４０１（以下に述べるレジスタを含む）も備えている。標準 プロトコルに応答して、基本及び拡張レジスタ４０１を読み取り及び書き込むた めに制御信号がライン４０２に供給される。中継装置の物理的アドレスは、レジ スタセット４０１からライン４０３を経て状態マシン４００へ供給される。 基本及び拡張レジスタ４０１は、工業規格に規定されたあらゆる状態を記憶す る。本発明によれば、このブロックをアクセスする方法は、２つある。その第１ は、規格に規定された媒体独立インターフェイスからの読み取り／書き込み制御 信号であって、ライン４０４及び４０５のＭＤＣ及びＭＤＩＯ信号と、ライン４ １０のＲ−Ｗ信号とを使用することである。もう１つの方法は、ライン４０６ 及び４０７のレジスタアクセスピン各々ＲＥＧＣＬＫ及びＲＥＧＬＣＨと、図示 されて上記で述べた他のレジスタアクセスピンからの読み取り及び書き込み信号 を使用することである。ライン４０８のリセット信号及びライン４０９のポート アクティビティ信号は、レジスタセット４０１に状態レジスタを維持するために 物理的ポート及び制御状態マシンにおいて発生される。 全てのレジスタは、ＭＩＩのＭＤＣ及びＭＤＩＯを通してアクセスすることが できる。マルチポート中継装置は、多数のＰＨＹデバイスに接続されるが、８０ ２．３ｕ規格の基本的なレジスタに対して全て同一に構成される。各中継装置は ＰＨＹＡＤＤＲ〔４−０〕ピンにより定義された１つのＰＨＹアドレスのみを有 する。多数の中継装置が同じＭＤＩＯバスにある場合には、その各々が異なるＰ ＨＹアドレスを有していなければならない。又、他のＰＨＹデバイス（例えば、 Ｔ４トランシーバ）は、各デバイスのＰＨＹアドレスが別々である限り、同じマ ネージメントインターフェイスで管理することができる。 以下に述べる「ポート制御」レジスタは、媒体型レジスタとして特徴付けるこ とができる。これは、インターフェイスが１００ＢＡＳＥ−ＦＸサービスを提供 すべきか１００ＢＡＳＥ−ＴＸサービスを提供すべきか指定する。 レジスタをアクセスする別の方法は、レジスタアクセスピン経て行うものであ る。レジスタ１７（スクランブラーイネーブル及びポートイネーブル）、レジス タ１８（リンク状態、パーティション状態）、レジスタ１９（エラスティックバ ッファ状態及びジャバ状態）、レジスタ２０（アイソレーション状態）、レジス タ２１（アイソレーションディスエイブル及びパーティションディスエイブル） も、各々、ＳＣＲＡＭＥＮ、ＰＯＲＴＥＮ、ＬＩＮＫＧＤ、ＰＡＲＴ、ＥＢＯＵ ＦＬＯ、ＪＡＢ、ＩＳＯ、及びＰＡＲＤＩＳピンを経て読み取ることができる。 レジスタ１７及びレジスタ２１は、各々、ＳＣＲＡＭＥＮ、ＰＯＲＴＥＮ、ＩＳ ＯＤＩＳ及びＰＡＲＤＩＳを経て書き込むこともできる。例外は、ＭＤＣ及びＭ ＤＩＯを通してのみアクセスできるレジスタ１６（ポートリセットレジスタ）で ある。レジスタアクセスピンは、ハードウェアのみの構成及び状態表示設計に適 した簡単な読み取り／書き込みプロトコルを容易にする。 以下のテーブルは、本発明の１つの実施形態による拡張レジスタを規定するも のである。このテーブルにおいて、「Ｒ／Ｗ」は、読み取り／書き込みを意味し そして「ＲＯ」は読み取りのみを意味する。 ポートリセットレジスタ（レジスタ１６）（Ｒ／Ｗ） ポート制御レジスタ（レジスタ１７）（Ｒ／Ｗ） リンク及びパーティション状態レジスタ（レジスタ１８）（ＲＯ） ＥＢオーバー／アンダーフロー及びジャバ状態レジスタ（レジスタ１９）（Ｒ Ｏ） アイソレーション状態レジスタ（レジスタ２０）（ＲＯ） パーティションディスエイブルレジスタ（レジスタ２１）（Ｒ／Ｗ） ブロック４００及び４０１において、多数のファンクションが実行される。先 ず、レジスタセットのレジスタ２３及び２４は、外界からのデータが内部レジス タに書き込まれる前にそのデータを一時的に記憶するためにバッファとして使用 される。入力データは、ＲＥＧＣＫの立上り縁で準備され、そして全ての入力デ ータは、そのクロックの立上り縁でバッファに書き込まれる。レジスタファイル ４０１のロジックは、ＲＥＧＬＣＨＩの立上り縁でバッファから内部レジスタ１ ７及び２１へデータを書き込む。又、レジスタ１７及び２１は、２つの異なる経 路を経てアクセスできるので、データ経路の選択も含まれる。ＭＤＩＯ経路を 通るレジスタアクセスピンに優先順位が指定される。Ｒ／Ｗ信号が低であるとき には、競合状態を防止するために媒体独立インターフェイスのファンクションが ディスエイブルされる。 上記のスクランブラー／デスクランブラーイネーブルファンクション、レジス タのための読み取り／書き込みイネーブル信号の発生、及びアドレスデコーダを 実行するために、レジスタファイル４０１には組合せロジックも含まれる。媒体 独立インターフェイスＭＤＩＯ及びＭＤＣ経路の動作は、規格に詳細に規定され ている。 図８は、レジスタアクセスロジックの機能的ブロック図である。図示されたよ うに、制御ロジック及びデータ経路ブロック６００は、状態出力選択ポインタブ ロック６０１に接続される。この選択ポインタブロック６０１は、レジスタへの アクセスに対し適切なデータ経路を選択するためのイネーブル信号を与えるリン グカウンタとして実施される。ライン６０２の読み取り／書き込み信号が低であ るときには、リングカウンタがディスエイブルされる。制御ロジック及びデータ 経路ブロック６００は、状態出力選択ポインタブロック６０１のためのリセット 及びクロック信号を発生する。一方、レジスタアクセスピン６０３ないし６０７ （上記した）へ適切な出力データを与えるためのデータ経路を形成する。更に、 制御ロジック及びデータ経路ブロック６００は、図６に示すレジスタブロックか らライン６０８を経て状態データを受け取る。状態出力選択ポインタブロック６ ０１により発生されるイネーブル信号（１６ビットレジスタの各ビットごとに１ つづつ）は、ライン６１１を経て制御ロジック及びデータ経路ブロック６００へ 供給される。又、制御ロジックは、ライン６１０を経て状態出力選択ポインタロ ジック６０１へリセット及びクロック信号を発生する。 本発明の１つの実施形態による拡張ポートは、ある外部裁定ロジックを必要と する。この裁定ロジックが図９に示されている。従って、図９に示すように、第 １のマルチポート中継装置８００と、第２のマルチポート中継装置８０１とがあ る。裁定ロジックを実施するために、プログラム可能なアレーロジックデバイス ８０２が使用される。 このプログラム可能なアレーロジックデバイス８０２への入力は、マルチポー ト中継装置８００からのライン８０３のＡＮＹＡＣＴ１信号及びライン８０４の ＪＡＭＯ出力信号と、マルチポート中継装置８０１からのライン８０５のＡＮＹ ＡＣＴ２及びライン８０６のＪＡＭＯ信号を含む。ロジックデバイスは、ライン ８０７のＪＡＭ１信号と、中継装置８００のライン８０８及び中継装置８０１の ライン８０９のＥＤＡＴＥＮ信号と、中継装置８００のライン８１０及び中継装 置８０１のライン８１１の外部キャリア感知信号ＥＸＴＣＲＳを発生する。２つ の中継装置間のデータ経路は、ＥＤＡＴバス８１２を経て接続される。バス８１ ２は、記号境界において整列されない５ビット巾のデータ経路である。一方の中 継装置の内部に何らかのアクティビティが存在する場合には、ライン８０３又は ８０５のＡＮＹＡＣＴ１信号が発生される。中継装置がポート又は媒体独立イン ターフェイスのいずれかにジャム信号を送信している場合には、ライン８０４又 は８０６にＪＡＭＯ信号がアサートされる。ＪＡＭＯ信号がアサートされる間に バス８１２が３状態になる。マルチポート中継装置は、裁定ロジック８０２から のライン８０７のジャム入力信号に応答して全てのポートにＪＡＭＩシーケンス を送信する。ＪＡＭＩ信号が裁定ロジック８０２によりオフにされるや否や、マ ルチポート中継装置は、ジャム動作を停止する。ライン８１０及び８１１の外部 キャリア感知信号は、そのシーケンスにおける次のマルチポート中継装置のアク ティビティの存在を指示する。裁定ロジック８０２の全ての制御信号及びデータ は、５０メガヘルツクロックと同期される。ＰＡＬ方程式（図示された信号名を 参照）は、次の通りである。 ＥＸＴＣＲＳ１＝ＡＮＹＡＣＴ２； ＥＸＴＣＲＳ２＝ＡＮＹＡＣＴ１； ＪＡＭ１＝（ＡＮＹＡＣＴ１＊ＡＮＹＡＣＴ２）＋ＪＡＭＯ１＋ＪＡＭＯ２； ＥＤＡＴＥＮ１＝ＡＮＹＡＣＴ１＆！ＡＮＹＡＣＴ２； ＥＤＡＴＥＮ２＝！ＡＮＹＡＣＴ１＆ＡＮＹＡＣＴ２； 従って、単一の集積回路で実施するのに適した非常に融通性のある有用なマル チポート中継装置が提供された。この回路は、１つ以上の媒体独立インターフェ イスと組み合わされた複数の物理的ポートを与える。更に、チップのための拡張 ポートが設けられる。これは、ネットワークシステム、特に、１００メガビット ＣＳＭＡ／ＣＤ型プロトコルを伴う１００ＢＡＳＥ−Ｔ規格に基づいて動作する ネットワークのための非常に融通性の高いアーキテクチャーを構成できる。 本発明の好ましい実施形態の上記の説明は、単に本発明を例示するものに過ぎ ない。本発明は、上記の実施形態に限定されるものではなく、請求の範囲内で種 々の変更がなされ得ることが当業者に容易に明らかとなる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー ユン ユー 台湾 タイチュン タイチュン ハーバー ロード ＃82−１ セク３ 【要約の続き】 伴う本発明の中継装置チップに必要とされるＩ／Ｏピン の全数は、複数の媒体独立インターフェイスを有する同 様のデバイスよりも著しく減少される。中継装置(10,2 0)の使用は、ＭＩＩマネージメントバス(10)を使用して 種々の異なる種類の物理的通信媒体をポートごとに取り 扱うようにチップを構成することができる。

Claims (1)

1. 【特許請求の範囲】 １．各通信媒体に接続するための複数の媒体従属インターフェイスと、 上記複数の媒体従属インターフェイスに接続され、上記複数の媒体従属インタ ーフェイスに対して物理的レイヤ中継ファンクションを実行する中継回路と、 上記中継回路に接続され、上記複数の媒体従属インターフェイスをそれに対 応するデータリンクレイヤ媒体アクセスコントローラに接続するための媒体独立 インターフェイスと、 を備えたことを特徴とする集積回路中継装置。 ２．上記複数の媒体従属インターフェイスに対するインターフェイス制御及び状 態レジスタを含み、種々の形式の通信媒体に対し上記複数の媒体従属インターフ ェイスにおいて物理的レイヤ受信及び送信ファンクションをマネージするインタ ーフェイス制御ロジックと、 上記インターフェイス制御ロジックに接続されたマネージメントインターフ ェイスであって、このマネージメントインターフェイスに受け取られる中継装置 アドレスに応答して、上記複数の媒体従属インターフェイスに対するインターフ ェイス制御及び状態レジスタへの読み取り及び書き込みアクセスを与えるマネー ジメントインターフェイスと、 を更に備えた請求項１に記載の集積回路中継装置。 ３．上記インターフェイス制御及び状態レジスタは、 上記複数の媒体従属インターフェイスの共用属性を指定する第１組のレジス タと、 上記複数の媒体従属インターフェイスの個々の属性を指定する第２組のレジ スタとを備えた請求項２に記載の集積回路中継装置。 ４．上記マネージメントインターフェイスは、上記中継装置アドレスに応答して 上記インターフェイス制御及び状態レジスタを読み取り及び書き込むためのシリ アルポートを備えている請求項２に記載の集積回路中継装置。 ５．上記インターフェイス制御及び状態レジスタの選択されたデータへのアクセ スを与える複数の状態ピンを含む請求項４に記載の集積回路中継装置。 ６．上記インターフェイス制御及び状態レジスタは、上記複数の媒体従属インタ ーフェイスの各々に対して複数の形式の通信媒体の１つを指示する媒体形式レジ スタを備え、そして上記インターフェイス制御ロジックは、上記媒体形式レジス タに応答して上記複数の媒体従属インターフェイスをその指示された形式に適応 させる回路を備えた請求項２に記載の集積回路中継装置。 ７．上記中継装置の回路に接続され、上記複数の媒体従属インターフェイスを付 加的なデータリンクレイヤ媒体アクセスコントローラに接続するための少なくと も１つの付加的な媒体独立インターフェイスを備えた請求項１に記載の集積回路 中継装置。 ８．上記媒体独立インターフェイスは、受信したデータをそれに対応するデータ リンクレイヤ媒体アクセスコントローラへ供給する集積回路上の１組の受信デー タ出力ピンを備え、そして上記付加的な媒体独立インターフェイスは、上記１組 の受信データ出力ピンを上記媒体独立インターフェイスと共用し、受信データを 付加的なデータリンクレイヤ媒体アクセスコントローラデータへ供給する請求項 ７に記載の集積回路中継装置。 ９．別の集積回路中継装置への物理的レイヤインターフェイスを与える拡張ポー トを含む請求項１に記載の集積回路中継装置。 10．データは、第１クロックレートで上記媒体従属インターフェイスに送信され 、そしてデータは、第１クロックレートより速い第２クロックレートで拡張ポー トを経て送信される請求項９に記載の集積回路中継装置。 11．上記第２クロックレートは、第１クロックレートの周波数の２倍である請求 項１０に記載の集積回路中継装置。 12．別の集積回路中継装置への物理的レイヤインターフェイスを形成する拡張ポ ートを備え、この拡張ポートは、 集積回路中継装置内の衝突を指示する信号を伝播するロジックであって、複 数の媒体従属インターフェイスの１つにおける受信エラーの集積回路中継装置内 の検出を拡張ポートを経て他の集積回路中継装置へ指示するためのロジックを含 む請求項１に記載の集積回路中継装置。 13．上記複数の媒体従属インターフェイス及び媒体独立インターフェイスは１０ ０ＢＡＳＥ−Ｔ工業規格に合致する請求項１に記載の集積回路中継装置。 14．各々の１００ＢＡＳＥ−Ｔ合致の通信媒体に接続するための複数の媒体従属 インターフェイスと、 上記複数の媒体従属インターフェイスに対するインターフェイス制御及び状 態レジスタを含み、種々の形式の通信媒体に対し上記複数の媒体従属インターフ ェイスにおいて物理的レイヤ受信及び送信ファンクションをマネージするインタ ーフェイス制御ロジックと、 上記複数の媒体従属インターフェイスに接続され、その複数の媒体従属イン ターフェイスに対する物理的レイヤ中継ファンクションを実行する中継回路と、 上記中継回路に接続され、上記複数の媒体従属インターフェイスをそれに対 応する１００ＢＡＳＥ−Ｔ合致のデータリンクレイヤ媒体アクセスコントローラ に接続するための媒体独立インターフェイスと、 上記インターフェイス制御ロジックに接続されたマネージメントインターフ ェイスであって、このマネージメントインターフェイスに受け取られる中継装置 アドレスに応答して、上記複数の媒体従属インターフェイスに対するインターフ ェイス制御及び状態レジスタへの読み取り及び書き込みアクセスを与えるマネー ジメントインターフェイスと、 を備えたことを特徴とする集積回路中継装置。 15．上記インターフェイス制御及び状態レジスタは、上記複数の媒体従属インタ ーフェイスの各々に対して複数の形式の通信媒体の１つを指示する媒体形式レジ スタを備え、そして上記インターフェイス制御ロジックは、上記媒体形式レジス タに応答して上記複数の媒体従属インターフェイスをその指示された形式に適応 させる回路を備えた請求項１４に記載の集積回路中継装置。 16．上記複数の媒体従属インターフェイスにに接続され、上記インターフェイス 制御ロジックを上記媒体独立インターフェイスと共用する少なくとも１つの付加 的な媒体独立インターフェイスを備えた請求項１４に記載の集積回路中継装置。 17．上記媒体独立インターフェイスは、受信したデータを外部デバイスに供給す る集積回路上の１組の受信データ出力ピンを備え、そして上記付加的な媒体独立 インターフェイスは、上記１組の受信データ出力ピンを上記媒体独立インタ ーフェイスと共用する請求項１６に記載の集積回路中継装置。 18．上記インターフェイス制御及び状態レジスタは、 上記複数の媒体従属インターフェイスの共用属性を指定する第１組のレジス タと、 上記複数の媒体従属インターフェイスの個々の属性を指定する第２組のレジ スタとを備えた請求項１４に記載の集積回路中継装置。 19．上記マネージメントインターフェイスは、上記中継装置アドレスに応答して 上記インターフェイス制御及び状態レジスタを読み取り及び書き込むためのシリ アルポートを備えている請求項１８に記載の集積回路中継装置。 20．上記インターフェイス制御及び状態レジスタの選択されたデータへのアクセ スを与える複数の状態ピンを含む請求項１９に記載の集積回路中継装置。 21．別の集積回路中継装置への物理的レイヤインターフェイスを与える拡張ポー トを含む請求項１４に記載の集積回路中継装置。 22．データは、第１クロックレートで上記媒体従属インターフェイスに送信され 、そしてデータは、第１クロックレートより速い第２クロックレートで拡張ポー トを経て送信される請求項２１に記載の集積回路中継装置。 23．上記第２クロックレートは、第１クロックレートの周波数の２倍である請求 項２２に記載の集積回路中継装置。 24．別の集積回路中継装置への物理的レイヤインターフェイスを形成する拡張ポ ートを備え、この拡張ポートは、 集積回路中継装置内の衝突を指示する信号を伝播するロジックであって、複 数の媒体独立インターフェイスの１つにおける受信エラーの集積回路中継装置内 の検出を拡張ポートを経て他の集積回路中継装置へ指示するためのロジックを含 む請求項１４に記載の集積回路中継装置。 25．各々の１００ＢＡＳＥ−Ｔ合致の通信媒体に接続するための複数の媒体従属 インターフェイスと、 上記複数の媒体従属インターフェイスの各々に対し１００ＢＡＳＥ−Ｔ合致 の通信媒体の形式の予め指定された組の１つを指定する媒体形式レジスタを含み 、指定の形式の通信媒体に対し上記複数の媒体従属インターフェイスにおい て物理的レイヤ受信及び送信ファンクションをマネージするインターフェイス制 御ロジックと、 上記複数の媒体従属インターフェイスに接続され、その複数の媒体従属イン ターフェイスに対する物理的レイヤ中継ファンクションを実行する中継回路と、 上記インターフェイス制御ロジックに接続され、上記複数の媒体従属インタ ーフェイスに対する種々の形式の通信媒体を指定するために上記媒体形式レジス タへのアクセスを与えるマネージメントインターフェイスと、 を備えたことを特徴とする集積回路中継装置。 26．上記マネージメントインターフェイスは、そのマネージメントインターフェ イスに受け取られた中継装置アドレスに応答して上記媒体形式レジスタにアクセ スする請求項２５に記載の集積回路中継装置。 27．上記マネージメントインターフェイスは、上記中継装置アドレスに応答して 上記媒体形式レジスタに書き込むためのシリアルポートを含む請求項２６に記載 の集積回路中継装置。 28．上記中継回路に接続され、上記複数の媒体従属インターフェイスをそれに対 応するデータリンクレイヤ媒体アクセスコントローラに接続するための媒体独立 インターフェイスを備えた請求項２５に記載の集積回路中継装置。 29．上記インターフェイス制御ロジックは、上記媒体形式レジスタに応答して、 複数の媒体従属インターフェイスを指定の形式に適応させる回路を備えた請求項 ２５に記載の集積回路中継装置。 30．各通信媒体に接続するための複数の媒体従属インターフェイスと、 上記複数の媒体従属インターフェイスに接続され、上記複数の媒体従属イン ターフェイスに対する物理的レイヤ中継ファンクションであって、受信エラーの 検出及び衝突の検出を含むファンクションを実行する中継回路と、 上記中継回路に接続され、別の集積回路中継装置への物理的レイヤインター フェイスを与える拡張ポートであって、衝突の検出及び受信エラーの検出を他の 集積回路中継装置へ通信するためのロジックを含む拡張ポートと、 を備えたことを特徴とする集積回路中継装置。 31．上記拡張ポートは、データを受信又は送信するために媒体従属インターフェ イスのクロックレートより速いクロックレートで動作する請求項３０に記載の集 積回路中継装置。 32．データを送信及び受信するための拡張ポートのクロックレートは、データを 受信及び送信するための複数の媒体従属インターフェイスのクロックレートの２ 倍である請求項３１に記載の集積回路中継装置。 33．上記中継回路に接続され、上記複数の媒体従属インターフェイスをそれに対 応するデータリンクレイヤ媒体アクセスコントローラに接続するための媒体独立 インターフェイスを更に備えた請求項３０に記載の集積回路中継装置。 34．上記複数の媒体従属インターフェイスは、１００ＢＡＳＥ−Ｔ工業規格に合 致する請求項３０に記載の集積回路中継装置。