JPH11511593A

JPH11511593A - Metal stack for integrated circuits with two thin titanium layers in a dedicated chamber

Info

Publication number: JPH11511593A
Application number: JP9512195A
Authority: JP
Inventors: ラストギ，ラジヴ; バイ，ペン; アーメッド，ソヘイル; メイヤー，ウイリアム・ケイ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1995-09-29
Filing date: 1996-09-25
Publication date: 1999-10-05
Also published as: EP0852809A1; IL123751A0; CN1198252A; AU7245396A; EP0852809A4; WO1997012399A1; KR19990063767A

Abstract

(57)【要約】エレクトロマイグレーション特性を向上させた集積回路用金属スタック（３５）。約１８５Åのベース層（３１）がＩＬＤ上に形成され、続いて、アルミニウム−銅合金層などのバルク導体層（３２）が形成される。約１８５Åのチタンのキャップ層（３３）がバルク導体層（３２）上に形成される。最後に、窒化チタンの反射防止膜（ＡＲＣ）（３４）がキャップ層（３３）上に形成される。 (57) [Summary] A metal stack (35) for an integrated circuit having improved electromigration characteristics. An approximately 185 ° base layer (31) is formed over the ILD, followed by a bulk conductor layer (32), such as an aluminum-copper alloy layer. An approximately 185 ° titanium cap layer (33) is formed on the bulk conductor layer (32). Finally, a titanium nitride anti-reflective coating (ARC) (34) is formed on the cap layer (33).

Description

【発明の詳細な説明】専用チャンバによる２層のチタン薄層を有する集積回路用金属スタック発明の背景１．発明の分野本発明は、集積回路の相互接続構造に使用する金属スタックに関する。２．関連出願本出願は、本出願の譲受人に譲渡された１９９４年１０月１７日提出の「A No vel Via Hole Profile and Method of Fabrication」という名称の同時係属出願第３２４７６３号に関係する。従来技術の説明現代の集積回路はしばしば、シリコンなどの半導体基板上に形成されたトランジスタ、キャパシタ、抵抗などの数百万の能動素子および受動素子を含む。これらの素子は、最初に製造されるときには基板上で互いに分離されており、後に、相互に接続されて機能回路を形成する。これらの相互接続構造の品質が、完成した集積回路の性能および信頼性に非常に大きな影響を与える。相互接続がますます、現代の超大規模集積（ＵＬＳＩ）回路の性能および密度の限界を決定するようになってきている。相互接続構造はしばしば、ベース層、バルク導体層および／またはキャップ層を含む金属スタックから形成される。このスタックは一般に、スパッタリングによって誘電体層上に形成され、次いで、フォトリソグラフィック技術を使用してエッチングされて、相互接続構造を形成する。現在の製造プロセスでは、多段相互接続構造が使用されており、例えば、層間誘電体（ＩＬＤ）によって相互に絶縁された４層の金属スタックを使用することができる。金属スタック内部のバルク導体としては、アルミニウムおよびアルミニウム合金が頻繁に使用される。エレクトロマイグレーションは、これらの薄膜導体の信頼性を左右する重大な問題である。アルミニウムは、融点が低いため、その他の金属よりもエレクトロマイグレーションを起こしやすい。高電流を導体に流すと、原子が移動して結晶粒界に空格子点が生じ、これらは合体して網連絡したボイドとなる。ボイド核形成は、結晶粒界と導体壁の交差部分でよく起こる。アルミニウム−銅合金では、おそらくは、銅を豊富に含む平らな沈殿物によって硬化されたところに、選択された結晶粒界が完全なまま残り、その結果、いくつかの鋭利に形成されたエッジを有するボイドが生じる。これらのさまざまな形状のボイドは、開路によってこのプロセスが終了するまで拡大し続ける。これらのボイドが存在する場合でも分路層、すなわち電気経路を与えるために、アルミニウム合金とともに高融点金属がしばしば使用される。第１図および第２図に関連して後に論じるとおり、チタンおよび窒化チタンが分路層として使用されることがある。第１図に、相互接続構造に使用される従来技術の金属スタックを示す。第１図では、金属スタックが、層間誘電体（ＩＬＤ）１０の上に形成されている。バルク導体１１は、アルミニウム−銅合金の層１１を含む。この層の厚さは、この層に流す必要がある電流の量によって変わってくるが、一般には、３５００Åである。窒化チタン（ＴｉＮ）の層が層１１の上部表面上に形成される。第１図に記載した従来技術のスタックでは、この層の厚さは約３７０Åである。次いで、約１０００Å厚さのチタンの層１３が層１２の上部表面上にスパッタされる。この後に、反射防止膜（ＡＲＣ）１４が層１３の上部表面上に形成される。第１図に示した従来技術の例ではこの膜の厚さは３７０Åである。第２図に、ＩＬＤ２０の上に形成された、相互接続構造に使用される従来技術の別の金属スタックを示す。まず、約１０００Å厚さのチタンのベース層２１がＩＬＤ２０の上に形成される。次いで、バルク導体となるやはりアルミニウム− 銅合金の層２２がチタン層２１の上部表面上に形成される。この層の厚さも前述のとおり、この層に流す必要がある電流の量によって決まる（例えば６０００Å 〜１２０００Å厚さ）。ＡＲＣ２３が、層２２の上部表面上に形成される。層２３もやはり、３７０Å厚さのＴｉＮ膜を含む。後に示すように、本発明は、第１図および第２図に示したものとは異なるスタックを提供する。開示の新規な金属スタックは、第１図および第２図に示した金属スタックに比べて、品質に優れ、特にエレクトロマイグレーション性能が向上していることが判明した。発明の概要集積回路の相互接続構造に使用される改良型金属スタックを記載する。このスタックは、約１２５Å〜２００Å厚さのチタンの薄いベース層を含む。バルク導体層が、ベース層の上部表面上に形成される。一実施態様では、この層が、アルミニウム−銅合金を含む。約１２５Å〜２００Å厚さのチタンのキャップ層がバルク導体層の上部表面上に形成される。窒化チタンの反射防止膜がキャップ層の上部表面上に形成される。図面の簡単な説明第１図は、集積回路の相互接続構造に使用される従来技術の金属スタックの断面図である。第２図は、集積回路の相互接続構造に使用される他の従来技術の金属スタックの断面図である。第３図は、本発明に従って製作された金属スタックの断面図である。第４図は、本発明に従って形成された２つの金属スタックの断面図である。第５図は、第２図および第３図の金属スタックの製作に使用するスパッタ・システムを、ウェハの移動順序とともに示した平面図である。第６図は、本発明の金属スタックの製作に使用する段階を示す工程流れ図である。発明の詳細な説明本発明は、集積回路の相互接続構造として使用する新規な金属スタックを記述する。本発明の完全な理解に資するため、以下の説明では、具体的な材料、工程および装置などの多くの具体的な詳細を記載する。しかし、当業者なら、これらの具体的な詳細がなくても本発明を実施することができることは明白である。また、本発明を不必要に不明瞭にしないために、製造のための周知の材料、工程および装置の詳細は記載しない。第３図の断面図に、本発明の新規な金属スタック３５を使用した相互接続構造の一部分を示す。本発明の金属スタック３５は一般に、ＩＬＤ３０などのＩＬＤ層の上に形成される。スタック３５の層３１〜３４を誘電体の上に形成した後、後に論じる相互接続構造を形成するために、周知のフォトリソグラフィック技術を使用してスタックをマスクし、エッチングでスタックを部分に分離する。金属スタックの異なる段の間、およびスタックと基板領域との間に導電性経路を形成するために、バイアが使用される。本発明の金属スタックに使用する１つのバイアが、本出願の譲受人に譲渡された１９９４年１０月１７日提出の「A No vel Via Hole Profile and Method of Fabrication」という名称の同時係属出願第３２７７６３号に記載されている。第３図に示す本発明のスタック第３図に示すスタック３５は、専用チャンバ中でＩＬＤ層３０上にスパッタされたチタンのベース層３１を含む。チタンが好ましいが、その他の高融点金属をこの薄層に使用してもよい。この分路層を、１２５Å〜２００Å厚さとすることができるが、１８５Åが好ましい。バルク導体層３２をベース層３１の上部表面と接触させる。一実施形態ではこのバルク導体層に約０．５％の銅を含むアルミニウム−銅合金を使用する。抵抗率が低いことおよび工程がよく知られていることからアルミニウム合金層が好ましいが、その他の低抵抗材料もバルク導体として機能することを理解すべきである。層３２の厚さは、層３２が運ぶ電流の量の関数として選択される。第４図に関連して後に説明するように、所与の集積回路において、この層の厚さが段ごとに異なってもよい。層３２の厚さの一般的な値は、約５０００Å〜２００００Å である。薄いチタンのキャップ層３３が層３２の上部表面に接触して形成される。層３３は、専用のチャンバ中でスパッタされたチタンであり、好ましい実施形態では、約１８５Å厚さであることが好ましい。しかし、この層を、約１２５Å〜２００ Åとしてもよい。層３１の場合と同様に、その他の高融点材料を層３３に使用してもよい。最後に、反射防止膜（ＡＲＣ）３４が層３３の上部表面上に形成される。窒化チタン（ＴｉＮ）であるこの層の厚さは約１５０Åである。周知のとおりこの層は、金属スタックのマスキングを困難にする反射を低減する。第３図から分かるように、スタック３５のアルミニウム合金とチタンの間には２つの界面がある。この界面は、層３１と層３２の間、および層３２と層３３の間にある。チタンおよびアルミニウムを十分に加熱すると、チタン・アルミニド（ＴｉＡｌ₃）を生成する反応が起こる。一般に、チタン層とバルク導体との間で完全な反応が起こり、これらの界面で、チタン・アルミニドが生成される。この反応は、ＩＬＤ付着段階、ＩＬＤアニール段階、高温アッシュ・クリーニング段階およびその他の段階中に普通に起きるような金属スタック形成後の高温処理を通じて起こる。チタン層３１および３３の元々の厚さは、現時点での好ましい実施形態ではともに１８５Åであるが、１８５ÅのＴｉは、５２５ÅのＡｌＣｕ合金と反応し、その結果、約６７０ÅのＴｉＡｌ₃層が形成される。性能測定値を、第３図に示した金属スタックと第１図および第２図に示した従来技術のスタックとで比較した。第３図の金属スタックは、バイア抵抗、金属アンダカット、ボイド、シート抵抗などの領域で他方を上まわる性能を示す。第３図のスタックを従来技術のそれと同様に製造可能であることが分かった。欠陥密度によって測定した第３図のスタックのエレクトロマイグレーション性能は、第１図および第２図の従来技術のスタックに比べて予想外によいことが分かった。第４図に示す多段化一般的な集積回路では、第３図のスタックが異なる複数の段において使用される。第４図の断面図にこれを部分的に示す。第１の金属スタック４０がＩＬＤ４３の上に形成される。スタック４０は、ＩＬＤ４１によって第２の金属スタック４２から分離される。別のＩＬＤをスタック４２の上に形成し、さらに金属スタックを追加することもできる。一般的な処理では、スタック４０を形成後、これを、周知のフォトリソグラフィ・プロセスおよびエッチング・プロセスを使用してパターンを形成し、相互接続構造とする。スタック４０にパターン形成して相互接続構造を形成するのには、ＢＣｌ₃およびＣｌ₂を含む化学作用を用いる反応性イオン・エッチング（ＲＩＥ）などの一切の周知のエッチング技術を使用することができる。次いで、パターン形成されたスタック４０の上に周知の気相成長法（ＣＶＤ）を使用してＩＬＤ４１が形成される。例えば、ドープした二酸化シリコン層を約１００００Åの厚さに堆積させる。さらに、化学的エッチングまたは化学−機械的ポリシングを使用して周知の方法で層４１を平坦化し、スタック４２を形成できる平坦な面を形成する。次いで、スタック３５の形成に使用したのと同じ方法で、スタック４２がＩＬＤ４１上に形成される。中間のクリーニング、バイア・コンタクト処理、およびその他の周知の段階は記載しない。バルク導体層の厚さが異なることがある他は、スタック４０および４２はともに第３図のスタック３５と同一でよい。例えばスタック４０は、好ましい実施形態では１８５Åの厚さを有するチタンの薄いベース層４４を含む。バルク導電層４５の厚さは例えば５４００Åとすることができる。好ましい実施形態では約１８５Åの厚さを有するチタンの薄いキャップ層４６が層４５の上に形成される。次いで、ＡＲＣ膜４７が層４６の上に形成される。スタック４０のパターン形成およびＩＬＤ４１の平坦化の後、スタック４２の形成が約１８５Åのチタンのベース層４８から開始される。次に、アルミニウム −銅合金のバルク導体層４９が層４８上に形成される。スタック４２ではこの層を厚くしてもよい（例えば７４００Å）。次いで、第２の薄いチタンのキャップ層５０が層４９上に形成される（厚さ約１８５Å）。最後に、別のＡＲＣ膜５０が、スタック４２のパターン形成のために層５０上に形成される。本発明の金属スタックの処理本発明の金属スタックは、ＥｎｄｕｒａＳｐｕｔｔｅｒＳｙｓｔｅｍ社のＡＭＡＴ５５００のような市販のクラスタ・スパッタリング装置を使用して形成される。このようなシステムは、第５図に示すように、チャンバ６１、６２、６３および６４などのチャンバ、および１つのチャンバから別のチャンバにウェハを移動させることができるロボット・アームを装備した中央領域６０を含む。各チャンバは個別に制御可能であり、各チャンバに異なるプロセスを実行させることができる。本発明のスタックの形成では、６６で示すようにウェハは最初にチャンバ６１に運ばれる。チャンバ６１でまず、チタンのベース層がＩＬＤ上にスパッタされる。これが、第６図のＩＬＤ７０の処理の後の段階７１に示されている。約１８５Å厚さのチタンのベース層の形成に続いて、ウェハはチャンバ６３に運ばれる。チャンバ６３では、アルミニウム−銅合金などのバルク導体がチタンのベース層上に堆積される。これが、第６図の処理段階７２に示されている。ウェハは次に、チャンバ６４に運ばれ、チタンのキャップ層がバルク導体層の上に形成される。このキャップ層の厚さもやはり約１８５Åであることが現時点では好ましい。このキャップ層が、第６図の処理段階７３に示されている。ウェハは最後にチャンバ６２に運ばれ、ＡＲＣ（ＴｉＮ膜）がチタンのキャップ層の上に形成される。これが、第６図の段階７４に示されている。以上に、チタンの薄層、バルク導体層およびチタンの薄いキャップ層を含む金属スタックから形成された新規な相互接続構造をその製造方法とともに説明した。DETAILED DESCRIPTION OF THE INVENTION Metal Stack for Integrated Circuits with Two Thin Layers of Titanium in a Dedicated Chamber Background of the Invention The present invention relates to metal stacks for use in integrated circuit interconnect structures. 2. RELATED APPLICATIONS This application is related to co-pending application No. 324,763, filed October 17, 1994, assigned to the assignee of the present application and entitled "A Novel Via Hole Profile and Method of Fabrication." 2. Description of the Prior Art Modern integrated circuits often include millions of active and passive elements, such as transistors, capacitors, and resistors, formed on a semiconductor substrate such as silicon. These elements are separated from each other on the substrate when first manufactured, and are later interconnected to form a functional circuit. The quality of these interconnect structures has a significant effect on the performance and reliability of the completed integrated circuit. Interconnects are increasingly determining the performance and density limits of modern ultra large scale integrated (ULSI) circuits. Interconnect structures are often formed from a metal stack that includes a base layer, a bulk conductor layer, and / or a cap layer. This stack is typically formed on the dielectric layer by sputtering and then etched using photolithographic techniques to form an interconnect structure. Current manufacturing processes use multi-level interconnect structures, for example, a four-layer metal stack that is insulated from each other by an interlayer dielectric (ILD). Aluminum and aluminum alloys are frequently used as bulk conductors inside metal stacks. Electromigration is a significant problem that affects the reliability of these thin film conductors. Aluminum has a low melting point and therefore is more susceptible to electromigration than other metals. When a high current is applied to a conductor, atoms move to form vacancies at grain boundaries, which combine to form network-connected voids. Void nucleation often occurs at the intersection of a grain boundary and a conductor wall. In aluminium-copper alloys, the selected grain boundaries remain intact, possibly hardened by a copper-rich flat precipitate, so that they have some sharply formed edges Voids occur. These variously shaped voids continue to expand until the process is terminated by opening. Refractory metals are often used with aluminum alloys to provide a shunt layer, or electrical path, even when these voids are present. As discussed below in connection with FIGS. 1 and 2, titanium and titanium nitride may be used as shunt layers. FIG. 1 shows a prior art metal stack used in an interconnect structure. In FIG. 1, a metal stack is formed over an interlayer dielectric (ILD) 10. The bulk conductor 11 includes a layer 11 of an aluminum-copper alloy. The thickness of this layer depends on the amount of current that needs to flow through this layer, but is typically 3500 °. A layer of titanium nitride (TiN) is formed on the upper surface of layer 11. In the prior art stack shown in FIG. 1, the thickness of this layer is about 370 °. Then, a layer 13 of titanium about 1000 ° thick is sputtered on the upper surface of layer 12. Thereafter, an anti-reflective coating (ARC) 14 is formed on the upper surface of layer 13. In the prior art example shown in FIG. 1, the thickness of this film is 370 °. FIG. 2 shows another prior art metal stack formed on ILD 20 and used for an interconnect structure. First, a titanium base layer 21 having a thickness of about 1000 ° is formed on the ILD 20. Next, a layer 22 of aluminum-copper alloy, also serving as a bulk conductor, is formed on the upper surface of titanium layer 21. As described above, the thickness of this layer also depends on the amount of current that needs to flow through this layer (for example, 6000 to 12000 thickness). An ARC 23 is formed on the upper surface of layer 22. Layer 23 also includes a 370 ° thick TiN film. As will be shown, the present invention provides a different stack than that shown in FIGS. It has been found that the disclosed novel metal stack is superior in quality, and particularly improved in electromigration performance, as compared to the metal stacks shown in FIGS. SUMMARY OF THE INVENTION An improved metal stack for use in integrated circuit interconnect structures is described. The stack includes a thin base layer of titanium between about 125 ° and 200 ° thick. A bulk conductor layer is formed on an upper surface of the base layer. In one embodiment, this layer comprises an aluminum-copper alloy. A titanium cap layer of about 125 ° to 200 ° thickness is formed on the upper surface of the bulk conductor layer. An anti-reflective coating of titanium nitride is formed on the upper surface of the cap layer. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view of a prior art metal stack used in an integrated circuit interconnect structure. FIG. 2 is a cross-sectional view of another prior art metal stack used in integrated circuit interconnect structures. FIG. 3 is a cross-sectional view of a metal stack made in accordance with the present invention. FIG. 4 is a cross-sectional view of a two metal stack formed in accordance with the present invention. FIG. 5 is a plan view showing a sputter system used to fabricate the metal stacks of FIGS. 2 and 3, together with the order of wafer movement. FIG. 6 is a process flow chart showing the steps used in fabricating the metal stack of the present invention. DETAILED DESCRIPTION OF THE INVENTION The present invention describes a novel metal stack for use as an interconnect structure for integrated circuits. In the following description, numerous specific details are set forth, such as specific materials, processes, and equipment, to help provide a thorough understanding of the present invention. However, it will be apparent to one skilled in the art that the present invention may be practiced without these specific details. In other instances, well-known materials, processes and equipment for fabrication are not described in detail so as not to unnecessarily obscure the present invention. The cross-sectional view of FIG. 3 shows a portion of an interconnect structure using the novel metal stack 35 of the present invention. The metal stack 35 of the present invention is generally formed on an ILD layer, such as ILD 30. After the layers 31-34 of the stack 35 have been formed on the dielectric, the stack is masked using well-known photolithographic techniques and the stack is separated into parts by etching to form the interconnect structures discussed below. . Vias are used to form conductive paths between different stages of the metal stack and between the stack and the substrate area. One via for use in the metal stack of the present invention is disclosed in co-pending application Ser. No. The stack 35 of the present invention shown in FIG. 3 The stack 35 shown in FIG. 3 includes a titanium base layer 31 sputtered on an ILD layer 30 in a dedicated chamber. Titanium is preferred, but other refractory metals may be used for this thin layer. The shunt layer can be between 125 and 200 degrees thick, preferably 185 degrees. The bulk conductor layer 32 is brought into contact with the upper surface of the base layer 31. In one embodiment, the bulk conductor layer uses an aluminum-copper alloy containing about 0.5% copper. Although an aluminum alloy layer is preferred due to its low resistivity and well known process, it should be understood that other low resistance materials also function as bulk conductors. The thickness of layer 32 is selected as a function of the amount of current carried by layer 32. As described below in connection with FIG. 4, in a given integrated circuit, the thickness of this layer may vary from step to step. Typical values for the thickness of layer 32 are between about 5000 ° and 20000 °. A thin titanium cap layer 33 is formed in contact with the upper surface of layer 32. Layer 33 is titanium sputtered in a dedicated chamber and, in a preferred embodiment, is preferably about 185 ° thick. However, this layer may be between about 125 ° and 200 °. As in the case of the layer 31, another high melting point material may be used for the layer 33. Finally, an anti-reflective coating (ARC) 34 is formed on the upper surface of layer 33. This layer of titanium nitride (TiN) has a thickness of about 150 °. As is well known, this layer reduces reflections which make masking of the metal stack difficult. As can be seen from FIG. 3, there are two interfaces between the aluminum alloy and titanium of the stack 35. This interface is between layers 31 and 32 and between layers 32 and 33. When titanium and aluminum are sufficiently heated, a reaction that produces titanium aluminide (TiAl ₃ ) occurs. Generally, a complete reaction takes place between the titanium layer and the bulk conductor, and at these interfaces, titanium aluminide is produced. This reaction occurs through post-metal stack high temperature processing, as commonly occurs during ILD deposition, ILD anneal, high temperature ash cleaning, and other steps. The original thickness of the titanium layers 31 and 33 is both 185 ° in the presently preferred embodiment, but 185 ° Ti reacts with the 525 ° AlCu alloy resulting in a TiAl ₃ layer of about 670 °. You. Performance measurements were compared between the metal stack shown in FIG. 3 and the prior art stack shown in FIGS. The metal stack of FIG. 3 performs better than the other in areas such as via resistance, metal undercut, voids, sheet resistance, and the like. It has been found that the stack of FIG. 3 can be manufactured in a manner similar to that of the prior art. It has been found that the electromigration performance of the stack of FIG. 3 as measured by defect density is unexpectedly better than the prior art stack of FIGS. 1 and 2. In a multistage general integrated circuit shown in FIG. 4 , the stack shown in FIG. 3 is used in a plurality of different stages. This is partially shown in the sectional view of FIG. A first metal stack 40 is formed over ILD 43. Stack 40 is separated from second metal stack 42 by ILD 41. Another ILD can be formed on the stack 42, and additional metal stacks can be added. In a typical process, after the stack 40 is formed, it is patterned using well-known photolithographic and etching processes into an interconnect structure. Patterning the stack 40 to form an interconnect structure can use any known etching technique, such as reactive ion etching (RIE) using chemistry including BCl ₃ and Cl _2. it can. An ILD 41 is then formed on the patterned stack 40 using well-known vapor deposition (CVD). For example, a doped silicon dioxide layer is deposited to a thickness of about 10,000 degrees. Further, the layer 41 is planarized in a known manner using chemical etching or chemical-mechanical polishing to form a flat surface on which the stack 42 can be formed. Then, the stack 42 is formed on the ILD 41 in the same manner used to form the stack 35. Intermediate cleaning, via contact processing, and other well-known steps are not described. Stacks 40 and 42 may both be the same as stack 35 of FIG. 3, except that the thickness of the bulk conductor layers may be different. For example, the stack 40 includes a thin base layer 44 of titanium having a thickness of 185 ° in the preferred embodiment. The thickness of the bulk conductive layer 45 can be, for example, 5400 °. In a preferred embodiment, a thin cap layer 46 of titanium having a thickness of about 185 ° is formed on layer 45. Next, an ARC film 47 is formed on the layer 46. After patterning the stack 40 and planarizing the ILD 41, formation of the stack 42 begins with a titanium base layer 48 of about 185 °. Next, a bulk conductor layer 49 of an aluminum-copper alloy is formed on layer 48. This layer may be thicker in stack 42 (eg, 7400 °). Next, a second thin titanium cap layer 50 is formed on layer 49 (about 185 ° thick). Finally, another ARC film 50 is formed on layer 50 for patterning stack 42. Processing of the Metal Stack of the Present Invention The metal stack of the present invention is formed using a commercially available cluster sputtering apparatus, such as the Endura Sputter System AMAT5500. Such a system includes a central chamber equipped with chambers such as chambers 61, 62, 63 and 64 and a robotic arm capable of moving wafers from one chamber to another, as shown in FIG. Region 60 is included. Each chamber is individually controllable, allowing each chamber to perform a different process. In forming the stack of the present invention, the wafer is first transported to chamber 61 as shown at 66. First, in the chamber 61, a titanium base layer is sputtered on the ILD. This is shown in step 71 after the processing of ILD 70 in FIG. Following formation of a base layer of titanium approximately 185 ° thick, the wafer is transferred to chamber 63. In chamber 63, a bulk conductor, such as an aluminum-copper alloy, is deposited on a titanium base layer. This is shown in process step 72 of FIG. The wafer is then transferred to chamber 64, where a titanium cap layer is formed over the bulk conductor layer. It is presently preferred that the thickness of this cap layer also be about 185 °. This capping layer is shown in process step 73 in FIG. The wafer is finally transported to chamber 62, where an ARC (TiN film) is formed over the titanium cap layer. This is shown at step 74 in FIG. Thus, a novel interconnect structure formed from a metal stack including a thin layer of titanium, a bulk conductor layer, and a thin cap layer of titanium has been described, along with a method of making the same.

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ (72)発明者アーメッド，ソヘイルアメリカ合衆国・97229・オレゴン州・ポートランド・ノースウエストネスコウィンアヴェニュ・4845 (72)発明者メイヤー，ウイリアム・ケイアメリカ合衆国・97113・オレゴン州・コーネリアス・ノースウエストレンロード・36385────────────────────────────────────────────────── ─── Continuation of front page (81) Designated countries EP (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, L U, MC, NL, PT, SE), OA (BF, BJ, CF) , CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG), AP (KE, LS, MW, SD, S Z, UG), UA (AM, AZ, BY, KG, KZ, MD , RU, TJ, TM), AL, AM, AT, AT, AU , AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, CZ, DE, DE, DK, DK, E E, EE, ES, FI, FI, GB, GE, HU, IL , IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, M K, MN, MW, MX, NO, NZ, PL, PT, RO , RU, SD, SE, SG, SI, SK, SK, TJ, TM, TR, TT, UA, UG, US, UZ, VN (72) Inventor Ahmed, Soheil United States 97229 Oregon Po Teland Northwest Nescowi Avenue 4845 (72) Inventor Mayer, William Kay United States 97113 Oregon -Neerius Northwest Ren Lo De 36385

Claims

[Claims] 1. In a metal stack used as an interconnect structure of an integrated circuit, A titanium base layer, A bulk conductor layer in contact with the base layer; A titanium cap layer in contact with the bulk conductor layer; Including metal stack. 2. 2. The method according to claim 1, wherein the thickness of the base layer is about 125-200 [deg.]. The described metal stack. 3. The thickness of the cap layer is between about 125 degrees and 200 degrees. The metal stack according to claim 1. 4. The thicknesses of the base layer and the cap layer are each about 125 ° to 200 ° The metal stack according to claim 1, wherein: 5. 3. The bulk conductor layer contains an aluminum-copper alloy. 5. The metal stack according to 3, 3 or 4. 6. The anti-reflection coating of titanium nitride is provided in contact with the upper surface of the cap layer. A metal stack according to claim 4, characterized in that: 7. In a metal stack used as an interconnect structure of an integrated circuit, A titanium base layer having a thickness of about 185 °; A bulk conductor layer in contact with the base layer; A cap layer of titanium in contact with the bulk conductor layer and having a thickness of about 185 °; Including metal stack. 8. The method according to claim 7, wherein the bulk conductor layer includes an aluminum-copper alloy. The described metal stack. 9. Including an anti-reflective coating of titanium nitride in contact with the upper surface of the cap layer The metal stack according to claim 8, wherein 10. It includes an anti-reflection film containing titanium nitride formed on the cap layer. 10. The metal stack according to claim 9, wherein 11. In a method of forming a metal stack on a dielectric layer, Sputtering a first titanium layer on the dielectric layer; Forming a bulk conductor layer on the first titanium layer; Sputtering a second titanium layer on the bulk conductor layer; A method that includes 12. The thickness of the first titanium layer is about 125 to 200 mm. 12. The method according to claim 11. 13. The thickness of the second titanium layer is about 125 to 200 mm. 13. The method according to claim 12. 14． The forming includes sputtering of an aluminum-copper alloy. 14. The method according to claim 13, wherein: 15. Forming a layer of titanium nitride on the second titanium layer. 15. The method of claim 14, wherein the method comprises: