JPH11512551A

JPH11512551A - メモリ・デバイス用の高速ワード・ライン・デコーダ

Info

Publication number: JPH11512551A
Application number: JP9512170A
Authority: JP
Inventors: ダブリュープリーブゴードン
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1995-09-13
Filing date: 1996-09-11
Publication date: 1999-10-26
Also published as: DE69612502D1; US5604712A; EP0850480B1; WO1997010599A1; DE69612502T2; EP0850480A1

Abstract

(57)【要約】メモリ・デバイス用の高速ワード・ライン・デコーダあるいはデコーダ・ゲートであって、共通節点に接続されてクロック信号が出力されると、アドレスを入力し、デコーディングする、複数の第１の半導体デバイス群を備え、そのそれぞれは、デコーディングされる特定のアドレスに応じて、対応するアドレス信号あるいはその反転信号を入力する。第２の半導体デバイスが前記共通節点に接続され、前記クロック信号が出力されるまで、第１の電圧レベルに保持する。さらに、２個の直列接続された充電デバイスが、第２の電圧レベルと共通節点の間に接続され、クロック信号が出力され、遅延クロック信号が出力されない期間の間、前記共通節点を第１２電圧レベルに充電する。ディレイ・デバイスがクロック信号を入力して遅延クロック信号を出力する。しかし、前記第１の半導体デバイス群の１個あるいはそれ以上は、作動されたとき、共通節点から電流路を形成して前記２個の充電デバイスに取って代わり、共通節点を第２の電圧レベルに保持し続ける。デコーディングが並列して行われるので、この発明に係るデコーダあるいはゲートは、動作を損なうことなく、アドレス入力を任意の個数だけ増加することかできる。好ましい実施の形態において、第１の半導体デバイス群は、放電デバイスであって、共通節点を放電し続ける。また、好ましい実施の形態において、望ましくは、充電支持回路が、共通節点と第２の電圧レベルの間に接続され、浮遊容量の影響を低減する。

Description

【発明の詳細な説明】メモリ・デバイス用の高速ワード・ライン・デコーダ発明の背景発明の属する技術分野この発明は、メモリ・デバイス用の高速ワード・ライン・デコーダあるいはゲートに関し、更に詳しくは、使用トランジスタ数を低減させた高速で効率的なワード・ライン・デコーダあるいはゲートに関する。従来技術スタティックＲＡＭ（ｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）またはＲＯＭ（ｒｅａｄｏｎｌｙｍｅｍｏｒｙ）などの、メモリ・アレイ・デバイスは、メモリ配列の所望のデジタル情報（ビット群）にアクセスするため、ロウ（行）およびコラム（列）のアドレス・デコーダを必要とする。ここで開示される技術は、他のデコーディング機構にも適用可能であるが、この発明は、主としてメモリ・デバイス用のロウあるいはワード・ラインのデコーダ、より具体的にはゲートに関する。従来の相補的金属−酸化物半導体（ＣＭＯＳ）トランジスタの解読技術を用いたシングル・ステージのワード・ライン・デコーダは、そのデコーダを実現するために、相当数のＣＭＯＳトランジスタを必要とする。それ故、シングル・ステージ構造はアドレス・ライン数が少ないものに限られ、アドレス・ラインが多いものには実際的ではない。デュアル・ステージのワード・ライン・デコーダは必要なＣＭＯＳトランジスタの個数を低減するが、２つの分離したデコーダ・ステージのため遅延時間が増加する。整数”ｎ”で示されるアドレス・ビット数が比較的少ない、例えば、ｎ＝４またはそれ以下の場合、ワード・ライン・デコーダは、シングル・ステージで実現することができる。例えば、ｎ＝４のとき、そのワード・ライン・デコーダを実現するのに、２ⁿ＝１６個のＮＡＮＤゲートが必要となる（各ＮＡＮＤゲートはｎ＝４個の入力端子を有する）。この従来技術において、４入力ＮＡＮＤゲートは、４個のＰチャンネル型トランジスタと４個のＮチャンネル型トランジスタを必要とし、１個のワード・ラインＮＡＮＤゲートに合計２（ｎ）＝８個のトランジスタを必要とする。従って、４ビットのワード・ライン・デコーダに、全部で１６×８＝１２８個のトランジスタが必要となる。このように、アドレス・ラインが増加するにつれて、従来的なシングル・ステージのデコーダを実現するために必要なトランジスタ数が、増加するのが理解できよう。例えば、アドレス・ラインが９本の場合、この種のワード・ライン・デコーダに、ＣＭＯＳトランジスタなどのトランジスタが９０００個以上必要となる。実際上、かかるシングル・ステージ構造は大型で、コストが増加する。さらに、各デコーディング・ゲートは直列接続のＮチャンネル型トランジスタのスタックから実現されるので、各デコーディング・ゲートの入力端子数や幅について実際上の制限を受ける。スタックの抵抗はＮチャンネル型トランジスタが付加されるごとに増加し、抵抗の合算値は急増する。出力容量は、通常、固定されているので、付加されるごとにトランジスタ抵抗がゲートのスイッチング時間を増加させ、それに応じてメモリ・デバイス自体の動作を遅延させる。直列抵抗を減少させる一つの手法は、各トランジスタのサイズ、あるいは幅／長さの比（ｗ／１）を大きくすることである。これは、トランジスタのサイズを増加させ、従って、メモリ・デバイスのサイズを増加させるため、好ましくない。これらの理由から、従来的なＣＭＯＳ技術を利用したシングル・ステージ・デコーダは、４本あるいはそれ以下のアドレス・ラインの場合に限られる。トランジスタ数を低減する別の手法は、プリチャージ（予充電）技術を用いることであり、その場合、１個のＰチャンネル型デバイスのみで良い。これは、シングル・ステージのデコーダについて、トランジスタの総数を半減することができる。しかしながら、Ｎチャンネル型デバイスは依然、直列にスタックする必要があり、プリチャージ技術を用いると、スタックにＮチャンネル型デバイスを付加しなければならない。このように、プリチャージ技術は、シングル・ステージ・デコーダのアドレス・ラインの制約を完全には解消しない。上記に挙げた理由により、設計者は通常、プレデコーダ・ステージおよびポストデコーダ・ステージを有するデュアル・ステージのデコーダを使用してきた。アドレス・ラインはグループ化されてプレデコーダのステージに設けられ、プレデコーダ・バスを形成する。例えば、４本のアドレス・ラインが２本づつの２グループに分けられ、各グループは対応する２：４デコーダに設けられ、８ビットのプレデコーダ・バスを形成する。また、９本のアドレス・ラインの場合、９本のアドレス・ラインが３本づつの３グループに分けられ、各グループは対応する３：８デコーダに設けられ、２４ビットのプレデコーダ・バスを形成する。以下、同様である。デュアル・ステージを使用すれば、ポストデコーダ・ステージの各ゲートで用いられる入力端子の個数を、プレデコーダのデコーダの個数まで低減することができる。そうすれば、ポストデコーダ・ステージは、４本のアドレス・ラインの場合、１６個の２入力ワード・ライン・ゲートを、９本のアドレス・ラインの場合、５１２個の３入力ワード・ライン・ゲートを使用する。このように、プレデコーダとポストデコーダのステージを使用すれば、ワード・ライン・デコーダを完成するのに必要なトランジスタ数をかなり低減できることは明らかである。しかしながら、２つの別々のステージを導入することは、ワード・ライン・デコーダ処理に要する時間を２倍にする。従って、極めて高速で、しかも比較的少ない数のトランジスタで実現できるメモリ・デバイス用の高速ワード・ライン・デコーダあるいはゲートを提供することが望まれている。発明の要旨この発明の目的は、改良されたワード・ライン・デコーダで、高速であると共に、比較的少ない個数のトランジスタから実現できる、メモリ・デバイス用のワード・ライン・デコーダあるいはゲートを提供することにある。この発明に係るワード・ライン・デコーダ・ゲートは、共通（セレクト）節点に接続され、クロック信号が出力されると、出力されたアドレスを入力し、デコーディングする複数の並列接続されたデバイス群を備える。デバイス群のそれぞれは、デコーディングされつつある所定のアドレスに応じて対応するアドレス信号およびその反転信号を入力する。プリチャージ・デバイスが共通節点に接続され、クロック信号が出力されるまで、共通節点を第１の電圧あるいは論理レベルに保持する。さらに、２個の直列接続された充電（チャージ）デバイス群がソース電源と共通節点の間に接続され、クロック信号が出力されると共に、遅延クロック信号が出力されない期間の間、共通節点を第２の電圧あるいは論理レベルに充電しようとする。ディレイ・デバイスがクロック信号を入力し、遅延クロック信号を出力する。出力されたアドレスが所定のアドレスに一致しないとき、前記した並列接続のデバイス群のいずれかが共通節点から電流路を形成して前記２個の充電デバイス群に取って代わり、共通節点を実質的に第１の電圧レベルに保持する。デコーディングが並列に行われるので、この発明に係るデコーダあるいはゲートは、動作を損なうことなく、アドレス入力を任意に増加することができる。好ましい実施の形態において、バッファあるいはインバータ回路が共通節点に接続され、出力されたアドレスが所定のアドレスに一致するとき、対応するワード・ライン信号を出力する。同様に、第１の電圧あるいは論理レベルは実質的にはアースであるので、前記した並列接続デバイス群およびプリチャージ・デバイスは、全て放電（ディスチャージ）デバイスである。充電デバイス群は、共通節点の電圧を上昇させてバッファをスイッチさせ、ワード・ライン信号を出力させる。このように、バッファは、放電デバイス群のどれも導通しないとき、出力を切り換えてワード・ライン信号を出力するが、放電デバイス群のどれかが導通するとき、出力を切り換えない。望ましくは、充電支持回路が、共通節点とソース電源の間に接続され、浮遊容量の影響を低減する。この発明に係るワード・ライン・デコーダあるいはゲートは、望ましくは、ｎ個のインバータを備え、そのインバータは、ｎ個の入力アドレス信号のそれぞれに、対応する反転アドレス信号を出力する。さらに、前記ｎ個のアドレス信号をデコーディングするために、２ⁿワード・ライン選択信号ごとに、２ⁿｎ−入力ワード・ライン・デコーダ・ゲート群が設けられる。デコーダ・ゲートのそれぞれは、ｎ個の並列接続された放電デバイス群を備え、そのそれぞれは、対応するアドレス・ビット信号あるいはその反転信号を入力する。好ましい実施の形態において、前記した並列接続された放電デバイス群は、共通節点とアース間に並列に接続された、複数のＮチャンネル型ＣＭＯＳトランジスタ群からなる。このように、アドレスビット信号あるいはその反転信号のそれぞれは、対応するＮチャンネル型トランジスタのゲート端子に入力される。さらに、前記した２個の直列接続された充電デバイスは、望ましくは、２個の昇圧（プルアップ）用のＰチャンネル型ＣＯＭＳトランジスタからなる。前記したプリチャージ・デバイスは、望ましくは、降圧（プルダウン）用のＮチャンネル型ＣＯＭＳトランジスタからなり、共通節点をプリディスチャージする。反転ワード・ライン・イネーブル（ＷＬＥＮ）信号が、昇圧用トランジスタの一方と降圧用トランジスタを制御し、遅延ワード・ライン・イネーブル（ＷＬＥＤ）信号が、昇圧用トランジスタの他方を制御する。アドレス信号が適宜な論理によって安定化されると、ワード・ライン・イネーブル（ＷＬＥ）信号が出力される。ワード・ライン・イネーブル（ＷＬＥＮ）信号は次いでロー（低電圧あるいは論理０）にされ、放電（ディスチャージ）あるいは降圧デバイスを非導通にすると共に、他の充電あるいは昇圧デバイスを導通にし、それによって、昇圧デバイスは共通（セレクト）節点をハイ（高電圧あるいは論理１）にする。ある遅延時間経過後、このＷＬＥＤ信号はハイにされ、その昇圧デバイスを非導通にする。このように、ＷＬＥＮ信号が出力され、ＷＬＥＤ出力が出力されない間の遅延時間の間だけ、降圧デバイスは開放され、アドレスがサンプルされる。その間、昇圧デバイスは共通節点を高論理レベルにする。並列接続された降圧デバイス群の１個あるいはそれ以上が導通すると、並列接続された降圧デバイス群のそれぞれは、昇圧デバイス群の双方に取って代わるように構成され、共通節点はローに保持される。このように、並列接続された降圧デバイス群のどれも導通しないとき、共通節点はハイにされてインバータがスイッチし、それによって対応するワード・ライン信号を選択する。この発明に係るワード・ライン・デコーダあるいはゲートの利点は、ワード・ライン・ゲート当たりのトランジスタ数を低減できることである。ＣＯＭＳトランジスタの個数は、アドレス・ライン数に等しい個数に、予放電論理を構成するのに必要な３個のトランジスタを足した数である。さらに、デコーディングは並列に行われるので、アドレス・ビット数を増加しても、動作を低下させない。このように、プレ・デコーダ・ステージが不要になると共に、前記アドレス・ビットあるいはそれらの相補的な反転信号が、各ワード・ライン・ゲートに直接入力される。従って、ワード・ライン・デコーダを実現するゲートの個数を著しく低減させることができ、デュアル・ステージ・デコーダに比較すると、デコーダ・ステージを除去したことで、速度を目ざましく上げることができる。この発明に係るワード・ライン・デコーダの別の利点は、同期あるいは非同期のいずれでも設計できることである。前記ＷＬＥクロック信号は、前記アドレスが安定すると、適宜な論理により出力される。前記したＷＬＥ信号は、同期クロック信号に基づいても、非同期トランスレーション・ディテクション（ＡＴＤ）パルスに基づいても良い。ＷＬＥＮ信号とＷＬＥＤ信号の間の遅れは、その特定のゲート・デバイスが選択されたとき、ワード・ライン・インバータをスイッチさせるのに十分である。このように、全てのタイミングは、ＷＬＥ信号に基づいており、同期するように設計しても、しなくても良い。このように、この発明に係るワード・ライン・デコーダあるいはゲートは、トランジスタ数を低減すると共に、従来的なＣＯＭＳ技術を用いたものに比較してワード・ライン・デコーディングの速度を増加することができる。従って、速度を増加しつつ、それによって実現されるメモリのサイズおよびコストを、大幅に低減させることができる。尚、並列接続された放電デバイス群に、ＷＬＥＤ信号で制御される放電デバイスを直列に付加し、電力消費量を低減させても良い。その場合、速度は低下するが、速度がそれほど問題ではない場合に、電力消費量の点で有益である。他の目的、特徴および利点は、図面を参照して以下に述べる、この発明の好ましい実施の形態の説明から明らかになろう。図面の詳細な説明図１は、メモリ・アレイにアクセスするための、従来技術に係るメモリ・システムの概略ブロック図である。図２Ａは、従来技術に係る、シングル・ステージ・デコーダのＮＡＮＤゲートの論理ブロック図である。図２Ｂは、図２Ａに示すＮＡＮＤゲートの構成をさらに詳細に示す概略ブロック図である。図３Ａは、従来技術に係る、図２Ａに示すＮＡＮＤゲートの、プリチャージ技術を用いてなる別の構成例を示す概略ブロック図である。図３Ｂは、図３Ａに示すＮＡＮＤゲートの構成をさらに詳細に示す概略ブロック図である。図４は、従来技術に係る、プレデコーダとポストデコーダのステージを備えた、デュアル・ステージのワード・ライン・デコーダの概略ブロック図である。図５は、この発明に係る、ワード・ライン・デコーダ、より具体的には、ワード・ライン・デコーダ・ゲートの概略ブロック図である。図６は、図５に示すワード・ライン・デコーダの動作を説明するタイム・チャートである。図７は、この発明の第２の実施の形態に係るワード・ライン・デコーダ、より具体的には、ワード・ライン・デコーダ・ゲートの概略ブロック図である。図８は、図５に示すワード・ライン・デコーダ・ゲートの、Ｎチャンネル型およびＰチャンネル型のＭＯＳＦＥＴに代えて、ＰチャンネルおよびＮチャンネル型ＭＯＳＦＥＴをそれぞれ用いた場合の変形例を示す概略ブロック図である。図９は、図７に示すワード・ライン・デコーダ・ゲートの、Ｎチャンネル型およびＰチャンネル型のＭＯＳＦＥＴに代えて、ＰチャンネルおよびＮチャンネル型ＭＯＳＦＥＴをそれぞれ用いた場合の変形例を示す概略ブロック図である。発明の好ましい実施の形態全ての図面を通して、同一の要素には同一の数字を付し、類似の要素には同一の数字を付すと共に、語尾に異なる小文字を付す。図１は、メモリ・アレイ１０６のデータにアクセスするための、従来技術に係るメモリ・システム１００の概略ブロック図である。尚、ここでメモリ・システム１００は、従来技術に係るものでも、本発明に係るものでも実現できる。ワード・ライン・デコーダ１０２は、通常、ｎ個のアドレス信号Ａ₀,Ａ₁,Ａ₂,..．Ａ_n-1を入力し、ｋ個のワード・ライン信号ＷＬ₀,ＷＬ₁,ＷＬ₂,..．ＷＬ_k-1をメモリ・アレイ１０６に出力する。ここで、ｋおよびｎは、ｋ＝２ⁿなどの整数である。同様に、コラム・デコーダ１０４はｊ個のアドレス信号Ｃ₀,Ｃ₁,Ｃ₂,..．Ｃ_j-1を入力し、複数のコラム信号をメモリ・アレイ１０６に出力する。この発明は、主として、ワード・ライン・デコーダ１０２に関するので、コラム・デコーダ１０４はこれ以上触れない。このようなワード・ライン・デコーダ１０２は、しばしば、アドレス信号Ａ₀ 〜Ａ_n-1用に、対応する反転アドレス信号ＡＮ₀〜ＡＮ_n-1を出力するインバータを備える。ここで、信号名の後に付される「Ｎ」は、負または反転論理を示す。ｎ個のインバータは、各アドレス・ビットおよびその反転ビットを含むアドレスバスを２倍にするが、デコーディングは簡単になる。ここで、ワード・ライン・デコーダ１０２はｎ個のインバータ１１０，１１２，．．．１１４を備え、それらはそれぞれ、Ａ₀,Ａ₁,..．Ａ_n-1信号を入力し、反転信号ＡＮ₀，ＡＮ₁,..．ＡＮ_n-1を出力する。図２Ａは、従来技術に係る、シングル・ステージ・デコーダのＮＡＮＤゲートからなる、ワード・ライン・デコーダ２００の一部を示す概略ブロック図である。ＮＡＮＤゲート２０２は４個の入力端子を備え、４個のアドレス信号あるいはその反転信号Ａ₀またはＡＮ₀，Ａ₁またはＡＮ₁，Ａ₂またはＡＮ₂，Ａ₃またはＡＮ₃を入力し、ＯＵＴ信号を出力して２個の反転入力端子を備えるＡＮＤゲート２０４の１つの入力端子に送る。このように、ＮＡＮＤゲート２０２の各入力端子には、そのワード・ライン・デコーダでデコーディング（解読）されるアドレスにより、アドレス信号あるいはその反転信号が入力される。簡略化のため、アドレス信号Ａ_nおよびその反転信号ＡＮ_nをＡＤ_nと総称し、ＮＡＮＤゲート２０２への入力信号はＡＤ₀〜ＡＤ₃と示す。ＥＮ（イネーブル）信号が前記ＡＮＤゲート２０４の他の入力端子に入力され、ＡＮＤゲート２０４はワード・ライン信号ＷＬ_i（ｉは０〜ｋの整数）を出力する。ここで、ＯＵＴ信号とＥＮ信号が共にローのとき、ワード・ライン信号ＷＬ_iはハイ（高電圧あるいは論理１）が選択あるいは出力される。ＯＵＴ信号は、ＡＤ₀〜ＡＤ₃アドレス信号が全てハイのとき、ロー（低電圧あるいは論理０）にされる。このように、４ビットのアドレス・バスのワード・ライン信号ごとに、ＮＡＮＤゲート２０２と同様な１６個の４入力ＮＡＮＤゲートを設けることにより、ワード・ライン・デコーダを構成することができる。しかしながら、このような構成は、アドレス・ビット数が４個を超えると、急速に実際的ではなくなる。例えば、９ビットのアドレス・バスであれば、この種のＮＡＮＤゲートで、９入力を備えたものを２⁹＝５１２個も必要とする。後述する如く、５１２個のＮＡＮＤゲートは、実用的ではない。図２Ｂは、図２Ａに示すＮＡＮＤゲート２０２の構成をさらに詳細に示す概略ブロック図である。前記アドレス・ビットＡＤ₀〜ＡＤ₃のそれぞれは、４個のＰチャンネル型相補金属−酸化物半導体（ＣＭＯＳ）トランジスタ２１０，２１２，２１４，２１６のゲート端子にそれぞれ入力される。これらトランジスタのソース端子はソース電源Ｖ_ddにプルアップされると共に、ドレーン端子は、共通出力節点ＯＵＴに接続され、前記ＯＵＴ信号を出力する。コンデンサＣが、前記節点およびアースの間に設けられる。前記アドレス・ビット信号ＡＤ₀〜ＡＤ₃が、前記節点とアースの間に直列接続された、４個のＮチャンネル型ＣＭＯＳトランジスタ２１８，２２０，２２２，２２４のゲート端子のそれぞれに入力される。このようにして、前記ＯＵＴ信号は、アドレス・ビット信号ＡＤ₀〜ＡＤ₃がハイにされない限り、ハイに保たれ、前記ＥＮ信号が出力されるとき、ＯＵＴ信号をローにしてワード・ライン信号ＷＬ_iを選択する。図２Ｂに示すＮＡＮＤゲート２０２の構成は、入力端子数が比較的少ない場合は十分であるが、アドレス・ビット信号数が増加するに伴って急速に実際的でなくなる。Ｎチャンネル型ＣＭＯＳトランジスタ２１８〜２２４のそれぞれは、ソース抵抗に接続されたドレーン端子を備え、他にＮチャンネル型ＣＭＯＳトランジスタが増設される毎に、直列抵抗の合計値が増加する。コンデンサＣは固定されているため、増設されるＣＭＯＳトランジスタが増えるに従ってＮＡＮＤゲート２０２のスイッチング時間が増加する。それ故に、入力端子数が増加するにつれ、ＮＡＮＤゲート２０２全体のスイッチング時間が増加し、速度を低下させる。この直列Ｎチャンネル型ＣＭＯＳトランジスタ２１８〜２２４のそれぞれの抵抗値を減少させる１つの手法は、幅／長さの比（ｗ／１）を増加してサイズを増大することである。しかしながら、Ｎチャンネル型デバイスのサイズを全てにわたって増大させることは、ＮＡＮＤゲート２０２全体のサイズを増大するのが、容易に理解できよう。このように、図２Ｂに示すようなＮＡＮＤゲートを用いて大規模のワード・ライン・デコーダを実現することは実際的ではない。図３Ａは、従来技術に係る、プリチャージ技術を用いて構成されたＮＡＮＤゲート３００を示すブロック図である。反転プリチャージ信号ＰＣＨＮはローに保たれてＮＡＮＤゲート３００をプリチャージ（予充電）し、ハイに切り換えられてＯＵＴ信号をモニタする。図３Ｂは、ＮＡＮＤゲート３００のさらに詳しい概要ブロック図である。１個のＰチャンネル型ＣＭＯＳトランジスタ３０２が設けられ、そのドレーン端子とソース端子は、Ｖ_dd信号および前記ＯＵＴ節点（共通節点）に接続される。前記ＯＵＴ節点（共通節点）およびアースの間にコンデンサＣが設けられる。直列接続されたＮチャンネル型ＣＭＯＳトランジスタ３０４，３０６，３０８，３１０のスタックが設けられ、対応するアドレス信号ＡＤ₀ 〜ＡＤ₃をそれぞれ入力する。また、前記Ｎチャンネル型ＣＭＯＳトランジスタのスタックと直列に、ＯＵＴ信号とアースの間で、Ｎチャンネル型ＣＭＯＳトランジスタ３１２が追加的に設けられる。前記ＰＣＨＮ信号がＣＭＯＳトランジスタ３０２，３１２のゲート端子に入力される。その動作を説明すると、前記ＰＣＨＮ信号は最初ローに保たれてＰチャンネル型ＣＭＯＳトランジスタ３０２を導通させると共に、Ｎチャンネル型ＣＭＯＳトランジスタ３１２を非導通にし、それによってＯＵＴ信号をハイ（高電圧）にしてコンデンサＣを充電（チャージ）する。ＰＣＨＮ信号がローの間、アドレス・ビット信号ＡＤ₀〜ＡＤ₃は変化しない。アドレス・ビット信号がサンプルされるべき状態になると、ＰＣＨＮ信号はハイに切り換えられ、Ｐチャンネル型ＣＭＯＳトランジスタ３０２を非導通に、Ｎチャンネル型ＣＭＯＳトランジスタ３１２を導通にする。アドレス・ビット信号ＡＤ₀〜ＡＤ₃の全てがハイにされない限り、ＯＵＴ信号はローに保たれ、全てのＮチャンネル型ＣＭＯＳトランジスタ３０２〜３１０を導通にし、それによってＯＵＴ信号をローにする。図３Ｂは、プリチャージ技術を用いると、所望のワード・ライン・ゲートを実現するのに必要なトランジスタ数を低減できることを示す。しかしながら、追加的なＮチャンネル型デバイスをスタックに付加しなければならないため、Ｎチャンネル型デバイスのスタックの抵抗値は、実際には悪化する。従って、全体的なサイズは減少されるが、図２Ｂに示す構成と比べて速度は上がらず、この構成は依然として入力端子数が比較的少ない場合に限られる。図４は、従来技術に係る、別のワード・ライン・デコーダ４００の構成例を示す概略ブロック図である。ここでは、９個のアドレスビット信号Ａ₀,Ａ₁,Ａ₂,Ａ₃ ,Ａ₄,Ａ₅,Ａ₆,Ａ₇,Ａ₈がプレデコーダ４０２の入力端子のそれぞれに入力される。プレデコーダ４０２はプレデコーダ・バスを介して信号Ｐ₀〜Ｐ₂₃を出力し、ポストデコーダ４１２の入力端子のそれぞれに送る。プレデコーダ４０２は望ましくは３個の３：８デコーダ４０６，４０８，４１０を備え、それらは入力アドレス信号Ａ₀〜Ａ₈を３個づつの３グループに分ける。即ち、デコーダ４０６は信号Ａ₀〜Ａ₂を入力して信号Ｐ₀〜Ｐ₇を出力し、デコーダ４０８は信号Ａ₃〜Ａ₅ を入力して信号Ｐ₈〜Ｐ₁₅を出力し、デコーダ４１０は信号Ａ₆〜Ａ₈信号を入力して信号Ｐ₁₆〜Ｐ₂₃を出力する。このように、デコーダ４０６，４０８，４１０のそれぞれは、８ビットのプレデコーダ・バスを構成する。デコーダ４０６，４０８，４１０のそれぞれの８個のプレデコーダ出力信号のうちの１つは、３入力ＮＡＮＤゲート４１６，４１８，４２０,...４２２の２⁹＝５１２個の入力端子に送られる。この３入力ＮＡＮＤゲートは、対応するワード・ライン信号ＷＬ₀, ＷＬ₁,ＷＬ₂,..．ＷＬ_k-1（ｋは９個のアドレス・ビットでは５１２に等しい）を出力する。図４に示すワード・ライン・デコーダ４００は、デコーディング・タスクを、２つの異なるステージ、即ち、プレデコーダ・ステージとポストデコーダ・ステージに分けることによって、ゲート当たりの入力信号数を増加する問題を解決する。このような手法により、ワード・ライン信号を出力すべきるワード・ライン・ゲート当たりの入力を過度に増加することなく、アドレス・ビット数を増加した、ワード・ライン・デコーダを実現することができる。しかしながら、一般的には、ワード・ラインのデコーディング・タスクを２つの異なるステージに分けることは、２つの異なるステージでのデコーディング・タスクに要する時間を２倍にする。これは、従来技術のメモリ・デコーダにおける典型的な交換条件である。図５は、この発明に係るワード・ライン・デコーダ、より具体的には、ワード・ライン・デコーダ・ゲート５００を示す概略ブロック図である。この実施の形態においては、６個のアドレス・ビット信号ＡＤＤ０，ＡＤＤ１，ＡＤＤ２，ＡＤＤ３，ＡＤＤ４，ＡＤＤ５が、６個のＮチャンネル型ＣＭＯＳトランジスタ５０２，５０４，５０６，５０８，５１０，５１２のそれぞれのゲート端子に入力される。ここで、アドレス・ビット信号ＡＤＤ０〜ＡＤＤ５のそれぞれは、実際のアドレス・ビット信号（Ａ_n）あるいはそれらの反転信号（ＡＮ_n）（デコーディングされる特定のアドレスによって決定される）を示す。また、ワード・ライン・ディスエーブル信号ＷＬＤＩＳが、別のＮチャンネル型ＣＭＯＳトランジスタ５１４のゲート端子に入力されると共に、ヒットライン信号ＨＬＮが、さらに別のＮチャンネル型ＣＭＯＳトランジスタ５１６のゲート端子に入力される。このＷＬＤＩＳ信号は、要求に応じて、タイミングなどのため、全てのワード・ライン信号を極めて迅速に非作動（あるいは無効）にする。ＨＬＮ信号は、組み合わせ可能なメモリ、例えば、当業者に公知なメモリ・マネジメント・ユニット（ＭＭＵ）の一部としてのトランスレーション・ルックアサイド・バッファ（ＴＬＢ）の応用に使用可能なメモリからのアドレス・ビット信号である。アドレス・ビット信号ＡＤＤ０〜ＡＤＤ５およびそれに組合わされる信号ＷＬＤＩＳおよびＨＬＮ、ならびにそれらの反転信号を以下信号ＡＤＤＲ、ＡＤＤＲＮと総称する。ＣＭＯＳトランジスタ５０２，５０４，５０６，５０８，５１０，５１２，５１４，５１６は全て、そのドレーン端子が共通セレクト節点（共通節点あるいは信号ＳＥＬＮという）に接続されると共に、そのソース端子はアースされる。このように、これらのアドレス・バスおよびそれに組み合わされる信号は、直列ではなく、並列に接続された複数のＮチャンネル型デバイスに入力される。以下に詳しく述べる如く、このＮチャンネル型デバイスの並列接続によって、動作に影響を及ぼすことなく、ワード・ライン・デコーダ・ゲート５００に任意の数のアドレス入力を追加することができる。このワード・ライン・デコーダ５００は、論理的には、ＮＯＲゲートとして機能する。ＣＭＯＳトランジスタ５０２〜５１６のそれぞれは、放電（ディスチャージ）あるいは降圧（プルダウン）装置として機能し、導通すると、ＳＥＬＮ節点の電圧を放電するか、あるいは減少させる。また、前記並列された降圧デバイスをＰチャンネル型デバイスから構成し、アドレス信号を反転させて入力してそれぞれのデバイスを制御するように変形することも可能である。これは全てのＮおよびＰチャンネル型デバイスに妥当し、反転論理を使用しさえすれば良い。それ故に、この発明は特定の極性またはデバイスの型に限定されないと共に、正または負論理、さらにはそれらの組み合わせで使用可能である。前記ＳＥＬＮ節点は、別のＮチャンネル型ＣＭＯＳトランジスタ５１８のドレーン端子に入力される。ＣＭＯＳトランジスタ５１８のソースはアースされる。ＣＭＯＳトランジスタ５１８は同様に放電あるいは降圧デバイスとして機能し、導通すると、ＳＥＬＮ節点の電圧をローにプリディスチャージあるいは保持する。さらに、２個のＰチャンネル型ＣＭＯＳトランジスタ５２０，５２２がソース電源Ｖ_ddとＳＥＬＮ信号との間に直列に接続される。ここで、Ｐチャンネル型ＣＭＯＳトランジスタ５２０のソース端子はＶ_dd信号に接続されると共に、ドレーン端子は、Ｐチャンネル型ＣＭＯＳトランジスタ５２２のソース端子に接続される。ＣＭＯＳトランジスタ５２２のドレーン端子は、ＳＥＬＮ節点に接続される。この２つのＰチャンネル型ＣＭＯＳトランジスタ５２０，５２２は共に、充電あるいは昇圧（プルアップ）デバイスとして機能し、導通すると、ＳＥＬＮ節点の電圧をハイにする。ＳＥＬＮ節点は、コンデンサ５２４によってフィルタされると共に、インバータ５２６の入力端子に入力される。インバータ５２６の出力は、別のインバータ５２８の入力される。インバータ５２８は、ワード・ライン・イネーブル信号ＷＬ_iを出力する。ここでｉは前記したように、デコーディングされる特定のアドレスを示す整数である。正常動作において、結合容量または浮遊容量が、ＳＥＬＮ信号の電圧レベルに影響を与えることがある。そのため、インバータ５３０が設けられ、ＳＥＬＮ信号を入力し、コンデンサ５３２の一端と、別のＰチャンネル型ＣＭＯＳトランジスタ５３４のゲート端子に出力を送る。ＣＭＯＳトランジスタ５３４のソース端子は電源Ｖ_ddまでプルアップされると共に、そのドレーン端子はＳＥＬＮ信号に接続される。このＰチャンネル型ＣＭＯＳトランジスタ５３４は、結合容量あるいは浮遊容量が、浮遊したとき、ＳＥＬＮ信号をドリフトさせて不作動状態にさせるのを防止するように機能する。前記アドレスビットＡＤＤＲおよびＡＤＤＲＮが全て安定して有効であると判定される場合、ワード・ライン・イネーブル・クロック信号ＷＬＥが、適宜な論理デバイス（図示せず）で出力される。このＷＬＥ信号はインバータ５３６に入力される。インバータ５３６は、符号ＷＬＥＮで示される反転ワード・ライン・イネーブル信号を出力する。このＷＬＥ信号はまたディレイ・デバイス５３８にも入力される。ディレイ・デバイス５３８は、遅延ワード・ライン・イネーブル信号（ＷＬＥＤという）を出力する。ＷＬＥＤ信号は、ＷＬＥＮ信号と比較して、ＷＬＥ信号の遷移に関し、より大きな遅れを持つのが望ましい。従って、ディレイ・デバイス５３８は、インバータ５３６よりも大きな遅延を持たなければならない。これらＷＬＥ，ＷＬＥＮ，ＷＬＥＤ信号は、ワード・ライン・デコーダ・ゲート５００の動作を制御するためのクロック信号と言うことができる。そのタイミングは、ＷＬＥ（クロック）信号の立上がり縁と、ＷＬＥＮ信号がローにされてからＷＬＥＤ信号がハイにされるまでの遅延時間に基づく。このＷＬＥＮ信号は、この発明に係るデコーダ（ゲート）の動作における臨界的な時間である。ＷＬＥＤ信号は単に電力消費量を減少させるに過ぎず、従って電力消費量が重要でなければ、全く除去しても良い。望ましくは、ディレイ・デバイス５３８は、図５に示す如く、４個の直列接続のインバータ５３８ａ，５３８ｂ，５３８ｃおよび５３８ｄを備える。これによって、アドレスＡＤＤＲ，ＡＤＤＲＮが有効であることを示すＷＬＥ信号が出力されると、ＷＬＥＮ信号はローにされる。次いで、ある遅延時間（Δｔ）が経過した後、ＷＬＥＮ信号はハイにされる。インバータ５３６およびディレイ・デバイス５３８は、前記した遅延時間Δｔを適宜決定するように構成することが可能である。インバータ５３６およびディレイ・デバイス５３８はシリコンダイ上に一度に形成され、出力信号ＷＬＥＤ，ＷＬＥＮ用の構成が追加される。図６に示すタイム・チャートを参照し、ワード・ライン・デコーダ・ゲート５００の動作を説明する。時刻Ｔ０の非作動（休止）状態では、ＷＬＥ信号はローにされているため、ＷＬＥＮ信号はハイの初期状態にある。ＷＬＥＮ信号は初期状態においてＰチャンネル型ＣＭＯＳトランジスタ５２２を非導通にすると共に、Ｎチャンネル型ＣＭＯＳトランジスタ５１８を導通させ、ＳＥＬＮ節点を放電させる。ＷＬＥＤ信号がローなので、Ｐチャンネル型ＣＭＯＳトランジスタ５２０は導通する。しかし、Ｐチャンネル型ＣＭＯＳトランジスタ５２２が非導通なので、Ｐチャンネル型ＣＭＯＳトランジスタ５２０はほとんど影響を生じない。非作動状態において、ＳＥＬＮ節点は前記の如くＮチャンネル型ＣＭＯＳトランジスタ５１８を介してローにされ、それによってインバータ５２６，５２８を介してＷＬ_i信号をローにする。非作動状態において、インバータ５３０の出力はハイにされてコンデンサ５３２を充電し、それによってＣＭＯＳトランジスタ５３４を非導通にする。時刻Ｔ２において、ＡＤＤＲおよびＡＤＤＲＮ信号は反転し、その短時間後に安定する。次いで、ＷＬＥ信号は、時刻Ｔ２からのセットアップ時間Ｔ_SU経過後、時刻Ｔ４においてハイになる。尚、セットアップ時間Ｔ_SUは、実施の形態によっては省略することがてき、その場合、ＷＬＥ信号は、ＡＤＤＲおよびＡＤＤＲＮ信号が実際に安定する前にハイにされる。時刻Ｔ４からインバータ５３６を介しての遅延時間後、ＷＬＥＮ信号は、時刻Ｔ６においてローにされる。ＷＬＥＤ信号は、ディレイ・デバイス５３８を介しての遅延時間後、時刻Ｔ８においてハイにされる。時間Δｔで規定される時刻Ｔ６からＴ８の間において、ＷＬＥＮ信号は、Ｐチャンネル型ＣＭＯＳトランジスタ５２２を導通にすると共に、Ｎチャンネル型ＣＭＯＳトランジスタ５１８を非導通にする。その結果、Ｎチャンネル型ＣＭＯＳトランジスタ５１８は、もはや、ＳＥＬＮ節点をローにしない。このように、Ｐチャンネル型ＣＭＯＳトランジスタ５２０，５２２は、ＳＥＬＮ節点をＶ_ddまでハイにしようとする。しかしながら、ＡＤＤＲおよびＡＤＤＲＮアドレス信号のうちの１つまたはそれ以上がハイにされると、並列Ｎチャンネル型ＣＭＯＳトランジスタ５０２〜５１６の対応するトランジスタは導通にされ、それによってＳＥＬＮ信号をローにする。この実施の形態において、Ｎチャンネル型ＣＭＯＳトランジスタ５０２〜５１６のうちのどれか１個が、Ｐチャンネル型ＣＭＯＳ５２０，５２２の双方にとって代わるので、ＳＥＬＮ節点は放電され続け、それによってＳＥＬＮ節点が十分にローに保たれてインバータ５２６がスイッチするのを防止する。このように、アドレス信号ＡＤＤＲ，ＡＤＤＲＮのいずれかがハイであれば、ＳＥＬＮ信号はローに保持されるため、ＷＬ_i信号もローで非選択状態に止まる。この機能を実現するため、ＣＭＯＳトランジスタ５０２〜５１６のそれぞれのサイズは、ＣＭＯＳトランジスタ５２０，５２２のそれに比べて、大きい。これによって抵抗比が十分となってＳＥＬＮ信号の電圧を十分にローに保ち、インバータ５２６の出力反転を防止する。また、インバータ５２６のパラメータは、前記トランジスタ５０２〜５１６のいずれかが導通してＳＥＬＮ節点の電圧を低下させても、スイッチしないように、設計しても良い。他方、ＡＤＤＲおよびＡＤＤＲＮ信号のいずれもハイにされていない場合、Ｎチャンネル型ＣＭＯＳトランジスタ５０２〜５１６は全て非導通のままなので、ＳＥＬＮ節点は、Ｐチャンネル型ＣＭＯＳトランジスタ５２０，５２２によってハイにされる。それによって、インバータ５２６，５２８はスイッチし、ＷＬ_i 信号をハイにする。浮遊容量の影響を軽減するため、インバータ５３０はスイッチしてその出力をローにし、Ｐチャンネル型ＣＭＯＳトランジスタ５３４を非導通にし、それによってＳＥＬＮ信号は通電されてハイに保持される。ＳＥＬＮ信号がハイにされると、それに対応するワード・ライン信号ＷＬ_iがハイにされ、選択されたと判断される。遅延時間Δｔ後、ＷＬＥＤ信号は、時刻Ｔ８においてハイにされ、Ｐチャンネル型ＣＭＯＳトランジスタ５２０を非導通にする。ＷＬＥ信号は最終的に時刻Ｔ１０においてローにされるので、ＷＬＥＮ信号は時刻Ｔ１２においてハイにされ、ＷＬＥＤ信号は時刻Ｔ１４においてローにされる。かくして、ワード・ライン・デコーダ・ゲート５００は、非作動（休止）状態に戻る。ＣＭＯＳトランジスタ５１８は再び導通にされ、ＳＥＬＮ信号をローにし、インバータ５３０を非作動状態にすると共に、Ｐチャンネル型ＣＭＯＳトランジスタ５３４を非導通にする。遅延期間Δｔの間にＮチャンネル型ＣＭＯＳトランジスタ５０２〜５１６のいずれかが導通になると、特定のゲートあるいはワード・ライン信号ＷＬ_iが選択されず、かなりの量の電流が、前記の導通した１個あるいはそれ以上のＣＭＯＳトランジスタを介して流れる。ワード・ライン・ゲートの１個のみが所望の時刻に選択されるので、残りのワード・ライン・ゲートは選択されず、相当量の電力を消費する。実際には、ゲート５００などのワード・ライン・ゲートを複数個用いたワード・ライン・デコーダは、従来的なプリチャージ技術を用いたワード・ライン・デコーダに比較し、およそ２倍から４倍の電力を消費することが判明している。しかしながら、この発明にかかるワード・ライン・デコーダは、従来技術に係るデコーダに比して非常に高速であると共に、使用トランジスタ数が低減されるので、小型であり、低コストである。図５に示す実施の形態は、１つの実施の形態であり、多くの実施の形態や変形が可能である。図８はその変形例を示すワード・ライン・デコーダ・ゲート８００の概略ブロック図である。図示の例においては、前記した並列された接続ＭＯＳＦＥＴ５０２〜５１６の代わりに、Ｐチャンネル型デバイス５０２ａ〜５１６ａが設けられ、逆の、即ち、反転されたアドレス信号を入力する。同様に、ＳＥＬ節点は、ローではなく、ハイにプリチャージされると共に、ＭＯＳＦＥＴ５１８ａが、ＳＥＬ節点とソース電源Ｖ_dd間に接続される。Ｐチャンネル型デバイス５０２ａ〜５１６ａは、出力されたアドレスビットがそのデバイス５０２ａ〜５１６ａに入力されたアドレスビットの組み合わせから決定される特定のアドレスに一致しないとき、ソース電流を通電させてＳＥＬ節点を充電するのに使用される。次いで、充電デバイス５２０ａ，５２２ａ（図５の充電デバイス５２０，５２２に同じ）は、ＳＥＬ節点を放電しようとするが、デバイス５０２ａ〜５１６ａのいずれかが放電デバイス５２０ａ，５２２ａに取って代わり、ＳＥＬ節点への充電を継続する。概括すると、ＳＥＬ共通節点は、ある電圧あるいは論理レベル（Ｖ_ddまたはＶ_ss）にプリチャージされる。この２個の充電デバイス（図５）あるいは放電デバイス（図８）は、前記共通節点を第２の電圧または論理レベルに引き上げようとするが、出力アドレスが特定のワード・ライン・デコーダ・ゲートのそれぞれの所定のアドレスに一致しない場合、前記デバイス５０２ａ〜５１６ａが取って代わる。図８に示すデバイスは、電源Ｖ_ddおよびＶ_ssが置き換えられる点、およびＮチャンネル型ＭＯＳＦＥＴトランジスタがＰチャンネル型ＭＯＳＦＥＴトランジスタに置き換えられた点を除くと、図５に示す構成と異ならなる。図５および図８に示す回路の動作および機能は、トランジスタ回路の論理において極性が逆となっている点を除き、同様である。図７は、この発明の第２の実施の形態に係るメモリ・デバイス用のワード・ライン・デコーダ、より具体的には、ワード・ライン・デコーダ・ゲート７００の概略ブロック図である。このワード・ライン・デコーダ・ゲート７００は、並列のＮチャンネル型ＣＭＯＳトランジスタ５０２〜５１６が、別のＮチャンネル型ＣＭＯＳトランジスタ７０２のドレーン端子に接続された点を除き、前記したワード・ライン・デコーダ・ゲート５００と同様である。尚、ＣＭＯＳトランジスタ７０２のソース端子はアースされ、そのゲート端子には、ＷＬＥＤ信号が入力される。この実施の形態においても、前述したように、インバータ５３６および遅延デバイス５３８をシリコン・ダイ上に一度に形成すると共に、信号ＷＬＥＤおよびＷＬＥＮの構成を付加する。このワード・ライン・デコーダ・ゲート７００の動作は、ＷＬＥＤ信号がハイになるまで、ＷＬ_i信号が有効とならない点を除き、前記したワード・ライン・デコーダ・ゲート５００の動作と同様である。Ｎチャンネル型ＭＯＳＦＥＴ５２０，５２２は、期間ｔの間にＳＥＬＮ節点をハイにする。しかしながら、ＭＯＳＦＥＴ５０２〜５１６に入力されるアドレス信号ＡＤＤＲ，ＡＤＤＲＮのいずれかがハイのとき、ＳＥＬＮ節点は、再びローにされる。ＳＥＬＮ信号は、選択されないゲートで適宜なデコーディングが行われるに十分なように、急速にローにされる。このようにして、Ｎチャンネル型ＣＭＯＳトランジスタ７０２は、ＷＬＥＮおよびＷＬＥＤ信号間における遅延時間Δｔの間において、かなりな量の電流が流れるのを防止する。このＣＭＯＳトランジスタを追加することによって、選択されないワード・ライン・デコーダへの通電電流を減少させることができ、よってワード・ライン・デコーダ・ゲート７００の消費電力を低減させることができる。しかしながら、ＣＭＯＳトランジスタ７０２は、ＷＬＥＤ信号が出力されるまで、デコーディング処理を遅延させるので、ワード・ライン・デコーダ・ゲート７００は、前記したワード・ライン・デコーダ・ゲート５００よりも低速である。それでも、このワード・ライン・デコーダ・ゲート７００は、従来技術に係るデコーダと比較して高速であると共に、使用トランジスタ数を低減することができる。図９は、図７の構成の変形例を示す、ワード・ライン・デコーダ・ゲート９００の概略ブロック図である。その動作は、電源Ｖ_ssがＶ_ddに置き換えられ、Ｐチャンネル型ＭＯＳＦＥＴトランジスタがＮチャンネル型ＭＯＳＦＥＴトランジスタに置き換えられた点を除き、図７に示す構成と異ならない。また、図９に示す回路の動作および機能は、トランジスタ回路論理における極性が逆になった点を除き、図７に示すそれと異ならない。この発明は上記の如く構成したので、前記した目的を達成すると共に、前記した効果（およびそれに固有な効果）を奏する。また、この発明を実施の形態に関して説明し、実施の形態に関して構成、接続および構造における多くの変形を述べたが、この発明は前記した実施の形態に限定されるものではなく、特許請求の範囲に定義されるこの発明の精神および範囲を逸脱することなく、変形、修正および均等物を含むものである。

───────────────────────────────────────────────────── 【要約の続き】作を損なうことなく、アドレス入力を任意の個数だけ増加することかできる。好ましい実施の形態において、第１の半導体デバイス群は、放電デバイスであって、共通節点を放電し続ける。また、好ましい実施の形態において、望ましくは、充電支持回路が、共通節点と第２の電圧レベルの間に接続され、浮遊容量の影響を低減する。

Claims

【特許請求の範囲】１．クロック信号の出力に応じて複数のアドレス信号群上に出力されたアドレスを入力してデコーディングする、メモリ・デバイス用のワード・ライン・デコーダ・ゲートであって、共通節点に並列に接続され、そのそれぞれが所定のアドレスとして前記複数のアドレス信号群の対応する信号あるいはその反転信号を入力するように接続されると共に、前記複数のアドレス信号群上に出力されたアドレスを前記所定のアドレスと比較する、複数の第１の半導体デバイス群、前記共通節点に接続されると共に、前記クロック信号を入力し、前記クロック信号が出力されるまで、前記共通節点を第１の電圧レベルに保持する、第２の半導体デバイス、前記クロック信号を入力して遅延クロック信号を出力するディレイ・デバイス、前記共通節点に接続されて前記クロック信号を入力する第３の半導体デバイス、および前記第３の半導体デバイスと第２の電圧レベルとの間に接続されて前記遅延クロック信号を入力する第４の半導体デバイス、を備えると共に、前記第３および第４の半導体デバイスは、前記クロック信号が出力されると共に、前記遅延クロック信号が出力され、かつ前記遅延クロック信号が出力されない間の期間、前記第２の電圧レベルから前記共通節点までに電流路を形成して前記共通節点を前記第２の電圧レベルにし、前記第１の複数の半導体デバイス群は、前記出力されたアドレスが前記所定のアドレスに一致するとき、前記期間の間、前記共通節点を前記第２の電圧レベルにすると共に、前記第１の複数の半導体デバイス群の少なくともいずれかは、前記出力されたアドレスが前記所定のアドレスに一致しないとき、前記期間の間、電流路を形成して前記共通節点を放電し続ける、ことを特徴とするメモリ・デバイス用のワード・ライン・デコーダ・ゲート。２．さらに、前記共通節点に接続されたバッファを備え、前記第１の複数の半導体デバイス群のいずれも導通しないとき、前記バッファは対応するワード・ライン・信号を出力し、前記共通節点から電流路を形成し、前記共通節点を前記第２の電圧レベルに保持することを特徴とする請求項１項記載のワード・ライン・デコーダ・ゲート。３．前記バッファが２個の直列接続されたインバータからなることを特徴とする請求項２項記載のワード・ライン・デコーダ・ゲート。４．さらに、前記共通節点および前記第２の電圧レベルの間に充電支持回路を設けて浮遊容量を減少させることを特徴とする、請求項１項記載のワード・ライン・デコーダ・ゲート。５．前記充電支持回路が、前記共通節点に接続された入力端子を備えるインバータ、前記インバータの出力端子に接続されたコンデンサ、および前記インバータの前記出力端子と前記コンデンサに接続された制御入力端子と、前記第２の電圧レベルと前記共通節点の間に接続される電流路を備え、前記インバータの出力がローになると、前記第２の電圧レベルと前記共通節点の間に電流路を形成する、第５の半導体デバイス、からなることを特徴とする請求項４項記載のワード・ライン・デコーダ・ゲート。６．前記複数の第１の半導体デバイス群がそれぞれ放電デバイスからなり、前記第２の半導体デバイスが前記共通節点を初期状態で放電する予放電デバイスからなることを特徴とする請求項１項記載のワード・ライン・デコーダ・ゲート。７．前記複数の第１の半導体デバイス群がそれぞれ、前記複数のアドレス信号群あるいはその反転信号群、および前記共通節点と前記第１の電圧レベルを入力する制御端子と、前記共通節点と前記第１の電圧レベルの間に接続される電流路を備えたＮチャンネル型半導体デバイスからなることを特徴とする請求項６項記載のワード・ライン・デコーダ・ゲート。８．前記Ｎチャンネル型半導体が、Ｎチャンネル型ＣＭＯＳトランジスタからなることを特徴とする請求項７項記載のワード・ライン・デコーダ・ゲート。９．前記第２の半導体デバイスが、前記クロック信号を入力する入力端子と、その反転クロック信号を出力する出力端子を備えたインバータ、および前記反転クロック信号を入力する制御端子と、前記共通節点と前記第１の電圧レベルの間に接続される電流路を備えたＮチャンネル型半導体デバイス、からなることを特徴とする請求項７項記載のワード・ライン・デコーダ・ゲート。１０．前記Ｎチャンネル型半導体デバイスが、Ｎチャンネル型ＣＭＯＳトランジスタからなることを特徴とする請求項９項記載のワード・ライン・デコーダ・ゲート。１１．前記第３の半導体デバイスが、前記反転クロック信号を入力する制御端子と、前記第４の半導体デバイスと前記共通節点の間に接続される電流路を備えたＰチャンネル型半導体デバイスからなることを特徴とする請求項９項記載のワード・ライン・デコーダ・ゲート。１２．前記Ｐチャンネル型半導体デバイスが、Ｐチャンネル型ＣＭＯＳトランジスタからなることを特徴とする請求項１１項記載のワード・ライン・デコーダ・ゲート。１３．前記第４の半導体デバイスが、前記反転クロック信号を入力する制御端子と、前記第２の電圧レベルと前記第３の半導体デバイスの間に接続される電流路を備えるＰチャンネル型半導体デバイスからなることを特徴とする請求項１１項記載のワード・ライン・デコーダ・ゲート。１４．前記第４の半導体デバイスが、Ｐチャンネル型ＣＭＯＳトランジスタからなることを特徴とする請求項１３項記載のワード・ライン・デコーダ・ゲート。１５．さらに、前記複数の第１の半導体デバイス群と前記第１の電圧レベルの間に接続され、前記遅延クロック信号を入力する第６の半導体デバイスを備えることを特徴とする請求項６項記載のワード・ライン・デコーダ・ゲート。１６．前記第６の半導体デバイスが、前記遅延クロック信号を入力するゲート端子と、前記第１の半導体デバイス群と前記第１の電圧レベルの間に接続される電流路を備えたＮチャンネル型半導体デバイスからなることを特徴とする請求項１５項記載のワード・ライン・デコーダ・ゲート。１７．クロック信号の出力に応じて複数のアドレス信号群に基づいてワード・ラインを選択するメモリ・デバイス用のワード・ライン・デコーダ・ゲートであって、共通節点に並列に接続され、それぞれ前記複数のアドレス信号群の対応する信号あるいはその反転信号を入力する制御端子を備えた複数の降圧アドレス・デバイス群、前記共通節点とアース間に接続される電流路と、前記クロック信号を入力し、前記クロック信号が出力されるまで、前記共通節点を初期状態において放電し続ける制御端子を備えた降圧デバイス、前記クロック信号を入力して遅延クロック信号を出力するディレイ・デバイス、前記共通節点に接続される電流路と、前記クロック信号を入力する制御端子を備え、前記クロック信号が出力されるとき導通する、第１の昇圧デバイス、および前記第１の昇圧デバイスと第２の電圧レベルの間に接続された電流路と前記遅延クロック信号を入力する制御端子を備えた第２の昇圧デバイス、を備えると共に、前記第１および第２の昇圧デバイスは、前記クロック信号が出力された後で前記遅延クロック信号が出力される前の期間の間、前記第２の電圧レベルと前記共通節点の間に電流路を形成して前記節点を充電すると共に、前記複数の降圧デバイス群の少なくとも１個は、前記期間の間に導通したとき、電流路を形成して前記共通節点を放電し続ける、ことを特徴とするメモリ・デバイス用のワード・ライン・デコーダ・ゲート。１８．さらに、前記共通節点に接続されて対応するワード・ライン信号を出力するバッファを備えることを特徴とする請求項１７項記載のワード・ライン・デコーダ・ゲート。１９．さらに、前記複数の降圧デバイス群とアース間に接続される電流路と、前記遅延クロック信号を入力する接続端子を備えると共に、前記遅延クロック信号の出力で作動させられる降圧デバイスを備えることを特徴とする請求項１７項記載のワード・ライン・デコーダ・ゲート。２０．クロック信号が出力されるとＮ個のアドレス信号群上に出力されたアドレスをデコーディングし、対応する２^N個のワード・ライン信号を出力するワード・ライン・デコーダであって、それぞれ前記Ｎ個のアドレス信号群を対応する信号を入力し、それに対応するＮ個の反転信号を出力するＮ個のインバータ群、および２^N個のワード・ライン・ゲートで、共通節点に並列に接続され、それぞれ所定のアドレスを示す前記Ｎ個のアドレス信号群の対応する信号あるいはそれの反転信号を入力し、前記出力されたアドレスを前記所定のアドレスと比較する、Ｎ個の放電デバイス群、前記共通節点に接続され、前記クロック信号を入力して前記クロック信号が出力されるまで前記共通節点を放電し続ける予放電デバイス、前記クロック信号を入力して遅延クロック信号を出力するディレイ・デバイス、前記共通節点に接続されて前記クロック信号を入力する第１の充電デバイス、および前記第１の充電デバイスと第２の電圧レベルの間に接続されて前記遅延信号を入力する、第２の充電デバイス、からなるものを備えると共に、前記第１および第２の充電デバイスは、前記クロック信号が出力され、かつ前記遅延クロック信号が出力されない期間の間、前記第２の電圧レベルから前記共通節点までに電流路を形成し、前記共通節点を放電する前記Ｎ個の放電デバイス群は、前記出力されたアドレスが前記所定のアドレスに一致するとき、前記期間の間、前記共通節点を充電し、前記Ｎ個の放電デバイス群の少なくとも１個は、前記出力されたアドレスが前記所定のアドレスに一致しないとき、前記期間の間、電流路を形成して前記共通節点を放電し続ける、ことを特徴とするメモリ・デバイス用のワード・ライン・デコーダ。２１．ワード・ライン・デコーダ・ゲートを用い、クロック信号の出力に応じて複数のアドレス信号群上に出力されたアドレスを入力してデコーディングするメモリ・デバイス用のワード・ライン・デコーディング方法であって、共通節点に並列に接続され、そのそれぞれが所定のアドレスとして前記複数のアドレス信号群の対応する信号あるいはその反転信号を入力するように接続されると共に、前記複数のアドレス信号群上に出力されたアドレスを前記所定のアドレスと比較する、複数の第１の半導体デバイス群の出力を入力し、前記共通節点に接続されると共に、前記クロック信号を入力し、前記クロック信号が出力されるまで、前記共通節点を第１の電圧レベルに保持する、第２の半導体デバイス上で前記クロック信号を入力し、遅延クロック信号を出力するディレイ・デバイス上で前記クロック信号を入力し、前記共通節点に接続される第３の半導体デバイス上で前記クロック信号を入力し、および前記第３の半導体デバイスと第２の電圧レベルとの間に第４の半導体デバイスを接続する、ステップからなると共に、前記第１および第４の半導体デバイスは、前記クロック信号が出力されると共に、前記遅延クロック信号が出力され、かつ前記遅延クロック信号が出力されない間の期間、前記第２の電圧レベルから前記共通節点までに電流路を形成して前記共通節点を前記第２の電圧レベルにし、前記第１の複数の半導体デバイスは、前記出力されたアドレスが前記所定のアドレスに一致するとき、前記期間の間、前記共通節点を前記第２の電圧レベルにすると共に、前記第１の複数の半導体デバイスの少なくともいずれかは、前記出力されたアドレスが前記所定のアドレスに一致しないとき、前記期間の間、電流路を形成して前記共通節点を放電し続ける、ことを特徴とする、メモリ・デバイス用のワード・ライン・デコーディング方法。２２．クロック信号の出力に応じて複数のアドレス信号群上に出力されたアドレスを入力してデコーディングするワード・ライン・デコーダ・ゲートを備えたコンピュータ・メモリ・アドレス・デコーディング・システムであって、共通節点に並列に接続され、そのそれぞれが所定のアドレスとして前記複数のアドレス信号群の対応する信号あるいはその反転信号を入力するように接続されると共に、前記複数のアドレス信号群上に出力されたアドレスを前記所定のアドレスと比較する、複数の第１の半導体デバイス群を備えたコンピュータ・メモリ・アドレス・デコーディング・システム、前記共通節点に接続されると共に、前記クロック信号を入力し、前記クロック信号が出力されるまで、前記共通節点を第１の電圧レベルに保持する、第２の半導体デバイス、前記クロック信号を入力して遅延クロック信号を出力するディレイ・デバイス、前記共通節点に接続されて前記クロック信号を入力する第３の半導体デバイス、および前記第３の半導体デバイスと第２の電圧レベルとの間に接続されて前記遅延クロック信号を入力する第４の半導体デバイス、を備えると共に、前記第３および第４の半導体デバイスは、前記クロック信号が出力されると共に、前記遅延クロック信号が出力され、かつ前記遅延クロック信号が出力されない間の期間、前記第２の電圧レベルから前記共通節点までに電流路を形成して前記共通節点を前記第２の電圧レベルにし、前記第１の複数の半導体デバイス群は、前記出力されたアドレスが前記所定のアドレスに一致するとき、前記期間の間、前記共通節点を前記第２の電圧レベルにすると共に、前記第１の複数の半導体デバイス群の少なくともいずれかは、前記出力されたアドレスが前記所定のアドレスに一致しないとき、前記期間の間、電流路を形成して前記共通節点を放電し続ける、ことを特徴とするコンピュータ・メモリ・アドレス・デコーディング・システム。２３．クロック信号が出力されるとＮ個のアドレス信号群上に出力されたアドレスをデコーディングし、対応する２^N個のワード・ライン信号を出力するワード・ライン・デコーダを備えたコンピュータ・メモリ・アドレス・デコーディング・システムであって、それぞれ前記Ｎ個のアドレス信号群を対応する信号を入力し、それに対応するＮ個の反転信号を出力するＮ個のインバータ群を備えたコンピュータ・メモリ・アドレス・デコーディング・システム、および２^N個のワード・ライン・ゲートで、共通節点に並列に接続され、それぞれ所定のアドレスを示す前記Ｎ個のアドレス信号群の対応する信号あるいはそれらの反転信号を入力し、前記出力されたアドレスを前記所定のアドレスと比較する、Ｎ個の第１のデバイス群、前記共通節点に接続され、前記クロック信号を入力して前記クロック信号が出力されるまで前記共通節点を第１の電圧レベルまで放電し続ける第２のデバイス、前記クロック信号を入力して遅延クロック信号を出力するディレイ・デバイス、前記共通節点に接続されて前記クロック信号を入力する第３のデバイス、および前記第３のデバイスと第２の電圧レベルの間に接続されると共に、前記遅延クロック信号を入力する第４のデバイス、からなるものを備えると共に、前記第３および第４のデバイスは、前記クロック信号が出力され、かつ前記遅延クロック信号が出力されない期間の間、前記第２の電圧レベルから前記共通節点までに電流路を形成して前記共通節点を充電し、前記Ｎ個の第１のデバイス群は、前記出力されたアドレスが前記所定のアドレスに一致するとき、前記期間の間、前記共通節点を充電し、前記Ｎ個の放電デバイス群の少なくとも１個は、前記出力されたアドレスが前記所定のアドレスに一致しないとき、前記期間の間、電流路を形成して前記共通節点を放電し続ける、ことを特徴とするコンピュータ・メモリ・アドレス・デコーディング・システム。