JPH11513150A - Ｐｃｉ間ブリッジを統合する入出力プロセッサ用アーキテクチャ - Google Patents

Abstract

(57)【要約】 高性能プロセッサをＰＣＩ間バス・ブリッジ（３２）に統合する多機能装置（３１）。本発明は、高性能プロセッサと、ＰＣＩ間バス・ブリッジ（３２）と、ＰＣＩバス・プロセッサ・アドレス変換装置（４３ａ、４３ｂ）と、直接メモリ・アクセス（ＤＭＡ）コントローラ（５１ａ、５１ｂ）と、メモリ・コントローラ（４７）と、二次ＰＣＩバス調停装置（５３）と、集積回路間（Ｉ２Ｃ）バス・インタフェース装置（６１）と、高度プログラム可能割込み（ＡＰＩＣ）バス・インタフェース装置（６３）と、メッセージ装置（４５）とを、ローカル・メモリ（３３）を使用する単一のシステムとして統合する。ＰＣＩバスは業界標準高性能短待ち時間システム・バスである。ＰＣＩ間ブリッジ（３２）は、２つの独立の３２ビットＰＣＩバス間の接続経路を形成し、ＰＣＩ電気負荷制限を解消する能力を備える。ローカル・プロセッサ（３４）を付加すると、ＰＣＩバス・ブリッジ（３２）にインテリジェンスが与えられる。

Description

【発明の詳細な説明】 ＰＣＩ間ブリッジを統合する入出力プロセッサ用アーキテクチャ 発明の背景 １．発明の分野 本発明は、コンピュータ・システム・アーキテクチャの分野に関する。詳細に は、本発明は、コンピュータ・システムおよびサーバ・システム内でインテリジ ェント入出力サブシステムを実施するインテリジェント・バス・ブリッジに関す る。 ２．背景 高性能コンピュータ・システムは一般に、いくつかの別々の入出力サブシステ ムを含む。そのような入出力サブシステムは通常、ホスト・マイクロプロセッサ またはメイン・マイクロプロセッサと呼ばれるものとは別の、入出力機能を実行 するマイクロプロセッサを含む。たとえば、そのような入出力サブシステムは、 コンピュータ・システムに関する複雑な通信網インタフェース機能またはディス ク制御機能を実行することができる。 通常、入出力サブシステムは、構成要素バスを介した通信ができるように結合 された１組の特殊入出力装置を含む。そのような入出力サブシステム内のプロセ ッサは通常、コンピュータ・システム内の他のプロセッサによる動作に干渉せず にバスを介して入出力機能を実行する。バス上の入出力トランザクションをその ように分離することによって通常、そのようなコンピュータ・システム内のメイ ン・プロセッサまたはプロセッサの性能を向上させることができる。そのような アーキテクチャは、プロセッサおよび入出力サブシステムが入出力チャネルと呼 ばれるメインフレーム・コンピュータ・システムで広く使用されている。 マイクロプロセッサを使用するコンピュータ・システムが現れたため、より強 力なサーバ／クライアント・システムを可能にするより強力なマイクロプロセッ サに対する需要が増大している。この要件は、第１図に示したように複数のマイ クロプロセッサを単一のシステム１１として組み合わせることによって部分的に 満たされている。より強力なサーバ／クライアント・システムを実施するために より多くの入出力装置が必要となるときに存在する他の問題は、入出力サブシス テムをコンピュータ・システムの他の要素に結合する標準構成要素バスによって 、電気負荷制限が課されることである。そのような電気負荷制限は、標準構成要 素バスに結合される構成要素の数に制限を課す。たとえば、従来技術のあるバス 標準では、システム構成要素相互接続バス上の各コネクタは１つの電気負荷しか 有することができない。そのような電気負荷制限によって、全負荷を加えられた バス上の信号品質は、信頼できる動作を行うのに十分なものとなる。 このため、いくつかの入出力サブシステムは、ローカル構成要素バスを介して 通信を行う多数の構成要素を必要とし、そのため標準構成要素バスの各コネクタ に課される電気負荷要件を超える恐れがあるので、入出力サブシステムは、コン ピュータ・システム内の他の構成要素バス１９にローカル構成要素バス１７を結 合し、かつネットワーク入出力カード２１を通じてＬＡＮなどのネットワークに 接続され、あるいはＳＣＳＩコントローラ２３を通じて記憶装置に接続される、 バス・ブリッジ回路１３を含むこともできる。そのようなバス・ブリッジはマイ クロプロセッサ２５と、メモリ２７と、入出力サブシステムの構成要素とを他の 構成要素バスから電気的に絶縁する。そのようなバス・ブリッジ回路によって、 入出力サブシステムは、入出力機能を実施するのに必要な多数の構成要素を含む ことができ、同時に他の構成要素バス上の電気負荷要件が満たされる。 さらに、システム１１内のマイクロプロセッサまたはプロセッサは通常、構成 要素バスに結合された他のバス・エージェントと競合する。そのようなバス競合 によって通常、入出力サブシステムのために入出力機能を実行する間マイクロプ ロセッサの性能が低下する。発明の概要 本発明は、高性能プロセッサをＰＣＩ間バス・ブリッジ（Ｐ２Ｐ）として統合 する多機能装置である。次に第２図を参照すると分かるように、本発明は、イン テル社（Intel Corporation）から市販されている８０９６０ ＪＦプロセッサ などの高性能プロセッサ（ローカル・プロセッサ）と、ＰＣＩ間バス・ブリッジ ３ ２と、ＰＣＩバス・プロセッサ・アドレス変換装置と、直接メモリ・アクセス（ ＤＭＡ）コントローラと、メモリ・コントローラと、二次ＰＣＩバス調停装置と 、集積回路（Ｉ²Ｃ）バス・インタフェース装置と、高度プログラム可能割込み （ＡＰＩＣ）バス・インタフェース装置と、メッセージ装置を、ローカル・メモ リ３３を使用する単一のシステム３１として統合する。これは、インテリジェン ト入出力アプリケーションのニーズを満たし、インテリジェント入出力システム ・コストの削減を助ける統合プロセッサである。 ＰＣＩバスは業界標準（ＰＣＩローカル・バス仕様改訂版２．１）高性能短待 ち時間システム・バスである。ＰＣＩ間ブリッジは、２つの独立の３２ビットＰ ＣＩバス間の接続経路を形成し、ＰＣＩ電気負荷制限を解消する能力を備える。 ローカル・プロセッサを付加することによってＰＣＩバス・ブリッジにインテリ ジェンスが与えられる。第３図で点線のボックス３１を用いて示したローカル・ プロセッサおよびその他の機能ブロックは、下記ではＰ２Ｐプロセッサと呼ばれ るもののブロック図を示す。 Ｐ２Ｐプロセッサは多機能ＰＣＩ装置である。機能０はＰＣＩ間ブリッジ装置 である。機能１はアドレス変換装置である。Ｐ２Ｐプロセッサは、一次ＰＣＩバ スを通じてアクセスできるＰＣＩ構成空間を含む。 好ましい実施形態では、ローカル・プロセッサ３４は、Ｉｎｔｅｌ ｉ９６０ マイクロプロセッサ・ファミリーのメンバーである８０９６０ ＪＦプロセッサ である。８０９６０ ＪＦプロセッサはＰ２Ｐにおける機能修正なしに実施され る。インテル社から市販されている１９６０ Ｊｘ Ｍｉｃｒｏｐｒｏｃｅｓｓ ｏｒ Ｕｓｅｒ’ｓ Ｍａｎｕａｌに詳細が記載されている。ただし、本発明を 実施するのに必要なローカル・プロセッサに関するすべての情報は本明細書に記 載されている。 ローカル・プロセッサは、それ自体の３２ビット・アドレス空間で動作し、Ｐ ＣＩアドレス空間では動作しない。ローカル・プロセッサ上のメモリに関しては 下記のことが可能である。 ・ＰＣＩアドレス空間から見えるようにする。 ・ローカル・プロセッサ専用にする。 ・その両方を行う。 ローカル・プロセッサ・バス４１ ローカル・プロセッサ・バスは、外部装置へのバス・アクセスを可能にするた めにＰ２Ｐプロセッサ入出力ピンに接続される。Ｐ２Ｐプロセッサは、ローカル ・バス調停をサポートする。 アドレス変換装置４３ａおよび４３ｂならびにメッセージ装置４５ アドレス変換装置によって、ＰＣＩトランザクションはローカル・プロセッサ およびローカル・メモリ３３に直接アクセスすることができる。ローカル・プロ セッサ３４は、両方のＰＣＩバスに直接アクセスすることができる。アドレス変 換は、ＰＣＩアドレス空間とローカル・プロセッサ・アドレス空間との間のトラ ンザクションに対して行われる。アドレス変換は、２つのアドレス空間を自由に マップできるようにする、ＰＣＩインタフェースとローカル・プロセッサの両方 からアクセスできるプログラム可能なレジスタを通じて制御される。メッセージ 装置４５は、ＰＣＩシステムとローカル・プロセッサとの間でデータを転送でき るようにし、それぞれのシステムに、割込みを介して、新しいデータが到着した ことを知らせる機構を備える。メッセージ装置を使用してメッセージを送受信す ることができる。 ＰＣＩ間ブリッジ装置３２ ＰＣＩ間ブリッジ装置は２つの独立のＰＣＩバスに接続される。このブリッジ によって、１つのＰＣＩバス上のあるバス・トランザクションを他のＰＣＩバス へ転送することができる。このブリッジでは、独立のクロックを含め、完全に独 立のＰＣＩバス動作も可能である。専用データ待ち行列は、ＰＣＩバス上の高性 能帯域幅をサポートする。ＰＣＩ６４ビット二重アドレス・サイクル（ＤＡＣ） アドレス指定がサポートされる。 ＰＣＩブリッジは、一次ＰＣＩバスを通じてアクセスできる専用ＰＣＩ構成空 間を有する。 Ｐ２Ｐプロセッサ内のＰＣＩブリッジは、PCI Special Interest Groupから刊 行されているＰＣＩ間ブリッジ・アーキテクチャ仕様改訂版１．０を完全に満た す。 専用ＰＣＩ装置 Ｐ２Ｐプロセッサは設計上、二次ＰＣＩバスを使用することができ、しかもＰ ＣＩ構成ソフトウェアによって検出されるのを回避することができる専用ＰＣＩ 装置を明示的にサポートする。ＰＣＩ間ブリッジ３２および二次アドレス変換装 置４３ｂは協働して専用装置をＰＣＩ構成サイクルから隠し、これらの装置が専 用ＰＣＩアドレス空間を使用できるようにする。これらの装置は、通常のＰＣＩ 構成サイクルを通じて二次アドレス変換装置によって構成することができる。 統合メモリ・コントローラ４７ 統合メモリ・コントローラは、外部メモリ・システムを直接制御する。ＤＲＡ Ｍ、ＳＲＡＭ、ＲＯＭ、フラッシュ・メモリがサポートされる。統合メモリ・コ ントローラは、通常は外部ロジックを必要としない直接接続インタフェースをメ モリ３３に与える。統合メモリ・コントローラは、プログラム可能チップ選択機 構と、待機状態生成装置と、バイト・パリティとを備える。 外部メモリは、ＰＣＩアドレス可能メモリまたは専用ローカル・プロセッサ・ メモリとして構成することができる。 ＤＭＡコントローラ５１ａおよび５１ｂ ＤＭＡコントローラによって、ＰＣＩバス・エージェントとローカル・メモリ との間の短待ち時間高スループット・データ転送が可能である。 データ転送に適応するために３つの別々のＤＭＡチャネルがある。２つのチャ ネルは一次ＰＣＩバス・データ転送専用であり、１つのチャネルは二次ＰＣＩバ ス・データ転送専用である。ＤＭＡコントローラは、データ転送の連鎖および非 整列データ転送をサポートする。ＤＭＡコントローラは、ローカル・プロセッサ ３４を通じてのみプログラムすることができる。 二次ＰＣＩ調停装置５３ 二次ＰＣＩ調停装置は二次ＰＣＩバスのＰＣＩ調停を行う。プログラム可能な 優先順位を有するフェアネス・アルゴリズムが実施される。６つのＰＣＩ要求・ 許可信号対が与えられる。調停装置をディスエーブルして外部調停を可能にする ことができる。 内部ＰＣＩ調停装置５５ａおよび５５ｂならびにローカル・バス調停装置５７ Ｐ２Ｐプロセッサは、装置内の内部ＰＣＩバスへのアクセスを制御する２つの 内部調停装置を含む。一次内部ＰＣＩ調停装置５５ａは一次ブリッジ・インタフ ェース、一次ＡＴＵ、ＤＭＡチャネル０、ＤＭＡチャネル１の調停を行う。二次 内部ＰＣＩ調停装置５５ｂは二次ブリッジ・インタフェース、二次ＡＴＵ、ＤＭ Ａチャネル２の調停を行う。各内部ＰＣＩ調停装置は、バス上の各装置が等しい 優先順位を有する固定ラウンドロビン調停方式を使用する。 Ｐ２Ｐプロセッサは、ローカル・バス所有権を制御する調停機構も必要とする 。ローカル・バス調停装置（ＬＢＡＵ）５７は、あらゆるバス・マスタに、ロー カル・バスの制御を得る機会を与えるフェアネス・アルゴリズムを実施する。こ のアルゴリズムは、ラウンドロビン方式を優先順位付け機構と組み合わせる。 Ｉ²Ｃバス・インタフェース装置６１ Ｉ²Ｃ（相互集積回路）バス・インタフェース装置によって、ローカル・プロ セッサは、Ｉ²Ｃバス上に存在するマスタ・スレーブ装置として働くことができ る。Ｉ²Ｃバスは、フィリップス社（Philips Corporation）によって開発された 、２ピン・インタフェースからなるシリアル・バスである。このバスによって、 Ｐ２Ｐプロセッサはシステム管理機能のために他のＩ²Ｃ周辺装置およびマイク ロコントローラとのインタフェースをとることができる。このバスは、廉価なシ ステムが状況・信頼性情報を入出力サブシステム上で外部装置へ中継するための 最小限のハードウェアを必要とする。 ＡＰＩＣバス・インタフェース装置６３ ＡＰＩＣバス・インタフェース装置は、ソフトウェアにおける入出力ＡＰＩＣ エミュレーションを可能にする、３線高度プログラム可能割込みコントローラ（ ＡＰＩＣ）バスとのインタフェースを備える。バス上で割込みメッセージを送信 することができ、ＥＯＩメッセージを受信することができる。 割込み経路指定機構６７ ローカル・プロセッサ割込み入力とＰＣＩ割込み出力ピンのどちらかに経路指 定できる４つのＰＣＩ割込み入力が与えられる。用語および規約 参照符号 本明細書に記載したすべての数は、特に指定しないかぎり基数１０である。本 文では、基数１６の数は「ｎｎｎＨ」として表され、この場合「Ｈ」は１６進数 を表す。２進数は下付き文字２を用いて示される。 フィールド データ構造内の保存フィールドとは、プロセッサが使用しないフィールドであ る。保存フィールドはソフトウェアによって使用することができるが、プロセッ サがそのようなフィールドを修正することはできない。 予約フィールドとは、処理系によって使用できるフィールドである。予約フィ ールドの初期値がソフトウェアから供給される場合、この値は零でなければなら ない。ソフトウェアが予約フィールドを修正してはならず、あるいは予約フィー ルド内の値に依存してはならない。 読取り専用フィールドを読み取って現在の値を返すことができる。読取り専用 フィールドへの書込みは、ノー・オペレーション動作とみなされ、その場合、現 在の値が変更されることも、あるいはエラー条件がもたらされることもない。 読取り／クリア・フィールドを読み取って現在の値を返すこともできる。読取 り／クリア・フィールドにデータ値０を書き込んでもこのフィールドは変更され ない。読取り／クリア・フィールドにデータ値１を書き込むと、このフィールド がクリアされる（値０にリセットされる）。たとえば、読取り／クリア・フィー ルドの値がＦ０Ｈであり、データ値５５Ｈが書き込まれた場合、結果として得ら れるフィールドはＡ０Ｈである。 用語 Ｐ２Ｐアーキテクチャの議論を助けるために、下記の用語を使用する。 下流側 （構成後の）より大きな番号を有するＰＣＩバスの部分、あるいはそ のようなＰＣＩバスの方向 ＤＷＯＲＤ ３２ビット・データ・ワード ホスト・プロセッサ Ｐ２Ｐプロセッサの上流側に位置するプロセッサ ローカル・バス ローカル・プロセッサ・バス ローカル・メモリ ローカル・バス上のメモリ・サブシステム 上流側 （構成後の）より小さな番号を有するＰＣＩバスの部分、あるいはそ のようなＰＣＩバスの方向図面の簡単な説明 第１図は、従来技術のＰＣＩ間ブリッジを使用したシステムを示すブロック図 である。 第２図は、本発明による、本発明のＰＣＩ間ブリッジをプロセッサと共に使用 するシステムを示すブロック図である。 第３図は、本発明のＰ２Ｐプロセッサを示すブロック図である。 第４図は、ＰＣＩ間ブリッジの一次アドレス空間と二次アドレス空間との間で トランザクションが流れる方向を示す図である。 第５図は、ＰＣＩ間ブリッジのブロック図である。 第６図は、一次ＡＴＵおよび二次ＡＴＵのブロック図である。 第７図は、ＤＭＡコネクタの様々なバスへの接続を示すブロック図である。 第８図は、メモリ・コントローラのブロック図である。 第９図は、ローカル・プロセッサとＰＰＩＣとの間の接続を示すブロック図で ある。 第１０図は、内部ＰＣＩ調停装置の接続を示すブロック図である。 第１１図は、Ｉ²Ｃバス・インタフェース装置およびそのローカル・バスとの インタフェースのブロック図である。発明の詳細な説明 次に、第３図に記載した機能ブロックに関して本発明を説明する。ローカル・プロセッサ 下記に、Ｐ２Ｐプロセッサ内のローカル・プロセッサとして使用される８０９ ６０ ＪＦマイクロプロセッサについて説明する。すなわち、８０９６０ ＪＦ プロセッサがどのように構成され、あるいはｉ９６０ Ｊｘ Microprocessor U ser's Manual中のこの部分の説明と、その他の点でどのように異なるかについて 説明する。 概要 ８０９６０ ＪＦプロセッサは、Ｐ２Ｐプロセッサにおける機能変更なしで実 施され、すなわち内部ロジックは変更されない。８０９６０ ＪＦプロセッサの 詳細については、１９６０ Ｊｘ Microprocessor User's Manualを参照された い。 機能 ８０９６０ ＪＦプロセッサの基本的な機能は下記のとおりである。 ・高性能命令実行コア ・４Ｋバイト２方向セット・アソシエーティブ命令キャッシュ ・２Ｋバイト直接マップ・データ・キャッシュ ・３２個の３２ビット整数レジスタ ・プログラム可能なバス・コントローラ ・１Ｋバイト内部データＲＡＭ ・最大で８つのローカル・レジスタ・セット用の記憶域を与えるローカル・レ ジスタ・キャッシュ ・高度割込みコントローラ ・２つの３２ビット・タイマ 違い 下記に、Ｐ２Ｐプロセッサで使用されている８０９６０ ＪＦプロセッサに影 響を及ぼすシステム設計上の決定について説明する。 メモリ領域 Ｐ２Ｐプロセッサ周辺メモリ・マップ・レジスタは３２ビット幅なので、メモ リ領域０および１を３２ビット領域と指定しなければならない。したがって、Ｐ ＭＣＯＮ０＿１レジスタのバス幅ビットは、３２ビット幅バスを示す１０２にセ ットしなければならない。 バス ＤＭＡアクセスの最適な性能を達成するために、ローカル・プロセッサ以外の ローカル・バス上のバス・マスタは、ローカル・プロセッサ・バス上で制限され ないバースト長を有することができる。しかし、アドレスは４ワードよりも長い バーストの場合には増分しない。これは、ローカル・バス上のメモリ・コントロ ーラがバースト内の各アクセスごとにアドレスを増分しなければならないことを 意味する。ＰＣＩ間ブリッジ装置 概要 ＰＣＩ間ブリッジ装置３２は、電気ＰＣＩ負荷１０個という制限された物理制 約以上にＰＣＩバスを拡張できるようにする装置である。このブリッジ装置は、 電気的には階層内の各バスが分離されたエンティティであるが、論理的には階層 内のすべてのバスが１つのバスである、階層バスの概念を使用する。ＰＣＩブリ ッジ装置はＰＣＩバスの帯域幅を増加させず、ＰＣＩ電気仕様で許容されるより も多くの入出力構成要素を必要とするアプリケーションに対してそのバスを拡張 できるようにするに過ぎない。 ＰＣＩ間ブリッジ装置は、下記のものを備える。 ・両方向への並行動作をサポートする独立の３２ビット一次ＰＣＩバスおよび ３２ビット二次ＰＣＩバス ・ブリッジの二次側の別々のメモリ空間および入出力アドレス空間 ・上流側トランザクションと下流側トランザクションの両方用の２つの６４バ イト・ポスティング・バッファ ・二次バス上のＶＧＡパレット・スヌーピングおよびＶＧＡ互換アドレス指定 ・二次ＰＣＩインタフェースからの６４ビット・アドレス・モード ・二次ＰＣＩバス上の専用ＰＣＩ装置用の専用装置構成およびアドレス空間 ・一次インタフェースおよび二次インタフェース上で正復号を可能にする特殊 動作モード 動作理論 ブリッジ装置は、一次ＰＣＩバスと二次ＰＣＩバスとの間のアドレス・フィル タ装置として動作する。ＰＣＩは３つの別々のアドレス空間をサポートする。 ・４Ｇバイト・メモリ・アドレス空間 ・（１６ビット・アドレス指定を用いる）６４Ｋバイト入出力アドレス空間 ・独立の構成空間 ＰＣＩ間ブリッジは、メモリ空間および入出力アドレス空間内の連続アドレス 範囲を用いてプログラムされ、その場合、これらのアドレス空間は二次ＰＣＩア ドレス空間になる。プログラム済み二次空間内のブリッジの一次側に存在するア ドレスは、一次側から二次側へ転送され、それに対して二次空間の外側のアドレ スはブリッジから無視される。ブリッジの二次側は、一次側とは逆に作用し、プ ログラム済み二次アドレス空間を無視し、第４図に示したように二次空間の外側 のアドレスを一側へ転送する。 ＰＣＩブリッジの一次インタフェースおよび二次インタフェースはそれぞれ、 ＰＣＩ２．１適合マスタ装置およびターゲット装置を実施する。ブリッジの一方 の側で開始されたＰＣＩトランザクションは、開始側バス・ブリッジ・インタフ ェースをターゲットとしてアドレスし、トランザクションは、マスタ装置として 動作するターゲット・バス・インタフェースによって完了する。ブリッジは、ど ちらの側のＰＣＩ装置に対しても透過的である。 Ｐ２ＰプロセッサのＰＣＩ間ブリッジ装置は最低で、ＰＣＩ間ブリッジ・アー キテクチャ仕様改訂版１．０およびＰＣＩローカル・バス仕様改訂版２．１に記 載された必要な特徴を満たす。下記で、ブリッジの機能について説明し、必要に 応じてＰＣＩ間ブリッジ仕様およびＰＣＩバス仕様に言及する。 アーキテクチャの説明 ＰＣＩ間ブリッジ装置は論理的には、下記のように４つの主要な構成要素に分 離することができる。 ・一次ＰＣＩインタフェース ・二次ＰＣＩインタフェース ・ポスティング・バッファ ・構成レジスタ 第５図のブリッジのブロック図は、これらの主要な機能装置を示す。 一次ＰＣＩインタフェース ＰＣＩ間ブリッジ装置の一次ＰＣＩインタフェース７１は、ＰＣＩバス・トラ ンザクションのターゲットと開始側のどちらかとして働くことができる。大部分 のシステムでは、一次インタフェースは、ホスト／ＰＳＩブリッジのＰＣＩ側、 通常はシステム階層内の最も小さな番号のＰＣＩバスに接続される。一次インタ フェースは、ＰＣＩ間ブリッジ・アーキテクチャ仕様改訂版１．０内で定義され た５０本の必須信号ピンと、４本の任意選択割込みピンとからなる。 一次ＰＣＩインタフェースは、開始側（マスタ）ＰＣＩ装置とターゲット（ス レーブ）ＰＣＩ装置の両方を実装する。二次バス上でトランザクションが開始さ れると、ＰＣＩローカル・バス仕様改訂版２．１に記載された一次マスタ状態マ シンは、開始側装置である場合と同様にトランザクション（書込みまたは読取り ）を完了する。一次ＰＣＩインタフェースは、二次バス上で完了する必要がある トランザクションのＰＣＩターゲットとして、トランザクションを受け付け、要 求を二次側へ転送する。一次ＰＣＩインタフェースはターゲットとして、正復号 を使用して、ブリッジの下位層側からアドレスされたＰＣＩトランザクションを クレームし、次いでトランザクションを二次マスタ・インタフェース上へ転送す る。 一次ＰＣＩインタフェースは、すべてのＰＣＩコマンド解釈、アドレス復号、 エラー処理に責任を負う。 一次インタフェースおよび二次インタフェース、割込み経路指定ロジック（後 述）二次ＰＣＩバス調停（後述）に関するＰＣＩ構成は一次インタフェースを通 じて完了する。構成空間レジスタはこれらの機能をサポートする。 二次ＰＣＩインタフェース ＰＣＩ間ブリッジ装置の二次ＰＣＩインタフェース７３は一次インタフェース とほぼ同様に機能する。二次ＰＣＩインタフェースは、ＰＣＩマスタとＰＣＩス レーブの両方を含み、システムによって使用される新しい１組のＰＣＩ電気負荷 を用いて「第２の」ＰＣＩバスを備えている。二次ＰＣＩインタフェースは４９ 本の必須ピンからなる。Ｓ＿ＲＳＴ＃は、二次側の入力に代わる出力である。 二次ＰＣＩインタフェースはスレーブ（ターゲット）として、ブリッジの二次 メモリ内にもあるいは入力アドレス空間内にも入らないＰＣＩトランザクション をクレームし、ブリッジを介して一次側のマスタへ転送する責任を負う。二次Ｐ ＣＩインタフェースはマスタ（開始側）として、ブリッジの一次側で開始された トランザクションを完了する責任を負う。二次ＰＣＩインタフェースは、ブリッ ジ・アドレス・レジスタの逆復号を使用し、一次アドレス空間内のアドレスをブ リッジを介して転送するに過ぎない。 二次ＰＣＩインタフェースは、二次バス上で専用ＰＣＩ装置用の独立のアドレ ス空間も備え、その場合、構成時にローカル・プロセッサによって定義された一 連の一次アドレスは転送しない。 二次ＰＣＩインタフェースは特殊動作モードとして、それ自体の１組のメモリ ・レジスタおよび入出力アドレス・レジスタに基づいて正のアドレス復号を実行 する。この動作モードは、二次復号イネーブル・レジスタ（ＳＤＥＲ）を通じて イネーブルされ、二次インタフェース上の標準ブリッジ・アドレス・レジスタの 逆復号をディスエーブルする副作用を有する。 ポスティング・バッファ ブリッジの対向側への読取りトランザクションおよび書込みトランザクション 時のＰＣＩターゲットの調停および獲得時に生じる待ち時間を隠すために、ＰＣ Ｉ間ブリッジ装置は２つの６４バイト・ポスティング・バッファ７７および７９ を実装する。ブリッジは、遅延トランザクションとポスト済みトランザクション の両方をサポートする。 遅延トランザクションでは、トランザクションを完了するのに必要な情報がラ ッチされ、トランザクションは再試行と共に終了する。ブリッジは次いで、開始 側に代わってトランザクションを実行する。開始側は、トランザクションを完了 するために、再試行と共に終了した最初のトランザクションを繰り返す必要があ る。 ポスト済みトランザクションでは、トランザクションは、ターゲット・バス上 で完了する前に開始側バス上で完了することができる。 遅延トランザクションおよびポスト済みトランザクションについては下記で詳 しく論じる。 ブリッジは、 ・一次インタフェースから二次インタフェースへ流れるデータ用の下流側ポス ティング・バッファ７７と、 ・二次インタフェースから一次インタフェースへ流れるデータ用の上流側ポス ティング・バッファ７９の２つのポスティング・バッファを使用する。 各バッファは、トランザクションに関する情報を維持する関連するアドレス／ 制御レジスタを有する。 構成レジスタ あらゆるＰＣＩ装置は、別々の構成アドレス空間および構成レジスタ８１を備 えている。ブリッジ構成ヘッダ・フォーマットの最初の１６バイトは、すべての ＰＣＩ装置に必要な共通の構成レジスタを実装する。読取り専用ヘッダ・タイプ ・レジスタ内の値は、ヘッダ内の残りの４８バイト用のフォーマットを定義し、 ＰＣＩ間ブリッジの場合は０１Ｈを返す。 一次バス上の装置は、タイプ０構成コマンドを用いた場合にのみＰＣＩ間ブリ ッジ構成空間にアクセスすることができる。二次ＰＣＩバス上の装置が、ＰＣＩ 構成サイクルを用いてブリッジ構成空間にアクセスすることはできない。構成レ ジスタは、ブリッジの両側に関するすべての必要なアドレス復号情報、エラー条 件情報、状況情報を保持する。 アドレス復号 Ｐ２Ｐプロセッサは、Ｐ２Ｐプロセッサのブリッジ部分を介してどちらかの方 向へどのメモリ・アドレスおよび入出力アドレスを転送するかを決定するために 使用される３つの別々のアドレス範囲を与える。メモリ・トランザクション用に 与えられる２つのアドレス範囲と入出力トランザクション用に与えられる１つの アドレス範囲がある。ブリッジはベース・アドレス・レジスタおよび限界レジス タを使用して、アドレス範囲を設定する。アドレス範囲は、二次アドレスとみな される範囲内のアドレスと共に一次インタフェース上で正復号され、したがって ブリッジを介して下流側へ転送することができる。二次インタフェース上で、ア ドレス範囲は逆復号される。これは、プログラム済みアドレス範囲の外側のアド レスをブリッジを通じて上流側へ転送できることを意味する。 二次復号イネーブル・レジスタ（ＳＤＥＲ）によって標準ブリッジ装置アドレ ス復号を修正することもできる。このレジスタ内のビットは、二次ブリッジ・イ ンタフェースによる正アドレス復号をイネーブルし、ＰＣＩ間ブリッジによって 使用される基本逆アドレス復号をディスエーブルする。 入出力アドレス空間 ＰＣＩ間ブリッジ装置は、ＰＣＩ入出力トランザクションに関する１つのプロ グラム可能なアドレス範囲を設定する。ブリッジ構成空間内の入出力ベース・レ ジスタ（ＩＯＢＲ）および入出力限界レジスタ（ＩＯＬＲ）によって連続入出力 アドレス空間が定義される。ＩＯＢＲの上位４ビットは入出力アドレスのＡＤ［ １５：１２］に対応し、下位１２ビットは常に０００Ｈであり、これによって入 出力アドレス空間のための４Ｋバイト整列が強制的に実行される。ＩＯＬＲの上 位４ビットもＡＤ［１５：１２］に対応し、下位１２ビットはＦＦＦＨであり、 これによって４Ｋバイトの粒度が強制的に実行される。 ブリッジ装置は、ＩＯＢＲおよびＩＯＬＲによって定義されたアドレス範囲内 （アドレス範囲自体を含む）のアドレスを有する入出力トランザクションを一次 インタフェースから二次インタフェースへ転送する。この場合、一次インタフェ ースはＰＣＩターゲットとして働き、二次インタフェースはブリッジ入出力トラ ンザクションに関するＰＣＩ開始側として働く。 二次バス上に入出力読取りトランザクションまたは書込みトランザクションが 存在する場合、ブリッジ装置は、アドレスが、ＩＯＢＲおよびＩＯＬＲによって 定義されたアドレス範囲の外側にある場合には、そのトランザクションを一次イ ンタフェースへ転送する。この場合、二次インタフェースはＰＣＩターゲットと して働き、一次インタフェースはＰＣＩ開始側として働く。 Ｐ２Ｐプロセッサは入出力トランザクションに関する１６ビット・アドレスし かサポートせず、したがって６４Ｋバイトよりも大きなアドレスを有する入出力 トランザクションはどちらのインタフェースを介しても転送されない。ブリッジ は、これらのビットがＩＯＢＲおよびＩＯＬＲにない場合でもＡＤ［３１：１６ ］＝００００Ｈを仮定する。ブリッジ装置は、その場合でも入出力トランザクシ ョン時に全３２ビット復号を実行し、ＰＣＩローカル・バス仕様ごとにＡＤ［３ １：１６］＝００００Ｈであるかどうかを検査しなければならない。 ＩＳＡモード Ｐ２Ｐ装置のＰＣＩ間ブリッジ装置は、ブリッジ制御レジスタ（ＢＣＲ）内に ＩＳＡモード・ビットを有し、従属ＰＣＩバス上のＩＳＡ入出力カードのＩＳＡ を認識する。ＩＳＡモードは、ＩＯＢＲレジスタおよびＩＯＬＲレジスタによっ て定義されるアドレス範囲内の入出力アドレスにしか影響を与えない。ＩＳＡモ ード・ビットをセットすることによってＩＳＡモードがイネーブルされると、ブ リッジはフィルタを行い、自然に整列した各１Ｋバイト・ブロックの上位７６８ バイト（３００Ｈ）内のアドレスを有する入出力トランザクションは転送しない 。逆に、二次バス上の入出力トランザクションはＩＳＡアドレスを逆復号し、し たがって、自然に整列した各ＩＫバイト・ブロックの上位７６８バイト内のアド レスを有する入出力トランザクションを転送する。 メモリ・アドレス空間 ＰＣＩ間ブリッジ装置は、メモリ・アドレスをメモリ・アクセスを下流側に二 次インタフェースへ転送する２つの別々のアドレス範囲をサポートする。メモリ ・ベース・レジスタ（ＭＢＲ）およびメモリ限界レジスタ（ＭＬＲ）は一方のア ドレス範囲を定義し、事前取り出し可能メモリ・ベース・レジスタ（ＰＭＢＲ） および事前取り出し可能限界レジスタ（ＰＭＬＲ）は他方のアドレス範囲を定義 する。事前取り出し可能なアドレス範囲は、どのメモリ空間が副作用なしに事前 に取り込めるかを判定するサイクルに使用される。両方のレジスタ対は、ブリッ ジがメモリ読取りトランザクション、メモリライン読取りトランザクション、メ モリ多重読取りトランザクション、メモリ書込みトランザクション、メモリ書込 み・無効化トランザクションをブリッジを介していつ転送するかを決定する。２ つのレジスタ対が重なり合う場合、両方のレジスタの和と、ブリッジ読取りトラ ンザクション応答よりも優先される事前取り出し可能な範囲との組合せである１ つのアドレス範囲が得られる。 ＭＢＲレジスタ、ＭＬＲレジスタ、ＰＭＢＲレジスタ、ＰＭＬＲレジスタの上 位１２ビットは一次メモリ・アドレスまたは二次メモリ・アドレスのアドレス・ ビットＡＤ［３１：２０］に対応する。復号のため、ブリッジは、両方のメモリ ・ベース・レジスタのＡＤ［１９：０］が０００００Ｈであり、両方のメモリ限 界レジスタのＡＤ［１９：０］がＦＦＦＦＦＨであると仮定する。これにより、 ブリッジ装置によってサポートされるメモリ・アドレス範囲は１Ｍバイト境界上 に整列し、１Ｍバイトのサイズ粒度を有する。すべての４つのレジスタ内の下位 ４ビットは読み取られるに過ぎず、読み取られると零を返す。 ２つのレジスタ対（ＭＢＲ−ＭＬＲおよびＰＭＢＲ−ＰＭＬＲ）によって定義 されるアドレス範囲内に入る一次バス上に存在するＰＣＩメモリ・トランザクシ ョン（非入出力）は、ブリッジを介して一次インタフェースから下流側の二次イ ンタフェースへ転送される。二次メモリ・インタフェースは常に、一次バス上の 一次スレーブ・インタフェースによってクレームされた二次バス上の同じＰＣＩ コマンド・タイプを使用する（メモリ書込み・無効化時のある種のケースを除く ）。すべての二重アドレス・サイクル（６４ビット・アドレスを有するＰＣＩト ランザクション）が常に二次インタフェースによってクレームされる。 ２つのレジスタ対（ＭＢＲ−ＭＬＲおよびＰＭＢＲ−ＰＭＬＲ）によって定義 されるアドレス範囲の外側にある二次バス上に存在するＰＣＩメモリ・トランザ クションは、ブリッジを介して二次インタフェースから上流側の一次インタフェ ースへ転送される。二次インタフェースは、すべての二重アドレス・サイクルを 二次バスから一次バスへ転送する。二重アドレス・サイクルは、６４ビット・ア ドレス空間の上位４Ｇバイトに制限される。 どちらかのインタフェース上のメモリ・トランザクションに対するブリッジ応 答は、ブリッジ構成空間の下記のレジスタ・ビットによって修正することができ る。 ・一次コマンド・レジスタ（ＰＣＭＤ）内のマスタ・イネーブル・ビット ・一次コマンド・レジスタ（ＰＣＭＤ）内のメモリ・イネーブル・ビット ・ブリッジ制御レジスタ（ＢＣＲ）内のＶＧＡイネーブル・ビット ・二次復号イネーブル・レジスタ（ＳＤＥＲ）内の二次正メモリ復号イネーブ ル・ビット ＳＤＥＲ内の二次正メモリ復号イネーブル・ビットは二次アドレス復号を修正 する。このビットは、二次バス上のメモリ・トランザクションをクレームし、ブ リッジを通じて転送するためのアドレス・ウィンドウを定義するアドレス範囲レ ジスタ対、二次メモリ・ベース・レジスタ（ＳＭＢＲ）、二次メモリ限界レジス タ（ＳＭＬＲ）をイネーブルする。復号およびトランザクション・クレーミング は、ＭＢＲ／ＭＬＲアドレス対およびＰＭＢＲ／ＰＭＬＲアドレス対に関する一 次バス上の正復号と同様に動作する。二次正メモリ復号イネーブル・ビットはま た、ＭＢＲ／ＭＬＲアドレス範囲およびＰＭＢＲ／ＰＭＬＲアドレス範囲の外側 のアドレスを有するメモリ・トランザクションをクレームする二次インタフェー ス上で実行される逆復号をディスエーブルする。逆復号が、ＭＢＲ／ＭＬＲアド レス対およびＰＭＢＲ／ＰＭＬＲアドレス対のために一次インタフェース上で実 行されることはない。 ６４ビット・アドレス復号−二重アドレス・サイクル ブリッジ装置は、ブリッジ装置の二次インタフェース上の６４ビット・アドレ ス指定に関する二重アドレス・サイクル・コマンドのみをサポートする。二重ア ドレス・サイクルにより、２つのＰＣＩアドレス相、すなわち下位３２ビット用 の第１のアドレス相および上位３２ビット用の第２のアドレス相を使用すること によって６４ビット・アドレス指定が可能になる。 ブリッジ装置は通常、ＭＢＲ／ＭＬＲアドレス対およびＰＭＢＲ／ＰＭＬＲア ドレス対で定義されるアドレス範囲にかかわらずに、すべての二重アドレス・サ イクルを復号し、二次インタフェースから一次インタフェースへ転送する。二重 アドレス・サイクルは、ＳＤＥＲ内の二次サブトラクティブ復号イネーブル・ビ ットがセットされている場合には転送されない。 ブリッジ装置は、サブトラクティブ復号タイミングを使用して（ＦＲＡＭＥ＃ がアサートされてから５番目のクロック上でＤＥＶＳＥＬ＃をアサートする）二 重アドレス・サイクルをクレームする。このため、二次ＰＣＩバス上の他のエー ジェントは、ブリッジ装置よりも前に二重アドレス・サイクルをクレームするこ とができる。 一次インタフェースは二重アドレス・サイクルを転送しない。 ６４ビット・アドレスの上位３２ビットを保持し転送する機構は、二次・一次 データ経路に関連付けられた３２ビット・アドレス・レジスタを付加することで ある。これらのレジスタは、二重アドレス・サイクルの第２のアドレス相中に送 信される６４ビット・サイクルの上位３２ビットを記憶する。また、マスタ状態 マシンおよびスレーブ状態マシンは、二重アドレス・サイクルおよびＤＡＣコマ ンドをサポートできなければならない。 二次インタフェース上のＤＡＣサイクルに対する応答は、ブリッジ構成空間か ら下記のレジスタ・ビットによって修正することができる。 ・一次コマンド・レジスタ（ＰＣＭＤ）内のマスタ・イネーブル・ビット ・一次コマンド・レジスタ（ＰＣＭＤ）内のメモリ・イネーブル・ビット ＰＣＭＤレジスタ内のメモリ・イネーブル・ビットは、ブリッジが任意の種類 のメモリ・サイクル、すなわち３２ビットまたは６４ビットに応答できるように セットしなければならない。ＰＣＭＤ内のマスタ・イネーブル・ビットは、マス タＰＣＩトランザクションへの一次インタフェースが可能となるようにセットし なければならない。 ブリッジ動作 Ｐ２Ｐプロセッサのブリッジ装置は、すべての種類のメモリ・コマンド、入出 力コマンド、構成コマンドをあるＰＣＩインタフェースから他のＰＣＩインタフ ェースへ転送することができる。表１は、ＰＣＩ間ブリッジ装置およびその２つ のＰＣＩインタフェースによってサポートされるＰＣＩコマンドとサポートされ ないＰＣＩコマンドを定義するものである。ＰＣＩコマンドは、どちらかのイン タフェース上でＣ／ＢＥ［３：０］＃内でコード化される。２つの異なるインタ フェースのためのデッドロックを防止するために、ブリッジは、両方のインタフ ェース上でトランザクションが同時に行われるときには一次インタフェースを優 先する。 ＰＣＩインタフェース Ｐ２Ｐブリッジ装置は、一次ＰＣＩインタフェースと二次ＰＣＩインタフェー スとを有する。一次バス上でトランザクションが開始され、ブリッジによってク レームされると、一次インタフェースがＰＣＩターゲット装置と働き、二次イン タフェース装置が二次バス上の真のＰＣＩターゲットに対する開始側装置として 働く。一次バスは開始側バスであり、二次バスはターゲット・バスである。二次 バス上で開始されたトランザクションの場合はこのシーケンスが反転される。下 記にインタフェースを定義する。 一次インタフェース ブリッジ装置の一次ＰＣＩインタフェース７１は、Ｐ２Ｐ装置がブリッジする ２つのＰＣＩバスのうちのより小さな番号のＰＣＩバスに接続されたインタフェ ースである。 一次ＰＣＩインタフェースはＰＣＩローカル・バス仕様およびＰＣＩ間ブリッ ジ・アーキテクチャ仕様内で定義されたＰＣＩマスタ・スレーブ装置の定義を満 たさなければならない。 二次インタフェース ブリッジ装置の二次ＰＣＩインタフェース７３は、Ｐ２Ｐ装置がブリッジする ２つのＰＣＩバスのうちのより大きな番号のＰＣＩバスに接続されたインタフェ ースである。 二次ＰＣＩインタフェースはＰＣＩローカル・バス仕様およびＰＣＩ間ブリッ ジ・アーキテクチャ仕様内で定義されたＰＣＩマスタ・スレーブ装置の定義を満 たさなければならない。 ポスティング・バッファ ＰＣＩ間ブリッジ装置は、遅延トランザクションとポスト済みトランザクショ ンの両方に使用される２つのポスティング・バッファを有する。下流側ポスティ ング・バッファ７７は、一次インタフェースから二次インタフェースへのデータ 経路に存在する。上流側ポスティング・バッファ７９は、二次インタフェースか ら一次インタフェースへのデータ経路に存在する。第５図は、一次インタフェー スと二次インタフェースとの間の２つのポスティング・バッファを示す。 下流側ポスティング・バッファは、 ・一次バスからのポスト済み書込み ・一次バスからの遅延書込み要求 ・二次バスに返される遅延読取り完了 ・二次バスに返される遅延書込み完了によって使用される。 上流側ポスティング・バッファは、 ・二次バスからのポスト済み書込み ・二次バスからの遅延書込み要求 ・一次バスに返される遅延読取り完了 ・一次バスに返される遅延書込み完了によって使用される。 書込みポスティングによって、ブリッジは、可能な全帯域幅を達成し、同時に 、ブリッジ内の伝達に関連する待ち時間とターゲット・バスを得ることに関連す る待ち時間を隠すことができる。２組のポスティング・バッファを同時に使用す ることができる。 ポスティング・バッファの構成 各バッファは、それぞれ４バイトの１６個のエントリ（１６個のＤＷＯＲＤ） として構成された６４バイトのデータを保持することができる。各バッファは、 ・最大６４バイトの１つのポスト済み書込みトランザクション、または ・最大６４バイトの１つの遅延完了トランザクション、または ・最大４バイトの１つの遅延書込みトランザクションを保持することができる 。 各ポスティング・バッファには、アドレス・レジスタならびに１組のタグ・ビ ットおよび有効ビットが関連付けられる。 このブリッジはまたポスティング・バッファの外部に１つの遅延読取り要求を 記憶することができる。 ポスティング・バッファの内部アドレス指定は、トランザクションが空のバッ ファに入ったときに、ただちに最上位に転送されるように循環的に行われる。デ ータをバッファ内のあるエントリから次のエントリへ移動させるためにＰＣＩク ロックは必要とされない。 ポスティング・バッファ動作 両方のポスティング・バッファを使用して、ブリッジが全ＰＣＩ帯域幅を達成 するのが助けられ、ブリッジを交差するあらゆるトランザクションに関して２つ のＰＣＩバスを得るための待ち行列時間が隠される。バッファがトランザクショ ンをポストできるようにするには、ＥＢＣＲレジスタ内のポスティング・ディス エーブル・ビットはクリアしなければならない。 ポスティング・バッファの性質のために、一次ＰＣＩから二次ＰＣＩインタフ ェースへおよび二次ＰＣＩインタフェースから一次ＰＣＩインタフェースへの並 行動作が可能になる。これは、対向するインタフェースへのトランザクションが 両方のＰＣＩインタフェース上で同時に行うことができることを意味する。ブリ ッジに対するトランザクションが開始された瞬間から、ターゲット・インタフェ ースはターゲット・バスのマスタシップを得ようとする。このために使用される 機構は、一次インタフェースおよび二次インタフェース上で使用される標準ＰＣ Ｉ調停機構である。 ポスティング・バッファはデフォルト・リセット状態として無効とマーク付け される。その後に続くＰＣＩリセット事象は、無効とマーク付けすることによっ てすべてのバッファを強制的にクリアする。 トランザクション順序付け規則 ブリッジは、複数のトランザクションを処理することができるので、デッドロ ック条件を回避し、スループットを向上させるには適切な順序付けを維持しなけ ればならない。表２は、複数のトランザクションに対する順序付け規則を含む。 第１の行は、受け付けられたトランザクションを含む。第１の列は、ラッチされ たばかりのトランザクションである。この表は、新しいトランザクションが、す でに受け付けられているトランザクションを転送することができる（可として示 される）か、それとも新しいトランザクションが、すでに受け付けられているト ランザクションを転送することができない（不可として示される）か、それとも 新しいトランザクションを受け付けるべきではないか（受け付けない）を示す。 受け付けられないトランザクションには再試行を通知すべきである。 レジスタ定義 ＰＣＩ間ブリッジ構成レジスタについて下記で説明する。構成空間は、定義済 みフォーマットで構成された８ビット・レジスタと、１６ビット・レジスタと、 ２４ビット・レジスタと、３２ビット・レジスタとからなる。構成レジスタは、 ブリッジの一次側のタイプ０構成読取りおよび書込みならびにローカル・プロセ ッサ・ローカル動作を通じてアクセスされる。 ＰＣＩローカル・バス仕様およびＰＣＩ間ブリッジ・アーキテクチャ仕様で定 義されているレジスタ以外の各レジスタの機能、アクセス・タイプ（読取り／書 込み、読取り／クリア、読取り専用）、リセット・デフォルト条件について詳述 する。このようなレジスタの読取りまたは書込みを行うには、アクティブＩＤＳ ＥＬまたはメモリ・マップ・ローカル・プロセッサ・アクセスを用いた一次側の タイプ０構成コマンドが必要である。最大３ＥＨのオフセットを有するレジスタ のフォーマットはＰＣＩ間ブリッジ・アーキテクチャ仕様改訂版１．０で定義さ れており、したがって本明細書ではこのフォーマットについては詳述しない。３ ＥＨを超えるオフセットを有するレジスタは、Ｐ２Ｐプロセッサの処理系特有の レジスタである。 ローカル・プロセッサがブリッジ構成空間にアクセスできるようにする追加要 件が存在する。タイプ０構成読取りコマンドおよびタイプ構成書込みコマンドか らのみ読み取られるいくつかのレジスタには、ローカル・プロセッサから書き込 むことができる。このため、ある種の構成レジスタは、ＰＣＩ構成が開始する前 に初期設定しておくことができる。 ローカル・プロセッサは、ブリッジ構成空間をメモリ・マップ・レジスタとし て読取りおよび書込みを行う。表３に、レジスタと、ＰＣＩ構成コマンドで使用 されるレジスタに関連するオフセットと、ローカル・プロセッサ・アドレス空間 中のレジスタのメモリ・マップ・アドレスを示す。 ブリッジの一次側のＰ＿ＲＳＴ＃信号のアサートは、ブリッジ構成空間内に含 まれるレジスタの大部分の状態に影響を与える。特に指摘しないかぎり、すべて のビットおよびレジスタは、一次リセット時に前述のデフォルト状態値に戻る。 二次Ｓ＿ＲＳＴ＃のリセット状態は、明示的に指摘しないかぎりレジスタの状態 には影響を与えない。 前述のように、ベンダＩＤレジスタないしブリッジ制御レジスタＢＣＲ内のビ ットはＰＣＩローカル・バス仕様の定義を満たし、したがって本明細書でこのビ ットについて説明する必要はない。下記に、本発明によるＰＣＩ間ブリッジを実 施するためにＰＣＩローカル・バス仕様に追加されるレジスタについて説明する 。追加されるレジスタは、表３に示したようにアドレス・オフセット４０Ｈから 開始する。 拡張ブリッジ制御レジスタ−ＥＢＣＲ 拡張ブリッジ制御レジスタは、ブリッジが基本ＰＣＩ間ブリッジ・アーキテク チャを介して実施する拡張機能を制御するために使用される。このレジスタは、 ブリッジの拡張機能用のイネーブル／ディスエーブル・ビットを有する。 一次ブリッジ割込み状況レジスタ−ＰＢＩＳＲ 一次ブリッジ割込み状況レジスタは、一次ブリッジ・インタフェース割込みの 送信元をローカル・プロセッサに知らせるために使用される。また、このレジス タはＰ２Ｐプロセッサの割込み装置への割込みの送信元をクリアするために書き 込まれる。このレジスタ内のすべてのビットは、ＰＣＩからの読取り専用および ローカル・バスからの読取り／クリアである。 ビット４：０は、一次状況レジスタのビット８およびビット１４：１１を（そ れぞれ）直接反映したものである（これらのビットは、ハードウェアによって同 時にセットされるが、独立にクリアする必要はない）。一次ブリッジ割込みを生 じさせた条件は、このレジスタ内の適切なビットに１を書き込むことによってク リアされる。 二次ブリッジ割込み状況レジスタ−ＳＢＩＳＲ 二次ブリッジ割込み状況レジスタは、二次ブリッジ・インタフェース割込みの 送信元をローカル・プロセッサに知らせるために使用される。また、このレジス タはＰ２Ｐプロセッサの割込み装置への割込みの送信元をクリアするときに書込 みを受ける。このレジスタ内のすべてのビットは、ＰＣＩからの読取り専用およ びローカル・バスからの読取り／クリアである。 ビット４：０は、二次状況レジスタのビット８およびビット１４：１１を（そ れぞれ）直接反映したものである（これらのビットは、ハードウェアによって同 時にセットされるが、独立にクリアする必要はない）。一次ブリッジ割込みを生 じさせた条件は、このレジスタ内の適切なビットに１を書き込むことによってク リアされる。 二次ＩＤＳＥＬ選択レジスタ−ＳＩＳＲ 二次ＩＤＳＥＬ選択レジスタは、一次インタフェースから二次インタフェース へのタイプ１・タイプ０変換におけるＳ ＡＤ［２０：１６］の使用法を制御す る。デフォルト動作では、一次アドレスＰ ＡＤ［１５：１１］上での固有のコ ード化によって、タイプ１・タイプ０変換時に二次アドレス・バスＳ ＡＤ［３ １：１６］上で１つのビットがアサートされる。これは、タイプ０構成コマンド がターゲットとする装置上でＩＤＳＥＬをアサートするために使用される。この レジスタにより、二次アドレス・ビットＳ ＡＤ［２０：１６］を使用して、タ イプ１・タイプ０変換時に、一次アドレスＰ ＡＤ［１５：１１］（タイプ１構 成コマンドにおける装置番号）にかかわらずに、二次アドレス・ビットＳ ＡＤ ［２０：１６］をすべて強制的に零にすることによって専用ＰＣＩ装置を構成す ることができる。 Ｓ ＡＤ［２０：１６］内のアドレス・ビットを専用二次ＰＣＩ装置に使用す る場合、ローカル・プロセッサは、ホストが階層ＰＣＩバスを構成しようと試み る前にＳＩＳＲレジスタ内の対応するビットがセットされるようにしなければな らない。 二次調停制御レジスタ−ＳＡＣＲ 二次調停制御レジスタ（ＳＡＣＲ）は、二次ＰＣＩバスを使用する各装置の調 停優先順位を設定するために使用される。値を書き込むと調停が設定され、この レジスタを読み取るとプログラム済み値が返される。各装置には２ビット優先順 位が与えられる。この優先順位を表４ｅに示す。 ＳＡＣＲレジスタは、二次バス調停装置用の二次アービタ・イネーブル・ビッ トも含む。このビットをクリアすると、二次バス・アービタがディスエーブルさ れ、ブリッジがＳ＿ＧＮＴ０＃上のＳ＿ＲＥＱ＃をドライブしＳ＿ＲＥＱ０＃上 のＳ＿ＧＮＴ＃をサンプルする。デフォルト状態は、内部二次調停装置をイネー ブルするためのものである（二次アービタ・イネーブル・ビットがセットされる ）。 ＰＣＩ割込み経路指定選択レジスタ−ＰＩＲＳＲ 下記に、ＰＣＩ割込み経路指定選択レジスタについてＰＣＩおよび周辺割込み コントローラ（ＰＰＩＣ）に関連して説明する。 二次入出力ベース・レジスタ−ＳＩＯＢＲ 二次入出力ベース・レジスタ内のビットを使用するのは、正復号のために二次 ＰＣＩインタフェースをイネーブルするときである。二次入出力ベース・レジス タは、入出力トランザクションをいつブリッジの二次インタフェースから一次イ ンタフェースへ転送するかを決定するために使用される正復号済みアドレス範囲 の最下位アドレス（このアドレス自体を含む）を定義する。このレジスタは、二 次復号イネーブル・レジスタ（ＳＤＥＲ）をセットする前に有効な値を用いてプ ログラムしておかなければならない。ブリッジは、レジスタの最下位４ビット内 の値０Ｈで示される１６ビット・アドレス指定しかサポートしない。上位４ビッ トはアドレス範囲の最下位アドレスのＳ ＡＤ［１５：１２］を用いてプログラ ムされる。ベース・アドレスのＳ ＡＤ［１１：０］は常に０００Ｈであり、こ れによって二次入出力アドレス範囲は常に４Ｋバイト整列する。 ブリッジは、アドレス復号のために、Ｓ ＡＤ［３１：１６］、すなわち入出 力アドレスの上位１６アドレス・ビットが零であると仮定する。ブリッジはこの 場合も、ＰＣＩローカル・バス仕様ごとにアドレスの全３２ビットに対するアド レス復号を実行し、上位１６ビットが００００Ｈに等しいかどうかを検査しなけ ればならない。 （ＳＩＯＢＲがＳＩＯＬＲと共に定義する）正二次入出力アドレス範囲は、ブ リッジ制御レジスタ（ＢＣＲ）内のＩＳＡイネーブル・ビットの状態の影響を受 けない。 二次入出力限界レジスタ−ＳＩＯＬＲ 二次入出力限界レジスタ内のビットを使用するのは、正復号のために二次ＰＣ Ｉインタフェースをイネーブルするときである。二次入出力限界レジスタは、入 出力トランザクションをいつブリッジの二次インタフェースから一次インタフェ ースへ転送するかを決定するために使用される正復号済みアドレス範囲の上位ア ドレス（このアドレス自体を含む）を定義する。このレジスタは、ブリッジ・コ マンド・レジスタ内の入出力空間イネーブル・ビットおよび二次復号イネーブル ・レジスタ（ＳＤＥＲ）内の二次正入出力復号イネーブル・ビットをセットする 前にＳＩＯＢＲ以上の有効な値を用いてプログラムしておかなければならない。 ＳＩＯＢＲ内の値がＳＩＯＬＲ内の値よりも大きい場合、二次インタフェースか ら一次インタフェースへ転送される入出力サイクル（正復号済み）は不定である 。ブリッジは、レジスタの最下位４ビット内の値０Ｈで示される１６ビット・ア ドレス指定しかサポートしない。上位４ビットはアドレス範囲の最上位アドレス のＳ＿ＡＤ［１５：１２］を用いてプログラムされる。ベース・アドレスのＳ＿ ＡＤ［１１：０］は常にＦＦＦＨであり、これによって４Ｋバイト入出力範囲粒 度が強制的に実行される。 ブリッジは、アドレス復号のために、Ｓ＿ＡＤ［３１：１６］、すなわち入出 力アドレスの上位１６アドレス・ビットが零であると仮定する。ブリッジはこの 場合も、ＰＣＩローカル・バス仕様ごとにアドレスの全３２ビットに対するアド レス復号を実行し、上位１６ビットが００００Ｈに等しいかどうかを検査しなけ ればならない。 （ＳＩＯＢＲがＳＩＯＬＲと共に定義する）二次入出力アドレス範囲が、ブリ ッジ制御レジスタのＩＳＡイネーブル・ビットによって修正されることはない。 ３二次メモリ・ベース・レジスタ−ＳＭＢＲ 二次メモリ・ベース・レジスタ内のビットを使用するのは、正アドレス復号の ためにブリッジ装置の二次ＰＣＩインタフェースをイネーブルするときである。 このビットは、ＳＤＥＲ内の専用アドレス空間イネーブル・ビットの二次ＰＣＩ バス上の専用アドレス空間を定義するためにも使用される。二次入出力ベース・ レジスタは、トランザクションをいつ二次インタフェースから一次インタフェー スへ転送するかを決定するために使用されるメモリ・マップ・アドレス範囲の最 下位アドレス（このアドレス自体を含む）を定義する。二次メモリ・ベース・レ ジスタは、ＳＤＥＲ内の二次正メモリ復号イネーブル・レジスタをセットする前 に有効な値を用いてプログラムしておかなければならない。上位１２ビットは３ ２ビット・アドレスのＳ＿ＡＤ［３１：２０］に対応する。ブリッジは、アドレ ス復号のために、Ｓ＿ＡＤ［１９：０］、すなわちメモリ・ベース・アドレスの 下位２０アドレス・ビットが零であると仮定する。これは、定義済みアドレス範 囲の最下位アドレスが１Ｍバイト境界上で整列することを意味する。 二次メモリ限界レジスタ−ＳＭＬＲ 二次メモリ限界レジスタ内のビットを使用するのは、正アドレス復号のために ブリッジ装置の二次インタフェースをイネーブルするときである。二次メモリ限 界レジスタは、トランザクションをいつ二次インタフェースから一次インタフェ ースへ転送するかを決定するために使用されるメモリ・マップ・アドレス範囲の 上位アドレス（このアドレス自体を含む）を定義する。二次メモリ限界レジスタ は、メモリ空間イネーブル・ビットおよび二次正メモリ復号イネーブル・ビット をセットする前にＳＭＢＲ以上の有効な値にプログラムしておかなければならな い。メモリ空間イネーブル・ビットまたは二次メモリ・イネーブル・ビットがセ ットされた後にＳＭＬＲ内の値がＳＭＢＲ内の値以下である場合、二次側から一 次側への正復号済みメモリ・トランザクションは不確定である。上位１２ビット は３２ビット・アドレスのＳ＿ＡＤ［３１：２０］に対応する。ブリッジは、ア ドレス復号のために、Ｓ＿ＡＤ［１９：０］、すなわち二次メモリ・ベース・ア ドレスの上位２０アドレス・ビットがＦＦＦＦＦＨであると仮定する。これによ って、メモリ・アドレス範囲上で１Ｍバイト粒度が強制的に実行される。 二次復号イネーブル・レジスタ−ＳＤＥＲ 二次復号イネーブル・レジスタは、ブリッジ装置の二次ＰＣＩインタフェース 上のアドレス復号機能を制御するために使用される。二次正入出力復号イネーブ ル・ビットをセットすると、ブリッジは、ＳＩＯＢＲ／ＳＩＯＬＲアドレス対に よって定義されたアドレス範囲内のトランザクションを復号し、クレームし、ブ リッジ装置を通じて転送する。二次正メモリ復号イネーブル・ビットは二次正入 出力復号イネーブル・ビットと同じ機能を有するが、ＳＭＢＲ／ＳＭＬＲアドレ ス範囲を用いて動作する。これらのビットのうちのどちらかをセットすると、二 次インタフェース上のすべての逆復号がディスエーブルされる。 二次サブトラクティブ復号イネーブル・ビットによって、一次インタフェース 上の標準バス拡張ブリッジをサポートするための二次インタフェース上のサブト ラクティブ・ブリッジ復号が可能になる。このビットでは、二次正入出力復号イ ネーブル・ビットと二次正メモリ復号イネーブル・ビットのどちらかがセットさ れた場合にのみ二次インタフェース上のサブトラクティブ復号がイネーブルされ る。 専用メモリ空間イネーブル・ビットによって、二次ＰＣＩバス上で専用メモリ 空間を作成することができる。このビットは、ＳＭＢＲ／ＳＭＬＲレジスタと共 に使用される。このビットをセットした場合、ＳＭＢＲ／ＳＭＬＲアドレス範囲 内のアドレスを有するトランザクションはブリッジから無視される。 アドレス変換装置 下記に、一次ＰＣＩバスおよび二次ＰＣＩバスとローカル・バスとの間のイン タフェースをとる機構について説明する。インタフェースの動作モード、セット アップ、処理系について説明する。 概要 Ｐ２Ｐプロセッサは、ＰＣＩバスとローカル・バスとの間のインタフェースを とる。このインタフェースは、２つのアドレス変換装置（ＡＴＵ）４３ａ／４３ ｂとメッセージ装置４５とからなる。ＡＴＵはインバウンド・アドレス変換とア ウトバウンド・アドレス変換の両方をサポートする。第１のアドレス変換装置を 一次ＡＴＵ４３ａと呼ぶ。第１のアドレス変換装置は、一次ＰＣＩバスとローカ ル・バスとの間の直接アクセスを可能にする。第２のアドレス変換装置は、二次 ＡＴＵ４３ｂと呼ばれ、二次ＰＣＩバスとローカル・バスとの間の直接アクセス を可能にする。２つのＡＴＵをこのように使用すると、従来技術に勝る顕著な利 点が与えられる。 インバウンド・トランザクション時に、ＡＴＵは（ＰＣＩバス・マスタによっ て開始された）ＰＣＩアドレスをローカル・プロセッサ・アドレスに変換し、ロ ーカル・バス上でデータ転送を開始する。アウトバウンド・トランザクション時 には、ＡＴＵはローカル・プロセッサ・アドレスをＰＣＩアドレスに変換し、そ れぞれのＰＣＩバス上でデータ転送を開始する。 アドレス変換装置とメッセージ装置は共に、一次ＰＣＩバス上に単一のＰＣＩ 装置として現れる。これらの装置は集合的に、多機能Ｐ２Ｐプロセッサ内の第２ のＰＣＩ機能である。ＡＴＵおよびメッセージ装置のブロック図を第６図に示す 。 ＡＴＵおよびメッセージ装置の機能について下記に説明する。図のすべての装 置は、ＰＣＩインタフェース９１またはローカル・バス・インタフェース９３、 あるいはその両方から見えるメモリ・マップ・レジスタ・インタフェースを有す る。 ＡＴＵデータ・フロー 一次ＡＴＵおよび二次ＡＴＵは、Ｐ２Ｐプロセッサを通じて両方向からのトラ ンザクションをサポートする。一次ＡＴＵによって、一次ＰＣＩバス上のＰＣＩ マスタはローカル・バスへのトランザクションを開始することができ、ローカル ・プロセッサは一次ＰＣＩバスへのトランザクションを開始することができる。 二次ＡＴＵは同じ機能を実行するが、二次ＰＣＩバス上で二次ＰＣＩバス・マス タのために実行する。ＰＣＩバス上で開始されローカル・バスをターゲットとす るトランザクションをインバウンド・トランザクションと呼び、ローカル・バス 上で開始されＰＣＩバスをターゲットとするトランザクションをアウトバウンド ・トランザクションと呼ぶ。 ＡＴＵアドレス変換 ＡＴＵはアドレス・ウィンドウ方式を実施して、どのアドレスをクレームし適 切なバスに変換するかを決定する。 一次ＡＴＵは、一次ＰＣＩバスとローカル・バスとの間のデータ経路を含む。 一次ＡＴＵをこのように接続すると、二次ＰＣＩバス上の資源を必要とせずにデ ータ転送を行うことができる。二次ＡＴＵは、二次ＰＣＩバスとローカル・バス との間のデータ経路を含む。二次ＡＴＵによって、二次ＰＣＩバス・マスタはロ ーカル・バスおよびメモリに直接アクセスすることができる。これらのトランザ クションは二次バス・マスタによって開始され、一次ＰＣＩバス上の帯域幅を必 要としない。 ＡＴＵ装置は、複数のＰＣＩサイクル・タイプを認識し生成することができる ようにする。表５は、インバウンドＡＴＵとアウトバウンドＡＴＵの両方によっ てサポートされるＰＣＩコマンドを示す。インバウンドＡＴＵから見える動作の タイプは、トランザクションを開始する（一次バスと二次バスのどちらか上の） ＰＣＩマスタによって決定される。インバウンド・トランザクションのクレーム は、アドレスがプログラム済みインバウンド変換ウィンドウ内にあるかどうかに 依存する。アウトバウンドＡＴＵによって使用されるトランザクションのタイプ は、ローカル・アドレスおよび固定アウトバウンド・ウィンドウ方式によって決 定される。 ２つのＡＴＵは共に、ＰＣＩローカル・バス仕様で指定された６４ビット・ア ドレス指定拡張機能をサポートする。この６４ビット・アドレス指定拡張機能は アウトバウンド・データ・トランザクション（すなわち、ローカル・プロセッサ によって開始されたデータ転送）専用である。 インバウンド・アドレス変換 ＡＴＵは、ＰＣＩバス・マスタがローカル・バスに直接アクセスできるように する機構を備える。これらのＰＣＩバス・マスタはＰ２Ｐメモリ・マップ・レジ スタまたはローカル・メモリ空間の読取りまたは書込みを行うことができる。Ｐ ＣＩバス・マスタがローカル・バスにアクセスするトランザクションをインバウ ンド・トランザクションと呼ぶ。 インバウンド変換では下記の２つのステップが使用される。 １．アドレス検出 ・インバウンドＡＴＵ（一次または二次）に関して定義されたアドレス・ウィ ンドウ内に３２ビットＰＣＩアドレスがあるかどうかを判定する。 ・高速ＤＥＶＳＥＬ＃タイミングを用いてＰＣＩトランザクションをクレーム する。 ２．アドレス変換 ・３２ビットＰＣＩアドレスを３２ビット・ローカル・アドレスに変換する。 一次ＡＴＵはインバウンド・アドレス変換で下記のレジスタを使用する。 ・一次インバウンドＡＴＵベース・アドレス・レジスタ ・一次インバウンドＡＴＵ限界レジスタ ・一次インバウンドＡＴＵ変換値レジスタ 二次ＡＴＵはインバウンド・アドレス変換で下記のレジスタを使用する。 ・二次インバウンドＡＴＵベース・アドレス・レジスタ ・二次インバウンドＡＴＵ限界レジスタ ・二次インバウンドＡＴＵ変換値レジスタ 従来、一次インバウンドＡＴＵアドレスは一次ＰＣＩアドレスであり、二次イ ンバウンドＡＴＵアドレスは二次ＰＣＩアドレスである。ＡＴＵとブリッジの両 方によってアドレスをクレームできる場合、インバウンドＡＴＵ ＰＣＩインタ フェースが優先される。 インバウンド・アドレス検出は、３２ビットＰＣＩアドレス、ベース・アドレ ス・レジスタ、限界レジスタから決定される。検出に関するアルゴリズムは下記 のとおりである。 もし（ＰＣＩアドレスおよび限界レジスタ＝＝ベース・レジスタ）である場合 、ＰＣＩアドレスはインバウンドＡＴＵによってクレームされる。 着信３２ビットＰＣＩアドレスは、関連付けられたインバウンド限界レジスタ とビットごとにＡＮＤされる。この結果がベース・レジスタと合致した場合、イ ンバウンドＰＣＩ・アドレスは、インバウンド変換ウィンドウ内のアドレスとし て検出されＡＴＵによってクレームされる。 トランザクションがクレームされた後、ＩＡＱ内のアドレスを３２ビット・ア ドレスから３２ビット・ローカル・プロセッサ・アドレスに変換しなければなら ない。この変換に関するアルゴリズムは下記のとおりである。 ローカル・アドレス＝（ＰＣＩアドレスおよび〜限界レジスタ）｜値レジ スタ 着信３２ビットＰＣＩアドレスはまず、限界レジスタのビットごとの逆数とビ ットごとにＡＮＤされる。次いで、この結果が値レジスタとビットごとにＯＲさ れ、得られた結果がローカル・アドレスである。この変換機構は、インバウンド 構成読取りおよび書込みを除くすべてのインバウンド・メモリ読取りコマンドお よびインバウンド・メモリ書込みコマンドに使用される。複数のＰＣＩアドレス の同じ物理ローカル・アドレスへのアドレス・エイリアシングは、関連する限界 レジスタに合致する境界上にインバウンド値レジスタをプログラムすることによ って防止できるが、これは、アプリケーション・プログラミングを用いない限り 実行できない。 アウトバウンド・アドレス変換 ＡＴＵは、インバウンド変換用の機構を備えるだけでなく、ローカル・プロセ ッサによって開始されたサイクルをＰＣＩバスに変換するのに必要なハードウェ アも備える。これはアウトバウンド・アドレス変換と呼ばれる。アウトバウンド ・トランザクションは、１つのＰＣＩバス（一次または二次）をターゲットとす るプロセッサ読取りまたはプロセッサ書込みである。ＡＴＵローカル・バス・ス レーブ・インタフェースはローカル・プロセッサ・バス・サイクルをクレームし 、ローカル・プロセッサに代わってＰＣＩバス上でこのサイクルを完了する。一 次ＡＴＵおよび二次ＡＴＵは下記の２つの異なるアウトバウンド変換モードをサ ポートする。 ・アドレス変換ウィンドウ ・直接アドレス指定ウィンドウ 拡張ＲＯＭ変換装置 一次インバウンドＡＴＵは、拡張ＲＯＭを含むために使用される（ベース／限 界レジスタ対によって定義される）１つのアドレス範囲をサポートする。ＰＣＩ ローカル・バス仕様には拡張ＲＯＭのフォーマットおよび使用法に関する詳細が 記載されている。 拡張ＲＯＭからの初期設定コードは、関連する装置を初期設定するために電源 投入シーケンス中に１度だけホスト・プロセッサによって実行される。このコー ドは、実行後に破棄することができる。 インバウンド一次ＡＴＵは、インバウンド変換ウィンドウと同様に働くインバ ウンド拡張ＲＯＭウィンドウをサポートする。拡張ＲＯＭウィンドウからの読取 りはローカル・バスおよびメモリ・コントローラへ転送される。アドレス変換ア ルゴリズムはインバウンド変換と同じである。８ビットと３２ビットの２つの異 なるＲＯＭ幅がサポートされる。ＡＴＵＣＲの拡張ＲＯＭ幅ビットは、拡張ＲＯ Ｍの物理構成を反映するようにソフトウェアによってプログラムすべきである。 このビットは、ＡＴＵがどのように拡張ＲＯＭにアクセスするかを決定する（下 記参照）。 インバウンドＡＴＵは下記の機能を実行する。 ・一次ＡＴＵは拡張ＲＯＭウィンドウへの「ヒット」を検出する。 ・一次ＡＴＵは、ＥＲＴＶＲおよびＥＲＬＲを使用して（ＩＡＱ内の）アドレ スを変換する。 ・インバウンドＡＴＵは、８ビット装置に適応するために、ローカル・バス上 で４つの別々の読取りを実行し、１つの３２ビット値を一次ＰＣＩバスに返す。 各読取りは、バイト・イネーブル信号ＢＥ１：０＃がバイト・アドレスとして使 用される８ビット・サイクルからなる。各読取りは、一次ＡＴＵ内に含まれる（ ＡＤ７：０バイト・レーン上の）パッキング・ハードウェアに１データ・バイト を返す。 ・Ｐ２Ｐメモリ・コントローラは、一次ＡＴＵからの各ローカル・バス要求に 応答して１回の読取りを実行する。このメモリ・コントローラは、８ビット装置 にアクセスするので、８ビット・サイクルを用いて８ビット読取りを実行する。 メモリ・コントローラは（バイト・イネーブル信号に基づいて）適切なバイト・ レーン上でデータを返す。 ・ＡＴＵ内のパッキング・ハードウェアは、その４回のサイクルが完了したと きに（遅延読取りトランザクションからの）３２ビット・ワード全体を一次ＰＣ Ｉバスに返す。パッキング・ハードウェアは、バイトが正しいレーンにあること を確認する貢任を負う。 一次ＰＣＩバスが要求したのが４バイトよりも少ない場合、一次ＡＴＵは、収 容するバイト読取りの数を調整する。アクセスがローカル・バスに整列しない場 合、読取りは整列境界まで行われる。 レジスタの定義 あらゆるＰＣＩ装置はそれ自体の別々の構成アドレス空間および構成レジスタ を備えている。ＰＣＩローカル・バス仕様改訂版２．１では、構成空間の長さが ２５６バイトであり、最初の６４バイトが所定のヘッダ・フォーマットを満たす 必要がある。 一次ＡＴＵと二次ＡＴＵは共に、一次インタフェース上でタイプ０構成コマン ドを介してプログラムされる。二次ＡＴＵプログラミングは二次インバウンド構 成サイクルを通じて行うことができる。ＡＴＵ・メッセージ装置構成空間は、Ｐ ２Ｐプロセッサ多機能ＰＣＩ装置の機能番号１である。 ＡＴＵ・メッセージ装置構成空間は、必要な６４バイト・ヘッダ・フォーマッ トだけでなく、各装置の機能をサポートする拡張レジスタ空間を実施する。ＰＣ Ｉローカル・バス仕様は、構成レジスタ空間のアクセスおよびプログラミングに 関する詳細を含む。 構成空間は、所定のフォーマットで構成された８ビット・レジスタと、１６ビ ット・レジスタと、２４ビット・レジスタと、３２ビット・レジスタとからなる 。表６に、ＰＣＩ機能１構成アドレス空間内のすべてのレジスタを要約した。 各レジスタの機能、アクセス・タイプ（読取り／書込み、読取り／クリア、読 取り専用）、リセット・デフォルト条件について説明する。各レジスタごとのＰ ＣＩレジスタ番号を表６に与える。前述のように、これらのレジスタの読取りま たは書込みを行うには、アクティブＩＤＳＥＬアクセスまたはメモリ・マップ・ ローカル・プロセッサ・アクセスを用いた一次バスまたは二次バス上のタイプ０ 構成コマンドが必要である。 ＡＴＵベンダＩＤレジスタないしＡＴＵ最大待ち時間レジスタ内のビットは、 ＰＣＩローカル・バス仕様の定義を満たし、したがって本明細書ではこれらのビ ットについては説明しない。 一次インバウンドＡＴＵ限界レジスタ−ＰＩＡＬＲ 一次インバウンド・アドレス変換は、（一次ＰＣＩバスから発信され）ＰＣＩ バスからローカル・バスへ行われるデータ転送に対して行われる。アドレス変換 ブロックはＰＣＩアドレスをローカル・プロセッサ・アドレスに変換する。すべ てのデータ転送は直接変換され、したがってデータ転送を開始するバス・マスタ は、非整列転送を複数のデータ転送に分割する。バイト・イネーブル信号は、ど のデータ経路が有効かを指定する。 一次インバウンド変換ベース・アドレスは「一次インバウンドＡＴＵベース・ アドレス・レジスタ−ＰＩＡＢＡＲ」で指定されている。ブロック・サイズ要件 を判定する際、一次変換限界レジスタは一次ベース・アドレス・レジスタにブロ ック・サイズ要件を与える。アドレス変換を実行するために使用される残りのレ ジスタについては上記で「インバウンド・アドレス変換」に関連して論じた。 ローカル・プロセッサ値レジスタ内のプログラム済み値は、ベース・アドレス ・レジスタに存在するプログラム済み値に自動的に整列しなければならない。限 界レジスタはマスクとして使用され、したがってローカル・プロセッサ値レジス タにプログラムされた下位アドレス・ビットは無効になる。ＰＣＩローカル・バ ス仕様には、ベース・アドレス・レジスタのプログラミングに関する他の情報が 含まれる。 一次インバウンドＡＴＵ変換値レジスタ−ＰＩＡＴＶＲ 一次インバウンドＡＴＵ変換値レジスタ（ＰＩＡＴＶＲ）は、一次ＰＣＩバス ・アドレスを変換するために使用されるローカル・アドレスを含む。変換済みア ドレスは、一次インバウンドＡＴＵアドレス変換の結果としてローカル・バス上 でドライブされる。 二次インバウンドＡＴＵベース・アドレス・レジスタ−ＳＩＡＢＡＲ 二次インバウンドＡＴＵベース・アドレス・レジスタ（ＳＩＡＢＡＲ）は、二 次インバウンド変換ウィンドウが始まるメモリ・アドレスのブロックを定義する 。インバウンドＡＴＵは、バス要求を復号し、変換済みアドレスを用いてローカ ル・バスへ転送し、ローカル・メモリにマップする。ＳＩＡＢＡＲはベース・ア ドレスを定義し、必要なメモリのブロックのサイズを記述する。ベース・アドレ ス・レジスタの効果は、ＦＦＦＦ．ＦＦＦＦＨの値がＳＩＡＢＡＲに書き込まれ たときに、レジスタからの次に読取り時にＳＩＡＢＡＲではなく一次インバウン ドＡＴＵ限界レジスタ（ＳＩＡＬＲ）からデータが返されることである。 ベース・アドレス・レジスタ内のプログラム済み値はアドレス整列に関するＰ ＣＩプログラミング要件を満たさなければならない。ＰＣＩローカル・バス仕様 は、ベース・アドレス・レジスタのプログラミングに関する他の情報を含む。 二次インバウンドＡＴＵ限界レジスタ−ＳＩＡＬＲ 二次インバウンド・アドレス変換は、二次ＰＣＩバスからローカル・バスへ行 われるデータ転送に対して行われる。アドレス変換ブロックは、ＰＣＩアドレス をローカル・プロセッサ・アドレスに変換する。すべてのデータ転送は直接変換 され、したがってデータ転送を開始するバス・マスタは、非整列転送を複数のデ ータ転送に分割する。バイト・イネーブル信号は、どのデータ経路が有効かを指 定する。 ブロック・サイズ要件を判定する際、二次限界レジスタは二次ベース・アドレ ス・レジスタにブロック・サイズ要件を与える。アドレス変換を実行するために 使用される残りのレジスタについては上記で「インバウンド・アドレス変換」に 関連して論じた。 ローカル・プロセッサ値レジスタ内のプログラム済み値は、ベース・アドレス ・レジスタに存在するプログラム済み値に自動的に整列しなければならない。限 界レジスタはマスクとして使用され、したがってローカル・プロセッサ値レジス タにプログラムされた下位アドレス・ビットは無効になる。 二次インバウンドＡＴＵ変換値レジスタ−ＳＩＡＴＶＲ 二次インバウンドＡＴＵ変換値レジスタ（ＳＩＡＴＶＲ）は、二次ＰＣＩバス ・アドレスをローカル・アドレスに変換するために使用されるローカル・アドレ スを含む。このアドレスは、二次インバウンドＡＴＵアドレス変換の結果として ローカル・バス上でドライブされる。 一次アウトバウンド・メモリ・ウィンドウ値レジスタ−ＰＯＭＷ０ＶＲ 一次アウトバウンド・メモリ・ウィンドウ値レジスタ（ＰＯＭＷＶＲ）は、ア ウトバウンド・トランザクションのためにローカル・アドレスを変換するために 使用される一次ＰＣＩアドレスを含む。このアドレスは、一次アウトバウンドＡ ＴＵアドレス変換の結果として一次ＰＣＩバス上でドライブされる。 一次メモリ・ウィンドウ０はローカル・プロセッサ・アドレス８０００．００ ０Ｈから８０７Ｆ．ＦＦＦＦＨまでであり、８Ｍバイトの固定長を有する。 一次アウトバウンド入出力ウィンドウ値レジスタ−ＰＯＩＯＷＶＲ 一次アウトバウンド入出力ウィンドウ値レジスタ（ＰＯＩＯＷＶＲ）は一次Ｐ ＣＩ入出力読取りまたは一次ＰＣＩ入出力書込みを含む。ＡＴＵはローカル・バ ス・アクセスをこの読取りまたは書込みに変換する。 一次入出力ウィンドウはローカル・アドレス８２００．０００Ｈから８２００ ＦＦＦＦＨまでであり、６４Ｋバイトの固定長を有する。 一次アウトバウンドＤＡＣウィンドウ値レジスタ−ＰＯＤＷＶＲ 一次アウトバウンドＤＡＣウィンドウ値レジスタ（ＰＯＤＷＶＲ）はローカル ・アドレスを変換するために使用される一次ＰＣＩ ＤＡＣアドレスを含む。こ のアドレスは、一次アウトバウンドＡＴＵアドレス変換の結果として一次ＰＣＩ バス上でドライブされる。このレジスタは、一次アウトバウンド上位６４ビット ＤＡＣレジスタと共に使用される。 一次ＤＡＣウィンドウはローカル・アドレス８０８０．０００Ｈから８０ＦＦ ．ＦＦＦＦＨまでであり、８Ｍバイトの固定長を有する。 一次アウトバウンド上位６４ビットＤＡＣレジスタ−ＰＯＵＤＲ 一次アウトバウンド上位６４ビットＤＡＣレジスタ（ＰＯＵＤＲ）は、二重ア ドレス・サイクル中に使用されるアドレスの上位３２ビットを定義する。これに よって、一次アウトバウンドＡＴＵは、６４ビット・ホスト・アドレス空間内の 任意の場所を直接アドレス指定することができる。 二次アウトバウンド・メモリ・ウィンドウ値レジスタ−ＳＯＭＷＶＲ 二次アウトバウンド・メモリ・ウィンドウ値レジスタ（ＳＯＭＷＶＲ）は、ア ウトバウンド・トランザクションのためにローカル・アドレスを変換するために 使用される二次ＰＣＩアドレスを含む。このアドレスは、二次アウトバウンドＡ ＴＵアドレス変換の結果として二次ＰＣＩバス上でドライブされる。 二次メモリ・ウィンドウはローカル・アドレス８１００．０００Ｈから８１７ Ｆ．ＦＦＦＦＨまでであり、８Ｍバイトの固定長を有する。 二次アウトバウンド入出力ウィンドウ値レジスタ−ＳＯＩＯＷＶＲ 二次アウトバウンド入出力ウィンドウ値レジスタ（ＳＯＩＯＷＶＲ）はローカ ル・アドレスを変換するために使用される二次ＰＣＩ入出力アドレスを含む。こ のアドレスは、二次アウトバウンドＡＴＵアドレス変換の結果として二次ＰＣＩ バス上でドライブされる。 ＡＴＵＣＲ内の二次ＰＣＩブート・モード・ビットがセットされている場合、 このレジスタは、ＦＥ００．００００ＨないしＦＦＦＦ．ＦＦＦＦＨの領域にア クセスするローカル・アドレスを変換するために使用される。このビットがクリ アされている場合、このレジスタは、二次入出力ウィンドウの８２０１．０００ ０Ｈないし８２０１．ＦＦＦＦＨにアクセスするローカル・アドレスを変換する ために使用される。 二次入出力ウィンドウはローカル・アドレス８２０１．００００Ｈから８２０ １．ＦＦＦＦＨまでであり、６４Ｋバイトの固定長を有する。 拡張ＲＯＭ限界レジスタ−ＥＲＬＲ 拡張ＲＯＭ限界レジスタ（ＥＲＬＲ）は、一次ＡＴＵが拡張ＲＯＭアドレス空 間として定義するアドレスのブロック・サイズを定義する。このブロック・サイ ズは、ローカル・プロセッサからＥＲＬＲに値を書き込むことによってプログラ ムされる。可能なプログラム済み値は２Ｋバイト（ＦＦＦＦ．Ｆ８００Ｈ）から １６Ｍバイト（ＦＦ００．００００Ｈ）までの範囲である。 拡張ＲＯＭ変換値レジスタ−ＥＲＴＶＲ 拡張ＲＯＭ変換値レジスタはローカル・アドレスを含む。一次ＡＴＵは一次Ｐ ＣＩバス・アクセスをこのローカル・アドレスに変換する。このアドレスは、一 次拡張ＲＯＭアドレス変換の結果としてローカル・バス上でドライブされる。 ＡＴＵ構成レジスタ−ＡＴＵＣＲ ＡＴＵ構成レジスタは、ドアベル・レジスタによって生成された割込みをイネ ーブルしディスエーブルする制御ビットを含む。このレジスタはまた、一次アウ トバウンド変換装置と二次アウトバウンド変換装置の両方からアウトバウンド・ アドレス変換を制御し、拡張ＲＯＭ幅に関するビットを含む。 一次ＡＴＵ割込み状況レジスタ−ＰＡＴＵＩＳＲ 一次ＡＴＵ割込み状況レジスタは、一次ＡＴＵ割込みまたはドアベル割込みの 送信元をローカル・プロセッサに知らせるために使用される。また、このレジス タは、Ｐ２Ｐプロセッサの割込み装置への割込みの送信元をクリアするときに書 込みを受ける。このレジスタ内のすべてのビットは、ＰＣＩからの読取り専用お よびローカル・バスからの読取り／クリアである。 ビット４：０は、一次ＡＴＵ状況レジスタのビット８およびビット１４：１１ を（それぞれ）直接反映したものである（これらのビットは、ハードウェアによ って同時にセットされるが、独立にクリアする必要はない）。ビット６：５は、 メモリ・コントローラに関連するエラーによってセットされる。ビット８はソフ トウェアＢＩＳＴのためのビットであり、ビット１０：９はメッセージ装置のた めのビットである。一次ＡＴＵ割込みまたはドアベル割込みを生じさせた条件は 、このレジスタ内の適切なビットに１を書き込むことによってクリアされる。 二次ＡＴＵ割込み状況レジスタ−ＳＡＴＵＩＳＲ 二次ＡＴＵ割込み状況レジスタは、二次ＡＴＵ割込みの送信元をローカル・プ ロセッサに知らせるために使用される。また、このレジスタは、Ｐ２Ｐプロセッ サの割込み装置への割込みの送信元をクリアするときに書込みを受ける。このレ ジスタ内のすべてのビットは、ＰＣＩからの読取り専用およびローカル・バスか らの読取り／クリアである。 二次ＡＴＵ割込みを生じさせた条件は、このレジスタ内の適切なビットに１を 書き込むことによってクリアされる。 二次ＡＴＵコマンド・レジスタ−ＳＡＴＵＣＭＤ 二次ＡＴＵコマンド・レジスタ内のビットはＰＣＩローカル・バス仕様の定義 を満たし、たいていの場合、二次ＰＣＩバス上の装置の動作に影響を与える。 二次アウトバウンドＤＡＣウィンドウ値レジスタ−ＳＯＤＷＶＲ 二次アウトバウンドＤＡＣウィンドウ値レジスタ（ＳＯＤＷＶＲ）はローカル ・アドレスを変換するために使用される二次ＰＣＩ ＤＡＣアドレスを含む。こ のアドレスは、二次アウトバウンドＡＴＵアドレス変換の結果として二次ＰＣＩ バス上でドライブされる。このレジスタは、二次アウトバウンド上位６４ビット ＤＡＣレジスタと共に使用される。 二次ＤＡＣウィンドウはローカル・プロセッサ・アドレス８１８０．０００Ｈ から８１ＦＦ．ＦＦＦＦＨまでであり、８Ｍバイトの固定長を有する。 二次アウトバウンド上位６４ビットＤＡＣレジスタ−ＳＯＵＤＲ 二次アウトバウンド上位６４ビットＤＡＣレジスタ（ＳＯＵＤＲ）は、二重ア ドレス・サイクル中に使用されるアドレスの上位３２ビットを定義する。これに よって、二次アウトバウンドＡＴＵは、６４ビット・ホスト・アドレス空間内の 任意の場所を直接アドレス指定することができる。 一次アウトバウンド構成サイクル・アドレス・レジスタ−ＰＯＣＣＡＲ 一次アウトバウンド構成サイクル・アドレス・レジスタは、３２ビットＰＣＩ 構成サイクル・アドレスを保持するために使用される。ローカル・プロセッサは 、 一次アウトバウンド構成読取りまたは一次アウトバウンド構成書込みをイネーブ ルするＰＣＩ構成サイクル・アドレスを書き込む。ローカル・プロセッサは次い で、一次アウトバウンド構成サイクル・データ・レジスタへの読取りまたは書込 みを実行し、一次ＰＣＩバス上で構成サイクルを開始する。 二次アウトバウンド構成サイクル・アドレス・レジスタ−ＳＯＣＣＡＲ 二次アウトバウンド構成サイクル・アドレス・レジスタは、３２ビットＰＣＩ 構成サイクル・アドレスを保持するために使用される。ローカル・プロセッサは 、二次アウトバウンド構成読取りまたは二次アウトバウンド構成書込みをイネー ブルするＰＣＩ構成サイクル・アドレスを書き込む。ローカル・プロセッサは次 いで、二次アウトバウンド構成サイクル・データ・レジスタへの読取りまたは書 込みを実行し、二次ＰＣＩバス上で構成サイクルを開始する。 一次アウトバウンド構成サイクル・データ・レジスタ−ＰＯＣＣＤＲ 一次アウトバウンド構成サイクル・データ・レジスタは、一次ＰＣＩバス上で 構成読取りまたは構成書込みを開始するために使用される。このレジスタは物理 的なものではなく論理的なものであり、すなわちレジスタではなくアドレスであ る。ローカル・プロセッサはデータ・レジスタ・メモリ・マップ・アドレスを読 み取りあるいは書き込み、ＰＯＣＣＡＲに存在するアドレスを用いてＰＣＩバス 上で構成サイクルを開始する。構成書込みの場合、データはローカル・バスから ラッチされ、直接ＡＴＵ ＯＤＱへ転送される。読取りの場合、データはＡＴＵ ＩＤＱから直接ローカル・プロセッサに返され、実際にこのデータ・レジスタ （物理的には存在しない）に入力されることはない。 ＰＯＣＣＤＲはローカル・プロセッサ・アドレス空間から有用であるに過ぎず 、ＡＴＵ構成空間内の予約値として現れる。 二次アウトバウンド構成サイクル・データ・レジスタ−ＳＯＣＣＤＲ 二次アウトバウンド構成サイクル・データ・レジスタは、二次ＰＣＩバス上で 構成読取りまたは構成書込みを開始するために使用される。このレジスタは物理 的なものではなく論理的なものであり、すなわちレジスタではなくアドレスであ る。ローカル・プロセッサはデータ・レジスタ・メモリ・マップ・アドレスを読 み取りあるいは書き込み、ＳＯＣＣＡＲに存在するアドレスを用いてＰＣＩバス 上で構成サイクルを開始する。構成書込みの場合、データはローカル・バスから ラッチされ、直接ＡＴＵ ＯＤＱへ転送される。読取りの場合、データはＡＴＵ ＩＤＱから直接ローカル・プロセッサに返され、実際にこのデータ・レジスタ （物理的には存在しない）に入力されることはない。 ＳＯＣＣＤＲはローカル・プロセッサ・アドレス空間から有用であるに過ぎず 、ＡＴＵ構成空間内の予約値として現れる。メッセージ装置 下記に、Ｐ２Ｐプロセッサのメッセージ装置について説明する。メッセージ装 置は、前述の一次アドレス変換装置（ＰＡＴＵ）に密に関係するものである。 概要 メッセージ装置は、ＰＣＩシステムとローカル・プロセッサとの間でデータを 転送し、割込みを通じて、新しいデータが到着したことをそれぞれのシステムに 知らせる機構を備える。メッセージ装置を使用してメッセージを送受信すること ができる。 メッセージ装置は、５つの異なるメッセージ機構を有する。各メッセージ機構 によって、ホスト・プロセッサまたは外部ＰＣＩエージェントとＰ２Ｐプロセッ サは、メッセージ転送および割込み生成を通じて通信することができる。５つの 機構とは、 ・メッセージ・レジスタ ・ドアベル・レジスタ ・循環待ち行列 ・インデックス・レジスタ ・ＡＰＩＣレジスタ メッセージ・レジスタにより、Ｐ２Ｐプロセッサと外部ＰＣＩエージェントは 、４つの３２ビット・メッセージ・レジスタのうちの１つのレジスタ内のメッセ ージを転送することによって通信することができる。この場合、メッセージは任 意の３２ビット・データ値である。メッセージ・レジスタはメールボックス・レ ジスタの態様とドアベル・レジスタの態様を組み合わせる。メッセージ・レジス タへの書込みによって、任意選択で割込みを行うことができる。 ドアベル・レジスタによって、Ｐ２ＰプロセッサはＰＣＩ割込み信号をアサー トすることができ、外部ＰＣＩエージェントはローカル・プロセッサへの割込み を生成することができる。 循環待ち行列は、４つの循環待ち行列を使用するメッセージ転送方式をサポー トする。 インデックス・レジスタは、Ｐ２Ｐプロセッサ・ローカル・メモリの一部を使 用して大規模な１組のメッセージ・レジスタを実施するメッセージ転送方式をサ ポートする。 ＡＰＩＣレジスタは、ＡＰＩＣレジスタにアクセスするための外部ＰＣＩイン タフェースを与えることによってＡＰＩＣバス・インタフェース装置をサポート する。 動作理論 メッセージ装置は５つの固有のメッセージ機構を有する。 メッセージ・レジスタは、メールボックス・レジスタとドアベル・レジスタを 組み合わせたものに類似している。 ドアベル・レジスタはハードウェア割込みとソフトウェア割込みの両方をサポ ートする。 ドアベル・レジスタは下記の２つの目的を有する。 ・割込みが書き込まれたときにそれを生成する。 ・他のメッセージ装置機構によって生成された割込みの状況を保持する。 メッセージ装置は、一次アドレス変換装置（ＰＡＴＵ）内の一次インバウンド 変換ウィンドウの最初の４Ｋバイトを使用する。一次インバウンド変換ウィンド ウのアドレスは一次インバウンドＡＴＵベース・アドレス・レジスタに含まれる 。 表８は、メッセージ装置で使用されるメッセージ機構の要約である。 メッセージ・レジスタ メッセージは、メッセージ・レジスタを使用することによりＰ２Ｐプロセッサ によって送受信することができる。メッセージ・レジスタは、書込みを受けると 、ローカル・プロセッサとＰＣＩ割込み信号のどちらかに対する割込みを生成さ せることができる。インバウンド・メッセージはホスト・プロセッサによって送 信され、Ｐ２Ｐプロセッサによって受信される。アウトバウンド・メッセージは Ｐ２Ｐプロセッサによって送信され、ホスト・プロセッサによって受信される。 アウトバウンド・メッセージの割込み状況はアウトバウンド・ドアベル・レジ スタに記憶される。インバウンド・メッセージの割込み状況はインバウンド・ド アベル・レジスタに記憶される。 アウトバウンド・メッセージ ローカル・プロセッサによってアウトバウンド・ドアベル・レジスタに対する 書込みが行われたときに、Ｐ＿ＩＮＴＡ＃割込み線、Ｐ＿ＩＮＴＢ＃割込み線、 Ｐ＿ＩＮＴＣ＃割込み線、Ｐ＿ＩＮＴＤ＃割込み線のうちのどれかで割込みを生 成することができる。どの割込み線を使用するかは、ＡＴＵ割込みピン・レジス タの値によって決定される。 ＰＣＩ割込みはアウトバウンド・ドアベル・レジスタに記録される。この割込 みのために、アウトバウンド・ドアベル・レジスタ内のアウトバウンド・メッセ ージ・ビットがセットされる。これは読取り／クリア・ビットであり、メッセー ジ装置ハードウェアによってセットされソフトウェアによってクリアされる。 この割込みは、外部ＰＣＩエージェントがアウトバウンド・ドアベル・レジス タ内のアウトバウンド・メッセージ・ビットに値１を書き込みこのビットをクリ アしたときにクリアされる。 インバウンド・メッセージ 外部ＰＣＩエージェントによってインバウンド・メッセージ・レジスタに対す る書込みが行われたときに、ローカル・プロセッサへの割込みを生成することが できる。割込みは、インバウンド・ドアベル・マスク・レジスタ内のマスク・ビ ットによってマスクすることができる。 ローカル・プロセッサ割込みはアウトバウンド・ドアベル・レジスタに記録さ れる。この割込みのために、インバウンド・ドアベル・レジスタ内のインバウン ド・メッセージ・ビットがセットされる。これは読取り／クリア・ビットであり 、メッセージ装置ハードウェアによってセットされソフトウェアによってクリア される。 この割込みは、ローカル・プロセッサがインバウンド・ドアベル・レジスタ内 のインバウンド・メッセージ・ビットに値１を書き込んだときにクリアされる。 ドアベル・レジスタ インバウンド・ドアベル・レジスタとアウトバウンド・ドアベル・レジスタの ２つのドアベル・レジスタがある。インバウンド・ドアベル・レジスタによって 、外部ＰＣＩエージェントはローカル・プロセッサへの割込みを生成することが できる。アウトバウンド・ドアベル・レジスタによって、ローカル・プロセッサ はＰＣＩ割込みを生成することができる。２つのドアベル・レジスタは共に、ハ ードウェア生成割込みとソフトウェア生成割込みの組合せを保持する。これらの レジスタは他のメッセージ装置機構からの割込み状況を含み、また、ソフトウェ アが割込みが行われるように個別のビットをセットすることができるようにする 。 アウトバウンド・ドアベル ローカル・プロセッサによってアウトバウンド・ドアベル・レジスタに対する 書込みが行われたときに、Ｐ＿ＩＮＴＡ＃割込みピン、Ｐ＿ＩＮＴＢ＃割込みピ ン、Ｐ＿ＩＮＴＣ＃割込みピン、Ｐ＿ＩＮＴＤ＃割込みピンのうちのどれかで割 込みを生成することができる。ドアベル・レジスタ内の任意のビットに値１が書 き込まれた場合に割込みが生成される。どのビットに値０を書き込んでも、その ビットの値は変更されず、また、割込みが生成されることはない。アウトバウン ド・ドアベル・レジスタ内のビットがセットされた後、ローカル・プロセッサに よってそのビットをクリアすることはできない。 どのＰＣＩ割込みピンを使用するかは、ＡＴＵ割込みピン・レジスタの値によ って決定される。 割込みは、アウトバウンド・ドアベル・マスク・レジスタ内のマスク・ビット によってマスクすることができる。特定のビットに対するマスク・ビットをセッ トした場合、そのビットに対する割込みは生成されない。アウトバウンド・ドア ベル・マスク・レジスタが影響を与えるのは割込みの生成だけであり、アウトバ ウンド・ドアベル・レジスタに書き込まれる値は影響を受けない。 割込みは、外部ＰＣＩエージェントが、セットされているアウトバウンド・ド アベル・レジスタ内のビットに値１を書き込んだときにクリアされる。どのビッ トに値０を書き込んでもそのビットの値は変化せず、また、割込みがクリアされ ることもない。 簡単に言えば、ローカル・プロセッサはアウトバウンド・ドアベル・レジスタ 内のビットをセットすることによって割込みを生成し、外部ＰＣＩエージェント は、やはり同じレジスタ内のビットをセットすることによって割込みをクリアす る。 インバウンド・ドアベル 外部ＰＣＩエージェントによってインバウンド・ドアベル・レジスタに対する 書込みが行われたときに、ローカル・プロセッサへの割込みが生成される。ドア ベル・レジスタ内の任意のビットに値１が書き込まれた場合に割込みが生成され る。どのビットに値０を書き込んでも、そのビットの値は変更されず、また、割 込みが生成されることはない。インバウンド・ドアベル・レジスタ内のビットが セットされた後、外部ＰＣＩエージェントによってそのビットをクリアすること はできない。 割込みは、インバウンド・ドアベル・マスク・レジスタ内のマスク・ビットに よってマスクすることができる。特定のビットに対するマスク・ビットをセット した場合、そのビットに対する割込みは生成されない。ドアベル・マスク・レジ スタが影響を与えるのは割込みの生成だけであり、インバウンド・ドアベル・レ ジスタに書き込まれる値は影響を受けない。 インバウンド・ドアベル・レジスタ内の１ビットはＮＭＩ割込み用に予約され る。この割込みをインバウンド・ドアベル・マスク・レジスタによってマスクす ることはできない。 割込みは、ローカル・プロセッサが、セットされているインバウンド・ドアベ ル・レジスタ内のビットに値１を書き込んだときにクリアされる。どのビットに 値０を書き込んでもそのビットの値は変化せず、また、割込みがクリアされるこ ともない。 循環待ち行列 メッセージ装置は４つの循環待ち行列を実施する。２つのインバウンド待ち行 列と２つのアウトバウンド待ち行列がある。この場合、インバウンドおよびアウ トバウンドはメッセージの流れの方向を指す。インバウンド・メッセージは、ロ ーカル・プロセッサが処理できるように他のプロセッサによってポストされた新 しいメッセージであり、あるいは他のプロセッサによって再使用できる空のメッ セージである。アウトバウンド・メッセージは、他のプロセッサが処理できるよ うにローカル・プロセッサによってポストされたポスト済みメッセージであり、 あるいはローカル・プロセッサによって再使用できる空のメッセージである。 ４つの循環待ち行列はメッセージを下記のように転送するために使用される。 ２つのインバウンド待ち行列はインバウンド・メッセージを処理するために使用 され、アウトバウンド待ち行列はアウトバウンド・メッセージを処理するために 使用される。一方のインバウンド待ち行列は空き待ち行列として指定され、イン バウンド空きメッセージを含む。他方のインバウンド待ち行列はポスト行列とし て指定され、インバウンド・ポスト済みメッセージを含む。同様に、一方のアウ トバウンド待ち行列は空き待ち行列として指定され、他方のインバウンド待ち行 列はポスト行列として指定される。二次ＰＣＩバス調停装置 下記に、二次ＰＣＩバス調停装置５３について説明する。調停の動作モード、 セットアップ、処理系について後述する。 概要 ＰＣＩローカル・バスは、システム環境内のあらゆる個別のＰＣＩバス用の中 央調停源を必要とする。ＰＣＩは従来型のタイム・スロット手法ではなく、アク セス・ベースの調停の概念を使用する。ＰＣＩバス上の各装置は、バス・マスタ として機能し、アクセスのためにバスを必要とするたびに、バスの調停を行う。 ＰＣＩ調停では、簡単なＲＥＱ＃・ＧＮＴ＃ハンドシェーク・プロトコルが使 用される。装置は、バスを必要とするとき、そのＲＥＱ＃出力をアサートする。 調停装置５３は、要求側エージェントのＧＮＴ＃入力をアサートすることによっ て、そのエージェントがバスにアクセスできるようにする。ＰＣＩ調停は「隠蔽 」調停方式であり、その場合、他の何らかのバス・マスタがバスを制御している 間、バックグラウンドで調停シーケンスが行われる。これは、バス調停のオーバ ヘッドのためにＰＣＩ帯域幅が消費されることがないという利点を有する。ＰＣ Ｉアービタに課される唯一の要件は、公正な調停アルゴリズムを実施しなければ ならないことである。選択した調停アルゴリズムでは、任意のある時間に個別の ＰＣＩバス上で１つのＧＮＴ＃のみがアクティブでなければならない。 動作理論 二次バス・アービタ５３は最大で６つの二次バス・マスタと、二次バス・イン タフェース自体をサポートする。各要求は、３つの有するレベルのうちの１つに プログラムすることも、あるいはディスエーブルすることもできる。メモリ・マ ップ制御レジスタは、アプリケーション・ソフトウェアによってプログラムされ 、各バス・マスタごとに優先順位を設定する。各優先順位はラウンドロビン式に 処理される。ラウンドロビンは、あらゆる装置がバスのマスタとしての順番を有 する機構として定義される。シーケンスは循環的に移動する。次の可能なバス・ マスタは現バス・マスタの直前にあり、前のバス・マスタは現バス・マスタのす ぐ後ろにある。 ラウンドロビン調停方式は、３つのラウンドロビン調停レベルをサポートする 。３つのレベルは低優先順位、中優先順位、高優先順位を定義する。ラウンドロ ビン機構を使用した場合、各優先順位ごとに勝者が存在する。公正の概念を実施 するために、１つ低い優先順位において各優先順位レベル（最高優先順位レベル を除く）の勝者ごとにスロットが予約される。その特定の調停シーケンス中にあ る優先順位レベルの勝者にバスが与えられない場合、その勝者は次に高い優先順 位レベルにプロモートされる。その勝者は、バスを得た後、事前にプログラムさ れた優先順位に戻る。このアルゴリズムは、このスロットを予約することによっ て、低優先順位要求を、優先順位機構を通じて、最高優先順位装置であり次のオ ープニングにおいてバスが与えられる点にプロモートすることによって、公正さ を確保する。 アービタは、ＲＥＱ＃−ＧＮＴ＃プロトコルを通じてバス上のすべての要求側 エージェントとのインタフェースをとる。バス・マスタは、そのＲＥＱ＃出力を アサートし、そのＧＮＴ＃入力がアサートされるのを待つ。エージェントには、 前のバス所有者がまだ制御を有している間にバスを与えることができる。アービ タは、次にどのＰＣＩ装置にバスを割り当てるかを決定することにのみ責任を負 う。個別の各ＰＣＩ装置は、バスがいつ実際に解放されバス・アクセスを開始で きるようになるかを決定することに責任を負う。 二次バス・アービタ５３は、カスタム調停アルゴリズムを実施できるようにプ ログラミング・インタフェースを通じてディスエーブルすることができる。ディ スエーブルすると、１組のＲＥＱ＃−ＧＮＴ＃信号がＰ２Ｐ二次ＰＣＩインタフ ェース用の調停信号として働く。 優先順位機構 優先順位機構は、ＢＩＯＳコードとアプリケーション・ソフトウェアのどちら かによってプログラムすることができる。個別のバス・マスタの優先順位によっ て、装置がラウンドロビン方式のどのレベルに置かれるかが決定される。この優 先順位によって、装置の開始優先順位または最低優先順位が決定される。アプリ ケーションが装置を低優先順位にプログラムした場合、その装置は、ローカル・ バスを得るまで、中優先順位までプロモートし、次いで高優先順位にプロモート することができる。装置は、ローカル・バスを得た後、プログラムされた優先順 位にリセットされ、調停を再開することができる。適切な二次ＰＣＩバス調停装 置を実施するのに必要な他の詳細は、本発明の当業者の能力の範囲内であるはず である。ＤＭＡコントローラ 下記に、本発明で使用される統合直接メモリ・アクセス（ＤＭＡ）コントロー ラについて説明する。ＤＭＡコントローラの動作モード、セットアップ、外部イ ンタフェース、実施について下記に説明する。 概要 ＤＭＡコントローラは、短待ち時間で高スループットのデータ転送機能を備え る。ＤＭＡコントローラはＰＣＩバスとローカル・プロセッサ・メモリとの間の データ・ブロック転送を最適化する。ＤＭＡは、３３ＭＨｚで１３２Ｍバイトの 最大スループットをもたらすＰＣＩバースト機能を備えるＰＣＩバス上の開始側 である。 ＤＭＡコントローラ・ハードウェアは、データ転送を実行しプログラミング・ インタフェースをとる責任を負う。ＤＭＡコントローラは下記の特徴を有する。 ・３つの独立のチャネル ・Ｐ２Ｐメモリ・コントローラ・インタフェースの使用 ・ローカル・プロセッサ・インタフェース上の２³²アドレス指定範囲 ・ＰＣＩ二重アドレス・サイクルＤＡＣを使用することによる一次ＰＣＩイン タフェースおよび二次ＰＣＩインタフェース上の２⁶⁴アドレス指定範囲 ・一次ＰＣＩバスおよび二次ＰＣＩバスとの独立のＰＣＩインタフェース ・ＰＣＩバスとローカル・プロセッサ・ローカル・バスの両方の非整列データ 転送に対するハードウェア・サポート ・ＰＣＩバスとＰ２Ｐローカル・バスの両方に対する全１３２Ｍバイト／秒バ ースト・サポート ・ＰＣＩバスとの間の直接アドレス指定 ・ローカル・プロセッサからの完全なプログラム可能性 ・データ・ブロックを収集し散乱するための自動データ連鎖に対するサポート ・ＤＭＡチャネル０上の外部装置に対するデマンド・モード・サポート 第７図は、ＤＭＡチャネルとＰＣＩバスの接続を示す。 動作理論 ＤＭＡコントローラ５１ａおよび５１ｂは、高スループットＰＣＩメモリ間転 送の３つのチャネルを備える。チャネル０および１は一次ＰＣＩバスとローカル ・プロセッサ・ローカル・メモリとの間でデータ・ブロックを転送する。チャネ ル２は二次ＰＣＩバスとローカル・プロセッサ・ローカル・メモリとの間でデー タ・ブロックを転送する。チャネル０を除いてすべてのチャネルが同じである。 チャネル０はデマンド・モード転送に対する追加サポートを有する。各チャネル は、ＰＣＩバス・インタフェースとローカル・プロセッサ・ローカル・バス・イ ンタフェースとを有する。 各ＤＭＡチャネルは、ＰＣＩバスとローカル・プロセッサ・ローカル・バスの 両方に直接アドレス指定を使用する。各ＤＭＡチャネルは、ＰＣＩバスの全６４ ビット・アドレス範囲との間のデータ転送をサポートする。これにはＰＣＩ Ｄ ＡＣコマンドを使用した６４ビット・アドレス指定が含まれる。チャネルは、６ ４ビット・アドレス用の上位３２アドレス・ビットを含む特殊レジスタを備える 。ＤＭＡチャネルは、３２ビット・アドレス境界を交差するデータ転送をサポー トしない。 本発明で使用される適切なＤＭＡ機構を実施するのに必要な他の詳細は、本発 明の当業者の能力の範囲内である。メモリ・コントローラ 下記に、本発明で使用される統合メモリ・コントローラ４７について説明する 。メモリ・コントローラの動作モード、セットアップ、外部インタフェース、実 施について下記に説明する。 概要 Ｐ２Ｐプロセッサはメイン・メモリ・コントローラ４７を統合し、Ｐ２Ｐプロ セッサとメモリ・システム３３との間の直接インタフェースをとる。メモリ・コ ントローラは下記のものをサポートする。 ・最大２５６Ｍバイトの３２ビットＤＲＡＭまたは３６ビット（３２ビット・ メモリ・データと４パリティ・ビット）ＤＲＡＭ ・インタリーブＤＲＡＭまたは非インタリーブＤＲＡＭ ・高速ページ・モード（ＦＰＭ）ＤＲＡＭ ・拡張データ出力（ＦＤＯ）ＤＲＡＭ ・バースト拡張データ出力（ＢＥＤＯ）ＤＲＡＭ ・ＳＲＡＭ／ＲＯＭ用の２つの独立のメモリ・バンク ・最大１６Ｍバイトの（１バンク当たり）８ビットＳＲＡＭ／ＲＯＭまたは３ ２ビットＳＲＡＭ／ＲＯＭ メモリ・コントローラはＤＲＡＭアレイに対する行アドレス・ストローブ（Ｒ ＡＳ＃）信号、列アドレス・ストローブ（ＣＡＳ＃）信号、書込みイネーブル（ ＷＥ＃）信号、１２ビット多重化アドレス（ＭＡ［１１：０］）信号を生成する 。インタリーブＤＲＡＭの場合、アドレスおよびデータをラッチするためにＤＲ ＡＭアドレス・ラッチ・イネーブル（ＤＡＬＥ＃）信号およびＬＥＡＦ＃信号が 与えられる。 メモリ・コントローラは、ＳＲＡＭまたはＲＯＭまたはフラッシュ・メモリの ２つのバンクをサポートする。各バンクは６４Ｋバイトないし１６Ｍバイトのメ モリをサポートする。各バンクは８ビット幅メモリまたは３２ビット幅メモリ向 けに独立に構成される。メモリ・コントローラによって、ＳＲＡＭ／ＲＯＭに対 するチップ・イネーブル（ＣＥ＃）信号、メモリ書込みイネーブル（ＭＷＥ＃） 信号、増分バースト・アドレス信号が与えられる。 Ｐ２Ｐプロセッサに統合されたメモリ・コントローラの概要を第８図に与える 。 動作理論 メモリ・コントローラ４７は最適には、ローカル・バス・マスタのバースト・ アクセス・プロトコルを、アドレス指定中のメモリによってサポートされるアク セス・プロトコルに変換する。アドレス・デコード１０１は、内部アドレス／デ ータ・バス４１上で与えられたローカル・バス・アドレスを復号し、メモリ・コ ントローラに接続されたメモリ・アレイ３３への適切なアドレス信号および制御 信号を生成する。ローカル・バス・マスタによって生成されるバースト・アクセ スは第１のアドレスを与える。メモリ・コントローラは、ＭＡ［１１：０］ピン 上でメモリ・アレイに与えられる増分アドレスを与える。このアドレスはＢＬＡ ＳＴ＃信号をアサートすることによって示されるローカル・バス・マスタによっ てサイクルが完了し、あるいは（ＤＲＡＭ読取りサイクルに関する）ローカル・ バス・パリティ・エラーが生じるまで増分される。単一のデータ転送サイクルの 最大バースト・サイズは２Ｋバイトである。ローカル・バス・マスタは、増分す るバースト・カウンタを追跡し、２Ｋバイト・アドレス境界に達したときにデー タ転送を終了する責任を負う。 ＭＡ［１１：０］バス信号１０３上で与えられるアドレスは、アドレス指定さ れるメモリ・バンクのタイプに依存する。ＤＲＡＭの場合、ＭＡ［１１：０］信 号は多重化行アドレスおよび多重化列アドレスを与える。列アドレスが最も近い ２Ｋバイト境界に増分される。ＳＲＡＭメモリ・バンクとＦＬＡＳＨ／ＲＯＭメ モリ・バンクの両方では、ＭＡ［１１：０］バス信号は、アドレス・フェーズ中 にＡＤ［１３：２］信号上で与えられるアドレスに基づくものとなる。バースト ・データの場合、バースト・カウンタ１０５はアドレスを最も近い２Ｋバイト境 界に増分する。 メモリ・コントローラは、メモリ・アレイに接続された信号を制御するために メモリ・コントローラ・レジスタ１０７内にプログラムされた待機状態の数を生 成する。また、ＷＡＩＴ＃信号は、ローカル・バス・マスタを与え（ローカル・ プロセッサを除く）、待機状態生成装置１０９による追加待機状態がメモリ・ア クセス時に必要とされることを示す。 ＤＲＡＭアレイに対してバイト幅データ・パリティ生成・検査装置１１１をイ ネーブルすることができる。パリティ検査によって、パリティ・エラーの検出時 にメモリ障害エラー信号が与えられる。障害のあるワード・アドレスはレジスタ に取り込まれる。 メモリ・コントローラは、外部ＲＤＹＲＣＶ＃信号を返さないアドレス範囲を 検出するバス・モニタ１１３を備える。この機構は、不定アドレス範囲へのアク セスを検出するように設計される。待機状態生成装置は、エラーの検出時に、内 部ＬＲＤＹＲＣＶ＃を生成してバス・アクセスを完了し、任意選択でバス障害信 号を生成する。 本発明と共に使用するのに適したメモリ・コントローラを実施するのに必要な 他の詳細は、本発明の当業者には明らかなはずである。ＰＣＩ周辺割込みコントローラ 次に、Ｐ２Ｐプロセッサ割込みコントローラ・サポートについて説明する。割 込みの動作モード、セットアップ、外部メモリ・インタフェース、実施について 下記に説明する。 概要 ＰＣＩ周辺割込みコントローラ（ＰＰＩＣ）６７は、ローカル・プロセッサと ＰＣＩバスの両方への割込みを生成する能力を備える。Ｐ２Ｐプロセッサは、ロ ーカル・プロセッサへの割込みを生成できるいくつかの周辺装置を含む。これら の装置には、 ・ＤＭＡチャネル０と、 ・一次ＡＴＵと、 ・ＤＭＡチャネル１と、 ・二次ＡＴＵと、 ・ＤＭＡチャネル２と ・Ｉ²Ｃバス・インタフェース装置と、 ・ブリッジ一次インタフェースと、 ・ＡＰＩＣバス・インタフェース装置と、 ・ブリッジ二次インタフェースと、 ・メッセージ装置とが含まれる。 内部装置だけでなく外部装置もローカル・プロセッサへの割込みを生成する。 外部装置はＸＩＮＴ７：０＃ピンおよびＮＭＩ＃ピンを介して割込みを生成する 。 ＰＣＩ／周辺装置割込みコントローラはＰＣＩ割込みを転送する能力を備える 。経路指定ロジックにより、ソフトウェアの制御下で、外部二次ＰＣＩ割込みを インタセプトし、一次ＰＣＩ割込みピンへ転送する能力がイネーブルされる。 ｉ９６０ Ｊｘ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｕｓｅｒ’ｓ Ｍａｎｕａ ｌはさらに、ローカル・プロセッサ割込み機構および割込み優先順位機構につい て説明している。このユーザ・マニュアルでは、ローカル・プロセッサ割込みコ ントローラの様々な動作モードについても詳しく説明している。 動作理論 ＰＣＩ／周辺装置割込みコントローラは、 ・内部周辺装置割込み制御と ・ＰＣＩ割込み経路指定の２つの機能を有する。 周辺装置割込み制御機構は、所与の周辺装置に対するいくつかの割込み源を、 ローカル・プロセッサにドライブされる単一の割込みとして統合する。実行中の ソフトウェアに割込み源の知識を与えるために、割込み源を記述するメモリ・マ ップ状況レジスタがある。すべての周辺装置割込みは、それぞれの周辺装置制御 レジスタから個別にイネーブルされる。 ＰＣＩ割込み経路指定機構によって、ホスト・ソフトウェア（またはローカル ・プロセッサ・ソフトウェア）はＰＣＩ割込みをローカル・プロセッサまたはＰ＿ ＩＮＴＡ＃出力ピン、Ｐ＿ＩＮＴＢ＃出力ピン、Ｐ＿ＩＮＴＣ＃出力ピン、Ｐ＿ ＩＮＴＤ＃出力ピンに経路指定することができる。この経路指定機構は、一次 ＰＣＩブリッジ構成空間またはＰ２Ｐプロセッサ・ローカル・バスからアクセス できるメモリ・マップ・レジスタを通じて制御される。 ローカル・プロセッサ割込み ローカル・プロセッサ上の割込みコントローラは、外部割込み要求を検出する ために８本の外部割込みピンと１本のマスク不能割込みピンとを有する。８本の 外部ピンは、専用モード、拡張モード、混合モードの３つのモードのうちの１つ 向けに構成することができる。専用モードでは、ピンを個別に割込みベクトルに マップすることができる。拡張モードでは、ピンを、割込みベクトルを表すこと のできるビット・フィールドとして解釈することができる。このモードでは、割 込みピンを用いて最大で２４０個のベクトルを直接要求することができる。混合 モードでは、５本のピンは、拡張モードで動作し、３２個の異なる割込みを要求 することができ、３本のピンは専用モードで動作する。 ローカル・プロセッサの９本の割込みピンは下記の定義およびプログラミング ・オプションを有する。 ＸＩＮＴ７：０＃ 外部割込み（入力）−これらのピンによって割込みが要求 される。ピンは、専用、拡張、混合の３つのモードを構成することができるソフ トウェアである。各ピンは、エッジ検出入力またはレベル検出入力としてプログ ラムすることができる。また、３本のピンに対するデバウンシング・モードをプ ログラムの制御下で選択することができる。 ＮＭＩ＃マスク不能割込み（入力）−マスク不能割込み事象を生じさせる。Ｎ ＭＩは、認識される最高優先順位割込みである。ＮＭＩ＃ピンはエッジ活動化入 力である。ＮＭＩ＃に対するデバウンシング・モードをプログラムの制御下で選 択することができる。このピンは内部同期する。 Ｐ２Ｐプロセッサを正しく動作させるには、ローカル・プロセッサ外部割込み ピンを直接モード動作専用、レベル対応割込み、高速サンプリング・モード向け にプログラムしなければならない。これは、ローカル・プロセッサ・メモリ・マ ップ・レジスタ空間内の割込み制御レジスタ（ＩＣＯＮ）を通じて行われる。ｉ ９６０ Ｊｘ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｕｓｅｒ’ｓ Ｍａｎｕａｌに は、ローカル・プロセッサ割込みコントローラのプログラミングに関する詳細が 記載されている。 Ｐ２Ｐ割込み機構の使用は、ローカル・プロセッサ割込みコントローラの構成 とＰＣＩ割込み経路指定選択レジスタ内のＸＩＮＴ選択ビットに依存する。表９ に、ローカル・プロセッサ割込みコントローラによってイネーブルされる動作モ ードおよび機能が記載され、表１０にＸＩＮＴ選択ビットの使用法が記載されて いる。 動作ブロック ＰＣＩ／周辺装置割込みコントローラはローカル・プロセッサに接続すること ができる。このような接続を図９に示す。 ＰＣＩ割込み経路指定 ＭＵＸ１２１によって、４つのＰＣＩ割込み入力をローカル・プロセッサ割込 み入力とＰＣＩ割込み出力ピンのどちらかに経路指定することができる。割込み 入力の経路指定は、表１０に示したようにＰＣＩ割込み経路指定選択レジスタ内 のＸＩＮＴ選択ビットによって制御される。 前述のように、ローカル・プロセッサのＸＩＮＴ０＃ないしＸＩＮＴ３＃は、 ＰＣＩ割込みを受け付けるためにレベルに対応するようにプログラムしなければ ならない。また、ローカル・プロセッサ入力の外部のロジックは、ＸＩＮＴ選択 ビットがセットされたときにイナクティブ・レベル（「１」）をドライブしなけ ればならない。 内部周辺装置割込み経路指定 ローカル・プロセッサ上のＸＩＮＴ６＃割込み入力、ＸＩＮＴ７＃割込み入力 、ＮＭＩ＃割込み入力は、複数の内部割込み源から入力を受信する。これらの３ つの入力のそれぞれの前に、それぞれの異なる割込み源の必要な多重化を行う１ つの内部ラッチがある。アプリケーション・ソフトウェアは、対応する割込みラ ッチを読み取ることによって、どの周辺装置が割込みを行ったかを判定すること ができる。割込みの厳密な原因に関する詳細は、周辺装置から状況を読み取るこ とによって決定することができる。 ローカル・プロセッサのＸＩＮＴ６＃割込み入力は外部ピンおよび３つのＤＭ Ａチャネルから割込みを受信する。各ＤＭＡチャネル割込み入力ピンはＤＭＡ転 送割込みの終わりまたはＤＭＡ連鎖割込みの終わりのためのものである。ＸＩＮ Ｔ６割込みラッチ１２３はＤＭＡチャネルと外部ＸＩＮＴ６＃ピンからの割込み 入力を受け付ける。これらの割込み源のいずれかからの有効な割込みはラッチ内 のビットをセットし、ローカル・プロセッサＸＩＮＴ６＃入力にレベル対応割込 みを出力する。割込みラッチは、プロセッサ割込み入力へのアクティブ・ロー入 力がラッチ内に存在するかぎり、引き続きそれをドライブすべきである。ＸＩＮ Ｔ６割込みラッチはＸＩＮＴ６割込み状況レジスタを通じて読み取られる。ＸＩ ＮＴ６割込みラッチは、内部周辺装置にある割込み源をクリアすることによって クリアされる。 ＸＩＮＴ６割込みラッチへの入力をドライブする装置割込み源は表１１に詳し く記載されている。 ローカル・プロセッサ上のＸＩＮＴ７＃割込み入力ピンは外部ピン、ＡＰＩＣ バス・インタフェース装置、Ｉ²Ｃバス・インタフェース装置、一次ＡＴＵ、メ ッセージ装置から割込みを受信する。ＸＩＮＴ７割込みラッチ１２５は上記の４ つの装置のそれぞれならびに外部ＸＩＮＴ７＃ピンからの１つの割込み入力を受 け付ける。これらの割込み源のいずれかからの有効な割込みはラッチ内のビット をセットし、ローカル・プロセッサＸＩＮＴ７＃入力にレベル対応割込みを出力 する。割込みラッチは、プロセッサ割込み入力へのアクティブ・ロー入力がラッ チ内に存在するかぎり、引き続きそれをドライブすべきである。ＸＩＮＴ７割込 みラッチはＸＩＮＴ７割込み状況レジスタを通じて読み取られる。ＸＩＮＴ７割 込みラッチは、内部周辺装置にある割込み源をクリアすることによってクリアさ れる。 ＸＩＮＴ７割込みラッチへの入力をドライブする装置割込み源は表１２に詳し く記載されている。 ローカル・プロセッサ上のマスク不能割込み（ＮＭＩ）入力ピンは、外部ピン 、一次ＡＴＵおよび二次ＡＴＵ、一次ブリッジ・インタフェースおよび二次ブリ ッジ・インタフェース、ローカル・プロセッサ、３つのＤＭＡチャネルのそれぞ れから割込みを受信する。この８つの割込みのそれぞれは、周辺装置内のエラー 状態を表す。ＮＭＩ割込みラッチ１２７は上記の８つの割込み源のそれぞれおよ び外部ＮＭＩ＃ピンからの割込み入力のうちの１つを受け付ける。これらの割込 み源のいずれかからの有効な割込みは、ラッチ内のビットをセットし、エッジ・ トリガ割込みをローカル・プロセッサＮＭＩ＃入力に出力する。ＮＭＩ割込みラ ッチはＮＭＩ割込み状況レジスタを通じて読み取られる。ＮＭＩ割込みラッチは 、 内部周辺装置にある割込み源をクリアすることによってクリアされる。 入力をＮＭＩ割込みラッチにドライブする装置割込み源は表１３に記載されて いる。 ＰＣＩ割込み経路指定選択レジスタ、ＸＩＮＴ６割込み状況レジスタ、ＸＩＮ Ｔ７割込み状況レジスタ、ＮＭＩ割込み状況レジスタについて下記に説明する。 Ｐ２Ｐプロセッサ外部割込みインタフェース Ｐ２Ｐプロセッサの外部割込み入力インタフェースは下記のピンからなる。 ＰＣＩアウトバウンド・ドアベル割込み Ｐ２Ｐプロセッサは、一次ＰＣＩ割込みピンのいずれかの上で割込みを生成す る機能を有する。これは、一次ＡＴＵ内のドアベル・ポート・レジスタ内のビッ トをセットすることによって行われる。ビット０ないし３はそれぞれ、Ｐ＿ＩＮ ＴＡ＃ないしＰ＿ＩＮＴＤ＃に対応する。レジスタ内のビットをセットすると、 対応するＰＣＩ割込みが生成される。 レジスタの定義 ＰＣＩ／周辺装置割込みコントローラには、 ・ＰＣＩ割込み経路指定選択レジスタ ・ＸＩＮＴ６割込み状況レジスタ ・ＸＩＮＴ７割込み状況レジスタ ・ＮＭＩ割込み状況レジスタの４つの制御レジスタおよび状況レジスタがある 。 各レジスタは３２ビット・レジスタであり、ローカル・プロセッサ・メモリ空 間にメモリ・マップされる。 すべてのレジスタはＰ２Ｐメモリ・マップ・レジスタとみなすことができ、内 部メモリ・バスを通じてアクセスすることができる。ＰＣＩ割込み経路指定選択 レジスタには内部メモリ・バスからアクセスすることができ、かつＰＣＩ構成レ ジスタ空間を通じてアクセスすることができる（機能＃０）。 ＰＣＩ割込み経路指定選択レジスタ−ＰＩＲＳＲ ＰＣＩ割込み経路指定選択レジスタ（ＰＩＲＳＲ）は外部入力ピンの経路指定 を判定する。入力ピンは、一次ＰＣＩ割込みとローカル・プロセッサ割込みのど ちらかに経路指定される４つの二次ＰＣＩ割込み入力からなる。ＰＣＩ割込みピ ンは、「レベル対応」割込みピンとして定義され、ローにアサートされる。割込 みピンのアサートおよびディアサートは、ＰＣＩとも、あるいはプロセッサ・ク ロックとも同期しない。 二次ＰＣＩ割込み入力を一次ＰＣＩ割込みピンに経路指定する場合、ローカル ・プロセッサＸＩＮＴ３：０＃入力をイナクティブにセットしなければならない 。 ＸＩＮＴ６割込み状況レジスタ−Ｘ６ＩＳＲ ＸＩＮＴ６割込み状況レジスタ（Ｘ６ＩＳＲ）は現在の未処理ＸＩＮＴ６割込 みを示す。ＸＩＮＴ６割込み源は、ＸＩＮＴ６割込みラッチまたは外部ＸＩＮＴ ６＃入力ピンを通じて接続された内部周辺装置てよい。ＸＩＮＴ６＃入力上で生 成できる割込みについては、上記で内部周辺装置割込み経路指定に関連して説明 した。 Ｘ６ＩＳＲは、ＸＩＮＴ６＃入力上の割込み源を判定しその割込みをクリアす るためにアプリケーション・ソフトウェアによって使用される。このレジスタ内 のすべてのビットは読取り専用ビットとして定義される。このレジスタ内のビッ トは、割込み源（表１１に示した状況レジスタ源）がクリアされたときにクリア される。Ｘ６ＩＳＲはＸＩＮＴ６割込みラッチへの入力の現在の状態を反映する 。 Ｐ２Ｐ周辺装置の非同期性のために、アプリケーション・ソフトウェアがＸ６ ＩＳＲレジスタを読み取る際に複数の割込みをアクティブにすることができる。 アプリケーション・ソフトウェアはこの複数の割込み状態を適切に処理しなけれ ばならない。また、アプリケーション・ソフトウェアはそれに続いて、Ｘ６ＩＳ Ｒレジスタを読み取り、前の割込みに関する割込み処理時に追加割込みが行われ たかどうかを判定することができる。Ｘ６ＩＳＲレジスタからのすべての割込み はローカル・プロセッサ内では同じ優先順位レベルにある（１９６０ Ｊｘ Ｍ ｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｕｓｅｒ’ｓ Ｍａｎｕａｌに割込み優先順位機 構の設定が記載されている）。 表１５はＸ６ＩＳＲの定義の詳細を示す。 ＸＩＮＴ７割込み状況レジスタ−Ｘ７ＩＳＲ ＸＩＮＴ７割込み状況レジスタ（Ｘ７ＩＳＲ）は現在の未処理ＸＩＮＴ７割込 みを示す。ＸＩＮＴ７割込み源は、ＸＩＮＴ７割込みラッチまたは外部ＸＩＮＴ ７＃入力ピンを通じて接続された内部周辺装置でよい。 Ｘ７ＩＳＲは、ＸＩＮＴ７＃入力上の割込み源を判定し、その割込みをクリア するためにアプリケーション・ソフトウェアによって使用される。このレジスタ 内のすべてのビットは読取り専用ビットとして定義される。このレジスタ内のビ ットは、割込み源（表１２に示した状況レジスタ源）がクリアされたときにクリ アされる。Ｘ７ＩＳＲはＸＩＮＴ７割込みラッチへの入力の現在の状態を反映す る。 Ｐ２Ｐ周辺装置の非同期性のために、アプリケーション・ソフトウェアがＸ７ ＩＳＲレジスタを読み取る際に複数の割込みをアクティブにすることができる。 アプリケーション・ソフトウェアはこの複数の割込み状態を適切に処理しなけれ ばならない。また、アプリケーション・ソフトウェアはそれに続いて、Ｘ７ＩＳ Ｒレジスタを読み取り、前の割込みに関する割込み処理時に追加割込みが行われ たかどうかを判定することができる。Ｘ７ＩＳＲレジスタからのすべての割込み はローカル・プロセッサ内では同じ優先順位レベルにある。 表１６はＸ７ＩＳＲの定義の詳細を示す。 ＮＭＩ割込み状況レジスタ−ＮＩＳＲ ＮＭＩ割込み状況レジスタ（ＮＩＳＲ）は現在の未処理ＮＭＩ割込みを示す。 ＮＭＩ割込み源は、ＮＭＩ割込みラッチまたは外部ＮＭＩ＃入力ピンを通じて接 続された内部周辺装置でよい。 ＮＭＩ割込み状況レジスタは、ＮＭＩ＃入力上の割込みの割込み源を判定し、 その割込みをクリアするためにアプリケーション・ソフトウェアによって使用さ れる。ＮＩＳＲ内のすべてのビットは読取り専用である。このレジスタ内のビッ トは、割込み源（表１３に示した状況レジスタ源）がクリアされたときにクリア される。ＮＩＳＲはＮＭＩ割込みラッチへの入力の現在の状態を反映する。 Ｐ２Ｐ周辺装置の非同期性のために、アプリケーション・ソフトウェアがＮＩ ＳＲレジスタを読み取る際に複数の割込みをアクティブにすることができる。ア プリケーション・ソフトウェアはこの複数の割込み状態を適切に処理しなければ ならない。また、アプリケーション・ソフトウェアはそれに続いて、ＮＩＳＲレ ジスタを読み取り、前の割込みに関する割込み処理時に追加割込みが行われたか どうかを判定することができる。ＮＩＳＲレジスタからのすべての割込みはロー カル・プロセッサ内では同じ優先順位レベルにある。 表１７は、ＮＭＩ割込み状況レジスタを読み取るためのビット定義を示す。 内部調停 下記に、Ｐ２Ｐプロセッサの内部調停について説明する。これには、内部ロー カル・バスに関する調停と、プロセッサ内の各ＰＣＩインタフェースに関する調 停とが含まれる。調停の動作モード、セットアップ、外部メモリ・インタフェー ス、実働化について下記に説明する。 ローカル・バス調停 Ｐ２Ｐプロセッサには、ローカル・バス所有権を制御する調停機構が必要であ る。ローカル・バスに接続されるバス・マスタは、３つのＤＭＡチャネルと、一 次ＰＣＩアドレス変換装置と、二次ＰＣＩアドレス変換装置と、ローカル・プロ セッサと、外部バス・マスタとからなる。 ローカル・バス調停装置（ＬＢＡＵ）５７は、ローカル・バスの制御を得る機 会をあらゆるバス・マスタに与えるフェアネス・アルゴリズムを実施する。この アルゴリズムは、ラウンドロビン方式と優先順位付け機構と組み合わせる。好ま しい実施形態では、実施時に、アプリケーションが各ローカル・バス・マスタに 独立に優先順位を割り当てられるようにすべきである。 ローカル・バス調停装置は、バス・マスタにローカル・バスを許可する責任を 負う。すべてのバス・マスタは、内部ＧＮＴ＃信号を失った後、自分自身をバス ・マスタとしてローカル・バスから除去するロジックを含む。バス・マスタがロ ーカル・バスを制御する時間の量を制限し、他のバス・マスタがローカル・バス を要求している場合にバス・マスタがいつ所有権を放棄しなければならないかを 示すプログラム可能な１２ビット・カウンタがある。 ＨＯＬＤ／ＨＯＬＤＡを制御する外部ロジックを追加することによって外部バ ス・マスタをローカル・バス上で使用することができる。Ｐ２Ｐプロセッサは、 １つの外部バス・マスタがフェアネス・アルゴリズムに参加することを許可する 。ローカル・バス上で複数の外部バス・マスタを使用する場合、すべての外部装 置を１つの装置として扱う（ＨＯＬＤを検出しＨＯＬＤＡをドライブする）外部 ロジックが必要である。 ローカル・バス調停装置はローカル・プロセッサ・バックオフ装置を制御する 。この装置は、ローカル・プロセッサがローカル・バスから「バックオフ」でき るようにし、デッドロック状況を防止する。バックオフ状態の間、プロセッサは 待機状態に保持される（Ｌ＿ＲＤＹＲＣＶ＃イナクティブ）。内部バッファは多 重化アドレス／データ・バスを三状態にし、それによって他のローカル・バス・ マスタ（ＡＴＵ、ＤＭＡなど）がバスを制御できるようにし、したがってインバ ウンド・トランザクションによって使用されている資源をアウトバウンド・トラ ンザクションが必要とする状況を防止する。また、バックオフ装置はすべてのア ウトバウンド・プロセッサ読取り時にローカル・バスの性能を最適化する。 Ｐ２Ｐプロセッサは、ローカル・バス調停装置だけでなく、２つのローカルＰ ＣＩ調停装置も含む。ローカル一次調停装置５５ａは内部一次ＰＣＩバスへのア クセスを制御する。一次ＰＣＩバスに関する調停は、一次ＡＴＵとＤＭＡチャネ ル０および１とＰＣＩ間ブリッジ装置の一次インタフェースとの間で行われる。 ローカル二次調停５５ｂ装置は内部二次ＰＣＩバスへのアクセスを制御する。二 次ＰＣＩバスに関する調停は、二次ＡＴＵとＤＭＡチャネル２とＰＣＩ間ブリッ ジ装置の二次インタフェースとの間で行われる。２つのローカルＰＣＩ調停装置 は共に同様に機能する。調停装置は、複数のバス・マスタがローカル・バスを制 御できるように設計することが好ましい。バス・マスタがローカル・バスを要求 すると、ローカル・バス調停装置はまず、ＨＯＬＤ要求信号をアサートすること によってローカル・プロセッサからローカル・バスの制御を得なければならない 。ローカル・プロセッサは、ＨＯＬＤＡ信号をアサートし、プロセッサ信号ピン を三状態モードにすることによって調停ロジックにバスを許可すべきである。調 停 ロジックは次いで、それぞれの内部ＧＮＴ＃信号を返すことによって他のバス・ マスタにローカル・バスを許可すべきである。 内部ＰＣＩバス調停 Ｐ２Ｐプロセッサは、装置内の内部ＰＣＩバスへのアクセスを制御する２つの 内部調停装置を含む。第１０図は、これらの内部調停装置とそれらが制御する資 源の図を示す。 一次内部ＰＣＩ調停装置は、 ・一次ブリッジ・インタフェース ・一次ＡＴＵ ・ＤＭＡチャネル０ ・ＤＭＡチャネル１の各内部装置に関する調停を行う。 二次内部ＰＣＩ調停装置は、 ・二次ブリッジ・インタフェース ・二次ＡＴＵ ・ＤＭＡチャネル２の各内部装置に関する調停を行う。 各内部ＰＣＩ調停装置は、バス上の各装置が等しい優先順位を有する固定ラウ ンドロビン調停方式を使用する。 固定ラウンドロビン調停は下記のように解釈される。 ・リセット後、調停のトークンは各内部ＰＣＩ調停装置内の装置＃１に属する 。 ・調停は、装置がアービタに内部ＲＥＱ＃をアサートするあらゆるクロックで 実行される。 ・トークン（すなわち、バス）の次の所有者は現所有者に最も近い装置番号に なる（あるいはバスがアイドル状態の場合は最後の装置番号）。たとえば、装置 ＃３が現所有者であり装置＃４および装置＃１がバスを要求している場合、装置 ＃４がバスを得る。 ・トークンは、アービタが内部バス・マスタへの内部許可信号を活動化したと きに転送される。これはアービタの許可信号である。内部バス・マスタへの実際 の出力はこの場合も、外部ＧＮＴ＃入力を用いてマスクされる。 動作理論 内部ＰＣＩバス上の各装置は、ＰＣＩバスをマスタ動作に使用することを要求 する。調停は、内部バスに接続された資源が要求（ＲＥＱ＃）を活動化するとき はいつでも行われる。許可は、ラウンドロビン方式で次の資源に与えられる。内 部ＰＣＩバスの許可は外部ＰＣＩバスの状態と関連付けられている。外部要求ピ ン（Ｐ＿ＲＥＱ＃またはＳ＿ＲＥＱ＃）の状態は、各内部ＰＣＩバス上の要求ピ ンの論理ＯＲを直接反映するものである。 内部ＰＣＩバス・マスタは任意のときに内部ＰＣＩアービタから内部ＧＮＴ＃ を受信することができる（隠蔽調停）。内部バス・マスタはこの場合も、ＦＲＡ ＭＥ＃、ＩＲＤＹ＃、それらの内部ＧＮＴ＃入力を連続的に監視し、アクセスが 開始される前にバス所有権が維持されるようにする。ＦＲＡＭＥ＃およびＩＲＤ Ｙ＃はハイでなければならず、許可入力は、マスタがＦＲＡＭＥ＃をローにドラ イブしてサイクルを開始するクロック・サイクルを定義する立上りクロック・エ ッジ上でローでなければならない。内部ＰＣＩ調停装置は外部許可信号（Ｐ＿Ｇ ＮＴ＃およびＳ＿ＧＮＴ＃）を監視し、外部許可信号が真であることにのみ基づ いて内部許可を付与する。 内部ＰＣＩアービタは下記の状況の下で内部バス・マスタのＧＮＴ＃を削除す る。 ・外部許可（Ｐ＿ＧＮＴ＃およびＳ＿ＧＮＴ＃）信号がイナクティブになった 。 ・内部アービタが内部バス・マスタ内部許可信号を非活動化した。 ・現バス所有者がそのＲＥＱ＃出力を削除した。各バス・マスタ許可入力は、 外部許可と内部ＰＣＩバス調停装置内部からの内部許可とのＯＲ条件とみなすこ とができる。調停装置は、調停方式の勝者に基づいてバス・マスタへの内部許可 を活動化するが、バス・マスタの許可入力にドライブされる実際のＧＮＴ＃信号 は、内部許可と外部許可入力とのＯＲ条件から導かれる。 内部調停装置は、ある時間に１つの内部ＧＮＴ＃しかアクティブにならないよ うにする責任を負う。内部バス・マスタは、内部ＧＮＴ＃信号を失った後、最終 的にバス所有権を解放しなければならない。内部ＧＮＴ＃信号は、ＰＣＩローカ ル・バス仕様（調停信号プロトコル）におけるＧＮＴ＃信号ディアサートに関す る規則に従う。内部ＰＣＩバス調停を実施するのに必要な他の詳細は、本発明の 当業者には明らかなはずである。Ｉ²Ｃバス・インタフェース装置 下記に、Ｐ２ＰプロセッサのＩ²Ｃ（集積回路間）バス・インタフェース装置 について説明する。Ｉ²Ｃバス・インタフェース装置の動作モード、セットアッ プ、実施について下記に説明する。 概要 Ｉ²Ｃバス・インタフェース装置６１によって、ローカル・プロセッサ３４は Ｉ²Ｃバス上に存在するマスタ・スレーブ装置として働くことができる。Ｉ²Ｃバ スは、Philips Corporationによって開発され２つのピン・インタフェースから なるシリアル・バスである。ＳＤＡは入出力機能用のデータ・ピンであり、ＳＣ ＬはＩ²Ｃバスの参照および制御用のクロック・ピンである。 Ｉ²Ｃバスによって、Ｐ２Ｐプロセッサはシステム管理機能のために他のＩ²Ｃ 周辺装置およびマイクロコントローラとのインタフェースをとることができる。 シリアル・バスが、Ｐ２Ｐサブシステム上の状況情報および信頼性情報を外部装 置に中継するには廉価なシステム用の最小限のハードウェアが必要である。 Ｉ²Ｃバス・インタフェース装置は周辺装置であり、内部Ｐ２Ｐローカル・バ ス上に存在する。データは、バッファ付きインタフェースを介してＩ²Ｃバスか ら送受信される。制御情報および状況情報は、１組のローカル・プロセッサ・メ モリ・マップ・レジスタを通じて中継される。Ｉ²Ｃバス仕様にはＩ²Ｃバス動作 に関する完全な詳細が含まれる。 動作理論 Ｉ²Ｃバスは、２つのピン・インタフェースのみを使用したバス上のエージェ ント間での情報の転送に関する完全なシリアル・プロトコルを実施する。バス上 の各装置は固有の７ビット・アドレスによって認識され、送信機または受信機と して動作することができる。Ｉ²Ｃバスは、送信機および受信機だけでなく、マ スタ／スレーブ・モードでも機能する。 Ｉ²Ｃバス動作の一例として、バス上のマスタとして働くマイクロコントロー ラのケースを考える。マスタとしてのマイクロコントローラは、スレーブとして ＥＥＰＲＯＭにアドレスし、書込みデータを受信することができる。マイクロコ ン トローラはマスタ送信機であり、ＥＥＰＲＯＭはスレーブ受信機である。マイク ロコントローラがデータを読み取りたい場合、マイクロコントローラがマスタ受 信機になり、ＥＥＰＲＯＭはスレーブ送信機になる。どちらの場合でも、マスタ がトランザクションを開始し終了する。 Ｉ²Ｃバスはマルチマスタ・システムを可能にする。このことは、複数の装置 が同時にデータ転送の開始を試みることができることを意味する。Ｉ²Ｃバスは この状況を処理するために調停手順を定義する。２つ以上のマスタが同時にバス をドライブする場合、第１のマスタが１を生成し、他のマスタが零を生成したと きには第１のマスタが調停の敗者となる。これはＳＤＡ Ｉ²Ｃバス線およびＳ ＣＬ Ｉ²Ｃバス線のワイヤードＡＮＤ演算に依存する。 Ｉ²Ｃバスのシリアル動作ではワイヤードＡＮＤバス構造が使用される。これ は、複数の装置がバス線を駆動し、調停、待機状態、エラー状態などの事象を互 いに知らせ合う方法である。たとえば、マスタは、データ転送時にクロック（Ｓ ＣＬ）線を駆動する際、クロックがハイであるあらゆる瞬間にビットを転送する 。スレーブが、マスタが要求している速度でデータを受け付け、あるいはドライ ブすることができない場合、クロック線をハイ状態間でローに保持し、実際上、 待機状態を挿入することができる。ワイヤードＡＮＤは装置の出力段上で実施さ れる。Ｉ²Ｃバス上のデータは最大速度４００Ｋバイト／秒で転送することがで きる。 Ｉ²Ｃトランザクションはマスタとしてのローカル・プロセッサによって開始 され、あるいはスレーブとしてのプロセッサによって受信される。この両方の状 態の結果として、プロセッサはＩ²Ｃバスに対して読取りまたは書込み、あるい はその両方を行うことができる。 動作ブロック Ｐ２ＰプロセッサのＩ²Ｃバス・インタフェース装置はスレーブ周辺装置であ り、ローカル・バスに接続される。この装置はＰ２Ｐプロセッサ割込み機構を使 用して、Ｉ²Ｃバス上に活動が存在することをローカル・プロセッサに知らせる 。第１１図は、Ｉ²Ｃバス・インタフェース装置とそのローカル・バスとのイン タフェースのブロック図を示す。 Ｉ²Ｃバス・インタフェース装置は、Ｉ²Ｃバスとの２線インタフェース６１と 、ローカル・プロセッサとの間でデータを転送する８ビット・バッファ６１ａと 、１組の制御レジスタおよび状況レジスタ６１ｂと、パラレル／シリアル変換用 のシフト・レジスタ６１ｃとからなる。 Ｉ²Ｃ割込みはプロセッサ割込みＸＩＮＴ７＃およびＸＩＮＴ７割込み状況レ ジスタ（Ｘ７ＩＳＲ）を通じて通知される。Ｉ²Ｃバス・インタフェース装置は 、バッファ満杯、バッファ空状態、スレーブ・アドレス検出状態、調停喪失状態 、バス・エラー状態のいずれかが生じたときにＸ７ＩＳＲレジスタ内のビットを セットする。すべての割込み状態はローカル・プロセッサによって明示的にクリ アされる。 Ｉ²Ｃデータ・バッファ・レジスタ（ＩＤＢＲ）は８ビット・データ・バッフ ァであり、一方の側のＩ²Ｃバスのシフト・レジスタ・インタフェースからバイ ト・データを受信し、他方の側のＰ２Ｐプロセッサ・ローカル・バスからパラレ ル・データを受信する。シリアル・シフト・レジスタにユーザからアクセスする ことはできない。ＡＰＩＣバス・インタフェース装置 下記に、ローカル・バスと３線ＡＰＩＣバスとの間の通信用の機構を備えるＡ ＰＩＣバス・インタフェース装置６３について説明する。ＡＰＩＣバス・インタ フェース装置は下記の２つの基本機能を備える。 ・ＡＰＩＣバス上に割込みメッセージを送出し、かつメッセージが送信された ときに任意選択で割り込まれる能力をローカル・プロセッサに与える。その場合 、ローカル・プロセッサは、メッセージ送信の結果として得られる状況を読み取 りエラーがないかどうか検査することができる。 ・ＡＰＩＣバスからＥＯＩメッセージを受信し、任意選択でローカル・プロセ ッサに割り込み、ＥＯＩベクトルが使用可能であることをローカル・プロセッサ に知らせることもできる。 このインタフェースの動作モード、セットアップ、実施について下記に説明す る。 ＡＰＩＣアーキテクチャの概要 ＡＰＩＣ割込みアーキテクチャは、すべてのマルチプロセッサ仕様（ＭＰＳ） 互換システムの割込みアーキテクチャとして指定されている。Intel Corporatio nから資料番号２４２０１６−００３のＭＰＳ Version 1.1が市販されている。 ＡＰＩＣアーキテクチャの主要な特徴を下記に示す。 １．ＡＰＩＣは９０ＭＨｚ Pentium Processorや１００ＭＨｚ Pentium Proce ssorなどのIntel Architecture ＣＰＵのマルチプロセッサ割込み管理を行い、 すべてのプロセッサにわたる静的対称割込み分散と動的対称割込み分散の両方を 行う。 ２．動的割込み分散には、割込みの最低優先順位プロセッサへの経路指定が含ま れる。 ３．ＡＰＩＣは、それぞれ、それ自体の１組の割込みを有することのできる、複 数の入出力サブシステムを含むシステムにおいて動作する。 ４．ＡＰＩＣはプロセッサ間割込みを行い、任意のプロセッサが、それ自体を含 め任意のプロセッサまたは１組のプロセッサに割り込めるようにする。 ５．各ＡＰＩＣ割込み入力ピンは、エッジ・トリガとレベル・トリガのどちらか としてソフトウェアによって個別にプログラムすることができる。割込みベクト ル情報および割込みステアリング情報はピンごとに指定することができる。 ６．ＡＰＩＣは、様々なシステム・アーキテクチャのモデルおよび用途モデルに 整合するようにソフトウェアによって調整できる命名／アドレス指定方式をサポ ートする。 ７．ＡＰＩＣは、ＮＭＩ、ＩＮＩＴ、システム管理割込み（ＳＭＩ）に関係する システム全域プロセッサ制御機能をサポートする。 ８．ＡＰＩＣは８２５９Ａ ＰＩＣと共存し、ＰＣ互換性を維持する。 ９．ＡＰＩＣは各割込み入力ピンごとに、プログラム可能な割込み優先順位（ベ クトル）を与える。ＡＰＩＣプログラミング・インタフェースは２つの３２ビッ ト・メモリ位置からなるので、入出力ＡＰＩＣ機能はＰ２Ｐプロセッサ内のロー カル・プロセッサによってエミュレートすることができる。 本発明と共に使用するのに適した入出力ＡＰＩＣの実施面の具体的な詳細は、 本発明の当業者には明らかであるはずである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＥ，Ｅ Ｓ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ (72)発明者 ゴールドシュミット，マーク アメリカ合衆国・85281・アリゾナ州・テ ンプ・ノース カレッジ アヴェニュ・ 925・133番 (72)発明者 エスカンダリ，ニック アメリカ合衆国・85226・アリゾナ州・チ ャンドラー・ノース フィア ストリー ト・1021

Claims (1)

1. 【特許請求の範囲】 １．第１の外部バスを第２の外部バスに結合する集積回路であって、 ａ）前記第１の外部バスに結合された第１の内部バスと、 ｂ）前記第２の外部バスに結合された第２の内部バスと、 ｃ）前記第１の内部バスに結合された第１のバス・インタフェースと、前記第 ２の内部バスに結合された第２のバス・インタフェースとを有し、前記第１の外 部バスと前記第２の外部バスとの間でトランザクションを転送できるようにする バス・ブリッジと、 ｄ）外部供給源から受信したトランザクションと、前記第１のバス・インタフ ェースおよび前記第２のバス・インタフェースに入力されたトランザクションと を処理するために前記バス・ブリッジ手段に結合されたローカル・プロセッサ手 段と、 ｅ）前記プロセッサ手段と外部メモリとの間でデータを転送するローカル・バ スと を備えることを特徴とする集積回路。 ２．さらに、 ａ）インバウンド・トランザクションの場合は、前記第１の内部バス上のアド レスを前記ローカル・プロセッサ手段によって使用できるアドレスに変換し、ア ウトバウンド・トランザクションの場合は、前記ローカル・バス上のアドレスを 前記第１の外部バスに結合された装置によって使用できるアドレスに変換するよ うになされた、前記ローカル・バスおよび前記第１の内部バスに結合された第１ のアドレス変換回路と、 ｂ）インバウンド・トランザクションの場合は、前記第２の内部バス上のアド レスを前記ローカル・プロセッサ手段によって使用できるアドレスに変換し、ア ウトバウンド・トランザクションの場合は、前記ローカル・バス上のアドレスを 前記第２の外部バスに結合された装置によって使用できるアドレスに変換するよ うになされた、前記ローカル・バスおよび前記第２の内部バスに結合された第２ のアドレス変換回路とを備えることを特徴とする請求項１に記載の集積回路。 ３．さらに、 前記第１の内部バス上に新しいデータが置かれたときに、前記ローカル・プロ セッサ手段によって使用できる割込みを生成し、前記ローカル・プロセッサ手段 が、前記第１の外部バスに結合された装置によって使用できるデータを前記ロー カル・バス上に置いたときに、前記第１の内部バスの少なくとも１本の割込み線 上で割込みを生成するようになされた、前記第１のアドレス変換回路に結合され たメッセージ回路を備えることを特徴とする請求項２に記載の集積回路。 ４．さらに、 前記第１の内部バスと前記ローカル・メモリとの間でデータ・ブロックを転送 するために前記ローカル・バスと前記第１の内部バスとに結合された第１のＤＭ Ａコントローラ手段と、 前記第２の内部バスと前記ローカル・メモリとの間でデータ・ブロックを転送 するために前記ローカル・バスと前記第２の内部バスとに結合された第２のＤＭ Ａコントローラ手段とを備えることを特徴とする請求項１に記載の集積回路。 ５．さらに、 ａ）前記第１のバス・インタフェースと前記第１のアドレス変換回路との間で 前記第１の内部バスへのアクセスを制御する第１のバス調停手段と、 ｂ）前記第２のバス・インタフェースと前記第２のアドレス変換回路との間で 前記第２の内部バスへのアクセスを制御する第２のバス調停手段とを備える請求 項２に記載の集積回路。 ６．さらに、 前記ローカル・プロセッサと前記第１のアドレス変換回路と前記第２のアドレ ス変換回路との間で前記ローカル・バスへのアクセスを制御するローカル・バス 調停手段を備えることを特徴とする請求項２に記載の集積回路。 ７．さらに、 前記ローカル・バス上のデータおよびアドレスを使用して前記外部メモリとの 間の書込みおよび読取りを制御するメモリ・コントローラ手段を備えることを特 徴とする請求項１に記載の集積回路。 ８．さらに、 ａ）複数の割込み源を、前記ローカル・プロセッサ手段に入力される単一の割 込みに経路指定する周辺装置割込みコントローラ手段と、 ｂ）前記複数の割込み源のうちのどれが前記単一の割込みを生じさせたかを定 義する状況レジスタとを備えることを特徴とする請求項１に記載の集積回路。 ９．さらに、 ａ）前記集積回路を使用してシステムの管理に適した外部センサに結合される Ｉ²Ｃバスと、 ｂ）前記ローカル・プロセッサ手段が、前記Ｉ²Ｃバス上に存在するマスタ・ スレーブ装置として働くことができるようにするＩ²Ｃインタフェース手段とを 備えることを特徴とする請求項１に記載の集積回路。 １０．さらに、 ａ）外部プロセッサに結合されるＡＰＩＣバスと、 ｂ）前記外部プロセッサと前記ローカル・プロセッサとの間の通信をイネーブ ルするＡＰＩＣインタフェース手段とを備えることを特徴とする請求項１に記載 の集積回路。 １１．単一の集積回路に、一次ＰＣＩバスに結合された少なくとも１つのホス ト・プロセッサと、二次ＰＣＩバスに結合された少なくとも１つの周辺装置とを 含むシステムにおいて、 ａ）前記一次ＰＣＩバスに結合された第１の内部バスと、 ｂ）前記二次ＰＣＩバスに結合された第２の内部バスと、 ｃ）前記第１の内部バスに結合された第１のバス・インタフェースと、前記第 ２の内部バスに結合された第２のバス・インタフェースとを有し、前記一次ＰＣ Ｉバスと前記二次ＰＣＩバスとの間でトランザクションを転送できるようにする バス・ブリッジと、 ｄ）外部供給源から受信したトランザクションと、前記第１のバス・インタフ ェースおよび前記第２のバス・インタフェースに入力されたトランザクションと を処理するために前記バス・ブリッジ手段に結合されたローカル・プロセッサ手 段と、 ｅ）前記プロセッサ手段と外部メモリとの間でデータを転送するローカル・バ スと を備えることを特徴とするシステム。 １２．前記集積回路がさらに、 ａ）インバウンド・トランザクションの場合は、前記第１の内部バス上のアド レスを前記ローカル・プロセッサ手段によって使用できるアドレスに変換し、ア ウトバウンド・トランザクションの場合は、前記ローカル・バス上のアドレスを 前記一次ＰＣＩバスに結合された装置によって使用できるアドレスに変換するよ うにされた、前記ローカル・バスおよび前記第１の内部バスに結合された第１の アドレス変換回路と、 ｂ）インバウンド・トランザクションの場合は、前記第２の内部バス上のアド レスを前記ローカル・プロセッサ手段によって使用できるアドレスに変換し、ア ウトバウンド・トランザクションの場合は、前記ローカル・バス上のアドレスを 前記二次ＰＣＩバスに結合された装置によって使用できるアドレスに変換するよ うになされた、前記ローカル・バスおよび前記第２の内部バスに結合された第２ のアドレス変換回路とを備えることを特徴とする請求項１１に記載のシステム。 １３．前記集積回路がさらに、 前記第１の内部バス上に新しいデータが置かれたときに、前記ローカル・プロ セッサ手段によって使用できる割込みを生成し、前記ローカル・プロセッサが、 前記一次ＰＣＩバスに結合された装置によって使用できるデータを前記ローカル ・バス上に置いたときに、前記第１の内部バスの少なくとも１本の割込み線上で 割込みを生成するようになされた、前記第１のアドレス変換回路に結合されたメ ッセージ回路を備えることを特徴とする請求項１２に記載のシステム。 １４．前記集積回路がさらに、 前記第１の内部バスと前記ローカル・メモリとの間でデータ・ブロックを転送 するために前記ローカル・バスと前記第１の内部バスとに結合された第１のＤＭ Ａコントローラ手段と、 前記第２の内部バスと前記ローカル・メモリとの間でデータ・ブロックを転送 するために前記ローカル・バスと前記第２の内部バスとに結合された第２のＤＭ Ａコントローラ手段とを備えることを特徴とする請求項１１に記載のシステム。 １５．前記集積回路がさらに、 ａ）前記第１のバス・インタフェースと前記第１のアドレス変換回路との間で 前記第１の内部バスへのアクセスを制御する第１のバス調停手段と、 ｂ）前記第２のバス・インタフェースと前記第２のアドレス変換回路との間で 前記第２の内部バスへのアクセスを制御する第２のバス調停手段とを備える請求 項１２に記載のシステム。 １６．前記集積回路がさらに、 前記ローカル・プロセッサと前記第１のアドレス変換回路と前記第２のアドレ ス変換回路との間で前記ローカル・バスへのアクセスを制御するローカル・バス 調停手段を備えることを特徴とする請求項１２に記載のシステム。 １７．前記集積回路がさらに、 前記ローカル・バス上のデータおよびアドレスを使用して前記外部メモリとの 間の書込みおよび読取りを制御するメモリ・コントローラ手段を備えることを特 徴とする請求項１１に記載のシステム。 １８．前記集積回路がさらに、 ａ）複数の割込み源を、前記ローカル・プロセッサ手段に入力される単一の割 込みに経路指定する周辺装置割込みコントローラ手段と、 ｂ）前記複数の割込み源のうちのどれが前記単一の割込みを生じさせたかを定 義する状況レジスタとを備えることを特徴とする請求項１１に記載のシステム。 １９．前記集積回路がさらに、 ａ）前記集積回路を使用してシステムの管理に適した外部センサに結合される Ｉ²Ｃバスと、 ｂ）前記ローカル・プロセッサ手段が、前記Ｉ²Ｃバス上に存在するマスタ・ スレーブ装置として働くことができるようにするＩ²Ｃインタフェース手段とを 備えることを特徴とする請求項１１に記載のシステム。 ２０．前記集積回路がさらに、 ａ）外部プロセッサに結合されるＡＰＩＣバスと、 ｂ）前記外部プロセッサと前記ローカル・プロセッサとの間の通信をイネーブ ルするＡＰＩＣインタフェース手段とを備えることを特徴とする請求項１１に記 載のシステム。 ２１．前記バス・ブリッジ手段がさらに、 ａ）前記第１のバス・インタフェースと前記第２のバス・インタフェースとの 間に結合された下流側ポスティング・バッファと、 ｂ）前記第１のバス・インタフェースと前記第２のバス・インタフェースとの 間に結合された上流側ポスティング・バッファと、 ｃ）前記第１のバス・インタフェースに結合された１組の構成レジスタとを備 えることを特徴とする請求項１に記載の集積回路。 ２２．前記ローカル・プロセッサ手段がマイクロプロセッサを備えることを特 徴とする請求項１に記載の集積回路。 ２３．前記バス・ブリッジ手段がさらに、 ａ）前記第１のバス・インタフェースと前記第２のバス・インタフェースとの 間に結合された下流側ポスティング・バッファと、 ｂ）前記第１のバス・インタフェースと前記第２のバス・インタフェースとの 間に結合された上流側ポスティング・バッファと、 ｃ）前記第１のバス・インタフェースに結合された１組の構成レジスタとを備 えることを特徴とする請求項１１に記載のシステム。 ２４．前記ローカル・プロセッサ手段がマイクロプロセッサを備えることを特 徴とする請求項１１に記載のシステム。 ２５．さらに、 ａ）前記第１のバス・インタフェースと前記第１のアドレス変換回路と前記第 １のＤＭＡコントローラ手段との間で前記第１の内部バスへのアクセスを制御す る第１のバス調停手段と、 ｂ）前記第２のバス・インタフェースと前記第２のアドレス変換回路と前記第 ２のＤＭＡコントローラ手段との間で前記第２の内部バスへのアクセスを制御す る第２のバス調停手段とを備えることを特徴とする請求項４に記載の集積回路。 ２６．前記集積回路がさらに、 ａ）前記第１のバス・インタフェースと前記第１のアドレス変換回路と前記第 １のＤＭＡコントローラ手段との間で前記第１の内部バスへのアクセスを制御す る第１のバス調停手段と、 ｂ）前記第２のバス・インタフェースと前記第２のアドレス変換回路と前記第 ２のＤＭＡコントローラ手段との間で前記第２の内部バスへのアクセスを制御す る第２のバス調停手段とを備えることを特徴とする請求項１４に記載のシステム 。