JPH11513199A - 絶縁パッケージを有する半導体デバイス - Google Patents
絶縁パッケージを有する半導体デバイスInfo
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- JPH11513199A JPH11513199A JP10506449A JP50644998A JPH11513199A JP H11513199 A JPH11513199 A JP H11513199A JP 10506449 A JP10506449 A JP 10506449A JP 50644998 A JP50644998 A JP 50644998A JP H11513199 A JPH11513199 A JP H11513199A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
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- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
絶縁パッケージ(20)内に金属製下方取付け板(21)が配設されており、その上に少なくとも1つの論理部(24、25)及び縦型MOSトランジスタを有する少なくとも1つのパワー部(26)を有する半導体基体23が配設されている。パッケージ(20)内には、導電的に半導体基体(23)のパワー部(26)の上側に固定され、電気的に接続導線(4〜6、13〜15)と接続されている、パワー部(26)の数に相応する数の上方取付け板(22)が入れられている。その際上方接続導線により覆われている下方接続導線は省略される。
Description
【発明の詳細な説明】
絶縁パッケージを有する半導体デバイス
本発明は
a)絶縁パッケージと、
b)このパッケージ内に配設されている金属製下方取付け板と、
c)少なくとも1つの論理部及び縦型MOSトランジスタを有する少なくとも1
つのパワー部を有する半導体基体とを備え、その際
d)半導体基体はその下側で取付け板に導電的に固定されており、
e)電気的に半導体基体と接続されている金属製下方接続導線のうち少なくとも
1つの導線が取付け板と電気的に接続されている
半導体デバイスに関する。
このようなパッケージを有する半導体デバイスは公知である。この種のパッケ
ージの型には例えばDIL(デュアル・イン・ライン)パッケージ又はP−DS
O(プラスチック・デュアル・スモール・アウトライン)パッケージがある。前
者のパッケージは通常の取付けに、後者のパッケージはいわゆる表面取付け(S
MD)用にプリント回路板上に備えられている。これらのパッケージは金属製取
付け板並びに取付け板ないし取付け板上に固定されているデバイスと電気的に接
続されている金属製接続導線を含んでいる。取付け板及び接続導線は導体枠(リ
ードフレーム)から切取られる。
半導体基体はいわゆボンド線技術により接続導線と接続される。
1つの論理部及び縦型MOSトランジスタを有する1つのパワー部から成る半
導体基体の場合、一般に公知のボンド線技術により極めて低抵抗のパワースイッ
チを実現するのに限度があることが判明している。例えば並列に接続された直径
50μmの8本のボンド線を使用した場合約5mΩの付加的に順方向抵抗が生じ
る。例えば25mΩのパワースイッチの場合並列に接続されたボンド線により生
じる抵抗を補償するのに半導体内に約4qmmの余計なシリコンの消費が生じる
。
更に多重接続は一般に望ましいものではなく、品質上問題である。
従って本発明の課題は、冒頭に記載した形式の半導体デバイスを、余計なシリ
コンの消費を必要とすることなく、特に低抵抗のパワースイッチを実現すること
ができるように改良することにある。
この課題は本発明により、パッケージがパワー部の数に相応する数の上方取付
け板を有し、この取り付け板が半導体基体のパワー部の上側に導電的に固定され
接続導線と電気的に接続されていることを特徴とする半導体デバイスにより解決
される。
このような構成により、縦型MOSトランジスタを有するパワー部の場合下方
取付け板及び下方接続導線から上方取付け板及び上方接続導線に極めて低抵抗の
一次電流路が得られる。
もう1つの利点は、上方取付け板が縦型MOSトランジスタの能動的半導体層
に極めて密接していることにある。それにより上方取付け板はパワースイッチに
極めて良好な熱蓄積容量を形成する。これは特に半導体デバイスを短時間の入力
損の場合に使用するのに有利である。
有利な一実施形態では上方接続導線により覆われている下方接続導線を省略し
て、上方及び下方接続導線は共通の平面内にあるようにされる。従って半導体基
体はサンドイッチ状に圧縮され、パッケージに入れる際に問題がない。
典型的にはパッケージは四角形をしており、接続導線はパッケージの長手側か
ら突出している。
本発明を図面に関して1実施例に基づき以下に詳述する。その際
図1は半導体デバイスの導体系の平面を、
図2は図1のI−I線に沿って切断したものを示している。
図1に基づく半導体デバイスはプラスチック製の完全絶縁パッケージ20に入
れられている。パッケージ20の外周は破線により概略的に示されている。この
場合パッケージは符号1〜18を有する例えば18個の接続導線を有するP−D
SO−18型である。このパッケージ20は接続導線1〜3、7〜8、10〜1
2及び16〜18と接続されている下方取付け板21を含んでいる。この下方取
付け板21上に半導体基体23が配設されている。半導体基体23は下方取付け
板21上に例えばろう接により又は導電性接着剤により固着されており、従って
下方取付け板21と電気及び熱伝導的に接続されている。
半導体基体23は2つの論理部24、25と1つのパワー部26から成る。パ
ワー部26は縦型MOSトランジスタから構成されている半導体スイッチである
。パワー部26の表面には上方取付け板22が配設されている。この上方取付け
板22もろう接により又は導電性接着剤により固着されており、従ってパワー部
26の能動的半導体層と電気及び熱伝導的に接続されている。
上方取付け板22には接続導線4〜6及び13〜15が備えられている。上方
接続導線4〜6及び13〜15により覆われている下方接続導線は下方取付け板
21上では省略されており、即ち上方取付け板22は上方接続導線4〜6及び1
3〜15で下方取付け板21内に欠けている接続導線を形成する。
論理部24、25はそれらの下方取付け板21と反対側でボンド線27〜34
により接続導線2、3、7、8、11、12、16及び17と接続されており、
下方取付け板21とは電気的に接続されていない。
図2から見られるように上方接続導線4〜6及び13〜15及び下方接続導線
1〜3、7〜8、10〜12及び16〜18は共通の平面内にある。最終的に接
続導線1〜18は共通の平面内の長手側面でパッケージから突出する(図示せず
)。
上記の方法は論理部の接続にも拡大して使用することができる。即ち上方取付
け板内のウェブはパッド2〜3、7〜8、11〜12、16〜17に対する接続
も形成することができる。従って下方取付け板はパワートランジスタのドレイン
端子のみによって接触化される。
Claims (1)
- 【特許請求の範囲】 1. a)絶縁パッケージ(20)と、 b)このパッケージ(20)に配設されている金属製下方取付け板(21)と、 c)少なくとも1つの論理部(24、25)及び縦型MOSトランジスタを有す る少なくとも1つのパワー部(26)を有する半導体基体(23)とを備え、そ の際 d)半導体基体(23)はその下側で下方取付け板(21)に導電的に固定され ており、 e)電気的に半導体基体(23)と接続されている金属製の下方接続導線(1〜 3、7〜8、10〜12、16〜18)のうち少なくとも1つの導線が取付け板 と電気的に接続されている半導体デバイスにおいて、 f)パッケージ(20)が、半導体基体(23)のパワー部(26)の上側に導 電的に固定され、接続導線(4〜6、13〜15)と電気的に接続されている、 パワー部(26)の数に相応する数の上方取付け板(22)を有している ことを特徴とする半導体デバイス。 2. 上方接続導線(4〜6、13〜15)により覆われた下方接続導線(1〜 3、7〜8、10〜12、16〜18)が使われていないことを特徴とする請求 項1記載の半導体デバイス。 3. 上方接続導線(4〜6、13〜15)及び下方接続導線(1〜3、7〜8 、10〜12、16〜18)が共通の平面内にあることを特徴とする請求項2記 載の半導体デバイス。 4. パッケージ(20)が四角形であることを特徴とする請求項3記載の半導 体デバイス。
Applications Claiming Priority (3)
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|---|---|---|---|
| DE19629768 | 1996-07-23 | ||
| DE19629768.0 | 1996-07-23 | ||
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Publications (1)
| Publication Number | Publication Date |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (5)
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- 1997-07-14 JP JP10506449A patent/JPH11513199A/ja not_active Ceased
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- 1997-07-14 DE DE59708435T patent/DE59708435D1/de not_active Expired - Lifetime
- 1997-07-14 EP EP97935422A patent/EP0852810B1/de not_active Expired - Lifetime
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| DE59708435D1 (de) | 2002-11-14 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
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| A313 | Final decision of rejection without a dissenting response from the applicant |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050322 |